JP3316387B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3316387B2 JP3316387B2 JP22957796A JP22957796A JP3316387B2 JP 3316387 B2 JP3316387 B2 JP 3316387B2 JP 22957796 A JP22957796 A JP 22957796A JP 22957796 A JP22957796 A JP 22957796A JP 3316387 B2 JP3316387 B2 JP 3316387B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係るものであり、特に、半導体集積回路のテストに関す
るものである。
係るものであり、特に、半導体集積回路のテストに関す
るものである。
【０００２】
【従来の技術】半導体集積回路の消費電流テストを行う
場合、そのパッド（出力端子）にテスト装置が接続され
た状態でテストを行うと、テスト装置の負荷容量等によ
り正しい消費電流の測定を行うことができない。この点
に鑑み、テスト時に出力バッファとパッドとの間を分離
するようにしたものが、特開平７−７２２０４号公報に
開示されている。すなわち、同公報に示されるものに於
いては、出力バッファとパッドとの間にスイッチング手
段を設け、更に、これのオン／オフ制御手段を設けるこ
とにより、テスト時に、バッファとパッド間を分離でき
るようにしている。
場合、そのパッド（出力端子）にテスト装置が接続され
た状態でテストを行うと、テスト装置の負荷容量等によ
り正しい消費電流の測定を行うことができない。この点
に鑑み、テスト時に出力バッファとパッドとの間を分離
するようにしたものが、特開平７−７２２０４号公報に
開示されている。すなわち、同公報に示されるものに於
いては、出力バッファとパッドとの間にスイッチング手
段を設け、更に、これのオン／オフ制御手段を設けるこ
とにより、テスト時に、バッファとパッド間を分離でき
るようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術に於いては、上記の制御のために、大幅なテスト
用回路の追加やテスト回路用端子の追加を必要とするも
のであり、チップ面積の増大を招くという解決課題があ
った。
来技術に於いては、上記の制御のために、大幅なテスト
用回路の追加やテスト回路用端子の追加を必要とするも
のであり、チップ面積の増大を招くという解決課題があ
った。
【０００４】本発明は、上記の課題を解決すべくなされ
たものである。
たものである。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
（請求項１）は、出力バッファとパッドとの間に設けら
れた第一のスイッチング手段と、該第一のスイッチング
手段のオン／オフ制御情報を記憶する記憶手段と、上記
パッドと上記記憶手段との間に介在する第二のスイッチ
ング手段とを有することを特徴とするものである。
（請求項１）は、出力バッファとパッドとの間に設けら
れた第一のスイッチング手段と、該第一のスイッチング
手段のオン／オフ制御情報を記憶する記憶手段と、上記
パッドと上記記憶手段との間に介在する第二のスイッチ
ング手段とを有することを特徴とするものである。
【０００６】また、本発明の半導体集積回路（請求項
２）は、上記の半導体集積回路（請求項１）に於いて、
テスト信号に応答して上記第二のスイッチング手段がオ
ンとなり、そのとき上記パッドに供給されている第一ス
イッチング手段制御情報が上記記憶手段に設定されるこ
とを特徴とするものである。
２）は、上記の半導体集積回路（請求項１）に於いて、
テスト信号に応答して上記第二のスイッチング手段がオ
ンとなり、そのとき上記パッドに供給されている第一ス
イッチング手段制御情報が上記記憶手段に設定されるこ
とを特徴とするものである。
【０００７】更に、本発明の半導体集積回路（請求項
３）は、上記の半導体集積回路（請求項１又は２）に於
いて、リセット信号に応答して、上記記憶手段に上記第
一スイッチング手段オン制御情報を設定する手段を設け
たことを特徴とするものである。
３）は、上記の半導体集積回路（請求項１又は２）に於
いて、リセット信号に応答して、上記記憶手段に上記第
一スイッチング手段オン制御情報を設定する手段を設け
たことを特徴とするものである。
【０００８】本発明の半導体集積回路によれば、半導体
集積回路が本来有しているパッド（出力パッド又は入出
力パッド）を介して、出力バッファとパッド間に設けら
れた第一のスイッチング手段のオン／オフ制御情報が入
力され、該情報が記憶手段に設定されて、これにより、
上記第一のスイッチング手段のオン／オフが制御され
る。したがって、テスト用（分離制御用）の特別な端子
を別途設ける必要が全く無いものである。また、追加す
べき回路も、記憶回路とスイッチ回路（単一のＭＯＳト
ランジスタで構成可能）でよく、比較的小規模の回路増
加で、所期の目的を達成できるものである。
集積回路が本来有しているパッド（出力パッド又は入出
力パッド）を介して、出力バッファとパッド間に設けら
れた第一のスイッチング手段のオン／オフ制御情報が入
力され、該情報が記憶手段に設定されて、これにより、
上記第一のスイッチング手段のオン／オフが制御され
る。したがって、テスト用（分離制御用）の特別な端子
を別途設ける必要が全く無いものである。また、追加す
べき回路も、記憶回路とスイッチ回路（単一のＭＯＳト
ランジスタで構成可能）でよく、比較的小規模の回路増
加で、所期の目的を達成できるものである。
【０００９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００１０】図１は、本発明の一実施形態（第一実施形
態）の構成図である。
態）の構成図である。
【００１１】図に於いて、１は出力バッファ、２は出力
バッファの出力信号線、３は、出力バッファ１とパッド
５間の接続／分離スイッチとして機能するＰチャネルＭ
ＯＳトランジスタ、４は該ＰチャネルＭＯＳトランジス
タを介した出力バッファ信号線、５はパッド（出力パッ
ド）、６は、上記ＰチャネルＭＯＳトランジスタ３のオ
ン／オフ制御情報記憶用ラッチ回路８とパッド５間の接
続／分離スイッチとして機能するＮチャネルＭＯＳトラ
ンジスタ、７は、該ＮチャネルＭＯＳトランジスタを介
したパッド５からの信号線、８は上記ラッチ回路、９
は、上記ＮチャネルＭＯＳトランジスタ６のオン／オフ
を制御するテスト信号線である。
バッファの出力信号線、３は、出力バッファ１とパッド
５間の接続／分離スイッチとして機能するＰチャネルＭ
ＯＳトランジスタ、４は該ＰチャネルＭＯＳトランジス
タを介した出力バッファ信号線、５はパッド（出力パッ
ド）、６は、上記ＰチャネルＭＯＳトランジスタ３のオ
ン／オフ制御情報記憶用ラッチ回路８とパッド５間の接
続／分離スイッチとして機能するＮチャネルＭＯＳトラ
ンジスタ、７は、該ＮチャネルＭＯＳトランジスタを介
したパッド５からの信号線、８は上記ラッチ回路、９
は、上記ＮチャネルＭＯＳトランジスタ６のオン／オフ
を制御するテスト信号線である。
【００１２】次に、テスト時に、出力バッファ１とパッ
ド５間を分離するときの動作について説明する。
ド５間を分離するときの動作について説明する。
【００１３】まず、テスト信号線９及びパッド５にＨレ
ベルを入力する。テスト信号線９は、半導体集積回路に
設けられたテストパッド（テスト端子）に接続されてお
り、該テストパッドにＨレベルを印加することにより、
テスト信号線９をＨレベルとする。このとき、パッド５
から入力された信号と出力バッファ１の出力信号との衝
突を防ぐため、出力バッファ１は、ハイインピーダンス
又はＨレベル出力状態に設定しておく。これにより、ラ
ッチ回路８にＨレベルが記憶されて、ＰチャネルＭＯＳ
トランジスタ３はオフとなる。次に、テスト信号線９を
Ｌレベルに遷移させることにより、ＮチャネルＭＯＳト
ランジスタ６はオフとなり、ラッチ回路８は、Ｈレベル
を記憶した状態で、パッド５から分離され、Ｐチャネル
ＭＯＳトランジスタ３はオフ状態を維持して、出力バッ
ファ１とパッド５間は分離される。
ベルを入力する。テスト信号線９は、半導体集積回路に
設けられたテストパッド（テスト端子）に接続されてお
り、該テストパッドにＨレベルを印加することにより、
テスト信号線９をＨレベルとする。このとき、パッド５
から入力された信号と出力バッファ１の出力信号との衝
突を防ぐため、出力バッファ１は、ハイインピーダンス
又はＨレベル出力状態に設定しておく。これにより、ラ
ッチ回路８にＨレベルが記憶されて、ＰチャネルＭＯＳ
トランジスタ３はオフとなる。次に、テスト信号線９を
Ｌレベルに遷移させることにより、ＮチャネルＭＯＳト
ランジスタ６はオフとなり、ラッチ回路８は、Ｈレベル
を記憶した状態で、パッド５から分離され、Ｐチャネル
ＭＯＳトランジスタ３はオフ状態を維持して、出力バッ
ファ１とパッド５間は分離される。
【００１４】このようにして、すべての出力バッファと
パッド間を分離した後、出力バッファを動作させなが
ら、消費電流測定を行うことにより、正確な消費電流測
定が可能となるものである。
パッド間を分離した後、出力バッファを動作させなが
ら、消費電流測定を行うことにより、正確な消費電流測
定が可能となるものである。
【００１５】次に、出力バッファ１とパッド５間を接続
するときの動作について説明する。まず、テスト信号線
９にＨレベルを、パッド５にＬレベルを入力する。この
とき、出力バッファ１は、ハイインピーダンス又はＬレ
ベル出力状態に設定しておく。これにより、ラッチ回路
８にＬレベルが記憶されて、ＰチャネルＭＯＳトランジ
スタ３はオンとなる。次に、テスト信号線９をＬレベル
に遷移させることにより、ＮチャネルＭＯＳトランジス
タ６はオフとなり、ラッチ回路８は、Ｌレベルを記憶し
た状態で、パッド５から分離され、ＰチャネルＭＯＳト
ランジスタ３はオン状態を維持して、出力バッファ１と
パッド５間は接続された状態となる。なお、通常動作時
に於いては、出力バッファ１とパッド５間のＰチャネル
ＭＯＳトランジスタ３はオン状態となっており、出力バ
ッファ１とパッド５間は、常に接続されていて、出力バ
ッファ１の出力信号はパッド５を介して外部出力され
る。そのためには、通常動作時に於いては、常に、ラッ
チ回路８をＬレベル記憶状態とする必要がある。そのた
めの回路を付加した実施形態の構成図を図２に示す。図
１の構成に加えて、ＮチャネルＭＯＳトランジスタ１０
が追加されており、該トランジスタ１０は、リセット信
号出力時にオンとなり、ラッチ回路８をＬレベル記憶状
態に設定する。なお、リセット信号線１０’は、半導体
集積回路に設けられたリセットパッド（リセット端子）
に接続されている。これにより、通常動作時は、常に、
ＰチャネルＭＯＳトランジスタ３がオン状態に維持され
るものである。
するときの動作について説明する。まず、テスト信号線
９にＨレベルを、パッド５にＬレベルを入力する。この
とき、出力バッファ１は、ハイインピーダンス又はＬレ
ベル出力状態に設定しておく。これにより、ラッチ回路
８にＬレベルが記憶されて、ＰチャネルＭＯＳトランジ
スタ３はオンとなる。次に、テスト信号線９をＬレベル
に遷移させることにより、ＮチャネルＭＯＳトランジス
タ６はオフとなり、ラッチ回路８は、Ｌレベルを記憶し
た状態で、パッド５から分離され、ＰチャネルＭＯＳト
ランジスタ３はオン状態を維持して、出力バッファ１と
パッド５間は接続された状態となる。なお、通常動作時
に於いては、出力バッファ１とパッド５間のＰチャネル
ＭＯＳトランジスタ３はオン状態となっており、出力バ
ッファ１とパッド５間は、常に接続されていて、出力バ
ッファ１の出力信号はパッド５を介して外部出力され
る。そのためには、通常動作時に於いては、常に、ラッ
チ回路８をＬレベル記憶状態とする必要がある。そのた
めの回路を付加した実施形態の構成図を図２に示す。図
１の構成に加えて、ＮチャネルＭＯＳトランジスタ１０
が追加されており、該トランジスタ１０は、リセット信
号出力時にオンとなり、ラッチ回路８をＬレベル記憶状
態に設定する。なお、リセット信号線１０’は、半導体
集積回路に設けられたリセットパッド（リセット端子）
に接続されている。これにより、通常動作時は、常に、
ＰチャネルＭＯＳトランジスタ３がオン状態に維持され
るものである。
【００１６】更に、図２の構成に於いて、ＰチャネルＭ
ＯＳトランジスタ３をＣＭＯＳトランスファーゲートに
置き換え、出力駆動能力を上げる構成とした実施形態の
構成図を図３に示す。図に於いて、２１が、図２に於け
るＰチャネルＭＯＳトランスファーゲート３に代わるＣ
ＭＯＳトランスファーゲートであり、かかる構成とする
ことにより、出力駆動能力を上げることができるもので
ある。
ＯＳトランジスタ３をＣＭＯＳトランスファーゲートに
置き換え、出力駆動能力を上げる構成とした実施形態の
構成図を図３に示す。図に於いて、２１が、図２に於け
るＰチャネルＭＯＳトランスファーゲート３に代わるＣ
ＭＯＳトランスファーゲートであり、かかる構成とする
ことにより、出力駆動能力を上げることができるもので
ある。
【００１７】図４は、本発明の他の実施形態（第二実施
形態）の構成図である。
形態）の構成図である。
【００１８】図に於いて、１１は出力バッファ、１２は
出力バッファの出力信号線、１３は、出力バッファ１１
とパッド１５間の接続／分離スイッチとして機能するＮ
チャネルＭＯＳトランジスタ、１４は該ＮチャネルＭＯ
Ｓトランジスタを介した出力バッファ信号線、１５はパ
ッド（出力パッド）、１６は、上記ＮチャネルＭＯＳト
ランジスタ１３のオン／オフ制御情報記憶用ラッチ回路
１８とパッド１５間の接続／分離スイッチとして機能す
るＮチャネルＭＯＳトランジスタ、１７は、該Ｎチャネ
ルＭＯＳトランジスタを介したパッド１５からの信号
線、１８は上記ラッチ回路、１９は、上記ＮチャネルＭ
ＯＳトランジスタ１６のオン／オフを制御するテスト信
号線である。
出力バッファの出力信号線、１３は、出力バッファ１１
とパッド１５間の接続／分離スイッチとして機能するＮ
チャネルＭＯＳトランジスタ、１４は該ＮチャネルＭＯ
Ｓトランジスタを介した出力バッファ信号線、１５はパ
ッド（出力パッド）、１６は、上記ＮチャネルＭＯＳト
ランジスタ１３のオン／オフ制御情報記憶用ラッチ回路
１８とパッド１５間の接続／分離スイッチとして機能す
るＮチャネルＭＯＳトランジスタ、１７は、該Ｎチャネ
ルＭＯＳトランジスタを介したパッド１５からの信号
線、１８は上記ラッチ回路、１９は、上記ＮチャネルＭ
ＯＳトランジスタ１６のオン／オフを制御するテスト信
号線である。
【００１９】次に、テスト時に、出力バッファ１１とパ
ッド１５間を分離するときの動作について説明する。
ッド１５間を分離するときの動作について説明する。
【００２０】まず、テスト信号線１９にＨレベルを、パ
ッド１５にＬレベルを入力する。このとき、パッド１５
から入力された信号と出力バッファ１１の出力信号との
衝突を防ぐため、出力バッファ１１は、ハイインピーダ
ンス又はＬレベル出力状態に設定しておく。これによ
り、ラッチ回路１８にＬレベルが記憶されて、Ｎチャネ
ルＭＯＳトランジスタ１３はオフとなる。次に、テスト
信号線１９をＬレベルに遷移させることにより、Ｎチャ
ネルＭＯＳトランジスタ１６はオフとなり、ラッチ回路
１８は、Ｌレベルを記憶した状態で、パッド１５から分
離され、ＮチャネルＭＯＳトランジスタ１３はオフ状態
を維持して、出力バッファ１１とパッド１５間は分離さ
れる。
ッド１５にＬレベルを入力する。このとき、パッド１５
から入力された信号と出力バッファ１１の出力信号との
衝突を防ぐため、出力バッファ１１は、ハイインピーダ
ンス又はＬレベル出力状態に設定しておく。これによ
り、ラッチ回路１８にＬレベルが記憶されて、Ｎチャネ
ルＭＯＳトランジスタ１３はオフとなる。次に、テスト
信号線１９をＬレベルに遷移させることにより、Ｎチャ
ネルＭＯＳトランジスタ１６はオフとなり、ラッチ回路
１８は、Ｌレベルを記憶した状態で、パッド１５から分
離され、ＮチャネルＭＯＳトランジスタ１３はオフ状態
を維持して、出力バッファ１１とパッド１５間は分離さ
れる。
【００２１】このようにして、すべての出力バッファと
パッド間を分離した後、出力バッファを動作させなが
ら、消費電流測定を行うことにより、正確な消費電流が
測定が可能となるものである。
パッド間を分離した後、出力バッファを動作させなが
ら、消費電流測定を行うことにより、正確な消費電流が
測定が可能となるものである。
【００２２】次に、出力バッファ１１とパッド１５間を
接続するときの動作について説明する。
接続するときの動作について説明する。
【００２３】まず、テスト信号線１９及びパッド１５に
Ｈレベルを入力する。このとき、出力バッファ１１は、
ハイインピーダンス又はＨレベル出力状態に設定してお
く。これにより、ラッチ回路１８にＨレベルが記憶され
て、ＮチャネルＭＯＳトランジスタ１３はオンとなる。
次に、テスト信号線１９をＬレベルに遷移させることに
より、ＮチャネルＭＯＳトランジスタ１６はオフとな
り、ラッチ回路１８は、Ｈレベルを記憶した状態で、パ
ッド１５から分離され、ＮチャネルＭＯＳトランジスタ
１３はオン状態を維持して、出力バッファ１１とパッド
１５間は接続された状態となる。
Ｈレベルを入力する。このとき、出力バッファ１１は、
ハイインピーダンス又はＨレベル出力状態に設定してお
く。これにより、ラッチ回路１８にＨレベルが記憶され
て、ＮチャネルＭＯＳトランジスタ１３はオンとなる。
次に、テスト信号線１９をＬレベルに遷移させることに
より、ＮチャネルＭＯＳトランジスタ１６はオフとな
り、ラッチ回路１８は、Ｈレベルを記憶した状態で、パ
ッド１５から分離され、ＮチャネルＭＯＳトランジスタ
１３はオン状態を維持して、出力バッファ１１とパッド
１５間は接続された状態となる。
【００２４】なお、通常動作時に於いては、出力バッフ
ァ１１とパッド１５間のＮチャネルＭＯＳトランジスタ
１３はオン状態となっており、出力バッファ１１とパッ
ド１５間は、常に接続されていて、出力バッファ１１の
出力信号はパッド１５を介して外部出力される。そのた
めには、通常動作時に於いては、常に、ラッチ回路１８
をＨレベル記憶状態とする必要がある。そのための回路
を付加した実施形態の構成図を図５に示す。図４の構成
に加えて、ＰチャネルＭＯＳトランジスタ２０が追加さ
れており、該トランジスタ２０は、リセット信号出力時
（バー・リセット信号＝Ｌレベル）にオンとなり、ラッ
チ回路１８をＨレベル記憶状態に設定する。これによ
り、通常動作時は、常に、ＮチャネルＭＯＳトランジス
タ１３がオン状態に維持されるものである。
ァ１１とパッド１５間のＮチャネルＭＯＳトランジスタ
１３はオン状態となっており、出力バッファ１１とパッ
ド１５間は、常に接続されていて、出力バッファ１１の
出力信号はパッド１５を介して外部出力される。そのた
めには、通常動作時に於いては、常に、ラッチ回路１８
をＨレベル記憶状態とする必要がある。そのための回路
を付加した実施形態の構成図を図５に示す。図４の構成
に加えて、ＰチャネルＭＯＳトランジスタ２０が追加さ
れており、該トランジスタ２０は、リセット信号出力時
（バー・リセット信号＝Ｌレベル）にオンとなり、ラッ
チ回路１８をＨレベル記憶状態に設定する。これによ
り、通常動作時は、常に、ＮチャネルＭＯＳトランジス
タ１３がオン状態に維持されるものである。
【００２５】更に、図５の構成に於いて、ＮチャネルＭ
ＯＳトランジスタ１３をＣＭＯＳトランスファーゲート
に置き換え、出力駆動能力を上げる構成とした実施形態
の構成図を図６に示す。図に於いて、２２が、図５に於
けるＮチャネルＭＯＳトランジスタ１３に代わるＣＭＯ
Ｓトランスファーゲートであり、かかる構成とすること
により、出力駆動能力を上げることができるものであ
る。
ＯＳトランジスタ１３をＣＭＯＳトランスファーゲート
に置き換え、出力駆動能力を上げる構成とした実施形態
の構成図を図６に示す。図に於いて、２２が、図５に於
けるＮチャネルＭＯＳトランジスタ１３に代わるＣＭＯ
Ｓトランスファーゲートであり、かかる構成とすること
により、出力駆動能力を上げることができるものであ
る。
【００２６】なお、本発明を用いることにより，デバイ
スピン数より少ないピン数のテスタでの試験が可能とな
るものである。すなわち、例えば、上記第一実施形態の
出力部と、第二実施形態の出力部とを交互に設け、更
に、デバイス外部に於いて、第一実施形態の出力部のパ
ッドと、第二実施形態の出力部のパッドとを接続して、
一つのテスタピンに割り付ける。第一実施形態の出力部
より出力される信号を試験する場合は、パッドからＬレ
ベルを入力する。これにより、第一実施形態の出力部の
ＰチャネルＭＯＳトランジスタ３は、オンとなり、第二
実施形態の出力部のＮチャネルＭＯＳトランジスタ１３
は、オフとなるので、第一実施形態の出力部の出力バッ
ファ１の出力信号のみが、割り付けられたテスタピンを
介してテスタに入力され、第一実施形態の出力部より出
力される信号の試験が可能になる。一方、第二実施形態
の出力部より出力される信号を試験する場合は、パッド
からＨレベルを入力する。これにより、第一実施形態の
出力部のＰチャネルＭＯＳトランジスタ３は、オフとな
り、第二実施形態の出力部のＮチャネルＭＯＳトランジ
スタ１３は、オンとなるので、第二実施形態の出力部の
出力バッファ１１の出力信号のみが、テスタに入力さ
れ、第二実施形態の出力部より出力される信号の試験が
可能になる。
スピン数より少ないピン数のテスタでの試験が可能とな
るものである。すなわち、例えば、上記第一実施形態の
出力部と、第二実施形態の出力部とを交互に設け、更
に、デバイス外部に於いて、第一実施形態の出力部のパ
ッドと、第二実施形態の出力部のパッドとを接続して、
一つのテスタピンに割り付ける。第一実施形態の出力部
より出力される信号を試験する場合は、パッドからＬレ
ベルを入力する。これにより、第一実施形態の出力部の
ＰチャネルＭＯＳトランジスタ３は、オンとなり、第二
実施形態の出力部のＮチャネルＭＯＳトランジスタ１３
は、オフとなるので、第一実施形態の出力部の出力バッ
ファ１の出力信号のみが、割り付けられたテスタピンを
介してテスタに入力され、第一実施形態の出力部より出
力される信号の試験が可能になる。一方、第二実施形態
の出力部より出力される信号を試験する場合は、パッド
からＨレベルを入力する。これにより、第一実施形態の
出力部のＰチャネルＭＯＳトランジスタ３は、オフとな
り、第二実施形態の出力部のＮチャネルＭＯＳトランジ
スタ１３は、オンとなるので、第二実施形態の出力部の
出力バッファ１１の出力信号のみが、テスタに入力さ
れ、第二実施形態の出力部より出力される信号の試験が
可能になる。
【００２７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、チップ面積の増大を招くことなく、正確な消費電
流測定が可能になるという効果を奏するものである。
れば、チップ面積の増大を招くことなく、正確な消費電
流測定が可能になるという効果を奏するものである。
【００２８】また、本発明によれば、各パッド毎に、出
力バッファ−パッド間の接続／分離の任意設定が可能に
なるという効果も奏するものである。
力バッファ−パッド間の接続／分離の任意設定が可能に
なるという効果も奏するものである。
【図１】本発明の第一の実施形態の構成図である。
【図２】上記第一実施形態の改良実施形態の構成図であ
る。
る。
【図３】上記第一実施形態の改良実施形態の構成図であ
る。
る。
【図４】本発明の第二の実施形態の構成図である。
【図５】上記第二実施形態の改良実施形態の構成図であ
る。
る。
【図６】上記第二実施形態の改良実施形態の構成図であ
る。
る。
１、１１ 出力バッファ ３ ＰチャネルＭＯＳトランジスタ １３ ＮチャネルＭＯＳトランジスタ ５、１５ パッド ６、１６ ＮチャネルＭＯＳトランジスタ ８、１８ ラッチ回路 ９、１９ テスト信号線 １０ ＮチャネルＭＯＳトランジスタ ２０ ＰチャネルＭＯＳトランジスタ １０’ リセット信号線 ２１、２２ ＣＭＯＳトランスファーゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G01R 31/26 H01L 21/822
Claims (3)
- 【請求項１】 出力バッファとパッドとの間に設けられ
た第一のスイッチング手段と、該第一のスイッチング手
段のオン／オフ制御情報を記憶する記憶手段と、上記パ
ッドと上記記憶手段との間に介在する第二のスイッチン
グ手段とを有することを特徴とする半導体集積回路。 - 【請求項２】 テスト信号に応答して上記第二のスイッ
チング手段がオンとなり、そのとき上記パッドに供給さ
れている第一スイッチング手段制御情報が上記記憶手段
に設定されることを特徴とする、請求項１に記載の半導
体集積回路装置。 - 【請求項３】 リセット信号に応答して、上記記憶手段
に上記第一スイッチング手段オン制御情報を設定する手
段を設けたことを特徴とする、請求項１又は２に記載の
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22957796A JP3316387B2 (ja) | 1996-08-30 | 1996-08-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22957796A JP3316387B2 (ja) | 1996-08-30 | 1996-08-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1073639A JPH1073639A (ja) | 1998-03-17 |
| JP3316387B2 true JP3316387B2 (ja) | 2002-08-19 |
Family
ID=16894363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22957796A Expired - Fee Related JP3316387B2 (ja) | 1996-08-30 | 1996-08-30 | 半導体集積回路 |
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1996
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