JPS63257242A - 論理回路付半導体記憶装置 - Google Patents
論理回路付半導体記憶装置Info
- Publication number
- JPS63257242A JPS63257242A JP62092224A JP9222487A JPS63257242A JP S63257242 A JPS63257242 A JP S63257242A JP 62092224 A JP62092224 A JP 62092224A JP 9222487 A JP9222487 A JP 9222487A JP S63257242 A JPS63257242 A JP S63257242A
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- JP
- Japan
- Prior art keywords
- memory
- pad
- terminals
- logic circuit
- circuit part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims abstract description 39
- 238000012360 testing method Methods 0.000 claims description 9
- 238000007689 inspection Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 102100040577 Dermatan-sulfate epimerase-like protein Human genes 0.000 description 1
- 101000816741 Homo sapiens Dermatan-sulfate epimerase-like protein Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路付半導体記憶装置に関し、特に検査の
ための入出力信号線の接続を回路により選択可能にした
論理回路付半導体記憶装置に関する。
ための入出力信号線の接続を回路により選択可能にした
論理回路付半導体記憶装置に関する。
近年、従来の半導体記憶装置（汎用メモリ）に論理回路
を内蔵したたとえば、画像処理用メモリ等の専用メモリ
が出現している。これらの専用メモリは、従来の電卓用
ＩＣ，マイクロコンピュータ用ＩＣとは似ているが、メ
モリ容量、動作速度、論理規模で大きく異っており、従
来の延長とは見なおすことができない。従来のマイクロ
コンピュータ用ＩＣが１６にビット、読み出し２００ナ
ノ秒、３トランジスタメモリセル、２万ゲートに対し、
専用メモリでは１Ｍビット、読み出し８０ナノ秒、１ト
ランジスタメモリセル、５０００ゲ一ト程度であって、
メモリ部の安定性ははるかに劣っている。１トランジス
タメモリではテストパターン依存性がある。
を内蔵したたとえば、画像処理用メモリ等の専用メモリ
が出現している。これらの専用メモリは、従来の電卓用
ＩＣ，マイクロコンピュータ用ＩＣとは似ているが、メ
モリ容量、動作速度、論理規模で大きく異っており、従
来の延長とは見なおすことができない。従来のマイクロ
コンピュータ用ＩＣが１６にビット、読み出し２００ナ
ノ秒、３トランジスタメモリセル、２万ゲートに対し、
専用メモリでは１Ｍビット、読み出し８０ナノ秒、１ト
ランジスタメモリセル、５０００ゲ一ト程度であって、
メモリ部の安定性ははるかに劣っている。１トランジス
タメモリではテストパターン依存性がある。
第４図は標準のメモリの概略を示すブロック図である。
ここでΦはクロック入力、ＡＤはアドレス入力、ＤＩＮ
はデータ入力、Ｒ／Ｗは読み書き制御入力、ＤＯＵＴは
データ出力、ＣＬ、ＡＢ。
はデータ入力、Ｒ／Ｗは読み書き制御入力、ＤＯＵＴは
データ出力、ＣＬ、ＡＢ。
ＩＢ、ＲＷＢは入力増巾回路、ＤＢは出力増巾回路、Ｒ
Ｄ、ＣＤはそれぞれ行列の選択回路、ＤＳＥＬは入力、
出力データの選択回路、ｒｖ’Ｉ Ｍはメモリセルアレ
イである。ここで、各入出力信号線は必ずしも一本では
ない。この標準メモリと、論理回路を組み合せて専用メ
モリとする場合においても、各人出力バッファが小型化
、簡略化されている以外は構成に大差はない。その場合
、メモロ回路と論理回路とに分離してみると、メモリ回
路部から見て、入力信号と出力信号とに分離できる。（
論理回路部から見ると、入出力は逆になる。）例えば、
クロック入力、アドレス入力、データ入力、読み書き制
御は入力信号であり、データ出力は出力データとなる。
Ｄ、ＣＤはそれぞれ行列の選択回路、ＤＳＥＬは入力、
出力データの選択回路、ｒｖ’Ｉ Ｍはメモリセルアレ
イである。ここで、各入出力信号線は必ずしも一本では
ない。この標準メモリと、論理回路を組み合せて専用メ
モリとする場合においても、各人出力バッファが小型化
、簡略化されている以外は構成に大差はない。その場合
、メモロ回路と論理回路とに分離してみると、メモリ回
路部から見て、入力信号と出力信号とに分離できる。（
論理回路部から見ると、入出力は逆になる。）例えば、
クロック入力、アドレス入力、データ入力、読み書き制
御は入力信号であり、データ出力は出力データとなる。
この様な専用メモリを検査する場合は、従来は、チップ
全体をＩＣテスタで検査する方法や、第５図に示す様に
内部の信号線上に微少パッドを設置し、このパッドを介
してパルス電圧を印加したり、内部電圧の観測を行うか
、例えば、トランジスタ１．２による簡単な増巾回路を
パッドに接続して（この例ではインバータ）電位の観測
を行っていた。直接パッドを内部信号線に接続して、電
位の観測を行うと、テスターの容量のため正しい波形を
得るのは困難である。（内部信号の駆動能力は通常ｊＯ
ＰＦ以下に対し、テスターのコンパレータは、５０ＰＦ
以上である。）また、電圧印加する場合、内部の信号線
駆動回路より電流をとられるための正しい電位を印加す
るのは困難であるばかりか、発熱のため、チップの破壊
を起すこともある。
全体をＩＣテスタで検査する方法や、第５図に示す様に
内部の信号線上に微少パッドを設置し、このパッドを介
してパルス電圧を印加したり、内部電圧の観測を行うか
、例えば、トランジスタ１．２による簡単な増巾回路を
パッドに接続して（この例ではインバータ）電位の観測
を行っていた。直接パッドを内部信号線に接続して、電
位の観測を行うと、テスターの容量のため正しい波形を
得るのは困難である。（内部信号の駆動能力は通常ｊＯ
ＰＦ以下に対し、テスターのコンパレータは、５０ＰＦ
以上である。）また、電圧印加する場合、内部の信号線
駆動回路より電流をとられるための正しい電位を印加す
るのは困難であるばかりか、発熱のため、チップの破壊
を起すこともある。
上述した従来のチップ構成方法では、チップをメモリ回
路部と、論理回路回路部に、分けて検査することは困難
であり、特に、大規模な１トランジスタメモリ特有のテ
ストパターン依存性を検査することは困難である。この
ため、テスターの高価格式、検査の不充分さなどの問題
がある。
路部と、論理回路回路部に、分けて検査することは困難
であり、特に、大規模な１トランジスタメモリ特有のテ
ストパターン依存性を検査することは困難である。この
ため、テスターの高価格式、検査の不充分さなどの問題
がある。
上述した従来の専用メモリのチップ構成法に対し、本発
明はメモリ回路部と、論理回路部をスイッチング回路に
より分けて、安全に検査できるチップ構成法をとった独
創的内容を有する。
明はメモリ回路部と、論理回路部をスイッチング回路に
より分けて、安全に検査できるチップ構成法をとった独
創的内容を有する。
本発明の専用メモリは、メモリ回路部と、論理回路部の
接続端子検査用パッドの各組を外部からの信号により選
択的に接続するスイッチング回路と検査用パッドを有し
ている。
接続端子検査用パッドの各組を外部からの信号により選
択的に接続するスイッチング回路と検査用パッドを有し
ている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。Ｍ
Ｍは第４図で示した標準メモリと同様のメモリ回路部、
ＬＧは論理回路部、ＳＰは検査パッドを含むスイッチン
グ回路と、ＩＰは、スイッチング回路ＳＰへの入力可能
パルス信号線、ｏＰはスイッチング回路ＳＰから出力可
能パルス信号線、ＳＥＬは入力された外部からの選択信
号５ＥＬＰ又は、その信号の組み合せにより、スイッチ
ング回路ＳＰを制御する選択回路である。
Ｍは第４図で示した標準メモリと同様のメモリ回路部、
ＬＧは論理回路部、ＳＰは検査パッドを含むスイッチン
グ回路と、ＩＰは、スイッチング回路ＳＰへの入力可能
パルス信号線、ｏＰはスイッチング回路ＳＰから出力可
能パルス信号線、ＳＥＬは入力された外部からの選択信
号５ＥＬＰ又は、その信号の組み合せにより、スイッチ
ング回路ＳＰを制御する選択回路である。
第２図は第１図にＳＰで示すスイッチング回路および検
査用パッドの一実施例を示す回路図である。ここで１は
ＮチャンネルＭＯＳトランジスタ、２はＰチャンネルＭ
ＯＳトランジスタである。この例では制御信号ＩＰのみ
が高電位で、端子■とパッドＰが接続され、端子■の電
位観測が可能となり、制御信号ＯＰのみが高電位では、
端子０とパッドＰが接続され、端子ＯにパットＰからの
電位印加が可能となり、制御信号ＩＰ、ＯＰともに高電
位では、端子ＩとＯが直接接続され、パッドＰは切り離
されるので通常の使用状態となる。
査用パッドの一実施例を示す回路図である。ここで１は
ＮチャンネルＭＯＳトランジスタ、２はＰチャンネルＭ
ＯＳトランジスタである。この例では制御信号ＩＰのみ
が高電位で、端子■とパッドＰが接続され、端子■の電
位観測が可能となり、制御信号ＯＰのみが高電位では、
端子０とパッドＰが接続され、端子ＯにパットＰからの
電位印加が可能となり、制御信号ＩＰ、ＯＰともに高電
位では、端子ＩとＯが直接接続され、パッドＰは切り離
されるので通常の使用状態となる。
第３図は第１図にＳＰで示すスイッチング回路および検
査用パッドの第２の実施例を示す回路図である。制御信
号ＩＰ、ＯＰによる制御は第１の実施例と同様である。
査用パッドの第２の実施例を示す回路図である。制御信
号ＩＰ、ＯＰによる制御は第１の実施例と同様である。
ここでは、３状態のインバータを使用しているため、端
子Ｉの負荷容量は減少し端子Ｏの波形も、パッドＰと直
接接続されないなめ、整形されている。制御信号ＩＰ、
ＯＰとも高電位の状態は第１の実施例と同様である。
子Ｉの負荷容量は減少し端子Ｏの波形も、パッドＰと直
接接続されないなめ、整形されている。制御信号ＩＰ、
ＯＰとも高電位の状態は第１の実施例と同様である。
以上説明したように本発明はメモリ回路部と論理回路部
の接続端子と検査用のパッドを外部がら信号で選択的に
接続できるので、メモリ回路部と論理回路部を分離して
測定できるため、専用メモリの検査が正しく安全にでき
る効果がある。
の接続端子と検査用のパッドを外部がら信号で選択的に
接続できるので、メモリ回路部と論理回路部を分離して
測定できるため、専用メモリの検査が正しく安全にでき
る効果がある。
第１図は本発明のスイッチング回路、メモリ回路、論理
回路の接続を示すブロック図、第２図は第１図に示すス
イッチング回路ＳＰの第１の実施例を示す回路図、第３
図は第１図に示すスイッチング回路ＳＰの第２の実施例
を示す回路図、第４図は従来の標準メモリのブロック図
、第５図は従来の専用メモリにおける検査用パッドを示
すブロック図である。 ＭＭ・・・メモリ回路、ＬＧ・・・論理回路、ＳＰ・・
・スイッチング回路パッド、ＳＥＬ・・・選択回路、Ｏ
Ｐ・・・スイッチング回路出力可能パルス信号線、ＩＰ
・・・スイッチング回路入力可能パルス信号線、ＳＰ・
・・選択パルス信号線、１・・・ＮチャンネルＭＯＳト
ランジスタ、２・・・ＰチャンネルＭＯ’Ｓ）−ランジ
スタ。 代理人 弁理士 内 原 晋： ”、ｉ、−。 ＋Ｊ 茅 ！ 閃 沸 ２ 図 滓 ３ 団
回路の接続を示すブロック図、第２図は第１図に示すス
イッチング回路ＳＰの第１の実施例を示す回路図、第３
図は第１図に示すスイッチング回路ＳＰの第２の実施例
を示す回路図、第４図は従来の標準メモリのブロック図
、第５図は従来の専用メモリにおける検査用パッドを示
すブロック図である。 ＭＭ・・・メモリ回路、ＬＧ・・・論理回路、ＳＰ・・
・スイッチング回路パッド、ＳＥＬ・・・選択回路、Ｏ
Ｐ・・・スイッチング回路出力可能パルス信号線、ＩＰ
・・・スイッチング回路入力可能パルス信号線、ＳＰ・
・・選択パルス信号線、１・・・ＮチャンネルＭＯＳト
ランジスタ、２・・・ＰチャンネルＭＯ’Ｓ）−ランジ
スタ。 代理人 弁理士 内 原 晋： ”、ｉ、−。 ＋Ｊ 茅 ！ 閃 沸 ２ 図 滓 ３ 団
Claims (1)
- メモリ回路および論理回路部を有する半導体記憶装置に
おいて、入力された選択信号に従って前記メモリ回路部
および論理回路部の接続端子および検査用パットを選択
的に接続するスイッチング回路を有することを特徴とす
る論理回路付半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092224A JPS63257242A (ja) | 1987-04-14 | 1987-04-14 | 論理回路付半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092224A JPS63257242A (ja) | 1987-04-14 | 1987-04-14 | 論理回路付半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257242A true JPS63257242A (ja) | 1988-10-25 |
Family
ID=14048468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092224A Pending JPS63257242A (ja) | 1987-04-14 | 1987-04-14 | 論理回路付半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257242A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0335178A (ja) * | 1989-07-03 | 1991-02-15 | Nec Corp | Ｌｓｉ回路 |
| JPH04202778A (ja) * | 1990-11-30 | 1992-07-23 | Mitsubishi Electric Corp | イオン注入装置 |
| US7679424B2 (en) | 2006-05-18 | 2010-03-16 | Fujitsu Microelectronics Limited | Semiconductor device with pad switch |
-
1987
- 1987-04-14 JP JP62092224A patent/JPS63257242A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0335178A (ja) * | 1989-07-03 | 1991-02-15 | Nec Corp | Ｌｓｉ回路 |
| JP2513034B2 (ja) * | 1989-07-03 | 1996-07-03 | 日本電気株式会社 | Ｌｓｉ回路 |
| JPH04202778A (ja) * | 1990-11-30 | 1992-07-23 | Mitsubishi Electric Corp | イオン注入装置 |
| US7679424B2 (en) | 2006-05-18 | 2010-03-16 | Fujitsu Microelectronics Limited | Semiconductor device with pad switch |
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