CN109428586B - 防止毛刺的输入/输出电路以及相关方法 - Google Patents

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Abstract

本发明的实施例公开了防止电路中的毛刺的电路和方法。在一个实例中，公开了连接至输入/输出焊盘的电路。该电路包括：第一电平转换器、第二电平转换器和控制逻辑电路。第一电平转换器被配置为用于产生数据信号。第二电平转换器被配置为用于产生输出使能信号。第一和第二电平转换器分别由第一和第二上电控制信号控制。控制逻辑电路连接至第一电平转换器和第二电平转换器，并且被配置为基于数据信号和输出使能信号，将输入/输出焊盘驱动至电压电平。

Description

防止毛刺的输入/输出电路以及相关方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及连接至输入/输出焊盘的电路以及用于防止其中出现毛刺的方法。
背景技术
集成电路芯片(IC芯片)或半导体管芯通常密封在封装件中以保护形成在半导体管芯上的电路免受外部元素的影响。IC芯片包括形成在其上的接合焊盘。接合线或其它电连接方法用于将接合焊盘电连接至集成电路封装件的对应的引脚或引线。接合焊盘可以是用于电源电压连接的电源焊盘和用于连接至集成电路的输入和输出信号的输入/输出(I/O)焊盘。I/O电路是连接至芯片的I/O焊盘的电路，并且被配置为在集成电路系统中的其它芯片之间传输输入和/或输出信号。
毛刺(glitch)是在信号达到至其预期值之前出现的不期望的过渡状态。毛刺是I/O电路的一个关键问题，例如，在电路的电源上升(power ramp-up)期间。影响I/O电路中的毛刺问题的关键因素是I/O电路中的数据信号和输出使能信号的信号序列。在传统方法中，信号序列由系统级(system level)信号控制，这不适用于高速电路操作。在另一传统方法中，需要在外部添加上电控制(POC)机制以控制I/O电路的三态，并且避免在电源上升期间的短路电流。对于这种外部POC方法，集成电路的客户必须修改其系统设计以自行控制POC行为，这对于客户来说是十分费力的。因此，现有的I/O电路在毛刺防止方面并不是完全令人满意。
发明内容
根据本发明的一个方面，提供了一种连接至输入/输出焊盘的电路，包括：第一电平转换器，被配置为用于产生数据信号；第二电平转换器，被配置为用于产生输出使能信号，其中，所述第一转换器和所述第二电平转换器分别由第一上电控制信号和第二上电控制信号控制；以及控制逻辑电路，连接至所述第一电平转换器和所述第二电平转换器，并且被配置为基于所述数据信号和所述输出使能信号，将所述输入/输出焊盘驱动至电压电平。
根据本发明的另一个方面，提供了一种连接至输入/输出焊盘的电路，包括：第一电平转换器，被配置为用于产生数据信号；第二电平转换器，被配置为用于产生输出使能信号，其中，所述第一电平转换器和所述第二电平转换器由电源上电控制信号控制；延迟电路，连接至所述第二电平转换器并且被配置为基于所述输出使能信号产生延迟输出使能信号；以及控制逻辑电路，连接至所述第一电平转换器和所述第二电平转换器，并且被配置为基于所述数据信号和所述延迟输出使能信号，将所述输入/输出焊盘驱动至电压电平。
根据本发明的又一个方面，提供了一种用于防止在连接至输入/输出焊盘的电路中的毛刺的方法，包括：将第一上电控制信号连接至所述电路中的第一电平转换器；响应于所述第一上电控制信号，将第一输入信号从第一电压域转换至第二电压域以产生数据信号；将第二上电控制信号连接至所述电路中的第二电平转换器；响应于所述第二上电控制信号，将第二输入信号从所述第一电压域转换至所述第二电压域以产生输出使能信号；以及基于所述数据信号和所述输出使能信号，将所述输入/输出焊盘驱动至电压电平。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸和几何形状可以任意地增大或减小。贯穿说明书和附图，相同的参考标号表示相同的部件。
图1示出了根据本发明的一些实施例的连接至输入/输出焊盘的电路的示例性框图。
图2A示出了电源上升期间的示例性电路行为。
图2B示出了电源上升期间的另一示例性电路行为。
图3示出了根据本发明的一些实施例的输入/输出电路中的示例性门控电路。
图4示出了根据本发明的一些实施例的输入/输出电路中的门控电路的示例性布局。
图5示出了根据本发明的一些实施例的输入/输出电路中的另一示例性门控电路。
图6示出了根据本发明的一些实施例的输入/输出电路的电源上升期间的示例性电路行为。
图7示出了根据本发明的一些实施例的输入/输出电路的电源上升期间的详细的电路行为的实例。
图8示出了根据本发明的一些实施例的连接至输入/输出焊盘的另一电路的示例性框图。
图9示出了根据本发明的一些实施例的示出用于防止连接至输入/输出焊盘的电路中的毛刺的示例性方法的流程图。
具体实施方式
以下公开内容描述了许多用于实现所提供主题的不同特征的各个示例性实施例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使用诸如和考标号和。当然、“且，为等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地做出相应的解释。除非另有明确描述，否则诸如“附加”、“附于”、“连接”和“互连”的术语是指其中结构通过中间结构直接或间接彼此固定或附接的关系以及二者可移动或刚性附接或关系。
除非另有规定，否者本文所使用的所有术语(包括技术和科学术语)均具有与本领域普通技术人员通常所理解的相同的含义。还应该理解，诸如常用字典定义的那些术语应该解释为具有与它们在相关领域和本发明的上下文中的含义一致的含义，而不应该解释为理想化的或过于正式的含义，除非本文明确地加以定义。
现在将详细参考本发明的实施例，结合附图来示出本发明的实例。在任何可能的情况下，在附图和说明书中使用的相同的参考标号用于指示相同和相似的部分。
本发明提供了防止毛刺的I/O电路和用于防止I/O电路中的毛刺的方法的各个实施例。在一些实施例中，提供门控电路以控制I/O电路中的数据信号和输出使能信号的信号序列，以防止出现任何毛刺，特别是当连接至I/O电路的核心电路和I/O电路分别上电或导通时，即，确保在I/O电路的电源上升过程期间没有毛刺。例如，I/O电路包括被配置用于产生数据信号的第一电平转换器、被配置用于产生输出使能信号的第二电平转换器以及被配置基于数据信号和输出使能信号，将输入/输出焊盘驱动至期望的电压电平的控制逻辑电路。
根据一些实施例，为了确保数据信号和输出使能信号的信号序列，分别使用两个单独的(第一和第二)上电控制信号来控制第一和第二电平转换器。门控电路可以产生数据信号和输出使能信号，并且可以控制数据信号和输出使能信号的信号序列，以确保：在第二上电控制信号使第二电平转换器产生输出使能信号之前，第一上电控制信号使第一电平转换器产生数据信号。以这种方式，将不会在I/O电路的电源上升期间出现毛刺，因为在输出使能信号准备好并且被激活之前，数据信号已经准备好并且被激活。
在本教导的一个实施例中，门控电路包括由数据信号门控的第一晶体管、由第一上电控制信号的逻辑反相或补值的信号门控的第二晶体管以及被配置为基于第一晶体管和第二晶体管的输出来产生第二上电控制信号的第一反相器。门控电路的结构确保基于数据信号是否达到稳定的逻辑状态而产生第二上电控制信号，这避免了I/O电路中的毛刺。
在本教导的另一实施例中，门控电路包括具有串联连接的偶数个反相器的串联电路。串联电路接收第一上电控制信号作为输入信号，并且产生第二上电控制信号作为输出信号。偶数设计为足够大以确保在数据信号达到稳定逻辑状态之后产生第二上电控制信号。
本发明适用于集成电路芯片中的任何I/O电路，例如，通用输入输出(GPIO)电路。在一些实施例中，上电控制信号由集成电路芯片的内部模块产生，从而使得集成电路芯片的用户不需要额外付出努力来控制信号序列。此外，本文公开的门控电路与I/O电路的总面积相比仅占用较小的面积，这对I/O电路具有最小或没有面积影响。此外，门控电路不会对I/O电路的正常操作产生性能影响，同时避免I/O电路的电源上升期间的毛刺。根据本教导的一些实施例，I/O电路包括一个或多个额外的门控电路，一个或多个额外的门控电路被配置为基于预定设计产生更多的上电控制信号并且控制所有上电控制信号的信号序列，以确保I/O电路中期望的信号时序。
图1示出了根据本发明的一些实施例的连接至输入/输出焊盘190的电路100的示例性框图。根据一个实施例，电路100可以是集成电路系统中的芯片的部分。该芯片可以经由由I/O电路100控制的I/O焊盘190与系统中的其它芯片通信。如图1所示，电路100包括两个部分，具有第一电压域的核心部分110和具有第二电压域的I/O部分120。
在该实例中，核心部分110包括接收输入数据信号I并且产生具有与输入数据信号I相同的电压电平的平滑数据信号的第一缓冲器111。输入数据信号I可以由连接至第一缓冲器111的核心电路产生。核心电路(未示出)根据客户设计实施芯片的核心功能。核心电路产生输入数据信号I以经由I/O焊盘190将数据输出至另一芯片。由核心电路产生的输入数据信号I具有在核心域(例如，0V至0.75V)内的电压。
该实例中的核心部分110也包括接收输出使能信号OE并且产生具有与输出使能信号OE相同的电压电平的平滑OE信号的第二缓冲器112。输出使能信号OE也由连接至第二缓冲器112的核心电路产生。核心电路产生输出使能信号OE以控制经由I/O焊盘190输出至另一芯片的数据。由核心电路产生的输出使能信号OE具有在核心域(例如，0V至0.75V)内的电压。
该实例中的I/O部分120包括连接至第一缓冲器111并且接收来自第一缓冲器111的平滑数据信号的第一电平转换器121。第一电平转换器121可以将平滑数据信号从核心电压域转换为I/O电压域(例如，0V至1.98V)。该实例中的I/O电压域高于核心电压域，从而使得第一电平转换器121可以将平滑数据信号从低电压状态转换为高电压状态。也就是说，在该实例中，第一电平转换器121是电平升高转换器。第一电平转换器121处的转换操作由上电控制(POC)信号POC1 123控制。转换操作将在触发POC1信号123时实施。也就是说，POC1信号123的状态改变(例如，从高电压状态至低电压状态)将使第一电平转换器121能够将平滑数据信号从核心电压域转换为I/O电压域，并且产生I/O电压域内的电平升高数据信号I_up。电平升高数据信号I_up将经由I/O焊盘190发送或输出至另一芯片。
该实例中的I/O部分120也包括连接至第二缓冲器112并且接收来自第二缓冲器112的平滑OE信号的第二电平转换器122。第二电平转换器122可以将经平滑OE信号从核心电压域转换为I/O电压域(例如，0V至1.98V)。该实例中的I/O电压域高于核心电压域，从而使得第二电平转换器122可以将平滑数据信号从低电压状态转换为高电压状态。也就是说，在该实例中，第二电平转换器122是电平升高转换器。第二电平转换器122处的转换操作由上电控制(POC)信号POC2 124控制。转换操作将在触发POC2信号124时实施。也就是说，POC2信号124的状态改变(例如，从高电压状态至低电压状态)将使第二电平转换器122能够将平滑OE信号从核心电压域转换为I/O电压域，并且产生I/O电压域内的电平升高OE信号OE_up。电平升高OE信号OE_up将用于控制经由I/O焊盘190至另一芯片的电平升高数据信号I_up的数据输出。
POC1信号123和POC2信号124是可以分别控制第一电平转换器121和第二电平转换器122的电平转换的两个独立的信号。可以使用之后将详细讨论的门控电路(未在图1中示出)来控制POC1信号123和POC2信号124的信号序列。因此，门控电路也可以控制电平升高数据信号I_up和电平升高OE信号OE_up的信号序列。具体地，门控电路可以控制电平升高OE信号OE_up将在电平升高数据信号I_up产生并且已经达到稳定逻辑状态之后产生，以防止在电路的电源上升过程期间出现毛刺。在电源上升过程期间，I/O电路的电源和核心电路的电源增加。当芯片上的集成电路导通并且开始工作时，可能会发生这种情况。在电源上升过程之后，电路开始正常操作。POC1信号123和POC2信号124将不会影响电路的正常操作，因为它们将保持在逻辑低状态并且使第一电平转换器121和第二电平转换器122能够正常工作。
该实例中的I/O部分120也包括控制逻辑电路126，该控制逻辑电路126连接至第一电平转换器121和第二电平转换器122，并且被配置基于数据信号I_up和输出使能信号OE_up，将I/O焊盘190驱动至电压电平。也就是说，响应于输出使能信号OE_up，控制逻辑电路126可以经由I/O焊盘190输出数据信号I_up。具体地，当输出使能信号OE_up无效(notasserted)时，控制逻辑电路126处于三态模式并且不驱动I/O焊盘190。当输出使能信号OE_up有效时，控制逻辑电路126将I/O焊盘190驱动至对应于数据信号I_up的电压电平和/或逻辑状态。
虽然未在图1中示出，电路100也可以包括I/O部分120中的输入缓冲器，以经由I/O焊盘190接收来自另一芯片的输入信号，并且将输入信号驱动至核心部分110中的电平降低转换器(level down shifter)。电平降低转换器可以将输入信号从I/O电压域转换为核心电路的核心电压域，以接收具有适当电压域的输入信号。
在电源上升过程期间，I/O电路中可能发生两种可能的情况。图2A示出了根据电源上升过程期间的第一种情况的I/O电路的示例性电路行为。如图2A所示，在电源上升过程期间，首先将I/O部分120的I/O电源202增加至I/O电压域内的高电压状态。POC电源206与I/O电源202一起增加。然后，将核心部分110的核心电源204增加至核心电压域内的高电压状态。在核心电源204的增大过程期间，将POC电源206降低至低电压状态。在该实例中，在POC电源206的低电压状态时，使用一个POC信号来开启第一电平转换器121和第二电平转换器122处的转换操作。也就是说，响应于POC电源206的低电压状态，第一电平转换器121和第二电平转换器122作为电平升高转换器开始正常工作，以分别转换升高I_up信号210和OE_up信号220的电压电平。此处，在电源稳定之前，同一POC信号用作第一电平转换器121和第二电平转换器122的门控信号。没有POC信号进入第一电平转换器121和第二电平转换器122的时序控制。虽然产生为一个信号，但是POC信号可以在不同的时间点进入第一电平转换器121和第二电平转换器122，从而使得I_up信号210和OE_up信号220可以在不同的时间点增加至高电压状态。
例如，在图2A所示的情况下，I_up信号210在时间t1处从低电压状态L增加至高电压状态H，而OE_up信号220在时间t1之后的时间t2处从低电压状态L增加至高电压状态H。在这种情况下，由于I/O焊盘190的焊盘电源230随同OE_up信号220的电源的增加，从参考电压状态Z平滑地增加至高电压状态H，因此在电源上升期间没有出现毛刺。这是因为在OE_up信号220增加至高电压状态之前，I_up信号210已经达到稳定的高电压状态，从而使得当OE_up信号220达到有效的高电压状态时，根据I_up信号210的稳定高电压状态，I/O焊盘190的焊盘电源230将直接被驱动至高电压状态。
图2B示出了根据电源上升过程期间的第二种情况的I/O电路的示例性电路行为。如图2B所示，在电源上升过程期间，首先将I/O部分120的I/O电源202增加至I/O电压域内的高电压状态。POC电源206与I/O电源202一起增加。然后，将核心部分110的核心电源204增加至核心电压域内的高电压状态。在核心电源204的增大过程期间，将POC电源206降低至低电压状态。与第一种情况类似，在该实例中，在POC电源206的低电压状态时，使用一个POC信号来开启第一电平转换器121和第二电平转换器122处的转换操作。也就是说，响应于POC电源206的低电压状态，第一电平转换器121和第二电平转换器122作为电平升高转换器开始正常工作，以分别转换升高I_up信号210和OE_up信号220的电压电平。如上所述，在电源稳定之前，同一POC信号用作第一电平转换器121和第二电平转换器122的门控信号；并且没有POC信号进入第一电平转换器121和第二电平转换器122时序控制。虽然产生为一个信号，但是POC信号可以在不同的时间点进入第一电平转换器121和第二电平转换器122，从而使得I_up信号210和OE_up信号220可以在不同的时间点增加至高电压状态。
例如，在图2B所示的情况下，OE_up信号220在时间t1处从低电压状态L增加至高电压状态H，而I_up信号210在时间t1之后的时间t2处从低电压状态L增加至高电压状态H。在这种情况下，由于I/O焊盘190的焊盘电源230首先出现毛刺并且之后随着I_up信号210的电源的增加从参考电压状态Z增加至高电压状态H，因此在电源上升期间出现毛刺250。这是因为在OE_up信号220增加至高电压状态之后，I_up信号210增加至高电压状态，从而使得当OE_up信号220达到有效的高电压状态时，由于I_up信号210仍然具有低电压电平，因此不能将I/O焊盘190的焊盘电源230直接驱动至高电压状态。在这种情况下，OE信号将错误的I_up状态门控至I/O焊盘中。然后，当I_up信号210在t2处增加至高电压电平时，根据I_up信号210的高电压状态，将I/O焊盘190的焊盘电源230驱动至高电压状态。
为了避免电源上升过程期间如图2B中的这种毛刺250，并且确保电路行为始终如图2A中的第一种情况，本教导公开了门控电路的各个实施例，以产生分别用于控制第一电平转换器121和第二电平转换器122的两个独立的POC信号，并且控制两个独立的POC信号的信号序列。
图3示出了根据本发明的一些实施例的输入/输出电路(例如，图1中的电路100)中的示例性门控电路300。如图3所示，门控电路300包括六个晶体管341、342、343、344、345、346以及两个反相器332、331。门控电路300包括第一晶体管341和第二晶体管342(例如，n型MOSFET和p型MOSFET)，它们通常由第一上电控制信号POC1 310的逻辑反相门控。在该实例中，当POC1信号310的逻辑反相在进入第一晶体管341时再次反向时，第一晶体管341由POC1信号310有效地门控。门控电路300包括连接至第二晶体管342并且由信号I304的逻辑反相门控的第三晶体管343。门控电路300包括由信号I_up 306门控的第四晶体管344(例如，n型MOSFET)。门控电路300包括连接至第四晶体管344并且由信号I302门控的第五晶体管345(例如，n型MOSFET)。
门控电路300包括第一反相器331，第一反相器331被配置为基于六个晶体管中的一个或多个的输出来产生第二上电控制信号POC2 320。门控电路300也包括连接在第一晶体管341和第一反相器331之间的第二反相器332。门控电路300也包括连接至第五晶体管345并且由第二反相器332的输出信号门控的第六晶体管346。
利用门控电路300的这种示例性结构，在激活第一上电控制信号POC1之后，激活第二上电控制信号POC2 320。在一个实例中，首先激活POC1信号，即，从高电压状态变为低电压状态。因此，第一上电控制信号POC1310的逻辑反相作为至第一晶体管341和第二晶体管342的输入信号从低电压状态变为高电压状态。然后，第一晶体管341截止并且第二晶体管342导通。因此，第二反相器332的输入从高电压状态变为低电压状态。然后，第一反相器331的输入从低电压状态变为高电压状态。因此，第一反相器331的输出从高电压状态变为低电压状态，即，激活第二上电控制信号POC2320。因此，在激活信号POC1之后，激活信号POC2320。第三晶体管343、第四晶体管344、第五晶体管345和第六晶体管346可以有助于控制门控电路300。例如，通过将第六晶体管346的控制端与第二反相器332的输出连接，第六晶体管346使第四晶体管344的漏极端在电源上升过程之后稳定。
在上述实例中，一旦信号POC1被激活并且变为低电压状态，则第一电平转换器121将作为电平升高转换器开始正常工作，以转换升高I_up信号306的电压电平。类似地，一旦信号POC2被激活并且变为低电压状态，则第二电平转换器122将作为电平升高转换器开始正常工作，以转换升高OE_up信号的电压电平。因为门控电路300的结构确保在激活信号POC1之后激活信号POC2 320，所以也确保OE_up信号在数据信号I_up响应于POC1信号产生或转换升高之后而响应于POC2信号320产生或转换升高，这防止了电源上升过程期间出现毛刺。根据本教导的各个实施例，可以去除或替换门控电路300的一个或多个组件(晶体管或反相器)而不影响两个POC信号之间的时间依赖性，从而使得门控电路300仍可以防止电源上升过程期间出现毛刺。
图4示出了根据本发明的一些实施例的输入/输出电路中的门控电路(例如，图3中的门控电路300)的示例性布局。如图4所示，该布局可以包括示出为实例的N型金属氧化物半导体(NMOS)部分410和P型金属氧化物半导体(PMOS)部分420。图4中的布局包括氧化物扩散(OD)层430、形成在OD层430之上的多晶硅(PO)层432以及形成在OD层430之上的氧化物上金属(metal over oxide，MD)层434。在布局的对应部分处标记图3中的门控电路300的不同组件。例如，晶体管341在PMOS部分420处实现；而晶体管342、343、344、345、346在NMOS部分410处实现。第一反相器331包括在NMOS部分410处实现的NMOS部分331.N和在PMOS部分420处实现的PMOS部分331.P。类似地，第二反相器332包括在NMOS部分410处实现的NMOS部分332.N和在PMOS部分420处实现的PMOS部分332.P。该布局还包括形成在PO层432和MD层434上的金属0(M0)层436；并且包括形成在M0层436上的金属1(M1)层438。M0层436和M1层438中的每个均包括连接门控电路的不同组件的金属线。如图4所示，I/O电源引脚(VDDPST)连接至PMOS部分420中的M0层436；而接地参考引脚(VSS)连接至NMOS部分410中的M1层438。
基于图4所示的示例性布局，POC1信号310和POC2信号320的逻辑补值被控制为具有如上所述的特定时间依赖关系。在一个实施例中，门控电路的布局仅占据小于I/O电路的总面积的预定百分比(例如，0.5％、1％等)的面积。因此，门控电路对I/O电路的实施面积几乎没有影响。根据本教导的各个实施例，图4所示的布局仅是用于实现图3中的门控电路300的一个实例，其它布局可以用于实现图3中的门控电路300。
图5示出了根据本发明的一些实施例的输入/输出电路(例如，图1中的电路100)中的另一示例性门控电路500。如图5所示，该实例中的门控电路500包括具有串联连接的偶数个反相器510、520的串联电路。串联电路接收第一上电控制信号POC1 123作为输入信号，并且产生第二上电控制信号POC2 124作为输出信号。偶数个反相器可以在POC1信号123和POC2信号124之间提供时间延迟，并且确保POC1信号123和POC2信号124之间的一致逻辑状态。在一个实施例中，偶数可以被设计为足够大以确保POC1信号123和POC2信号124之间足够的时间延迟，从而使得POC2信号124在POC1信号123已经达到稳定逻辑状态之后产生。
根据本教导的一些实施例，I/O电路包括一个或多个额外的门控电路，其中的每个均具有图3或图5所示的结构。这些门控电路被配置为基于预定设计产生POC信号并且控制所有POC信号的信号序列，以确保I/O电路中信号的期望的时序。期望的时序可以是除了数据信号和输出使能信号之外的一种或多种信号。
图6示出了根据本发明的一些实施例的输入/输出电路(例如，图1的电路100)的电源上升期间的示例性电路行为。如图6所示，在电源上升过程期间，首先将I/O部分120的I/O电源602增加至I/O电压域内的高电压状态。POC1 606的第一POC电源和POC2 608的第二POC电源与I/O电源602一起增加。在该实例中，使用两个独立的POC信号POC1和POC2来分别开启第一电平转换器121和第二电平转换器122的转换操作，如图1所示。也就是说，响应于POC1信号606的低电压状态，第一电平转换器121将作为电平升高转换器开始正常工作，以转换升高I_up信号610的电压电平；并且响应于POC2信号608的低电压状态，第二电平转换器122将作为电平升高转换器开始正常工作，以转换升高OE_up信号620的电压电平。
在I/O电源602增加至高电压状态之后，核心部分110的核心电源604增加至核心电压域内的高电压状态。在核心电源604的增加过程期间，将POC1 606的POC电源降低至低电压状态，例如，由于门控电路的控制信号。响应于POC1信号606的低电压状态，第一电平转换器121作为电平升高转换器开始正常工作，以转换升高I_up信号610的电压电平。如图6所示，在POC1 606降低至低电压状态之后，将I_up信号610从低电压状态L增加至高电压状态H。
如上所述，门控电路控制用于产生两个POC信号POC1信号606和POC2信号608的时序，从而使得在产生低电压状态下的POC2信号608之前，产生低电压状态下的POC1信号606。因此，在POC2信号进入第二电平转换器122以产生OE_up信号620之前，POC1信号进入第一电平转换器121以产生I_up信号610。此处，两个POC信号分别在电源准备好之前用作第一电平转换器121和第二电平转换器122的门控信号。
如图6所示，在I_up信号610达到稳定的高电压状态H之后，POC2信号608降低至低电压状态以触发第二电平转换器122的正常操作。然后，第二电平转换器122将OE_up信号620的电压电平从低电压状态L转换升高至高电压状态H。如上所述，POC1信号606和POC2信号608之间的这种时间依赖关系确保了在I/O电路的电源上升过程期间不会出现毛刺。具体地，根据该实施例，I/O电路的信号时序顺序包括以下顺序：通过降低至低电压状态来激活POC1信号，通过增加至高电压状态来激活I_up数据信号、通过降低至低电压状态来激活POC2信号，并且通过增加至高电压状态来激活OE_up信号。
图7示出了根据本发明的一些实施例的输入/输出电路(例如，图1中的电路100)的电源上升期间的详细的电路行为的实例。如图7所示，在电源上升过程期间，首先将I/O电源702增加至I/O电压域内的高电压状态。POC1 706的第一POC电源和POC2 708的第二POC电源也随着I/O电源702增加至高I/O电压域。在该实例中，两个独立的POC信号POC1和POC2分别用于开启第一电平转换器121和第二电平转换器122的转换操作，如图1所示。也就是说，响应于POC1信号706的低电压状态，第一电平转换器121将作为电平升高转换器开始正常工作，以转换升高I_up信号710的电压电平；并且响应于POC2信号708的低电压状态，第二电平转换器122将作为电平升高转换器开始正常工作，以转换升高OE_up信号720的电压电平。
在I/O电源702增加至高电压状态之后，核心电源704增加至核心电压域内的高电压状态。在核心电源704的增加过程期间，POC1 706的POC电源降低至低电压状态，例如，由于门控电路的控制信号。可以在对应的放大图792中更详细地看出部分790内的电路行为。如放大图792所示，响应于POC1信号706的低电压状态，I_up信号710的电压电平增加至高电压状态。在该实例中，第一电平转换器121将数据信号I 711从低核心电压域0.75V转换为高I/O电压域1.8V，以变成电平升高数据信号I_up 710。
如上所述，门控电路控制用于产生两个POC信号POC1信号706和POC2信号708的时序，从而使得在产生低电压状态下的POC2信号708之前，产生低电压状态下的POC1信号706。因此，在POC2信号进入第二电平转换器122以产生OE_up信号720之前，POC1信号进入第一电平转换器121以产生I_up信号710。此处，两个POC信号分别在电源准备好之前用作第一电平转换器121和第二电平转换器122的门控信号。
如放大图792所示，在将POC1信号706降低至低电压状态之后，将POC2信号708降低至低电压状态以触发第二电平转换器122的正常操作。然后，响应于POC2信号708的低电压状态，OE_up信号720的电压电平增加至高电压状态。在该实例中，第二电平转换器122将OE信号721从低核心电压域0.75V转换为高I/O电压域1.8V，以变成电平升高OE信号OE_up720。如上所述，POC1信号706和POC2信号708之间的该时间依赖关系确保在I/O电路的电源上升过程期间在焊盘电压730处不会出现毛刺，这是因为在激活电平升高数据信号I_up710以达到高电压状态之后，激活电平升高OE信号OE_up 720以达到高电压状态。
如图7所示，从POC1信号706的电压变化至POC2信号708的电压变化的持续时间为约30纳秒，这远短于电源上升的典型持续时间(例如，100微秒)。因此，所公开的时序控制的POC1信号706和POC2信号708将不会影响I/O电路的电源上升时间。
图8示出了根据本发明的一些实施例的连接至输入/输出焊盘890的另一电路800的示例性框图。根据一个实施例，电路800可以是集成电路系统中的芯片的部分。该芯片可以经由由I/O电路800控制的I/O焊盘890与系统中的其它芯片通信。如图8所示，电路800包括两个部分，具有第一电压域的核心部分810和具有第二电压域的I/O部分820。
在该实例中，核心部分810包括接收输入数据信号I并且产生具有与输入数据信号I相同的电压电平的平滑数据信号的第一缓冲器811。输入数据信号I可以由连接至第一缓冲器811的核心电路产生。核心电路(未示出)根据客户设计实施芯片的核心功能。核心电路产生输入数据信号I以经由I/O焊盘190将数据输出至另一芯片。由核心电路产生的输入数据信号I具有核心域(例如，0V至0.75V)内的电压。
该实例中的核心部分810也包括接收输出使能信号OE并且产生具有与输出使能信号OE相同的电压电平的平滑OE信号的第二缓冲器812。输出使能信号OE也由连接至第二缓冲器812的核心电路产生。核心电路产生输出使能信号OE以控制经由I/O焊盘890输出至另一芯片的数据。由核心电路产生的输出使能信号OE具有核心域(例如，0V至0.75V)内的电压。
该实例中的I/O部分820包括连接至第一缓冲器811并且接收来自第一缓冲器811的平滑数据信号的第一电平转换器821。第一电平转换器821可以将平滑数据信号从核心电压域转换为I/O电压域(例如，0V至1.98V)。该实例中的I/O电压域高于核心电压域，从而使得第一电平转换器821可以将平滑数据信号从低电压状态转换为高电压状态。也就是说，在该实例中，第一电平转换器821是电平升高转换器。第一电平转换器821处的转换操作由POC信号823控制。转换操作将在触发POC信号823时实施。也就是说，POC信号823的状态改变(例如，从高电压状态至低电压状态)将使第一电平转换器821能够将平滑数据信号从核心电压域转换为I/O电压域，并且产生I/O电压域内的电平升高数据信号I_up。电平升高数据信号I_up将经由I/O焊盘890发送或输出至另一芯片。
该实例中的I/O部分820也包括连接至第二缓冲器812并且接收来自第二缓冲器812的平滑OE信号的第二电平转换器822。第二电平转换器822可以将经平滑OE信号从核心电压域转换为I/O电压域(例如，0V至1.98V)。该实例中的I/O电压域高于核心电压域，从而使得第二电平转换器822可以将平滑数据信号从低电压状态转换为高电压状态。也就是说，在该实例中，第二电平转换器822是电平升高转换器。第二电平转换器822处的转换操作也由POC信号823控制。转换操作将在触发POC信号823时实施。也就是说，POC信号823的状态改变(例如，从高电压状态至低电压状态)将使第二电平转换器822能够将平滑OE信号从核心电压域转换为I/O电压域，并且产生I/O电压域内的电平升高OE信号OE_up。电平升高OE信号OE_up将用于控制经由I/O焊盘890至另一芯片的电平升高数据信号I_up的数据输出。
虽然同一POC信号在电源准备好之前用作第一电平转换器821和第二电平转换器822的门控信号，但是I/O部分820也包括延迟电路825，延迟电路825连接至第二电平转换器822，并且被配置为基于由第二电平转换器822输出的OE_up信号来产生延迟OE_up信号。在该实施例中，延迟电路825包括连接至第二电平转换器822的输出的电容器C_OE。电容器C_OE可以被设计为具有足够大的电容以确保在数据信号I_up已经达到稳定逻辑状态之后产生延迟的OE_up信号。相应地，延迟电路825可以在电平升高数据信号I_up以稳定高电压逻辑状态进入控制逻辑电路826之后，控制电平升高OE信号OE_up延迟以稳定高电压逻辑状态进入控制逻辑电路826，以防止在I/O电路的电源上升过程期间出现毛刺。根据各个实施例，延迟电路825可以具有与图8所示的结构不同的结构，并且仍对电平升高OE信号OE_up实现时间延迟效应。例如，基于电阻器、电容器、晶体管、二极管和定时器中的至少一个，延迟电路825可以具有时间延迟效应。
该实例中的I/O部分820也包括连接至第一电平转换器821和第二电平转换器822并且被配置基于数据信号I_up和延迟OE_up信号将I/O焊盘890驱动至电压电平的控制逻辑电路826。也就是说，响应于延迟OE_up信号，控制逻辑电路826可以经由I/O焊盘890输出数据信号I_up。具体地，当延迟OE_up信号无效时，控制逻辑电路826处于三态模式并且不驱动I/O焊盘890。当延迟OE_up信号有效时，控制逻辑电路826将I/O焊盘890驱动至对应于数据信号I_up的电压电平和/或逻辑状态。虽然未在图8中示出，电路800也可以包括输入缓冲器，输入缓冲器位于I/O部分820中以经由I/O焊盘890接收来自另一芯片的输入信号并且将输入信号驱动至核心部分810中的电平降低转换器。电平降低转换器将输入信号从I/O电压域转换为核心电路的核心电压域，以接收具有适当电压域的输入信号。
图9是根据本发明的一些实施例的示出用于防止连接至输入/输出焊盘的电路中的毛刺的示例性方法900的流程图。在操作902中，第一上电控制(POC)信号连接至输入/输出电路中的第一电平转换器。第一输入信号在操作904中响应于第一POC信号从第一电压域转换为第二电压域以产生数据信号。在操作906中，第二POC信号连接至输入/输出电路中的第二电平转换器。在操作908中，第二输入信号响应于第二POC信号从第一电压域转换为第二电压域以产生输出使能信号。在操作910中，基于数据信号和输出使能信号，输入/输出焊盘被驱动至电压电平。根据本发明的不同实施例，可以改变图9所示的操作的顺序。
在实施例中，公开了连接至输入/输出焊盘的电路。该电路包括：第一电平转换器、第二电平转换器和控制逻辑电路。第一电平转换器被配置为用于产生数据信号。第二电平转换器被配置为用于产生输出使能信号。第一和第二电平转换器分别由第一和第二上电控制信号控制。控制逻辑电路连接至第一电平转换器和第二电平转换器，并且被配置为用于将输入/输出焊盘驱动至基于数据信号和输出使能信号的电压电平。
在一些实施例中，所述第一电平转换器被配置为接收在第一电压域的第一输入信号，并且响应于所述第一上电控制信号将所述第一输入信号转换至第二电压域以产生所述数据信号；以及所述第二电平转换器被配置为接收在所述第一电压域的第二输入信号，并且响应于所述第二上电控制信号将所述第二输入信号转换至所述第二电压域以产生所述输出使能信号。
在一些实施例中，所述第二电压域高于所述第一电压域。
在一些实施例中，该电路还包括：门控电路，被配置为产生所述第一上电控制信号和所述第二上电控制信号并且控制所述第一上电控制信号和所述第二上电控制信号的信号序列，从而使得在所述第二上电控制信号使所述第二电平转换器能够产生所述输出使能信号之前，所述第一上电控制信号使所述第一电平转换器能够产生所述数据信号。
在一些实施例中，所述门控电路包括：第一晶体管，由所述数据信号门控；第二晶体管，由作为所述第一上电控制信号的逻辑反相的信号门控；以及第一反相器，被配置为基于所述第一晶体管和所述第二晶体管的输出产生所述第二上电控制信号，从而使得所述第二上电控制信号基于所述数据信号是否已经达到稳定的逻辑状态而产生。
在一些实施例中，所述门控电路还包括：第二反相器，连接在所述第二晶体管和所述第一反相器之间；第三晶体管，连接至所述第一晶体管并且由所述第一电平转换器的输入信号门控；第四晶体管，连接至所述第一晶体管并且由所述第一电平转换器的所述输入信号的逻辑反相的信号门控；第五晶体管，连接至所述第二晶体管并且由所述第一上电控制信号门控；以及第六晶体管，连接至所述第一晶体管并且由所述第二反相器的输出信号门控。
在一些实施例中，所述门控电路包括具有串联连接的偶数个反相器的串联电路；所述串联电路接收所述第一上电控制信号作为输入信号并且产生所述第二上电控制信号作为输出信号；以及所述偶数设计为足够大以确保在所述第一上电控制信号使所述第一电平转换器产生所述数据信号之后产生所述第二上电控制信号。
在一些实施例中，所述门控电路占据小于所述电路的总面积的预定百分比的面积。
在一些实施例中，在所述电路的电源上升过程之后，所述门控电路不会影响所述电路的性能。
在一些实施例中，该电路还包括：额外的门控电路，被配置为产生第三上电控制信号并且基于预定设计控制所述第一上电控制信号、所述第二上电控制信号和所述第三上电控制信号的信号序列。
在一些实施例中，所述控制逻辑电路被配置为当所述输出使能信号有效时将所述输入/输出焊盘驱动至对应于所述数据信号的电压电平。
在另一实施例中，公开了连接至输入/输出焊盘的电路。该电路包括：第一电平转换器、第二电平转换器、延迟电路和控制逻辑电路。第一电平转换器被配置为用于产生数据信号。第二电平转换器被配置为用于产生输出使能信号。第一和第二电平转换器由电源上电控制信号控制。延迟电路连接至第二电平转换器并且被配置为基于输出使能信号产生延迟输出使能信号。控制逻辑电路连接至第一电平转换器和第二电平转换器，并且被配置为用于将输入/输出焊盘驱动至基于数据信号和延迟输出使能信号的电压电平。
在一些实施例中，所述第一电平转换器被配置为接收在第一电压域的第一输入信号，并且响应于所述第一上电控制信号将所述第一输入信号转换至第二电压域以产生所述数据信号；以及所述第二电平转换器被配置为接收在所述第一电压域的第二输入信号，并且响应于所述第二上电控制信号将所述第二输入信号转换至所述第二电压域以产生所述输出使能信号。
在一些实施例中，所述第二电压域高于所述第一电压域。
在一些实施例中，在产生所述数据信号之后产生所述延迟输出使能信号。
在一些实施例中，所述延迟电路包括连接至所述第二电平转换器的输出端的电容器，并且，所述电容器具有足够大的电容以确保在所述数据信号已经达到稳定逻辑状态之后产生所述延迟输出使能信号。在又一实施例中，公开了用于防止连接至输入/输出焊盘的电路中的毛刺的方法。该方法包括：将第一上电控制信号连接至电路中的第一电平转换器；响应于第一上电控制信号，将第一输入信号从第一电压域转换为第二电压域以产生数据信号；将第二上电控制信号连接至电路中的第二电平转换器；响应于第二上电控制信号，将第二输入信号从第一电压域转换为第二电压域以产生输出使能信号；以及将输入/输出焊盘驱动至基于数据信号和输出使能信号的电压电平。
在一些实施例中，所述第二电压域高于所述第一电压域。
在一些实施例中，在所述电路的电源上升过程期间，在所述数据信号已经达到稳定逻辑状态之后产生所述输出使能信号。
在一些实施例中，该方法还包括：产生所述第一上电控制信号；以及从产生所述第一上电控制信号时开始的持续时间之后产生所述第二上电控制信号，其中，所述持续时间在所述电路的电源上升过程内。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种连接至输入/输出焊盘的电路，包括：
第一电平转换器，被配置为用于产生数据信号；
第二电平转换器，被配置为用于产生输出使能信号，其中，所述第一电平转换器和所述第二电平转换器分别由第一上电控制信号和第二上电控制信号控制；
门控电路，被配置为产生所述第一上电控制信号和所述第二上电控制信号，从而使得在所述第二上电控制信号使所述第二电平转换器能够产生所述输出使能信号之前，所述第一上电控制信号使所述第一电平转换器能够产生所述数据信号；以及
控制逻辑电路，连接至所述第一电平转换器和所述第二电平转换器，并且被配置为基于所述数据信号和所述输出使能信号，将所述输入/输出焊盘驱动至电压电平。
2.根据权利要求1所述的连接至输入/输出焊盘的电路，其中：
所述第一电平转换器被配置为接收在第一电压域的第一输入信号，并且响应于所述第一上电控制信号将所述第一输入信号转换至第二电压域以产生所述数据信号；以及
所述第二电平转换器被配置为接收在所述第一电压域的第二输入信号，并且响应于所述第二上电控制信号将所述第二输入信号转换至所述第二电压域以产生所述输出使能信号。
3.根据权利要求2所述的连接至输入/输出焊盘的电路，其中，所述第二电压域高于所述第一电压域。
4.根据权利要求1所述的连接至输入/输出焊盘的电路，其中，所述门控电路控制所述第一上电控制信号和所述第二上电控制信号的信号序列。
5.根据权利要求1所述的连接至输入/输出焊盘的电路，其中，所述门控电路包括：
第一晶体管，由所述数据信号门控；
第二晶体管，由作为所述第一上电控制信号的逻辑反相的信号门控；以及
第一反相器，被配置为基于所述第一晶体管和所述第二晶体管的输出产生所述第二上电控制信号，从而使得所述第二上电控制信号基于所述数据信号是否已经达到稳定的逻辑状态而产生。
6.根据权利要求5所述的连接至输入/输出焊盘的电路，其中，所述门控电路还包括：
第二反相器，连接在所述第二晶体管和所述第一反相器之间；
第三晶体管，连接至所述第一晶体管并且由所述第一电平转换器的输入信号门控；
第四晶体管，连接至所述第一晶体管并且由所述第一电平转换器的所述输入信号的逻辑反相的信号门控；
第五晶体管，连接至所述第二晶体管并且由所述第一上电控制信号门控；以及
第六晶体管，连接至所述第一晶体管并且由所述第二反相器的输出信号门控。
7.根据权利要求1所述的连接至输入/输出焊盘的电路，其中：
所述门控电路包括具有串联连接的偶数个反相器的串联电路；
所述串联电路接收所述第一上电控制信号作为输入信号并且产生所述第二上电控制信号作为输出信号；以及
所述偶数设计为足够大以确保在所述第一上电控制信号使所述第一电平转换器产生所述数据信号之后产生所述第二上电控制信号。
8.根据权利要求1所述的连接至输入/输出焊盘的电路，其中，所述门控电路占据小于所述电路的总面积的预定百分比的面积。
9.根据权利要求1所述的连接至输入/输出焊盘的电路，其中，在所述电路的电源上升过程之后，所述门控电路不会影响所述电路的性能。
10.根据权利要求1所述的连接至输入/输出焊盘的电路，还包括：额外的门控电路，被配置为产生第三上电控制信号并且基于预定设计控制所述第一上电控制信号、所述第二上电控制信号和所述第三上电控制信号的信号序列。
11.根据权利要求1所述的连接至输入/输出焊盘的电路，其中，所述控制逻辑电路被配置为当所述输出使能信号有效时将所述输入/输出焊盘驱动至对应于所述数据信号的电压电平。
12.一种连接至输入/输出焊盘的电路，包括：
第一电平转换器，被配置为用于产生数据信号；
第二电平转换器，被配置为用于产生输出使能信号，其中，所述第一电平转换器和所述第二电平转换器分别由第一上电控制信号和第二上电控制信号控制；
延迟电路，连接至所述第二电平转换器并且被配置为基于所述输出使能信号产生延迟输出使能信号，其中，在所述数据信号已经达到稳定逻辑状态之后产生所述延迟输出使能信号；以及
控制逻辑电路，连接至所述第一电平转换器和所述第二电平转换器，并且被配置为基于所述数据信号和所述延迟输出使能信号，将所述输入/输出焊盘驱动至电压电平。
13.根据权利要求12所述的连接至输入/输出焊盘的电路，其中：
所述第一电平转换器被配置为接收在第一电压域的第一输入信号，并且响应于所述第一上电控制信号将所述第一输入信号转换至第二电压域以产生所述数据信号；以及
所述第二电平转换器被配置为接收在所述第一电压域的第二输入信号，并且响应于所述第二上电控制信号将所述第二输入信号转换至所述第二电压域以产生所述输出使能信号。
14.根据权利要求13所述的连接至输入/输出焊盘的电路，其中，所述第二电压域高于所述第一电压域。
15.根据权利要求12所述的连接至输入/输出焊盘的电路，其中，在产生所述数据信号之后产生所述延迟输出使能信号。
16.根据权利要求12所述的连接至输入/输出焊盘的电路，其中，所述延迟电路包括连接至所述第二电平转换器的输出端的电容器，并且，所述电容器具有足够大的电容以确保在所述数据信号已经达到所述稳定逻辑状态之后产生所述延迟输出使能信号。
17.一种用于防止在连接至输入/输出焊盘的电路中的毛刺的方法，包括：
将第一上电控制信号连接至所述电路中的第一电平转换器；
响应于所述第一上电控制信号，将第一输入信号从第一电压域转换至第二电压域以产生数据信号；
将第二上电控制信号连接至所述电路中的第二电平转换器；
响应于所述第二上电控制信号，将第二输入信号从所述第一电压域转换至所述第二电压域以产生输出使能信号，其中，在所述电路的电源上升过程期间，在所述数据信号已经达到稳定逻辑状态之后产生所述输出使能信号；以及
基于所述数据信号和所述输出使能信号，将所述输入/输出焊盘驱动至电压电平。
18.根据权利要求17所述的方法，其中，所述第二电压域高于所述第一电压域。
19.根据权利要求17所述的方法，其中，通过门控电路控制所述第一上电控制信号和所述第二上电控制信号的信号序列。
20.根据权利要求17所述的方法，还包括：
产生所述第一上电控制信号；以及
从产生所述第一上电控制信号时开始的持续时间之后产生所述第二上电控制信号，其中，所述持续时间在所述电路的电源上升过程内。
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