CN103138740A - 电平移位电路、集成电路装置、电子钟表 - Google Patents

电平移位电路、集成电路装置、电子钟表 Download PDF

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Abstract

电平移位电路、集成电路装置、电子钟表。本发明提供防止在输出信号中附带尖峰噪声和响应速度变慢的电平移位电路，包括：第1电路，接受将第1高电位和第1低电位作为电源电位的第1电位系的输入信号，输出作为第1电位系的信号的第1信号；第2电路，生成将第2高电位和第2低电位作为电源电位的第2电位系的与输入信号对应的输出信号；缓冲电路，接受输入信号，生成作为第1电位系的信号的逻辑上与输入信号等价的第2信号，第2电路包括：初级反相器，接受第2信号，输出第3信号；初级开关，根据第1信号，对初级反相器与供给第2高电位的电源或供给第2低电位的电源之间的连接、切断进行切换，第2电路根据第3信号生成输出信号。

Description

电平移位电路、集成电路装置、电子钟表
技术领域
本发明涉及电平移位电路、集成电路装置、电子钟表等。
背景技术
伴随半导体工艺的进展，需要连接以不同的电源电压进行动作的电路来交换数据。此时，为了实现逻辑电平的正确传递，使用对电压电平进行调整的电平移位电路。
例如，在整体型的MOS集成电路中，在衬底或阱区域中形成活性区域，构成MOS晶体管。另一方面，在SOI（Silicon-on-Insulator）型的MOS集成电路中，不使用阱区域，在衬底上的绝缘性薄膜上形成多个活性区域，在各个活性区域中构成MOS晶体管。
因此，SOI型的MOS集成电路与整体型的MOS集成电路的根本性差异在于元件分离，几乎不存在与衬底之间的接合电容或接合泄漏。在SOI型的情况下，与整体型相比，能够实现低电压动作、低消耗电力和高速动作。因此，在接受来自SOI型的集成电路（Integrated Circuit）装置的信号的情况下，整体型的集成电路装置利用电平移位电路对电压电平进行调整。例如，专利文献1的电平移位电路被用在输入端子中，对其输入电压的电平进行调整。
【专利文献1】日本特开2007-208714号公报
但是，在电平移位电路的输入端子与电源端子之间可能产生较大的寄生电容。此时，伴随与输入信号的电位系不同的电位系的信号的变化，蓄积在该寄生电容中的电荷可能被放电。于是，在电平移位电路的输出信号中附带有高频的尖峰噪声（脉冲状的噪声），从接受输入信号后到生成稳定的输出信号为止的响应速度变慢。
发明内容
本发明正是鉴于这种问题点而完成的。根据本发明的若干个方式，能够提供防止在输出信号中附带尖峰噪声和响应速度变慢的电平移位电路。
（1）本发明的电平移位电路将第1电位系的信号传递到电源电位差比所述第1电位系大的第2电位系，其中，该电平移位电路包括：第1电路，其接受将高电位侧即第1高电位和低电位侧即第1低电位作为电源电位的所述第1电位系的输入信号，输出作为所述第1电位系的信号的第1信号；第2电路，其生成将高电位侧即第2高电位和低电位侧即第2低电位作为电源电位的所述第2电位系的与所述输入信号对应的输出信号；以及缓冲电路，其接受所述输入信号，生成作为所述第1电位系的信号的逻辑上与所述输入信号等价的第2信号，所述第2电路包括：作为反相电路的初级反相器，其接受所述第2信号，输出第3信号；以及初级开关，其根据所述第1信号，对所述初级反相器与供给所述第2高电位的电源或供给所述第2低电位的电源之间的连接、切断进行切换，所述第2电路根据所述第3信号生成所述输出信号。
（2）在该电平移位电路中，也可以是，所述第2电路将所述第3信号反转后的信号作为所述输出信号。
这些发明的电平移位电路将第1电位系的信号传递到电源电位差比所述第1电位系大的第2电位系。电平移位电路包括：第1电路，其接受第1电位系的输入信号，输出作为第1电位系的信号的第1信号；以及第2电路，其生成第2电位系的与输入信号对应的输出信号。
这些发明的电平移位电路还包括缓冲电路，该缓冲电路接受输入信号，生成作为第1电位系的信号的逻辑上与输入信号等价的第2信号。而且，第2电路的初级反相器不接受输入信号而接受第2信号。因此，能够防止被充电至第1电路的寄生电容的电荷流入经由初级开关连接有初级反相器的电源（供给第2高电位的电源或供给第2低电位的电源）。从而能够提供防止在输出信号中附带尖峰噪声和响应速度变慢的电平移位电路。
这里，第2电路可以将第3信号反转后的信号作为输出信号。即，第3信号是在逻辑上与输入信号反转的第2电位系的信号，也可以使其反转而生成输出信号。此时，能够简化电路结构，能够减小电路规模。
另外，不需要直接使用第3信号来生成输出信号。例如，第3信号也可以被用作生成输出信号或其原信号的开关。并且，例如，还可以不仅根据第3信号而且根据第1信号来生成输出信号。
（3）在该电平移位电路中，也可以是，所述第1高电位和所述第2高电位被设为相同电位。
（4）在该电平移位电路中，也可以是，在所述输入信号为低电平的情况下，所述第2电路通过所述初级开关，将所述初级反相器从供给所述第2低电位的电源切断，在所述输入信号为高电平的情况下，所述第2电路通过所述初级开关，将所述初级反相器与供给所述第2低电位的电源连接。
（5）在该电平移位电路中，也可以是，所述第1低电位和所述第2低电位被设为相同电位。
（6）在该电平移位电路中，也可以是，在所述输入信号为高电平的情况下，所述第2电路通过所述初级开关，将所述初级反相器从供给所述第2高电位的电源切断，在所述输入信号为低电平的情况下，所述第2电路通过所述初级开关，将所述初级反相器与供给所述第2高电位的电源连接。
根据这些发明，通过在第1电位系和第2电位系中使低电位或高电位相同，能够减少电源数量，减小电路规模。这里，在1个电位系中存在基准电位和驱动电位的2个电源电位，但是，优选使各自的基准电位相同。例如，在使用N型衬底的情况下，高电位侧为基准电位。相反地，在使用P型衬底的情况下，低电位侧为基准电位。即，在使用N型衬底的情况下，电平移位电路只要使第1高电位和第2高电位为相同电位即可。并且，在使用P型衬底的情况下，电平移位电路只要使第1低电位和第2低电位为相同电位即可。
这里，在输入信号为低电平的情况下，N型衬底中的第2电路可以将初级反相器从供给第2低电位的电源切断，在输入信号为高电平的情况下，N型衬底中的第2电路可以将初级反相器与供给第2低电位的电源连接。该切断和连接可以通过初级开关执行。
并且，在输入信号为高电平的情况下，P型衬底中的第2电路可以将初级反相器从供给第2高电位的电源切断，在输入信号为低电平的情况下，P型衬底中的第2电路可以将初级反相器与供给第2高电位的电源连接。
（7）在该电平移位电路中，也可以是，所述缓冲电路由偶数级的反相器构成。
根据本发明，缓冲电路由偶数级的反相器构成。因此，电路结构简单，通过变更级数，能够对电路规模和信号延迟进行调整。
（8）本发明也可以是包括所述电平移位电路的集成电路装置。
根据本发明，在连接包括该电平移位电路的集成电路装置和例如其他集成电路装置、检验器等的情况下，在不同的电位系之间，也能够迅速传递没有尖峰噪声的信号。特别地，该电平移位电路可以在集成电路装置中被用作输入缓冲、输出缓冲。
（9）本发明也可以是包括所述集成电路装置的电子钟表。
本发明的电子钟表包括集成电路装置，该集成电路装置具有连接使用不同电位系的电路且能够传递正确信号的电平移位电路。因此，例如能够利用现有的整体型的MOS集成电路用的检验器来检查包括SOI型的MOS集成电路这样的以低电源电压进行动作的电路来抑制消耗电力的电子钟表等。因此，能够抑制电子钟表的消耗电力和制造成本。
附图说明
图1是第1实施方式的电平移位电路的电路图。
图2是示出第1实施方式的电平移位电路的放电路径的遮断的图。
图3的（A）～（E）是说明第1实施方式的电平移位电路的响应速度的提高的波形图。
图4是第2实施方式的电平移位电路的电路图。
图5是第1变形例的电平移位电路的电路图。
图6是第2变形例的电平移位电路的电路图。
图7是比较例的电路图。
图8是示出比较例的放电路径的电路图。
图9的（A）～（C）是说明晶体管的基本构造的图。
图10是说明反相器的输入输出特性的图。
图11的（A）～（E）是说明比较例的电平移位电路的噪声和响应速度的变慢程度的波形图。
图12的（A）～（C）是说明第1电位系和第2电位系的关系的图。
图13是SOI型的MOS晶体管的剖视图。
图14的（A）～（B）是示出包括电平移位电路的集成电路装置的图。
图15是示出包括电平移位电路的集成电路装置的另一例的图。
图16的（A）是作为电子设备的一例的电子钟表的图，图16的（B）是作为电子设备的一例的电子纸的图。
标号说明
1、1A、1B、1C：电平移位电路；10、10A：第1电路；20、20A、20B：第2电路；30、30A、30B：缓冲电路；32：NAND电路；80：集成电路装置；82：输出端子；86：输入端子；90：检验器；92：集成电路装置；94：振荡电路；95：原时钟信号；97：时钟信号；100：比较电路；120、122、124：特性曲线；138：绝缘膜；140：P型衬底；1000：电子钟表；1002：表壳；1003：表带；1004：显示部；1005：时刻显示；1011：操作按钮；1100：电子纸；1101：显示区域；1102：主体；A：输入信号；XA：第1信号；B：第2信号；XD：第3信号；C1、C2、C3、C4、C5：寄生电容；En：启动信号；Y、XY：输出信号。
具体实施方式
下面，参照附图对本发明的实施方式进行说明。首先，对比较例进行说明，然后对第1实施方式的电平移位电路进行说明。
1.比较例
1.1.比较电路的结构
参照图7对作为比较例的电平移位电路（以下为比较电路）进行说明。比较电路100接受输入信号A，生成输出信号Y并输出到后级电路。比较电路100包括使用第1电位系的第1电路10和使用第2电位系的第2电路20。
在图7的比较电路100的例子中，第1电位系设较高的电源电位（以下为第1高电位）为VDD，设较低的电源电位（以下为第1低电位）为VREG。并且，第2电位系设较高的电源电位（以下为第2高电位）为VDD，设较低的电源电位（以下为第2低电位）为VSS。此时，使用N型衬底，作为基准电位的较高的电源电位在第1电位系和第2电位系中相同（第1高电位=第2高电位=VDD）。另外，设VSS<VREG<VDD。
第1电路10接受输入信号A，输出第1电位系的信号即第1信号XA。第1电路10通过由P型晶体管P11和N型晶体管N11构成的反相器IV11，输出输入信号A的反转信号作为第1信号XA。这里，在第1电路10中，在传递输入信号A的信号线与电源之间存在寄生电容C1、C2。
第2电路20接受输入信号A和第1信号XA，生成第2电位系的信号即输出信号Y。第2电路20包括3个反相器。即，包括由P型晶体管P21和N型晶体管N21构成的反相器IV21、由P型晶体管P22和N型晶体管N22构成的反相器IV22、由P型晶体管P23和N型晶体管N23构成的反相器IV23。这里，特别地，将反相器IV21称为初级反相器。对比较电路100的初级反相器（反相器IV21）输入有输入信号A，利用反相器IV23对其反转信号进行反转，生成输出信号Y。
初级反相器、反相器IV22分别经由N型晶体管N24、N型晶体管N25与供给第2低电位（这里为VSS）的电源连接。在N型晶体管N24、N型晶体管N25的栅极分别连接有从反相器IV22、初级反相器输出的信号。
这里，特别地，将对初级反相器与供给第2低电位的电源之间的连接、切断进行切换的N型晶体管N24称为初级开关。而且，如图7那样，在传递输入信号A的信号线与连接初级反相器和初级开关的节点之间存在寄生电容C5。
1.2.比较电路的动作
图8是示出从比较电路100中的寄生电容C1起的放电路径的电路图。另外，对与图7相同的要素标注相同标号并省略说明。
在比较电路100中，寄生电容C1和寄生电容C5通过传递输入信号A的信号线而直接连接（图8的路径P1）。因此，蓄积在寄生电容C1中的电荷流向寄生电容C5。然后，当初级开关成为导通的状态时，寄生电容C5的电荷流向电源供给线（图8的路径P2）。
此时，由于从寄生电容C1起的放电的影响，输入信号A摇动。从而在比较电路100中，产生在输出信号Y中附带高频的尖峰噪声，从接受输入信号A后到生成稳定的输出信号Y为止的响应速度变慢这样的问题。下面，对该问题的背景和比较电路100的动作进行说明。
由于近年来半导体工艺的手法和微细化的进展，要求电平移位电路有更大的电压变换能力。例如，不仅用于连接由世代不同的半导体工艺制造出的整体型的MOS集成电路之间的情况，有时还用于连接以远远低于整体型的电源电压进行动作的SOI型的MOS集成电路和整体型的MOS集成电路之间的情况。这种情况下，需要具有更大的电压变换能力的电平移位电路。
图9的（A）示出由P型晶体管PT和N型晶体管NT构成的反相器的电路图。图9的（A）的反相器进行电压变换，可以对应于图7和图8的初级反相器（反相器IV21）和反相器IV22进行考虑。例如，图9的（A）的反相器的输入信号VIN对应于图7的第1电源系的输入信号A。并且，输出信号VOUT对应于图7的第2电源系的信号即反转信号（XD）。但是，为了便于说明，图9的（A）的反相电路构成在P型衬底上，第2电源系将接地电位（对应于图7的VSS）和正电位VDD作为电源电位。
图9的（B）是例示P型晶体管PT的布局的平面图。这里，110P构成栅极区域，112P构成P扩散区域即源极和漏极区域。另外，113P表示触点。此时，P型晶体管PT的栅极长度为LP，栅极宽度为WP。
并且，图9的（C）是例示N型晶体管NT的布局的平面图。这里，110N构成栅极区域，112N构成N扩散区域即源极和漏极区域。另外，113N表示触点。此时，N型晶体管NT的栅极长度为LN，栅极宽度为WN。
这里，设栅极氧化膜的每单位面积的电容为COX，空穴的移动度为μP。于是，P型晶体管PT的增益系数βP如下述式（1）所示。
&beta; P = W P L P &mu; P C OX . . . ( 1 )
并且，设电子的移动度为μN。于是，N型晶体管NT的增益系数βN如下述式（2）所示。
&beta; N = W N L N &mu; N C OX . . . ( 2 )
图10是说明反相器的输入输出特性的图。在增益系数βN和增益系数βP相等的情况下（βN/βP=1），如特性曲线120那样，成为反相器的阈值为VDD/2的理想反相器。
这里，为了构成电平移位电路，需要使反相器的阈值从VDD/2移位。此时，调整栅极长度或栅极宽度，对增益系数βN与增益系数βP之比进行调整，由此，能够得到期望的反相器的阈值。
例如，在设为βN/βP>1的情况下，如特性曲线122那样，反相器的阈值小于VDD/2。在设为βN/βP<1的情况下，如特性曲线124那样，反相器的阈值大于VDD/2。
在图7的比较电路100中，在N型衬底上构成电路，设VDD为基准电位，所以需要设为βN/βP<1。根据式（1）和式（2），βN/βP使用栅极长度和栅极宽度，如下述式（3）所示。
&beta; N &beta; P = &mu; N &mu; P &times; W N L P W P L N . . . ( 3 )
根据式（3），例如通过增大N型晶体管（在图7中对应于N型晶体管N21、N22）的栅极长度LN，将βN/βP调整为小于1的值，能够得到期望的反相器的阈值。
这里，由于近年来半导体工艺的进展，要求电平移位电路有更大的电压变换能力。于是，需要进一步增大N型晶体管的栅极长度（LN），但是，导致寄生电容（在图7中对应于寄生电容C5）也增大。因此，由于较大的寄生电容中的充放电，在图7的比较电路100的例子中，产生在输出信号Y中附带尖峰噪声，输出信号Y的响应速度变慢这样的问题。
另外，根据式（3），例如增大N型晶体管的栅极宽度WN，也能够将βN/βP调整为小于1的期望值。但是，当增大N型晶体管的栅极宽度（WN）时，容易流过电流，消耗电力增大，所以现实中很难进行这种调整。由此，下面，对通过增大N型晶体管的栅极长度（LN）来实现电平移位电路中的较大的电压变换能力的情况进行说明。
这里，再次参照图8，对比较电路100中的信号的变化、在输出信号Y中附带尖峰噪声或响应速度变慢的现象进行说明。另外，设初级反相器（反相器IV21）和反相器IV22已被调整为βN/βP<1。
对输入信号A从高电平变化为低电平的情况进行说明。此时，伴随第1电位系的输入信号A的变化，期待第2电位系的信号即输出信号Y从高电平变化为低电平。
在比较电路100中，当输入信号A从高电平变化为低电平时（ST1），以第1电位系进行动作的反相器IV11的输出即第1信号XA变化为高电平（ST2）。并且，P型晶体管P21导通，初级反相器的输出信号（XD）变化为高电平（ST3）。
于是，反相器IV23的输出信号Y成为低电平（ST4）。并且，N型晶体管N25导通，其漏极端子的电位确定。然后，在反相器IV22中，N型晶体管N22导通，P型晶体管P22截止。从而反相器IV22的输出信号（D）成为低电平（ST5）。
然后，初级开关（N型晶体管N24）截止，其漏极端子的电位确定。此时，被充电至寄生电容C1的电荷通过路径P1流入寄生电容C5。于是，由于较大的寄生电容C5，产生输入信号A返回高电平这样的现象（ST6）。
伴随该输入信号A的变化，反相器IV11的输出即第1信号XA返回低电平（ST7）。并且，P型晶体管P21导通，初级反相器的输出信号（XD）返回低电平（ST8）。此时，输出信号Y返回高电平（ST9），所以在输出信号Y中附带尖峰噪声。
然后，伴随第1信号XA的变化，在反相器IV22中，N型晶体管N22截止，P型晶体管P22导通。从而反相器IV22的输出信号（D）返回高电平（ST10），初级开关导通。
于是，被充电至寄生电容C5的电荷流向供给第2低电位（这里为VSS）的电源。此时，寄生电容C5与传递输入信号A的信号线连接，所以在寄生电容C5的放电中，输入信号A的电位不确定。因此，输出信号Y的响应速度变慢（ST11）。
图11的（A）～（E）是示出这种比较电路100的问题的波形图的例子。为了避免重复说明，使用在与所述信号变化有关的记述中附加的记号ST1～ST11，对各波形的状态进行简单说明。
图11的（A）是在比较电路100中输入信号A从高电平变化为低电平时的波形图。而且，图11的（B）～（E）分别示出图8的比较电路100中的输出信号Y、初级反相器的输出信号（XD）、反相器IV22的输出信号（D）、第1信号XA的对应变化。
在图11的（A）的时刻t1，输入信号A从高电平变化为低电平（ST1）。然后，如图11的（E）那样，在时刻t1，第1电位系的第1信号XA变化为高电平（ST2）。此时，初级反相器的输出信号（XD）如图11的（C）那样变化为高电平（ST3）。
并且，在时刻t1，如图11的（B）那样，输出信号Y同时成为低电平（ST4），如图11的（D）那样，反相器IV22的输出信号（D）变化为低电平（ST5）。
但是，由此初级开关截止，与初级反相器连接的节点（N型晶体管N24的漏极端子）的电位确定。此时，被充电至图8的寄生电容C1的电荷通过路径P1流入寄生电容C5。于是，如图11的（A）的时刻t2那样，产生输入信号A返回高电平这样的现象（ST6）。
因此，如图11的（E）那样，在时刻t2，第1信号XA返回低电平（ST7）。此时，如图11的（C）那样，初级反相器的输出信号（XD）返回低电平（ST8），如图11的（B）那样，输出信号Y返回高电平（ST9）。由此，如图11的（B）那样，在输出信号Y中附带尖峰噪声。
伴随第1信号XA的变化，P型晶体管P22导通。从而如图11的（D）的时刻t2那样，反相器IV22的输出信号（D）返回高电平（ST10），初级开关导通。当初级开关导通时，寄生电容C5开始放电，输入信号A的电位不确定。因此，在图11的（B）的时刻t3之前，输出信号Y不确定，其响应速度变慢（ST11）。
这样，在比较电路100中，产生在输出信号Y中附带高频的尖峰噪声，从接受输入信号A后到生成稳定的输出信号Y为止的响应速度变慢这样的问题。
2.第1实施方式
2.1.本实施方式的电平移位电路的结构
图1是本实施方式的电平移位电路1的电路图。本实施方式的电平移位电路1解决比较例的尖峰噪声的产生以及响应速度的延迟这样的问题。
电平移位电路1能够应用于各种装置等，但是，在本实施方式中，设电平移位电路1在半导体集成电路中用于来自外部的信号或去往外部的信号的输入输出。另外，对与图7～图11的（E）相同的要素标注相同标号，省略已经说明的要素的说明。
本实施方式的电平移位电路1与图7的比较电路100同样，将第1电位系的信号传递到电源电位差比第1电位系大的第2电位系。这里，与图7的比较电路100进行比较可知，本实施方式的电平移位电路1在使用第1电位系的第1电路10与使用第2电位系的第2电路20之间包括缓冲电路30。
缓冲电路30由以第1电位系进行动作的2级的反相器构成。即，在图1的例子中，包括由P型晶体管P12和N型晶体管N12构成的反相器IV12、以及由P型晶体管P13和N型晶体管N13构成的反相器IV13。
反相器IV12接受输入信号A。然后，反相器IV13接受其反转输出信号，作为第1电位系的第2信号B，输出到第2电路的初级反相器（反相器IV21）。第2信号B在逻辑上与输入信号A等价。在本实施方式中，由2级的反相器构成，但是，也可以由不同的偶数级（例如4级）的反相器构成。
这里，在缓冲电路30中，在传递第2信号B的信号线与电源之间存在寄生电容C3、C4。另外，除了初级反相器（反相器IV21）不接受输入信号A而接受第2信号B以外，第2电路20的结构与比较电路100相同。另外，将初级反相器的输出信号称为第3信号XD。
2.2.缓冲电路的效果
下面，对通过电平移位电路1包括缓冲电路30而能够解决比较例的尖峰噪声的产生以及响应速度的延迟这样的问题的理由进行说明。图2是示出流向电平移位电路1中的寄生电容C5的电荷的路径的电路图。另外，对与图1相同的要素标注相同标号并省略说明。
在电平移位电路1中，与比较电路100（参照图8）不同，通过缓冲电路30分断从寄生电容C1到寄生电容C5的路径。即，如图2那样，比较电路100具有的路径P1（从寄生电容C1到寄生电容C5的路径）被缓冲电路30遮断，不存在于电平移位电路1中。
这里，反相器IV12是以第1电位系进行动作的反相器，其阈值只要是VDD与VREG的中间电位即可。即，不进行电压变换，所以与初级反相器（反相器IV21）相比，反相器IV12的寄生电容非常小。由此，即使从寄生电容C1向反相器IV12的寄生电容（图外）流过电荷，也不会产生输入信号A例如从低电平返回高电平这样的现象。
另一方面，关于初级反相器（反相器IV21），从寄生电容C1起的路径被分断，但是，缓冲电路30的寄生电容C3和寄生电容C5通过传递第2信号B的信号线而直接连接。由此，蓄积在寄生电容C3中的电荷可能流向寄生电容C5。然后，当初级开关成为导通的状态时，寄生电容C5的电荷流向电源供给线（这里为VSS）（图2的路径P2）。
但是，由于存在缓冲电路30，从寄生电容C3起的放电的影响不会直接波及输入信号A。由此，不会产生输入信号A例如从低电平返回高电平这样的现象。从而也不会产生在输出信号Y中附带高频的尖峰噪声这样的问题。并且，与比较电路100相比，从接受输入信号A后到生成稳定的输出信号Y为止的响应速度也变快。
这里，如上所述，电平移位电路1中的第2电路20与比较电路100不同，不是直接接受输入信号A，而是接受第2信号B。但是，输入信号A和第2信号B在逻辑上等价。因此，信号的变化以及晶体管的导通、截止的变化大部分与比较电路100相同。例如，所述ST1～ST5相同。但是，由于寄生电容C5，不会产生输入信号A返回高电平这样的现象（ST6以后）。
图3的（A）～（E）是电平移位电路1的信号的波形图。图3的（A）～（E）中的标号和时刻与图11的（A）～（E）相同。其中，输入信号A、输出信号Y、第3信号XD、反相器IV22的输出信号（D）、第1信号XA是图1的电平移位电路1的相同标号的信号。
与图11的（A）～（E）相同，在时刻t1，输入信号A从高电平变化为低电平，各个信号如图3的（A）～（E）那样变化。这里，对图3的（B）和图11的（B）进行比较时，在时刻t1，电平移位电路1在输出信号Y中不产生尖峰噪声。并且，在时刻t2，在比较电路100中，产生第1信号XA返回低电平的变化（参照图11的（E））。但是，在电平移位电路1中，如图3的（E）那样，第1信号XA依然稳定在高电平。
然后，再次对图3的（B）和图11的（B）进行比较可知，在电平移位电路1中，输出信号Y稳定为止的速度较快。如图11的（B）那样，在比较电路100中，受到从寄生电容C5流出电荷的影响，输入信号A摇动，在时刻t3之前，输出信号Y不稳定。另一方面，在电平移位电路1中，输入信号A不会摇动，如图3的（B）那样，在比时刻t3提前的时刻t3a，输出信号Y稳定。
如上所述，本实施方式的电平移位电路1包括缓冲电路30，由此，解决在比较电路100中产生的尖峰噪声的产生、响应速度的延迟这样的问题。此时，例如如图1那样，缓冲电路30可以由2级的反相器构成，与比较电路100相比，电路规模不会显著增大。
3.第2实施方式
图4是本实施方式的电平移位电路1A的电路图。本实施方式的电平移位电路1A与第1实施方式的电平移位电路1不同，使用P型衬底构成。而且，作为基准电位的较低的电源电位在第1电位系和第2电位系中相同（第1低电位=第2低电位=VSS）。另外，对与图1～图3、图7～图11的（E）相同的要素标注相同标号，省略已经说明的要素的说明。另外，设VSS<VREG<VDD。
本实施方式的电平移位电路1A也将第1电位系的信号传递到电源电位差比第1电位系大的第2电位系。这里，本实施方式的电平移位电路1A包括使用第1电位系的第1电路10A、使用第2电位系的第2电路20A、缓冲电路30A。
第1电路10A与第1实施方式的第1电路10相同，包括反相器IV11。并且，第1电路10A在传递输入信号A的信号线与电源之间包括寄生电容C1、C2。但是，与第1实施方式不同，寄生电容C1存在于信号线与供给电位VREG的电源之间，寄生电容C2存在于信号线与供给电位VSS的电源之间。
缓冲电路30A与第1实施方式的缓冲电路30相同，由以第1电位系进行动作的2级的反相器IV12、IV13构成。并且，缓冲电路30A在传递第2信号B的信号线与电源之间包括寄生电容C3、C4。但是，与第1实施方式不同，寄生电容C3存在于信号线与供给电位VREG的电源之间，寄生电容C4存在于信号线与供给电位VSS的电源之间。
第2电路20A与第1实施方式的第2电路20相同，接受第2信号B和第1信号XA，生成第2电位系的信号即输出信号Y。第2电路20包括3个反相器IV21、IV22、IV23。与第1实施方式相同，反相器IV21为初级反相器。
但是，与第1实施方式不同，初级反相器、反相器IV22分别经由P型晶体管P24、P型晶体管P25与供给第2高电位（这里为VDD）的电源连接。在P型晶体管P24、P型晶体管P25的栅极分别连接有从反相器IV22、初级反相器输出的信号。
此时，P型晶体管P24是初级开关。而且，如图4那样，在传递第2信号B的信号线与连接初级反相器和初级开关的节点之间存在寄生电容C5。
在使用P型衬底的情况下，通过采用本实施方式的电平移位电路1A那样的结构，与第1实施方式的情况同样，能够解决在输出信号Y中附带尖峰噪声、输出信号Y的响应速度变慢这样的比较电路100中的问题。
这里，对输入信号A从低电平变化为高电平的情况进行说明。在电平移位电路1A中，当输入信号A从低电平变化为高电平时，以第1电位系进行动作的反相器IV11的输出即第1信号XA变化为低电平。并且，伴随输入信号A的变化，第2信号B也从低电平变化为高电平。于是，N型晶体管N21导通，第3信号XD变化为低电平。
然后，反相器IV23的输出信号Y成为高电平。并且，P型晶体管P25导通，其漏极端子的电位确定。然后，在反相器IV22中，P型晶体管P22导通，N型晶体管N22截止。从而反相器IV22的输出信号（D）成为高电平。
然后，初级开关（P型晶体管P24）截止，其漏极端子的电位确定。此时，在寄生电容C5与寄生电容C4之间流过电荷，但是，与第1实施方式的情况同样，由于缓冲电路30A的存在，不会产生输入信号A返回低电平这样的现象。
因此，电平移位电路1A也能够解决在输出信号Y中附带尖峰噪声、输出信号Y的响应速度变慢这样的比较电路100中的问题。另外，在输入信号A为低电平的情况下，与第1实施方式的情况相反，初级开关成为导通的状态。
4.变形例
参照图5～图6对第1实施方式、第2实施方式的变形例进行说明。另外，对与图1～图4、图7～图11的（E）相同的要素标注相同标号，省略已经说明的要素的说明。
4.1.第1变形例
图5是第1变形例的电平移位电路1B的电路图。电平移位电路1B对输出信号进行变形。另外，电平移位电路1B与第1实施方式同样是使用N型衬底时的电路图，但是，也可以如第2实施方式那样使用P型衬底构成电路。
电平移位电路1B与第1实施方式的电平移位电路1不同，生成对输入信号A的逻辑反转后的输出信号XY。例如关于第1电路10和缓冲电路30，电平移位电路1B与第1实施方式的电平移位电路1相同。但是，第2电路20B的反相器IV23不是将第3信号XD作为输出信号XY，而是将对反相器IV22的输出信号（D）反转后的信号作为输出信号XY。
在第1变形例的电平移位电路1B中，从寄生电容C1到寄生电容C5的路径也由缓冲电路30分断。并且，从寄生电容C1到N型晶体管N22的寄生电容（图外）的路径由反相器IV11分断。由此，解决在比较电路100中产生的尖峰噪声的产生、响应速度的延迟这样的问题。
另外，连接反相器IV22和N型晶体管N25的节点的电位由第3信号XD确定。即，在电平移位电路1B中，也根据第3信号XD生成输出信号XY（反转后的反相器IV22的输出信号）。
4.2.第2变形例
图6是第2变形例的电平移位电路1C的电路图。电平移位电路1C对缓冲电路的结构进行变形。另外，电平移位电路1C与第1实施方式同样是使用N型衬底时的电路图，但是，也可以如第2实施方式那样使用P型衬底构成电路。
电平移位电路1C与第1实施方式的电平移位电路1不同，具有使其执行作为电平移位的通常动作的启动信号En。在图6的电路图的例子中，在启动信号En为高电平时，电平移位电路1C进行通常动作，在启动信号En为低电平时，输出信号Y固定在低电平。例如，在不使用电平移位电路1C的情况下，固定输出信号Y，用于降低消耗电力的用途。
例如关于第1电路10和第2电路20，电平移位电路1C与第1实施方式的电平移位电路1相同。但是，缓冲电路30B不是连接偶数级的反相器而构成的。例如代替第1实施方式的反相器IV12，缓冲电路30B包括接受输入信号A和启动信号En的NAND电路32。此时，在通常动作时，NAND电路32作为反相器发挥功能，输入信号A和第2信号B在逻辑上等价。
这样，缓冲电路不限于连接偶数级的反相器的结构，只要在通常动作时输入信号A和第2信号B在逻辑上等价即可，可以是任意的电路结构。
在第2变形例的电平移位电路1C中，从寄生电容C1到寄生电容C5的路径也由缓冲电路30分断。由此，解决在比较电路100中产生的尖峰噪声的产生、响应速度的延迟这样的问题。
5.应用例
5.1.集成电路装置
参照图12的（A）～图15对将所述电平移位电路应用于集成电路（IntegratedCircuit：IC）装置的情况进行说明。另外，对与图1～图11的（E）相同的要素标注相同标号，省略已经说明的要素的说明。
图12的（A）～（C）是说明第1电位系和第2电位系的关系的图。第1电位系的电源电位差为ΔV1，第2电位系的电源电位差为ΔV2。而且，ΔV1<ΔV2成立。
例如，在第1实施方式、第1变形例、第2变形例的电平移位电路中，第1电位系使用第1高电位（VDD）和第1低电位（VREG）作为电源电位，第2电位系使用第2高电位（VDD）和第2低电位（VSS）作为电源电位。而且，如图12的（A）那样，作为基准电位的较高的电源电位在第1电位系和第2电位系中相同（第1高电位=第2高电位=VDD）。
并且，例如，在第2实施方式的电平移位电路中，第1电位系使用第1高电位（VREG）和第1低电位（VSS）作为电源电位，第2电位系使用第2高电位（VDD）和第2低电位（VSS）作为电源电位。而且，如图12的（B）那样，作为基准电位的较低的电源电位在第1电位系和第2电位系中相同（第1低电位=第2低电位=VSS）。
这里，在所述电平移位电路中存在相同的电源电位，但是，第1电位系和第2电位系的关系如图12的（C）那样即可，也可以没有相同的电源电位。即，第1电位系的信号可取的范围（VL1～VH1）包含在第2电位系的信号可取的范围（VL2～VH2）内即可。
这里，作为以第1电位系进行动作的电路和以第2电位系进行动作的电路混合存在时的例子，考虑在板基板上或IC芯片内连接使用由不同的半导体工艺制造出的电路。例如是如下情况：在工艺的世代大大不同，晶体管的栅极长度显著不同的电路，或者一个为整体型的MOS集成电路另一个为SOI型的MOS集成电路的情况下连接两者。
图13是SOI型的MOS集成电路（这里为N型晶体管）的剖视图。在衬底（P型衬底140）上形成有例如SiO2这样的绝缘膜138，在该绝缘膜138上制作晶体管。此时，能够降低寄生二极管与衬底之间的浮游电容，所以能够使用比整体型的MOS集成电路低的电源电位进行动作，能够实现电路的低消耗电力化。但是，在SOI型的MOS集成电路和整体型的MOS集成电路混合存在的情况下，需要SOI型的MOS集成电路用的电源（第1电位系）和整体型的MOS集成电路用的电源（第2电位系），在它们之间需要电平移位电路。
图14的（A）是示出利用现有的整体型的MOS集成电路用的检验器90检验由SOI型的MOS集成电路构成的集成电路装置80的情况的图。此时，需要从输出端子82、84输出第2电位系的信号。另一方面，为了实现低消耗电力，在集成电路装置80的内部使用第1电位系的信号。
这种情况下，能够将所述电平移位电路应用于集成电路装置80的输出端子82、84的输出缓冲。此时，能够从输出端子82、84输出没有尖峰噪声、响应速度快的信号。并且，能够使用整体型的MOS集成电路用的检验器90，涉及集成电路装置80的制造成本的降低。另外，也可以代替检验器90，与由整体型的集成电路构成的其他集成电路装置连接。
图14的（B）是示出例如在基板上由集成电路装置80接受来自集成电路装置92的第1电位系的信号的情况的图。此时，集成电路装置80具有第1电位系和第2电位系的两个电源。
这种情况下，能够将所述电平移位电路应用于集成电路装置80的输入端子86、88的输入缓冲。此时，集成电路装置80对由输入端子86、88接受的信号进行电压变换，但是，没有附带尖峰噪声，所以也不会产生通信错误。并且，响应速度快，所以能够提高包括集成电路装置92和集成电路装置80的系统全体的处理能力。
另外，集成电路装置80中的电平移位电路不限于作为输入缓冲、输出缓冲的用途。图15是示出包括电平移位电路1的集成电路装置80的电路的一部分的图。在图15的例子中，在第1电位系和第2电位系中使用不同频率的时钟信号。此时，设置电平移位电路1，根据来自振荡电路94的原时钟信号95，生成第2电位系的时钟信号97。
例如，可以针对进行电压变换的数据信号分别设置电平移位电路1，但是，集成电路装置80的布局面积可能显著增大。在布局面积存在限制的情况下，如图15的例子那样，通过针对占据大量消耗电流的高速时钟设置电平移位电路1，能够抑制面积的增大。
图15的集成电路装置80包括以第1电位系进行动作的振荡电路94、对来自振荡电路94的原时钟信号95进行分频的脉动计数器（由触发器96A、96B、96C构成）、电平移位电路1、以第2电位系进行动作的电路（这里为触发器98）。第2电位系的时钟信号97的频率比原时钟信号95的频率低。
此时，以第1电位系仅驱动高速时钟信号即原时钟信号95，以第2电位系驱动更低速的时钟信号97。例如，可以不对全部输出端子（参照图14的（A）的输出端子82、84）设置电平移位电路1。而且，仅针对从原时钟信号95到时钟信号97的授受使用电平移位电路1即可，所以能够减小布局面积，还能够降低成本。并且，高速时钟部分能够实现低电压化，所以还具有低消耗电流的效果。
该电平移位没有附带尖峰噪声，且响应速度快，所以优选在时钟授受这样的在动作上非常重要的场所使用。此时，能够在将面积增加抑制为最小限度的同时得到上述效果。另外，在第1电位系中，不限于原时钟信号95，也可以使用触发器96A～96C的输出作为时钟信号。并且，在第2电位系中，不限于时钟信号97，也可以使用触发器98的输出作为时钟信号。而且，分频电路也可以是脉动计数器以外的结构。
5.2.电子设备
所述电平移位电路和包括该电平移位电路的集成电路装置能够应用于各种电子设备。图16的（A）～图16的（B）是示出电子设备的具体例子的图。
图16的（A）是作为电子设备之一的电子钟表1000的正面图。电子钟表1000例如是手表，具有表壳1002、与表壳1002连接的一对表带1003。在表壳1002的正面设有显示部1004，进行时刻显示1005。在表壳的侧面设有2个操作按钮1011、1012。
例如，在电子钟表1000的内部，有时利用SOI型的MOS集成电路构成时刻显示用的使用频度高的电路来抑制消耗电力。另一方面，接受使用者基于操作按钮1011、1012的指示的接口电路的使用频度低，所以有时由整体型的MOS集成电路实现。此时，可以通过所述电平移位电路在这些电位系不同的MOS集成电路间进行信号的输入输出。
并且，例如，图16的（B）是作为电子设备之一的电子纸1100的立体图。电子纸1100具有挠性，具有显示区域1101和主体1102。例如，在针对显示区域1101的显示用的集成电路装置和主体1102的用户接口用的集成电路装置的制造工艺不同的情况下，例如可以使用所述电平移位电路作为输入输出缓冲。
6.其他
不限于这些例示，本发明包括与实施方式中说明的结构实质上相同的结构（例如，功能、方法和结果相同的结构，或者目的和效果相同的结构）。并且，本发明包括对实施方式中说明的结构的非本质部分置换后的结构。并且，本发明包括能够发挥与实施方式中说明的结构相同的作用效果的结构或实现相同目的的结构。并且，本发明包括对实施方式中说明的结构附加公知技术后的结构。

Claims (9)

1.一种电平移位电路，该电平移位电路将第1电位系的信号传递到电源电位差比所述第1电位系大的第2电位系，其中，该电平移位电路包括：
第1电路，其接受将高电位侧即第1高电位和低电位侧即第1低电位作为电源电位的所述第1电位系的输入信号，输出作为所述第1电位系的信号的第1信号；
第2电路，其生成将高电位侧即第2高电位和低电位侧即第2低电位作为电源电位的所述第2电位系的与所述输入信号对应的输出信号；以及
缓冲电路，其接受所述输入信号，生成作为所述第1电位系的信号的逻辑上与所述输入信号等价的第2信号，
所述第2电路包括：
作为反相电路的初级反相器，其接受所述第2信号，输出第3信号；以及
初级开关，其根据所述第1信号，对所述初级反相器与供给所述第2高电位的电源或供给所述第2低电位的电源之间的连接、切断进行切换，
所述第2电路根据所述第3信号生成所述输出信号。
2.根据权利要求1所述的电平移位电路，其中，
所述第2电路将所述第3信号反转后的信号作为所述输出信号。
3.根据权利要求1～2中的任意一项所述的电平移位电路，其中，
所述第1高电位和所述第2高电位被设为相同电位。
4.根据权利要求3所述的电平移位电路，其中，
在所述输入信号为低电平的情况下，所述第2电路通过所述初级开关，将所述初级反相器从供给所述第2低电位的电源切断，
在所述输入信号为高电平的情况下，所述第2电路通过所述初级开关，将所述初级反相器与供给所述第2低电位的电源连接。
5.根据权利要求1～2中的任意一项所述的电平移位电路，其中，
所述第1低电位和所述第2低电位被设为相同电位。
6.根据权利要求5所述的电平移位电路，其中，
在所述输入信号为高电平的情况下，所述第2电路通过所述初级开关，将所述初级反相器从供给所述第2高电位的电源切断，
在所述输入信号为低电平的情况下，所述第2电路通过所述初级开关，将所述初级反相器与供给所述第2高电位的电源连接。
7.根据权利要求1～2中的任意一项所述的电平移位电路，其中，
所述缓冲电路由偶数级的反相器构成。
8.一种集成电路装置，其中，该集成电路装置包括权利要求1～2中的任意一项所述的电平移位电路。
9.一种电子钟表，其中，该电子钟表包括权利要求8所述的集成电路装置。
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