CN1992525A - 电平移动电路 - Google Patents

Abstract

提供一种单端输出形式的电平移动电路，可改善伴随低电压时的电压电平移动工作的延迟时间的增大并且还能抑制电路的占有面积增大。利用CMOS结构，设置单独驱动各MOS晶体管的栅极的类型的第1及第2倒相器(300、200)，将第1倒相器(300)作为电平变换装置使用。利用电压控制电路(CONT1)强制地使从第1倒相器(300)的输出节点(no1)输出的第1控制信号(CS1)的电压电平下降，加速第2倒相器(200)的工作，其结果，加速第1倒相器(300)的输出信号的电平反转。此外，使各晶体管的电流能力的平衡最佳化，特别地，缩小构成第2倒相器(200)的晶体管的尺寸，抑制电路面积的增大。

Description

电平移动电路

技术领域

本发明涉及一种电平移动电路，特别是涉及一种即使在输入电压为低电压的情况下，也能抑制面积增大且能够高速地逻辑反转的电平移动电路。

背景技术

为了使搭载在芯片上的电路小面积化或确保工作裕量，在同一芯片内的电路或多个芯片间电源电压的电压电平存在差异。这种情况下，使用电平移动电路变换控制信号的电压电平，但为了电源电压的电压电平之差加大或在变化时也能使电路工作稳定，就需要保证定时裕量。

图18是表示现有的电平移动电路的一个例子的结构的电路图。

在图18中，参照符号100是设置在电平移动(level shift)电路的前级的输入缓冲器(输入和输出同相)。该输入缓冲器100是利用电源电压V1工作的电路，输入Vin时，输出同相的信号VSIN。该信号VSIN成为电平移动电路的输入信号。

此外，为了使电平移动电路的输出信号(VSO)与输入信号VSIN同相，设置用于输出电平移动的输出信号VSO的倒相器(inverter)INV2，但作为电平移动电路不是必需的电路元素。该倒相器INV2利用电源电压V2工作。

电平移动电路包括：由串联连接在高电平的电源电位(V2)和共同电位(V3：地)之间的、N型MOS晶体管Mn1、P型MOS晶体管Mp1构成的第1倒相器300；由串联连接在高电平的电源电位(V2)和共同电位(V3：地)之间的、N型MOS晶体管Mn2、P型MOS晶体管Mp2构成的第2倒相器200；将使输入信号VSIN的电压电平反转的信号VSINB提供给N型MOS晶体管Mn2的、由电源电压V1工作的倒相器INV1的双端输出的电路形式(输出信号是2个的电路形式)的电路。

此外，图中no1是构成第1倒相器300的N型MOS晶体管Mn1和P型MOS晶体管Mp1的共同连接点。同样地，no2是构成第2倒相器200的N型MOS晶体管Mn2和P型MOS晶体管Mp2的共同连接点。

此外，图中的CS1是从第1倒相器300输出的、提供给第2倒相器200的高电位侧的PMOS晶体管Mp2的第1控制信号。同样地，CS2是从第2倒相器200输出的、提供给第1倒相器300的高电位侧的PMOS晶体管Mp1的第2控制信号。

图20是用于使图18的电平移动电路的基本结构和工作容易理解的图18的电平移动电路的等效电路图。图20的电路和图18的电路虽然是完全相同的电路，但在图20中，认识接收输入信号而生成1个输出信号的单端输出型的电平移动电路从而改变了记载形式，并且以易于理解地记载了由多个倒相器的组合构成电平移动电路的部分。

如图20所示，简要地，图18的电平移动电路是由串联连接在高电平的电源电位(V1)和低电平的共同电位(V3：接地电位，也可记载为VSS)之间的PMOS晶体管(Mp1)和NMOS晶体管(Mn1)构成第1倒相器300；对应输入信号(VSIN)使PMOS晶体管(Mp1)和NMOS晶体管(Mn1)互补地导通(导通时的PMOS晶体管(Mp1)及NMOS晶体管(Mn1)饱和)；从这些晶体管的共同的连接点(no1)输出(实质上)等于电源电位(V2、V3)的电压电平的H(高电平)/L(低电平)的信号的、使输出信号的电压电平在电源电压间进行最大振荡的这一类型的电平移动电路。

第1倒相器300虽然是CMOS构成的倒相器，但NMOS晶体管Mn1、PMOS晶体管Mp1的栅极不是共同化，单独驱动各晶体管。即，NMOS晶体管Mn1由输入信号VSIN直接驱动。PMOS晶体管Mp1由倒相器INV1和第2倒相器200对输入信号VSIN的电压电平进行电平反转而获得的信号驱动。第2倒相器200与第1倒相器300结构相同，由NMOS晶体管Mn2和PMOS晶体管Mp2构成，从这些晶体管的共同连接点(no2)输出第2控制信号(CS2)。

第2倒相器200在将电平移动电路作为单端输出电路使用的情况下，与输入信号的电平变换没有直接的关系，进行所谓高速化第1倒相器300的工作(即加速PMOS晶体管Mp1的导通)的辅助工作。

构成第2倒相器200的NMOS晶体管Mn2由利用倒相器INV1使输入信号VSIN的电压电平反转的信号驱动。PMOS晶体管Mp2由来自第1倒相器300的第1控制信号(CS1：第1倒相器300的变换输出信号)驱动。

图20中，第1及第2控制信号CS1、CS2的路径用粗线表示。此外，在图20中记载了当设置在电平移动电路的前级的缓冲器100的输入信号的电压电平为H或L时电平移动电路的各部分的电压电平是如何变化的。

接着，具体说明图18(图19)的电平移动电路的电路工作。

在下面的说明中，适当参照图19的时序图。图19是表示图18的电平移动电路的VSIN、VSINB、VSO各信号的电压的变化及no1、no2中的电压的变化的时序图。

首先，说明V2-V1之差小时的情况。该情况下的各部分的电压变化用实线示出。在时刻T1，输入信号VSIN从L向H转移时，VISB从H向L转移。由此，Mn1成为导通状态，Mn2成为非导通状态。此时，由于Mp1是导通状态，Mp2是非导通状态，按照Mn1的漏极电流能力：Idsn1和Mp1的漏极电流能力：Idsp1的大小关系，no1从H向L转移。

随着no1的逻辑反转，在时刻T2，Mp2成为导通状态，在no2从L向H转移的同时，INV2也从L向H转移。此外，在时刻T4，VSIN从H向L转移时，VSINB从L向H转移。由此，Mn1成为非导通状态，Mn2成为导通状态。此时，由于Mp1是非导通状态，Mp2是导通状态，按照Mn2的漏极电流能力：Idsn2和Mp2的漏极电流能力：Idsp2的大小关系，no2从H向L转移。随着no2的逻辑反转，在时刻T5，Mp1成为导通状态，no1从L向H转移。由此，在时间T6，INV2从H向L转移。

如所述所记载的，现有技术中逻辑反转时，根据成为导通状态的Mn1和Mp1的漏极电流之差或Mn2和Mp2的漏极电流之差，使no1、no2的电位从H变成L，由此开始工作。

为此，因V1的下降或V2上升等V2-V1之差变大时，用于使no1、no2的电位从H向L转移的时间增加，逻辑反转的时间增加，与此同时，上升时间Tr2和下降时间Tf2的延迟量也变化。图19中，V1下降时的电压的变化用虚线表示。表示电源电位V1下降，与电源电压V2之差变大时，各信号的电位变化中产生大的延迟。

再有，图18中示出的结构的电平移动电路记载在本发明者的发明的专利文献1的图14(a)中。

[专利文献1]特开2004-153524号公报

发明内容

在图18的电平移动电路，当V2-V1之差大时，如上所述，电平移动电路的输入到输出的延迟变大，并且相对于输入信号从L转移成H时的输出信号的延迟时间，输入信号从H向L转移时的输出信号的延迟时间变大。

在此，考虑通过图18的电平移动电路产生由多级升压单元产生超过电源电压的电压的升压电路的控制时钟的情况。此时，有必要将从低电源(V1)类的电路输出的原时钟的电压电平提高到对应于足以控制电荷泵电路的工作的高电源(V2)类的电路的电压电平上。

在低电源类电路中，近年来由于显著推进电源电压的降低，所以存在V1-V2间的电位差扩大的趋势。此外，控制多个升压单元的各个工作的控制时钟是高精度地控制定时的多相时钟。因此，原时钟信号的电平变换时，若产生定时延迟，则不能确保合适的定时裕量，不进行电压的合适的激励，不能得到希望的升压特性。因此，即使V1-V2的电压差扩大的情况下，也能够得到逻辑反转的延迟没有扩大的电平移动电路。

此外，由于具有所述结构的电平移动电路，按照串联连接在电源电压间的PMOS和NMOS的电流能力之差变化输出电压的电压电平，所以为了使该电压变化高速化，特别地，必须充分确保第1倒相器(图18的参照符号300)中的NMOS晶体管的电流能力。此外，由于第1倒相器中的NMOS晶体管的栅极是由低电源类的电路的输出驱动，所以越是降低该低电源类电路的电源电压(V1)，NMOS晶体管的驱动能力就越下降。因此，为了改善该状况，必须扩大NMOS晶体管的尺寸，该情况下会导致电路的占有面积增大，妨碍集成度的提高。因此，有必要将电路的占有面积的增加抑制在最小限度。

本发明基于所述实际情况而构成，其目的在于，提供一种电平移动电路，在输入对输出为1对1的关系的情况下，即使在电源电压的电压电平之差(V2-V1)大的情况下，逻辑反转也是高速的；即使用于升压电路等的情况下，也能够确保定时裕量。

本发明的电平移动电路包括：作为变换输入信号(VSIN)的电压电平的电平变换装置起作用的第1倒相器(300)，输入使该第1倒相器(300)的输入信号的电压电平反转的信号的第2倒相器(200)；从所述第1倒相器的输出节点(no1)输出控制所述第2倒相器的工作的第1控制信号(CS1)，此外，从所述第2倒相器(200)的输出节点(no2)输出控制所述第1倒相器(300)的工作的第2控制信号(CS2)；还具有使所述第1控制信号(CS1)的电压电平下降到能够使所述第2倒相器(200)的输出信号的电平反转的电平的电压控制电路(CONT1)；利用该电压控制电路(CONT1)降低电压电平的所述第1控制信号(CS1)提供给所述第2倒相器(200)。

输入信号(VSIN)从L变化为H时，虽然第1倒相器(300)的输出信号(同时也是第1控制信号)的电压电平从H变化为L，但该电平变化不是瞬时产生的。即，按照前面说明的，处于导通状态的PMOS晶体管的漏极电流被导通的NMOS晶体管吸入，使输出信号的电压电平慢慢下降，不久就会从H变换成L。此时，驱动电压的下降等使NMOS晶体管的电流能力降低时，第1控制信号(CS1)从H向L的移动延迟，延迟第2倒相器(200)的工作的控制。因此，利用电压控制电路(CONT1)强制地降低第1控制信号(CS1)的电平。该情况意味第1控制信号(CS1)从H向L的电压的变化被加速，由此，接收该第1控制信号的第2倒相器(200)即刻响应、工作，即刻生成第2控制信号(CS2)，该第2控制信号(CS2)返回到第1倒相器(300)中，迅速地控制第1倒相器(300)的工作，其结果，加速了第1倒相器的从H变为L的速度。由于通过电控制加速第1倒相器的输出信号的下降，所以，即使低电源(V1)和高电源(V2)之差扩大的情况下，也不需要以确保所需电流能力为目的来极端地使晶体管的尺寸大型化，能够实现电路占有面积的削减。

此外，在所述结构中，本发明的电平移动电路中，所述第1倒相器(300)由串联连接在电源电压间的导电类型不同的第1及第2MOS晶体管(Mn1、Mp1)构成，该第1及第2晶体管的一个由所述输入信号(VSIN)直接驱动，另一个由从所述第2倒相器(200)输出的所述第2控制信号驱动，由此，互补地驱动所述第1及第2MOS晶体管(Mn1、Mp1)，从这些MOS晶体管的共同连接点(no1)输出所述第1倒相器(300)的输出信号(VSO)及所述第1控制信号(CS1)；所述第2倒相器(200)由串联连接在电源电压间的导电类型不同的第3及第4MOS晶体管(Mn2、Mp2)构成，该第3及第4晶体管的一个由使所述输入信号(VSIN)的电压电平反转的信号驱动，另一个由利用所述电压控制电路(CONT1)降低电压电平的所述第1控制信号(CS1)驱动，由此，互补地驱动所述第3及第4MOS晶体管(Mn2、Mp2)，从这些MOS晶体管的共同连接点(no2)输出所述第2控制信号(CS2)。

该电平移动电路是使用CMOS(互补型MOS)而构成且使用2个单独驱动各MOS晶体管的栅极的类型的倒相器而构筑的单端输出的电平移动电路。并且，从构成CMOS的各晶体管的共同连接点(no1、no2)获得第1及第2控制信号(CS1、CS2)。

此外，在所述结构中，本发明的电平移动电路中，所述输入信号是从在高电平的第1电源电位(V1)及低电平的共同电位(V3)间工作的电路输出的信号(VSIN)；所述第1倒相器(300)由串联连接在高电平的第2电源电位(V2)及所述共同电源电位(V3)间的、第1NMOS晶体管(Mn1)及高电位侧的第1PMOS晶体管(Mp1)构成，低电位侧的所述第1NMOS晶体管(Mn1)由所述输入信号(VSIN)直接驱动，此外，高电位侧的所述第1PMOS晶体管(Mp1)由从所述第2倒相器(200)输出的所述第2控制信号(CS2)驱动；所述第2倒相器(200)由串联连接在所述第2电源电位(V2)及所述共同电源电位(V3)间的、低电位侧的第2NMOS晶体管(Mn2)及高电位侧的第2PMOS晶体管(Mp2)构成，低电位侧的所述第2NMOS晶体管(Mn2)由使所述输入信号(VSIN)的电压电平反转的信号驱动，高电位侧的所述第2PMOS晶体管(Mp2)由经过所述电压控制电路(CONT1)的所述第1控制信号(CS1)驱动。

该电平移动电路是使用CMOS(互补型MOS)而构成且是使用2个单独驱动各MOS晶体管的栅极的类型的倒相器构筑的单端输出的电平移动电路。此外，电平移动电路利用高电源电压(V2)工作，对电平移动电路提供信号的前级电路是利用低电源电压(V1)工作。此外，第1及第2控制信号(CS1、CS2)控制第2及第1倒相器的PMOS晶体管(Mp2、Mp1)的导通/截止。

此外，在所述结构中，本发明的电平移动电路中，所述电压控制电路(CONT1)在所述输入信号(VSIN)从L(低电平)变为H(高电平)时，使从所述第1倒相器(300)输出的所述第1控制信号(CSI)的电压电平下降，此时的电压下降量在构成所述第2倒相器(200)的高电位侧的所述第2PMOS晶体管(Mp2)的阈值电压的绝对值以上，对所述第2PMOS晶体管(Mp2)提供该电压下降的所述第1控制信号(CS1)，由此，该第2PMOS晶体管(Mp2)即刻导通，伴随与此，对所述第1倒相器(300)输出所述第2控制信号(CS2)，根据该第2控制信号(CS2)所述第1倒相器(300)的高电位侧的第1PMOS晶体管(Mp1)的电流能力即刻下降，由此，即使所述第1电源电位(V1)和第2电源电位(V2)的电平差变大的情况下，也一边抑制所述第1NMOS晶体管(Mn1)的尺寸的大型化，一边使所述第1倒相器(300)的输出信号(VS0)从H(高电平)向L(低电平)的变化高速化。

电压控制电路引起的电压的下降量是构成第2倒相器的高电位侧的PMOS晶体管的阈值电压的绝对值以上的值。由此，输入信号从L变为H，第1倒相器(300)的低电位侧的NMOS晶体管(Mn1)导通，开始引入电流时，第1控制信号(CS1)的电压电平瞬间下降到足以使第2倒相器(200)的高电位侧的PMOS晶体管(Mp2)导通的电压电平，由此，第2倒相器的PMOS晶体管(Mp2)瞬间导通，生成第2控制信号(CS2)，由于利用该第2控制信号驱动第1倒相器(300)的PMOS晶体管(Mp1)，所以该PMOS晶体管(Mp1)的电流能力迅速下降。即，输入信号从L变为H，第1倒相器的下侧的NMOS晶体管(Mn1)开始引入电流时，由于上侧的PMOS晶体管(Mp1)的电流能力立即下降，来自高电源电位(V2)的电流供给减少，所以PMOS晶体管和NMOS晶体管的共同连接点(no1)的电位急速地变为L。换言之，输入信号从H变为L时，由于使上侧的PMOS晶体管(Mp1)的电流能力瞬间下降，减轻了下侧NMOS晶体管(Mn1)的电流的抽拔负担，这种情况，直观上与增大NMOS晶体管(Mn1)的尺寸来确保充分的电流能力是相同的。即，由于设计使上侧的PMOS晶体管(Mp1)瞬间截止的电气的结构，所以即使V1和V2的电位差扩大时，下侧的NMOS晶体管(Mn1)的尺寸没有相应程度的增大，也能够充分缩短输出电压的下降延迟。因此，能够兼容电平移动电路中的定时延迟的减少和电路占有面积的抑制。

此外，在所述结构中，本发明的电平移动电路中，所述电压控制电路(CONT1)使用二极管连接的MOS晶体管(MOS二极管)来降低所述第1控制信号(CS1)的电压电平。

根据二极管连接的MOS晶体管(MOS二极管)的正方向电压，产生规定量的电压下降。能够使用MOS晶体管而简单地形成MOS二极管，其电路构筑容易。但是，也可以通过其他方法(PN结二极管和电阻等)形成电压控制电路。

此外，在所述结构中，本发明的电平移动电路包括：比起构成所述第1倒相器(300)的高电位侧的第1PMOS晶体管(Mp2)的电流能力，低电位侧的第1NMOS晶体管(Mn1)的电流能力大的电平移动电路。

由低电源电位(V1)驱动的下侧的NMOS晶体管(Mn1)，由于直接受电源电位的下降的影响，所以担心其电流能力下降。因此，这种结构中，为了易于确保充分的电流能力，加大NMOS晶体管(Mn1)的尺寸、PMOS晶体管(Mp1)的尺寸。

此外，在所述结构中，本发明的电平移动电路中，构成所述第2倒相器(200)的所述高电位侧的第1PMOS晶体管(Mp2)的尺寸做成比构成所述第1倒相器(300)的所述高电位侧的第2PMOS晶体管(Mp1)的尺寸小。

采取单端输出的电路形式的情况下，作为电平变换装置起作用的仅是第1倒相器，第2倒相器只不过进行辅助工作，因此，构成第2倒相器的晶体管中，不需要构成第1倒相器的晶体管程度的电流能力。根据这种考察，在所述结构中，变更电流能力的平衡，使构成第2倒相器的PMOS晶体管(Mp2)的尺寸做成比构成第1倒相器的PMOS晶体管(Mp1)的尺寸小，从而实现电路的占有面积的削减。

此外，在所述结构中，本发明的电平移动电路使构成所述第2倒相器(200)的所述高电位侧的第2PMOS晶体管(Mp2)的尺寸最小化，使得仅保证构成所述第1倒相器(300)的所述高电位侧的第1PMOS晶体管(Mp1)导通的电流能力。

第2倒相器中的PMOS晶体管(Mp2)导通时，下侧的NMOS晶体管(Mn2)早已截止，由于其漏极成为高阻抗状态(Z状态)，所以PMOS晶体管(Mp2)成为可以仅具有输出第2控制信号(CS2)而驱动第1倒相器的PMOS晶体管(Mp1)的程度的电流能力。根据该考察，一边仅保证驱动第1倒相器的PMOS晶体管(Mp1)的电流能力，一边使第2倒相器的PMOS晶体管(Mp2)的尺寸最小化，实现电路占有面积的进一步的减小。

此外，在所述结构中，本发明的电平移动电路中，所述电压控制电路(CONT1)包括：所述第2倒相器的PMOS晶体管(Mp2)和交叉地连接各晶体管的栅电极和源电极的PMOS晶体管(Mp7)。

根据该结构，输入信号VSIN从L变为H时，NMOS晶体管Mn1导通，引入电流I1，在该电流量少的情况下，输出信号从H向L的变化延迟，但是该电路中，其延迟抑制在最小限度。即，输入信号VSIN从L变为H时，输出节点No1的电压成为V2，该电压V2通过该MOS二极管D1，仅正方向电压Vdrop部分下降。此时，由于第2倒相器的PMOS晶体管Mp2和PMOS晶体管Mp7的栅电极和源电极交叉连接，相当于第1倒相器的输入端子的no2从V1变为V2，由此能够使PMOS晶体管Mp7的栅·源间电压V_GS变小。由此，在逻辑反转时，能够抑制通过PMOS晶体管Mp1、Mp7、Mn5流过的贯通电流。因此，能够实现抑制贯通电流的消耗电流的降低。

此外，本发明的电平移动电路的特征在于，包括：作为变换输入信号(VSIN)的电压电平的电平变换手段起作用的第5倒相器(500)，输入使所述第5倒相器(500)的输入信号的电压电平反转的信号的第6倒相器(600)；从所述第5倒相器的输出节点(no11)输出控制所述第6倒相器的工作的第1控制信号(CS11)，此外，从所述第6倒相器(600)的输出节点(no12)输出控制所述第5倒相器(500)的工作的第2控制信号(CS12)，其中，该电平移动电路还包括：使所述第1控制信号(CS11)的电压电平下降到能够使所述第6倒相器(600)的输出信号的电平反转的电平的电压控制电路(400)；该电压控制电路(400)由所述第2控制信号(CS12)控制，使所述电压电平下降的所述第1控制信号(CS11)提供给所述第6倒相器(600)。

此外，本发明的电平移动电路在所述结构中，所述电压控制电路由串联连接在电源电压间的、导电类型不同的第10及第11MOS晶体管(Mn10、Mp10)构成，该第10及第11晶体管由从所述第6倒相器600输出的所述第2控制信号(CS12)驱动。

根据该结构，通过利用第11MOS晶体管(Mp10)和MOS晶体管(Mp12)的导通电阻，而且在V2-V1大时，随着V2-V1之差Mp2的电流能力增加，就容易使高阻抗状态的no12逻辑反转，就能够使no11高速地逻辑反转。此外，能够抑制由V2-V1的电位差的上升速度及下降速度的变化，能够抑制面积的增大，实现反转速度的提高。

此外，本发明的电平移动电路在所述结构中，构成所述第5倒相器的第13MOS晶体管(Mp13)的栅极能够由所述输入信号(VSIN)直接驱动。

根据该结构，由于用输入信号(VSIN)控制第5倒相器的栅极，所以V2-V1变小并且输入信号(VSIN)从L成为H时，由于能够提高第5倒相器的第13MOS晶体管(Mp13)的导通电阻，所以能够使no11高速地逻辑反转。能够抑制由V2-V1的电位差的上升速度及下降速度的变化，能够抑制面积的增大，实现反转速度的提高。

此外，在所述结构中，本发明的电平移动电路包括：构成所述第5倒相器的第13MOS晶体管(Mp14)的栅极能够由从所述第6倒相器600输出的所述第2控制信号(CS12)驱动的电平移动电路。

根据该结构，V2-V1的电位差变小且VSIN从L变为H时，由于no12的电位从V1成为V2，所以晶体管Mp14的栅·源间电压V_GS变小，能够减少源漏极电流。此外，能够抑制通过Mp10、Mp14、Mn11流过的贯通电流，能够实现消耗电能的减少。

此外，在所述结构中，本发明的电平移动电路包含：使构成所述电压控制电路的MOS晶体管(Mp7、Mp11)的基板偏置与构成输出所述MOS晶体管(Mp7、Mp11)的控制信号的倒相器(200、600)的MOS晶体管(Mp2、Mp12)同电位的电平移动电路。

根据该结构，通过将栅极电压控制电路(CONT1)的PMOS晶体管Mp7的阱设为V2，能够提高根据基板偏置效果的PMOS晶体管Mp7的导通电阻，就能够实现逻辑反转速度的提高。

此外，在所述结构中，本发明的电平移动电路包含：使构成所述第5倒相器的MOS晶体管(Mp11、Mp13、Mp14)的基板偏置与构成输出所述MOS晶体管(Mp7、Mp11)的控制信号的第6倒相器(600)的MOS晶体管(Mp12)同电位的电平移动电路。

此外，本发明的升压电路包括：使用所述电平移动电路，变换原时钟信号的电压电平，输出变换电压电平的时钟信号的时钟产生电路，和由产生的时钟控制内部工作的多个升压单元。

通过将本发明的电平移动电路作为时钟生成电路使用，能够缩短电平变换的时钟信号的延迟。因此，即使在低电平的电源电压(V1)和高电平的电源电压(V2)的电压差扩大的情况下，在各升压单元，也能够不出现不能确保规定的工作裕量这样的情况。因此，通常能够实现稳定的升压工作。

发明效果

本发明的电平移动电路中，通过仅在2个主要的倒相器的单侧设置电压控制电路，就能够实现适合于单端输出形式的电平移动电路。

由于本发明的电平移动电路，在输入信号的电平变化时，使从第1倒相器的输出节点(no1)得到的第1控制信号的电平瞬间下降，即刻驱动第2倒相器，根据从该第2倒相器输出的第2控制信号即刻控制第1倒相器的工作，加速输出节点(no1)的电位变化，所以即使在低电平的电源电压(V1)和高电平的电源电压(V2)的电位差扩大的情况下，也能够实现输出信号的电压电平的迅速反转，能够有效地抑制晶体管尺寸的增大。

此外，在单端输出形式的电平移动电路中，第2倒相器着重于不直接对输出信号的生成有帮助，使第1及第2倒相器间的电流能力的平衡最佳化，关于第1倒相器，为了确保输出信号的高速输出而确保充分的电流能力，其另一方面，关于第2倒相器，一边确保所需的最低的电流能力一边缩小(最小化)晶体管的尺寸，由此，能够一边确保高速的电路工作一边实现电路占有面积的削减。

此外，通过将本发明的电平移动电路作为时钟生成电路使用，能够缩短电平变换的时钟信号的延迟。因此，即使在低电平的电源电压(V1)和高电平的电源电压(V2)的电压差扩大的情况下，在各升压单元，也不会出现不能确保规定的工作裕量这样的事态。因此，通常能够实现稳定的升压工作。本发明的电平移动电路，例如能够作为升压电路用的2相时钟或4相时钟产生电路使用。

附图说明

图1是表示本发明的实施方式1的电平移动电路的结构的电路图。

图2(a)、(b)是分别表示图1的电平移动电路中的作为电压控制电路起作用的栅极电压控制电路的具体的电路结构的例子的电路图。

图3是表示图1的电平移动电路的工作的时序图。

图4是用于使图1的电平移动电路的输出信号从H变为L时的工作容易理解的图1的电平移动电路的等效电路图。

图5是用于使图1的电平移动电路的输出信号从L变为H时的工作容易理解的图1的电平移动电路的等效电路图。

图6是表示本发明的实施方式2的电平移动电路的图。

图7是表示本发明的实施方式3的电平移动电路的图。

图8是表示图7的电平移动电路的工作的时序图。

图9是表示本发明的实施方式4的电平移动电路的图。

图10是表示将本发明的实施方式5的电平移动电路的输出作为NOR电路的例子的图。

图11是表示将本发明的实施方式6的电平移动电路的输出作为NAND电路的例子的图。

图12是表示本发明的实施方式7的电平移动电路的图。

图13是表示将本发明的电平移动电路作为4相时钟产生电路而使用的升压电路的一个例子的结构的电路图。

图14是表示图13的4相时钟生成电路的内部结构的电路图。

图15是表示图13的升压单元的内部结构的电路图。

图16是表示本发明的升压电路的工作的时序图。

图17是表示将图18的现有的电平移动电路作为4相时钟生成电路而使用的升压电路(比较例)的、电压电平V2-V1之差大时的工作的时序图。

图18是表示现有的电平移动电路的一个例子的结构的电路图。

图19是表示图18的电平移动电路的VSIN、VSINB、VSO各信号的电压的变化及no1、no2中的电压的变化的时序图。

图20是用于使图18的电平移动电路的基本结构和工作容易理解的图18的电平移动电路的等效电路图。

标号说明

100 同相缓冲器(利用对电平移动电路输入信号的电源V1而工作的电路)

200 利用电源V2工作的第2倒相器

300 利用电源V2工作的第1倒相器

400 逻辑电路(倒相器)

500 利用电源V2工作的第5倒相器

600 利用电源V2工作的第6倒相器

INV1 利用电源V1工作的倒相器

Mn1 第1NMOS晶体管

Mp1 第1PMOS晶体管

Mn2 第2NMOS晶体管

Mp2 第2PMOS晶体管

CS1 第1控制信号

CS2 第2控制信号

no1 第1倒相器的输出节点

no2 第2倒相器的输出节点

no3 第2PMOS晶体管Mp2的栅极电压

VSIN 输入数字信号

VSO 电平移动电路的变换输出信号

CONT1 栅极电压控制电路(电压控制电路)

具体实施方式

下面，参照附图，说明本发明的电平移动电路。

(第1实施方式)

图1是表示本发明的电平移动电路的结构的电路图。此外，图2(a)、(b)是分别表示图1的电平移动电路中的作为电压控制电路而起作用的栅极电压控制电路的具体的电路结构的例子的电路图。

在图1中，对与图18的电平移动电路相同的部分，赋予相同的参照符号。基本的电路结构与图18的电平移动电路相同。

在图1中，CONT1是将第1倒相器300的输出节点no1的电位作为电源电位使用，响应输入信号VSIN对no3输出比no1低电位的栅极电压控制电路(该栅极电压控制电路作为使第1控制信号CS1的电压电平降低的电压控制电路起作用)。

图2(a)示出的栅极电压控制电路(CONT1)由二极管连接的PMOS晶体管Mp5(MOS二极管D1)，和由输入信号VSIN驱动的NMOS晶体管Mn5构成。

在该栅极电压控制电路(CONT1)中，输入信号VSIN从L变为H时，NMOS晶体管Mn5导通，引入电流，由此，在二极管连接的PMOS二极管Mp5(MOS二极管D1)产生正方向电压。因此，相应地强制降低从第1倒相器300的输出节点(no1)得到的控制信号CS1的电压电平。此时的电压下降量在构成第2倒相器200的PMOS晶体管Mp2的阈值电压的绝对值以上。对于这点后面将详细地说明。

图2(b)的栅极电压控制电路(CONT1)是在图2(a)的电路上追加PMOS晶体管Mp6，成为确保与二极管连接的MOS晶体管Mp5不同的电流路径的结构。

接着，使用图3说明本实施方式的电平移动电路的工作。图3是表示图1的电平移动电路的工作的时序图。

V2-V1之差小时，在时间T1，VSIN从L向H转移时，VSIB从H向L转移。由此，Mn1成为导通状态，Mn2成为非导通状态，且Mn5成为导通状态。此时，Mp1是导通状态，Mp2是非导通状态。由于Mn1的漏极电流能力：Idsn1和Mp1的漏极电流能力：Idsp1之差(Idsn1-Idsp1)非常大，所以与no2的电位无关，no1从H向L转移。随着no1的逻辑反转，在时间T2，INV2从L向H转移。此外，在时间T6，VSIN从H向L转移时，VSINB从L向H转移。由此，Mn1成为非导通状态，Mn2成为导通状态，且Mn5成为非导通状态。此时，Mp1是非导通状态，Mp2为导通状态。由于Mn2的漏极电流能力：Idsn2和Mp2的漏极电流能力：Idsp2之差(Idsn2-Idsp2)非常大，所以no2从H向L转移。随着no2的逻辑反转，在时间T7，Mp1成为导通状态，no1从L向H转移。由此，在时间T8，INV2从H向L转移。

接着，在V2-V1之差大时，在时间T1，VSIN从L向H转移时，VSINB从H向L转移。由此，Mn1成为导通状态，Mn2成为非导通状态，且Mn5成为导通状态。此时，Mp1是导通状态，Mp2是非导通状态。虽然Mn1的漏极电流能力：Idsn1和Mp1的漏极电流能力：Idsp1之差(Idsn1-Idsp1)小，但通过Mn5的漏极电流，在no3施加到使no1的电位电压下降到Mp2的阈值电压以上的电位，Mp2成为导通状态，容易对作为高阻抗状态的no2充电，由此，减小Mp1的漏极电流能力：Idsp1，扩大漏极电流之差(Idsn1-Idsp1)，能够高速地使no1从H向L转移。随着no1的逻辑反转，INV2从L向H转移。此外，在时间T6，VSIN从H向L转移时，VSINB从L向H转移。由此，Mn1成为非导通状态，Mn2成为导通状态，且Mn5成为非导通状态。此时，Mp1是非导通状态，Mp2为导通状态。通过充分保持Mn2的漏极电流能力：Idsn2和Mp2的漏极电流能力：Idsp2之差，no2从H向L转移。随着no2的逻辑反转，在时间T7，Mp1成为导通状态，no1从L向H转移。由此，在时间T8，INV2从H向L转移。

如所述记载的，V2-V1小时，根据成为导通状态的Mn1和Mp1的漏极电流之差及Mn2和Mp2的漏极电流之差决定逻辑反转时间，V2-V1大时，根据作为通过Mn5借助Mp2的高阻抗状态的no2的逻辑反转时间及Mn2和Mp2的漏极电流之差来决定逻辑反转时间。

Mp2、Mn2的晶体管尺寸，按以下理由能够使Mp2的电流能力比Mp1小，能够抑制设计布图面积的增加。作为理由，Mp2相对于在V2-V1之差小时也需要能够高速地使no1逻辑反转的电流能力的Mp1，在V2-V1小时，与Mp2的电流能力无关，能够使no1高速地逻辑反转，此外，V2-V1大时，Mp2的电流能力随着V2-V1之差增加，使作为高阻抗状态的no2容易逻辑反转，能够高速地使no1逻辑反转。基于这种情况，Mp2相比于Mp1能够减小晶体管的尺寸。再有，栅极电压控制电路的结构是一个例子，如图2(a)、2(b)所示，只要是具有相同功能的电路就不限于本结构。此外，即使是在负电平移动电路中，通过在现有的负的电平移动电路中使用与MOS晶体管的类型相反的栅极电压控制电路，也能够容易地适用。

下面，使用图4、图5更具体地说明图1的电平移动电路的特点的电路工作。

图4是用于容易理解图1的电平移动电路的输出信号从H变为L时的工作的图1的电平移动电路的等效电路图。

图4的电路与图1的电路完全相同。但是，在图4中，认识接收输入信号生产一个输出信号的单端输出类型的电平移动电路从而改变了记载形式，此外，想办法容易理解电平移动电路由多个倒相器的组合构成的问题，此外，与(1)至(4)的编号一起记载输出信号从H变为L时的主要工作特点。

此外，在图4中，强调描绘各晶体管的尺寸，由此，可看出图4的NMOS晶体管Mn1的尺寸比图20的NMOS晶体管Mn1要加大，此外，缩小图4的PMOS晶体管Mp2的尺寸。

图4中说明的主要工作如下。

即，输入信号VSIN从L变为H时，NMOS晶体管Mn1导通，引入电流I1，在该电流量小的情况下，输出信号从H向L的变化延迟，在图4的电路中，其延迟抑制在最小限度。即，输入信号VSIN从L变为H时，输出节点No1的电压成为V2(图中(1)的状态)，该电压V2通过MOS二极管D1仅下降正方向电位Vdrop部分(图中(2)的状态)。如果将该Vdrop的电压下降量设为PMOS晶体管Mp2的阈值电压Vth的绝对值以上，则PMOS晶体管Mp2的栅极电位从源极电位(V2)看下降Vth以上(图中(3)的状态)。由此，PMOS晶体管Mp2导通，驱动NMOS晶体管Mp1。此时，由于NMOS晶体管Mn2截止，所以PMOS晶体管Mp2，主要地，只要流过可驱动PMOS晶体管Mp1栅极的电流I3的电流即可，能够缩小晶体管尺寸。PMOS晶体管Mp1的栅极电位上升时，电流I4减少(图中(4)的状态)。即，即使NMOS晶体管Mn1的电流能力降低，但由于从上压入的电流I4减少，也不会有问题。如此，通过电路的控制，由于能够瞬间减少从上压入的电流，所以不需要将NMOS晶体管Mn1的尺寸增大那么多(能够比图20的晶体管的尺寸小)。此外，能够最小化PMOS晶体管Mp2的尺寸，能够抑制电路占有面积的增大。

图5是用于容易理解图1的电平移动电路的输出信号从L变为H时的工作的图1的电平移动电路的等效电路图。

图5中说明的主要工作如下。即，输入信号从H变为L时，由倒相器INV1驱动的NMOS晶体管Mn2导通，由于该NMOS晶体管Mn2的电流能力比起PMOS晶体管Mp2的电流能力足够大，所以即使从PMOS晶体管Mp2压入电流I3，也与其无关，能够引入足够的电流量的电流I5。因此，NMOS晶体管Mp1快速导通，利用电流I6能够快速地使输出节点no1的电位上升。因此，不会产生任何问题。

(第2实施方式)

接着，说明本发明的第2实施方式。

在本实施方式中，是图1及图2所示的实施方式2的电平移动电路的变化例，图6表示其等效电路。

在图6中，对于与图1的电平移动电路相同的部分，赋予相同的参照符号。基本的电路结构与图1及图18的电平移动电路相同。

本实施方式的电平移动电路，其特征在于，代替在实施方式1中的图2所示的栅极电压控制电路(CONT1)的、作为P沟道晶体管使用的二极管连接的PMOS晶体管Mp5，如图6所示，使用与倒相器200的PMOS晶体管Mp2交叉连接的PMOS晶体管Mp7。除此以外与所述实施方式1结构相同。

即，如图6所示，栅极电压控制电路(CONT1)由PMOS晶体管Mp7和由输入信号VSIN驱动的NMOS晶体管Mn5构成。

该栅极电压控制电路(CONT1)中，输入信号VSIN从L变为H时，NMOS晶体管Mn5导通，引入电流，由此，在PMOS晶体管Mp7中产生正方向电压。因此，仅强制地从第1倒相器300的输出节点(no1)得到的控制信号CS1的电压电平降低相应部分。

即，输入信号VSIN从L变为H时，NMOS晶体管Mn1导通，引入电流I1，但该电流量少的情况下，输出信号从H向L的变化延迟，但该电路中，其延迟抑制在最小限度。即，输入信号VSIN从L变为H时输出节点No1的电压变成V2，该电压V2由MOS二极管D1仅降低正方向电压Vdrop部分。此时，在本实施形态中，由于倒相器200的PMOS晶体管Mp2和PMOS晶体管Mp7的栅电极及源电源交叉连接，所以相当于第1倒相器300的输入端子的no2从V1变成V2，由此能够减小PMOS晶体管Mp7的栅·源间电压V_GS。由此，能够抑制这种逻辑反转时通过PMOS晶体管Mp1、Mp7、Mn5流过的贯通电流。

因此，根据该结构，能够实现由抑制贯通电流的消耗电流的降低。

此外，在本实施方式中，将栅极电压控制电路(CONT1)的PMOS晶体管Mp7的阱设为V2，根据基板偏置效果来提高PMOS晶体管Mp7的导通电阻，能够实现逻辑反转速度的提高。

Mp2、Mn2晶体管尺寸，按如下理由能够使Mp2的电流能力比Mp1小，能够抑制设计布图面积的增大。作为理由，相对于V2-V1之差小时也能使no1高速地逻辑反转而需要电流能力的Mp1，Mp2在V2-V1小时，与Mp2的电流能力无关，能够使no1高速地逻辑反转，此外，V2-V1大时，随着V2-V1之差Mp2的电流能力增加，容易地使高阻抗状态的no2逻辑反转，能够使no1高速地逻辑反转。基于这种情况，Mp2相比于Mp1能够减小晶体管尺寸。

再有，栅极电压控制电路的结构是一个例子，如图2(a)、(b)所示，只有具有相同功能的电路就不限于本结构。此外，即使负的电平移动电路中，通过在现有的负的电平移动电路中使用与MOS晶体管的类型相反的栅极电压控制电路，也能够容易地适用。

(第3实施方式)

接着，说明本发明的第3实施方式。

在本实施方式中，是图1及图2示出的实施方式1的电平移动电路的变化例，图7表示等效电路，图8表示工作流程。

在图6中，对于与图1的电平移动电路相同的部分，提供相同的参照符号。基本的电路结构与图1的电平移动电路相同。

本实施方式的电平移动电路包括第5倒相器500和第6倒相器600，其中，特征在于，使倒相器500的电源供给源成为构成输出倒相器400的逻辑元件的中间电位。

本实施方式中，在图1中，构成输出倒相器400的逻辑元件包括与构成第1倒相器300相同的PMOS晶体管Mp10、NMOS晶体管Mn10，将该NMOS晶体管Mn10的栅极与NMOS晶体管Mn10的栅极同样地连接在no12上，将该电位连接在第2倒相器600的源电极。

其中，将栅极电位no11的电位作为电源电位使用，根据输入信号VSIN对no12输出比no1更低的电位的作为逻辑电路的栅极电压控制电路(该栅极电压控制电路作为使第2控制信号CS1的电压电平下降的电压控制电路起作用)。

图7示出的栅极电压控制电路(倒相器)由PMOS晶体管Mp10和由输入信号VSIN驱动的NMOS晶体管Mn12构成。

此外，第5倒相器500由PMOS晶体管Mp11和NMOS晶体管Mn11构成。

此外，第6倒相器600由PMOS晶体管Mp12和NMOS晶体管Mn12构成。

该逻辑电路400中，输入信号VSIN从L变为H时，NMOS晶体管Mn10导通而引入电流，由此，在二极管连接的PMOS二极管Mp11(MOS二极管D1)中产生正方向电压。因此，仅强制地降低使从第5倒相器500和第6倒相器600的输出节点(no11)得到的控制信号(CS11)的电压电平的对应部分。此时的电压下降量在构成第6倒相器(600)的PMOS晶体管Mp12的阈值电压的绝对值以上。

接着，使用图8说明本实施方式的电平移动电路的工作。图8是表示图7的电平移动电路的工作的时序图。该时序图随着V为低或高，成为图3所示的实施方式1的时序图的V1变低时的工作流程。

V2-V1之差小时，在时间T1，VSIN从L向H转移时，VSINB从H向L转移。由此，Mn11成为导通状态。并且，此时，Mp10是导通状态，Mp11是导通状态。由于Mn1非常大，所以与no11的电位无关，no12从H向L转移。随着no12的逻辑反转，在时间T2，INV2从L向H转移。此外，在时刻T6，VSIN从H向L转移时，VSINB从L向H变换。由此，Mn11成为非导通状态。此时，Mp10是非导通状态，Mp11是导通状态。由于Mn2的漏极电流能力：Idsn12和Mp12的漏极电流能力：Idsp2之差(Idsn12-Idsp12)非常大，所以no12从H向L转移。随着No12的逻辑反转，在时间T7，Mp11成为导通状态，no11从L向H转移。由此，在时间T8，INV2从H向L转移。

接着，在V2-V1之差大时，由于PMOS晶体管Mp10、Mp11的导通电阻非常大，所以与no11的电位无关，no12从H向L转移。因此，进行与V2-V1之差小时相同的工作。

如上所述，V2-V1小时，由成为导通状态的Mn11和Mp11的漏极电流之差，以及Mn12和Mp12的漏极电流之差决定逻辑反转时间，V2-V1大时，由于PMOS晶体管Mp10、Mp11的导通电阻非常大，所以与no11的电位无关，no12从H向L转移。

Mp12、Mn12晶体管尺寸，按如下理由能够使Mp12的电流能力比Mp11小，能够抑制设计布图面积的增大。作为理由，相对于V2-V1之差小时也能使no11高速地逻辑反转而需要电流能力的Mp11，Mp12在V2-V1小时，与Mp12的电流能力无关，能够使no11高速地逻辑反转，此外，V2-V1大时，随着V2-V1之差增加Mp12的电流能力，容易地使高阻抗状态的no12逻辑反转，能够使no11高速地逻辑反转。基于该情况，Mp12相比于Mp11能够减小晶体管尺寸。

此外，通过将晶体管Mp11、Mp12的阱设为V2，就能够实现两阱的共同化，能够实现占有面积的降低。此外，根据基板偏置效果，能够提高Mp12的导通电阻，能够实现逻辑反转速度的提高。

(第4实施方式)

接着，说明本发明的第4实施方式。

本实施方式是图7及图8示出的实施方式3的电平移动电路的变化例。

图9是表示本实施方式的电平移动电路的图。

在图9中，对于与图7的电平移动电路相同的部分，赋予相同的参照符号。基本的电路结构与图7的电平移动电路相同。

本实施方式的电平移动电路，由VSIN连接第5倒相器500的晶体管Mp11的栅极，将该晶体管作为(第13)晶体管Mp13的仅这些点不同，其它与实施方式3的电平移动电路的形成相同。

根据该结构，由于在V2-V1的电位差小且VSIN从L变为H时，能够提高晶体管Mp13的导通电阻，因而能够实现no11的反转速度的提高。

因此，根据本结构，除所述实施方式3的效果外，在V2-V1的电位差小时，还能够实现上升速度及下降速度的提高。

(第5实施方式)

接着，说明本发明的第5实施方式。

本实施方式是图7及图8示出的实施方式3的电平移动电路的变化例。

图10是表示本实施方式的电平移动电路的图。

在图10中，对于与图7的电平移动电路相同的部分，赋予相同的参照符号。基本的电路结构与图7的电平移动电路相同。

本实施方式的电平移动电路中，将第5倒相器500的晶体管Mp11的栅极连接在能由no12的端子电位来控制的端子电位，将该晶体管作为(第14)晶体管Mp14的仅这些点不同，其它与实施方式3的电平移动电路的形成相同。

根据该结构，在V2-V1的电位差小且VSIN从L变为H时，由于no12的电位从V1成为V2，所以晶体管Mp14的栅·源间电压V_GS变小，能够降低源极漏极电流。

根据该结构，除所述实施方式3的效果外，还能够抑制通过Mp10、Mp14、Mn11流过的贯通电流，能够实现消耗电能的降低。

(第6实施方式)

接着，说明本发明的第6实施方式。

本实施方式，如图11所示，是在NOR电路700中作为逻辑电路使用本发明的实施方式2的电平移动电路的输出的情况。对于电平移动电路而言，按照所述实施方式2中所说明的，在这里省略说明。

根据该结构，能够提供一种在抑制消耗电力的升高的同时，能够高速驱动、不增大芯片面积、可靠性高的NOR电路。

(第7实施方式)

接着，说明本发明的第7实施方式。

本实施方式，如图12所示，是在ZNAND电路800中使用本发明的实施方式2的电平移动电路的情况。对于电平移动电路而言，按照所述实施方式2中所说明的，在此省略说明。

根据该结构，能够提供一种在抑制消耗电力的升高的同时，能够高速驱动、不增大芯片面积、可靠性高的NAND电路。

(第8实施方式)

如前面所述，本发明的电平移动电路与V2-V1之差无关，能够抑制延迟时间的增大。因此，在作为图13中所示的升压电路的时钟生成电路901使用的情况下，能够确保升压单元902的定时裕量，避免升压能力的下降。

下面，进行具体说明。

图13是表示将本发明的电平移动电路作为4相时钟产生电路而使用的升压电路的一个例子的结构的电路图。

图中，CLK1～CLK4是原时钟信号(由低电压电路生成)，901是使用本发明的电平移动电路的4相时钟生成电路。902是升压单元。SW是整流元件。

4相时钟生成电路901在电压电平从V1向V2变换时，对升压单元902供给4相时钟。升压单元902按照4相时钟901的输出，从前级向后级使电压电平提升。

图14是表示图13的4相时钟生成电路的内部结构的电路图。如图所示，4相时钟生成电路901是由用电压电平V1驱动的缓冲电路BUFF，将电压电平从V1向V2变换的电平移动电路LS1，和倒相器电路INV3构成。

图15是表示图13的升压单元的内部结构的电路图。如图所示，升压单元902是由电荷传输晶体管Mn4；根据4相时钟使电荷传输晶体管的漏极和栅极短路的开关晶体管Mn3；激励电荷传输晶体管的栅极，使电荷传输晶体管成为导通状态的自激电容C1；电荷从电荷传输晶体管的漏极传输到源极后，根据4相时钟泵送源极电位的激励电容C2构成。

对于所述这种结构的升压电路，使用图16说明其电路工作。图16是表示本发明的升压电路的工作的时序图。

4相时钟CLK1～CLK4设定一定的延迟时间Tw而逻辑反转。电源电压的电压电平V2-V1之差小时是不用说，即使电压电平V2-V1之差大时，也基本上将在4相时钟的CLK1～CLK4设定的延迟时间Tw作为电平移动电路LS1的输出信号来保持。由此，控制升压单元的Vg、Vd、Vs，一边确保定时裕量一边实施升压工作。

图17是表示将图18的现有的电平移动电路作为4相时钟生成电路使用的升压电路(比较例)的、电压电平V2-V1之差大时的工作的时序图。

通过比较图17和图16会清楚，在图17的情况下，在4相时钟CLK1～CLK4设定的延迟时间相对于延迟时间Tw变成Tw1或Tw2那样短。由此，升压电路的定时裕量就变得不能确保，造成电荷传输晶体管中的从漏极向源极的电荷传输时间不够，通过开关晶体管的电荷传输晶体管的源极和栅极的补偿时间不够，显著降低升压电路的升压效果。

本发明的电平移动电路与V2-V1之差无关，能够抑制延迟时间的增大。因此，在作为图13所示的升压电路的时钟生成电路901使用的情况下，即使电压电平V2-V1之差大时，也能够实现图16那样的正确的工作，确保升压单元902的定时裕量。因此，不产生图17所示的那种升压能力下降的问题。

如上所述，本发明的电平移动电路中，由于仅在2个主要的倒相器的单侧设置电压控制电路，所以能够实现适合单端输出形式的电平移动电路。

由于本发明的电平移动电路，在输入信号的电平变化时，瞬间地使从第1倒相器的输出节点(no1)得到的第1控制信号的电平降低，即刻驱动第2倒相器，根据从该第2倒相器输出的第2控制信号即刻控制第1倒相器的工作，加速输出节点(no1)的电位变化，所以即使在低电平的电源电压(V1)和高电平的电源电压(V2)的电位差扩大的情况下，也能够实现输出信号的电压电平的快速反转，能够有效地抑制晶体管尺寸的增大。

此外，在单端输出形式的电平移动电路中，第2倒相器注重于不直接有助于输出信号的产生，使第1及第2倒相器间的电流能力的平衡最佳化，关于第1倒相器，为确保输出信号的高速输出而确保足够的电流能力，其另一方面，关于第2倒相器，一边确保所需最低限度的电流能力一边缩小(最小化)晶体管尺寸，由此能够一边确保高速的电路工作，一边实现电路占有面积的削减。

此外，通过将本发明的电平移动电路作为时钟生成电路使用，就能够缩短电平变换的时钟信号的延迟。因此，即使是低电平的电源电压(V1)和高电平的电源电压(V2)电压差扩大的情况，也不会产生在各升压单元中不能确保规定的工作裕量的情况。因此，能够正常地实现稳定的升压工作。本发明的电平移动电路，例如能够作为升压电路用的2相时钟或4相时钟的生成电路使用。

工业上的可利用性

本发明的电平移动电路具有与电源电压的电压电平之差(V2-V1)无关且能够高速地进行逻辑反转的特点，适用于作为升压电路的时钟产生电路、非易失性半导体存储装置等。此外，也能够适用于DRAM等易失性半导体存储装置和液晶装置、携带设备的电源电路、芯片间接口中的电源电压的电平移动等用途。

Claims (16)

1、一种电平移动电路，包括：作为变换输入信号(VSIN)的电压电平的电平变换装置起作用的第1倒相器(300)，输入使所述第1倒相器(300)的输入信号的电压电平反转的信号的第2倒相器(200)；从所述第1倒相器的输出节点(no1)输出控制所述第2倒相器的工作的第1控制信号(CS1)，此外，从所述第2倒相器(200)的输出节点(no2)输出控制所述第1倒相器(300)的工作的第2控制信号(CS2)；其中该电平移动电路还具有：

使所述第1控制信号(CS1)的电压电平下降到能够使所述第2倒相器(200)的输出信号的电平反转的电平的电压控制电路(CONT1)；所述第1控制信号(CS1)通过所述电压控制电路(CONT1)提供给所述第2倒相器(200)。

2、权利要求1所述的电平移动电路，其中，

所述第1倒相器(300)由串联连接在电源电压间的、导电类型不同的第1及第2MOS晶体管(Mn1、Mp1)构成，该第1及第2晶体管的一个由所述输入信号(VSIN)直接驱动，另一个由从所述第2倒相器(200)输出的所述第2控制信号驱动，由此，互补地驱动所述第1及第2MOS晶体管(Mn1、Mp1)，从这些MOS晶体管的共同连接点(no1)输出所述第1倒相器(300)的输出信号(VSO)及所述第1控制信号(CS1)；

所述第2倒相器(200)由串联连接在电源电压间的、导电类型不同的第3及第4MOS晶体管(Mn2、Mp2)构成，该第3及第4晶体管的一个由使所述输入信号(VSIN)的电压电平反转的信号驱动，另一个由利用所述电压控制电路(CONT1)降低电压电平的所述第1控制信号(CS1)驱动，由此，互补地驱动所述第3及第4MOS晶体管(Mn2、Mp2)，从这些MOS晶体管的共同连接点(no2)输出所述第2控制信号(CS2)。

3、如权利要求1所述的电平移动电路，其中，

所述输入信号是从在第1电源电位(V1)及共同电位(V3)间工作的电路输出的信号(VSIN)；

所述第1倒相器(300)由串联连接在第2电源电位(V2)及所述共同电源电位(V3)间的、第1NMOS晶体管(Mn1)及第1PMOS晶体管(Mp1)构成，所述第1NMOS晶体管(Mn1)及所述第1PMOS晶体管(Mp1)的一个由所述输入信号(VSIN)直接驱动，另一个由从所述第2倒相器(200)输出的所述第2控制信号(CS2)驱动；

所述第2倒相器(200)由串联连接在所述第2电源电位(V2)及所述共同电源电位(V3)间的、第2NMOS晶体管(Mn2)及第2PMOS晶体管(Mp2)构成，所述第2NMOS晶体管(Mn2)及所述第2PMOS晶体管(Mp2)的一个由使所述输入信号(VSIN)的电压电平反转的信号驱动，另一个由经过所述电压控制电路(CONT1)的所述第1控制信号(CS1)驱动。

4、如权利要求3所述的电平移动电路，其中，

当所述输入信号(VSIN)从L(低电平)变为H(高电平)时，所述电压控制电路(CONT1)使从所述第1倒相器(300)输出的所述第1控制信号(CSI)的电压电平下降，此时的电压下降量是构成所述第2倒相器(200)的所述第2PMOS晶体管(Mp2)的阈值电压的绝对值以上，对所述第2PMOS晶体管(Mp2)提供该电压下降的所述第1控制信号(CS1)，由此，该第2PMOS晶体管(Mp2)即刻导通，伴随于此，对所述第1倒相器(300)输出所述第2控制信号(CS2)，根据该第2控制信号(CS2)所述第1倒相器(300)的所述第1PMOS晶体管(Mp1)的电流能力即刻下降。

5、如权利要求1至4的任意一项所述的电平移动电路，其中，

所述电压控制电路(CONT1)使用二极管连接的MOS晶体管(MOS二极管)来降低所述第1控制信号(CS1)的电压电平。

6、如权利要求3或4所述的电平移动电路，其中，

相比于构成所述第1倒相器(300)的第1PMOS晶体管(Mp2)的电流能力，第1NMOS晶体管(Mn1)的电流能力大。

7、如权利要求3或4所述的电平移动电路，其中，

构成所述第2倒相器(200)的所述第1PMOS晶体管(Mp2)的尺寸比构成所述第1倒相器(300)的所述第2PMOS晶体管(Mp1)的尺寸小。

8、如权利要求7所述的电平移动电路，其中，

构成所述第2倒相器(200)的所述第2PMOS晶体管(Mp2)的尺寸最小化，使得仅保证构成所述第1倒相器(300)的所述第1PMOS晶体管(Mp1)导通的电流能力。

9、如权利要求1所述的电平移动电路，其中，

所述电压控制电路(CONT1)中输入从所述第2倒相器(200)的输出节点(no2)输出的第2控制信号(CS2)。

10、一种电平移动电路，包括：作为变换输入信号(VSIN)的电压电平的电平变换装置起作用的第5倒相器(500)，输入使所述第5倒相器(500)的输入信号的电压电平反转的信号的第6倒相器(600)；从所述第5倒相器的输出节点(no11)输出控制所述第6倒相器的工作的第1控制信号(CS11)，此外，从所述第6倒相器(600)的输出节点(no12)输出控制所述第5倒相器(500)的工作的第2控制信号(CS12)；其特征在于，该电平移动电路还包括：

逻辑电路(400)，将所述第2控制信号(CS12)作为输入，将输出信号—第3控制信号(CS10)提供给所述倒相器(500)。

11、如权利要求10所述的电平移动电路，其中，

所述电压控制电路由串联连接在电源电压间的、导电类型不同的第10及第11MOS晶体管(Mn10、Mp10)构成，该第10及第11晶体管由从所述第6倒相器600输出的所述第2控制信号(CS12)驱动。

12、如权利要求11所述的电平移动电路，其中，

构成所述第5倒相器的第13MOS晶体管(Mp13)的栅极能够由所述输入信号(VSIN)直接驱动。

13、如权利要求11所述的电平移动电路，其中，

构成所述第5倒相器的第13MOS晶体管(Mp14)的栅极能够由从所述第6倒相器600输出的所述第2控制信号(CS12)驱动。

14、如权利要求9至13的任意一项所述的电平移动电路，其中，

使构成所述电压控制电路的MOS晶体管(Mp7、Mp11)的基板偏置与构成输出所述MOS晶体管(Mp7、Mp11)的控制信号的倒相器(200、600)的MOS晶体管(Mp2、Mp12)同电位。

15、如权利要求10至14的任意一项所述的电平移动电路，其中，

使构成所述第5倒相器的MOS晶体管(Mp11、Mp13、Mp14)的基板偏置与构成输出所述MOS晶体管(Mp7、Mp11)的控制信号的第6倒相器(600)的MOS晶体管(Mp12)同电位。

16、一种升压电路，包括：

时钟产生电路，使用权利要求1至权利要求15的任意一项所述的电平移动电路，变换原时钟信号的电压电平，输出使电压电平变换的时钟信号；以及

多个升压单元，由产生的时钟控制内部工作。

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