JPH01196917A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01196917A JPH01196917A JP63021555A JP2155588A JPH01196917A JP H01196917 A JPH01196917 A JP H01196917A JP 63021555 A JP63021555 A JP 63021555A JP 2155588 A JP2155588 A JP 2155588A JP H01196917 A JPH01196917 A JP H01196917A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- level
- semiconductor integrated
- node
- ics
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000006378 damage Effects 0.000 description 3
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は各種半導体デバイスの中で最近特に注目を浴び
ていた、マスタースライス方式の半導体集積回路に係り
、より詳しくは異なる電圧で使用される半導体集積回路
間の接続する際の回路技術に関する。
ていた、マスタースライス方式の半導体集積回路に係り
、より詳しくは異なる電圧で使用される半導体集積回路
間の接続する際の回路技術に関する。
本発明は集積回路周辺部に入出力セル、その内側に内部
セルが配置されているマスタースライス方式の半導体集
積回路装置において、当該半導体集積回路に供給されて
いる電圧と異なる電圧を使用する半導体集積回路からの
入力、及び異なる電圧を使用する半導体集積回路への出
力を可能とする手段を有することにより、異電源を使用
する半導体集積回路間の信号の受は渡しが特殊専用部品
を使用する事なしに、直接接続する事が可能となり、部
品点数の低減、基板実装効率の向上が計れる。
セルが配置されているマスタースライス方式の半導体集
積回路装置において、当該半導体集積回路に供給されて
いる電圧と異なる電圧を使用する半導体集積回路からの
入力、及び異なる電圧を使用する半導体集積回路への出
力を可能とする手段を有することにより、異電源を使用
する半導体集積回路間の信号の受は渡しが特殊専用部品
を使用する事なしに、直接接続する事が可能となり、部
品点数の低減、基板実装効率の向上が計れる。
従来のマスタースライス方式の半導体集積回路において
は、当該半導体集積回路が使用する電圧と異なる電圧を
使用する半導体集積回路との入出力信号の受は渡しをす
る場合は必ず電圧レベル変換器（以下レベルシフターと
記す）を介して行なうしか方法がなかった。
は、当該半導体集積回路が使用する電圧と異なる電圧を
使用する半導体集積回路との入出力信号の受は渡しをす
る場合は必ず電圧レベル変換器（以下レベルシフターと
記す）を介して行なうしか方法がなかった。
現在市販されている標準論理ＩＣの使用電圧はＴＴＬ７
４シリーズでは４．５〜５．５ボルトであり、Ｃ−ＭＯ
３４０００シリーズでは３〜１８ボルトである。又時計
用ＩＣに代表されるＣ−ＭＯＳカスタムＩＣでは乾電池
−本で動作可能である。電子機器を設計する場合、対象
とする機能がｏｎｅ−ｃｈｉｐで実現できれば問題ない
が、消費電流、駆動能力、速度、チップサイズ、開発納
期、コスト及びパッケージのピン数等の制約から、数個
のチップに分割せざるを得ない、その結果、所望機能の
一部を低コストが入手可能な標準ＩＣで代表する事にな
ってくる。
４シリーズでは４．５〜５．５ボルトであり、Ｃ−ＭＯ
３４０００シリーズでは３〜１８ボルトである。又時計
用ＩＣに代表されるＣ−ＭＯＳカスタムＩＣでは乾電池
−本で動作可能である。電子機器を設計する場合、対象
とする機能がｏｎｅ−ｃｈｉｐで実現できれば問題ない
が、消費電流、駆動能力、速度、チップサイズ、開発納
期、コスト及びパッケージのピン数等の制約から、数個
のチップに分割せざるを得ない、その結果、所望機能の
一部を低コストが入手可能な標準ＩＣで代表する事にな
ってくる。
汎用ＩＣにおいては、すでに最大公約数的な仕様が標準
化されており、多岐にわたる設計者の要求を満たすもの
はない事、且つ個々の仕様変更等はなおさら半導体製造
メーカーが受は入れる事は不可能である為、上述した集
積回路間のインターフェース上の問題がクローズアップ
してくる。その結果設計者は、個々のアプリケーション
に応じて外付部品で対応するしか方法がなかった。
化されており、多岐にわたる設計者の要求を満たすもの
はない事、且つ個々の仕様変更等はなおさら半導体製造
メーカーが受は入れる事は不可能である為、上述した集
積回路間のインターフェース上の問題がクローズアップ
してくる。その結果設計者は、個々のアプリケーション
に応じて外付部品で対応するしか方法がなかった。
〔課題を解決するための手段〕
そこで本発明は、前述した問題点を解決する為マスター
スライス方式の集積回路内に、異電源を使用する半導体
集積回路内の信号の受は渡しを可能とする手段を持つ事
で、部品点数を増加させる事なしに、前述のインターフ
ェース上の問題を解決する事ができる。
スライス方式の集積回路内に、異電源を使用する半導体
集積回路内の信号の受は渡しを可能とする手段を持つ事
で、部品点数を増加させる事なしに、前述のインターフ
ェース上の問題を解決する事ができる。
以下に本発明の実施例を図面に基づいて説明する。第１
図は電子機器内部の概ブロック図を示しており、１はマ
スタースライス方式の半導体集積回路に代表される単一
電源で動作するカスタムＩＣによって構成されている主
要倫理部を示し、使用電圧は４．５〜５．５■である。
図は電子機器内部の概ブロック図を示しており、１はマ
スタースライス方式の半導体集積回路に代表される単一
電源で動作するカスタムＩＣによって構成されている主
要倫理部を示し、使用電圧は４．５〜５．５■である。
２はデジタルウォッチ等に代用される低電圧ＣＭＯ３Ｉ
Ｃであり乾電池−本、即ち、１．５■での動作が可能な
ＩＣである。３はＣＲＴやけい光表示管等の表示装置を
制御、駆動する為の論理ブロック部であり、供給電圧は
使用される表示機器の仕様により、数ポルトル数十ボル
トの範囲の電圧が使用される。４．５は動作電圧の異な
る電圧を使用する半導体集積回路間の信号の受は渡しを
する場合に使用されるレベルシフターである。第２図（
ａ＞は本発明によるレベルシフターの内部構成図であり
、第２図（ｂ）はレベルシフターの動作を説明する動作
波形図である。
Ｃであり乾電池−本、即ち、１．５■での動作が可能な
ＩＣである。３はＣＲＴやけい光表示管等の表示装置を
制御、駆動する為の論理ブロック部であり、供給電圧は
使用される表示機器の仕様により、数ポルトル数十ボル
トの範囲の電圧が使用される。４．５は動作電圧の異な
る電圧を使用する半導体集積回路間の信号の受は渡しを
する場合に使用されるレベルシフターである。第２図（
ａ＞は本発明によるレベルシフターの内部構成図であり
、第２図（ｂ）はレベルシフターの動作を説明する動作
波形図である。
第１図１より、第２図（ｂ）の１１．１２に示す逆位相
の関係にある信号が、７．８に入力されると、Ｐチャン
ネルトランジスタ（以下Ｐ−ｃｈＴｒと記す）１が導通
状態、Ｐ−ｃｈＴｒ２が遮断状態になる。その結果ノー
ド１０に“ＶＤＤ”レベルが出力され、Ｎチャンネルト
ランジスタ（以下Ｎ −ｃ ｈ Ｔ ｒと記す）３．６
が導通状態になりノード９に“ＧＮＤ”レベルが出力さ
れる。その結果ノード９．１０に１３．１４に示すよう
なレベル変換された波形が得られる。第３図はマスター
スライス方式の半導体集積回路に通常使用されている出
力ドライバーの内部構成図であり、当該セルを使用して
異電源で動作する半導体集積回路とインターフェースす
る場合、出力ノード８に“Ｖ 、 、ＴＩレベルより高
い電圧が供給されると、保護ダイオード３．６が導通状
態となり、流れる電流量によっては、破壊に到る可能性
がある。第４図は本発明による出力ドライバーの内部構
成図であり、当該セルを使用すれば、出力ノード８に“
Ｖ（＋（＋”レベルより高い電圧が供給されても、電流
経路が遮断されている為、過大電流により破壊する事は
ない。
の関係にある信号が、７．８に入力されると、Ｐチャン
ネルトランジスタ（以下Ｐ−ｃｈＴｒと記す）１が導通
状態、Ｐ−ｃｈＴｒ２が遮断状態になる。その結果ノー
ド１０に“ＶＤＤ”レベルが出力され、Ｎチャンネルト
ランジスタ（以下Ｎ −ｃ ｈ Ｔ ｒと記す）３．６
が導通状態になりノード９に“ＧＮＤ”レベルが出力さ
れる。その結果ノード９．１０に１３．１４に示すよう
なレベル変換された波形が得られる。第３図はマスター
スライス方式の半導体集積回路に通常使用されている出
力ドライバーの内部構成図であり、当該セルを使用して
異電源で動作する半導体集積回路とインターフェースす
る場合、出力ノード８に“Ｖ 、 、ＴＩレベルより高
い電圧が供給されると、保護ダイオード３．６が導通状
態となり、流れる電流量によっては、破壊に到る可能性
がある。第４図は本発明による出力ドライバーの内部構
成図であり、当該セルを使用すれば、出力ノード８に“
Ｖ（＋（＋”レベルより高い電圧が供給されても、電流
経路が遮断されている為、過大電流により破壊する事は
ない。
本発明により、複数電源を使用し、複数個の集積回路で
、所望機能を実現させようとする時、異電源を使用して
いるＩＣ間で信号の受は渡しをする際に発生するインタ
ーフェース上の問題を特殊専用部品を増やす事なしに実
現できる。
、所望機能を実現させようとする時、異電源を使用して
いるＩＣ間で信号の受は渡しをする際に発生するインタ
ーフェース上の問題を特殊専用部品を増やす事なしに実
現できる。
第１図は電子機器の内部ブロック図であり、１・・・５
Ｖ単一電圧で動作する主要論理部２・・・１．５Ｖで動
作する低電圧Ｃ−ＭＯＳＩＣ部 ３・・・表示用の制御、及び駆動回路部４．５・レベル
シフター ６・・・ＧＮＤ電極 を示している。 第２図（ａ）は本発明によるレベルシフターの内部構成
図、第２図（ｂ）はレベルシフターの動作波形図であり
、 １．２・・Ｐチャンネルトランジスタ ３．４．５．６ ・・・Ｎチャンネルトランジスタ ７．８・・レベルシフターの入力端子 ９．１０ ・・・Ｐ−ｃｈＴｒ １とＮ−ｃｈＴｒ４の接続ノード １１．１２ ・・・７．８に入力される信号波形 １３．１４ ・・・９．１０から出力される信号波形を示している。 第３図はマスタースライス方式の半導体集積回路の出力
ドライバーの内部構成図であり、１・・・Ｐチャンネル
トランジスタ ２・・・Ｎチャンネルトランジスタ ３．４．５．６ ・・・保護ダイオード ７・・・保護抵抗 ８・・・出力ノード を示している。 第４図は本発明による出力ドライバーの内部構成図であ
り、 １・・・Ｐチャンネルトランジスタ ２・・・Ｎチャンネルトランジスタ ３．４．５．６ ・・・保護ダイオード ７・・・保護抵抗 ８・・・出力ノード を示している。 以上 １２回 ω〕 害２０Ｃす ｙ′３ 回 芽＋口
Ｖ単一電圧で動作する主要論理部２・・・１．５Ｖで動
作する低電圧Ｃ−ＭＯＳＩＣ部 ３・・・表示用の制御、及び駆動回路部４．５・レベル
シフター ６・・・ＧＮＤ電極 を示している。 第２図（ａ）は本発明によるレベルシフターの内部構成
図、第２図（ｂ）はレベルシフターの動作波形図であり
、 １．２・・Ｐチャンネルトランジスタ ３．４．５．６ ・・・Ｎチャンネルトランジスタ ７．８・・レベルシフターの入力端子 ９．１０ ・・・Ｐ−ｃｈＴｒ １とＮ−ｃｈＴｒ４の接続ノード １１．１２ ・・・７．８に入力される信号波形 １３．１４ ・・・９．１０から出力される信号波形を示している。 第３図はマスタースライス方式の半導体集積回路の出力
ドライバーの内部構成図であり、１・・・Ｐチャンネル
トランジスタ ２・・・Ｎチャンネルトランジスタ ３．４．５．６ ・・・保護ダイオード ７・・・保護抵抗 ８・・・出力ノード を示している。 第４図は本発明による出力ドライバーの内部構成図であ
り、 １・・・Ｐチャンネルトランジスタ ２・・・Ｎチャンネルトランジスタ ３．４．５．６ ・・・保護ダイオード ７・・・保護抵抗 ８・・・出力ノード を示している。 以上 １２回 ω〕 害２０Ｃす ｙ′３ 回 芽＋口
Claims (1)
- 複数の基本素子集合が配列され、配線層により該基本素
子間が接続されてなるマスタスライス方式の半導体集積
回路において、該半導体集積回路に供給されている電圧
と異なる電圧を使用する半導体集積回路からの入力、及
び、異なる電圧を使用する半導体集積回路への出力を可
能とする手段を有する事を特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021555A JPH01196917A (ja) | 1988-02-01 | 1988-02-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021555A JPH01196917A (ja) | 1988-02-01 | 1988-02-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196917A true JPH01196917A (ja) | 1989-08-08 |
Family
ID=12058255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021555A Pending JPH01196917A (ja) | 1988-02-01 | 1988-02-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013115621A (ja) * | 2011-11-29 | 2013-06-10 | Seiko Epson Corp | レベルシフター回路、集積回路装置、電子時計 |
-
1988
- 1988-02-01 JP JP63021555A patent/JPH01196917A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013115621A (ja) * | 2011-11-29 | 2013-06-10 | Seiko Epson Corp | レベルシフター回路、集積回路装置、電子時計 |
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