JPH01255317A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01255317A JPH01255317A JP63083687A JP8368788A JPH01255317A JP H01255317 A JPH01255317 A JP H01255317A JP 63083687 A JP63083687 A JP 63083687A JP 8368788 A JP8368788 A JP 8368788A JP H01255317 A JPH01255317 A JP H01255317A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- signal
- semiconductor integrated
- power source
- integrated circuits
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 4
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 4
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は各種半導体デバイスの中で最近特に注目を浴び
ている、マスタースライス方式の半導体集積回路に係り
、より詳しくは異なる電圧で使用される半導体集積回路
間を接続する際の回路技術に関する。
ている、マスタースライス方式の半導体集積回路に係り
、より詳しくは異なる電圧で使用される半導体集積回路
間を接続する際の回路技術に関する。
本発明は集積回路周辺部に入出力セル、その内側に内部
セルが配置されているマスタースライス方式の半導体集
積回路装置において、当該＠積回路に供給されている電
圧と異なる電圧を使用する半導体集積回路からの入力、
及び異なる電圧を使用する集積回路への出力を可能とす
る手段を有する事により、異電源を使用する半導体集積
回路間の信号の受は渡しが特種専用部品を使用する事な
し、直接接続する事が可能となり、部品点数の低減、基
板実装効率の向上が計れ、大幅なコストダウンが可能と
なる。
セルが配置されているマスタースライス方式の半導体集
積回路装置において、当該＠積回路に供給されている電
圧と異なる電圧を使用する半導体集積回路からの入力、
及び異なる電圧を使用する集積回路への出力を可能とす
る手段を有する事により、異電源を使用する半導体集積
回路間の信号の受は渡しが特種専用部品を使用する事な
し、直接接続する事が可能となり、部品点数の低減、基
板実装効率の向上が計れ、大幅なコストダウンが可能と
なる。
従来のマスタースライス方式の半導体ｓ′ｌａ［ｉ′ｉ
Ｊ路においては、当該ｔ＆積回路装置が使用する電圧と
異なる電圧を使用する半導体集積回路間で信号の受は渡
しをする場合は必ず電圧レベル変換器（以下レベルシフ
ターと記す）を介して行なうしか方法がなかっな。
Ｊ路においては、当該ｔ＆積回路装置が使用する電圧と
異なる電圧を使用する半導体集積回路間で信号の受は渡
しをする場合は必ず電圧レベル変換器（以下レベルシフ
ターと記す）を介して行なうしか方法がなかっな。
現在市販されている標′４．＠理ＩＣの使用電圧はＴＴ
Ｌ７４シリーズでは４．５・〜５，５ボルトであり、Ｃ
−ＭＯ３４０００シリーズでは３〜１８ボルトである。
Ｌ７４シリーズでは４．５・〜５，５ボルトであり、Ｃ
−ＭＯ３４０００シリーズでは３〜１８ボルトである。
又時計用ＩＣに代表されるＣ−Ｍｏ５カスタムＩＣでは
乾電池−本で動作可能である。電子機器を設計する場合
、対象とする機能が０ｎｅ−Ｃｈｉｐで実現できれば問
題ないが、消費電流、駆動能力、速度、チップサイズ、
開発納期、コスト及びパッケージのビン数等の制約から
、数個のチップに分割せざるを得ない、その結果、所望
機能の一部を低コストで入手可能な標準ＩＣで代表する
事になってくる。
乾電池−本で動作可能である。電子機器を設計する場合
、対象とする機能が０ｎｅ−Ｃｈｉｐで実現できれば問
題ないが、消費電流、駆動能力、速度、チップサイズ、
開発納期、コスト及びパッケージのビン数等の制約から
、数個のチップに分割せざるを得ない、その結果、所望
機能の一部を低コストで入手可能な標準ＩＣで代表する
事になってくる。
汎用ＩＣにおいては、すでに最大公約数的な仕様が標準
化されており、多岐に渡る設計者の要求を満たすものは
ない事、且つ個々の仕様変更等は尚更生導体製造メーカ
ーが受は入れる事は不可能である為、上述した集積回路
間のインターフェース上の問題がクローズアップしてく
る。その結果設計者は個々のアプリケーションに応じて
外付部品で対応するしか方法がなかった。
化されており、多岐に渡る設計者の要求を満たすものは
ない事、且つ個々の仕様変更等は尚更生導体製造メーカ
ーが受は入れる事は不可能である為、上述した集積回路
間のインターフェース上の問題がクローズアップしてく
る。その結果設計者は個々のアプリケーションに応じて
外付部品で対応するしか方法がなかった。
そこで本発明は、前述した問題点を解決する為、マスタ
ースライス方式の集積回路内に、異電源を使用する半導
体集積回路間の信号の受は渡しを可能とする手段を待つ
事で、部品点数を増加させる事なしに、前述のインター
フェース上の問題を解決する事ができる。
ースライス方式の集積回路内に、異電源を使用する半導
体集積回路間の信号の受は渡しを可能とする手段を待つ
事で、部品点数を増加させる事なしに、前述のインター
フェース上の問題を解決する事ができる。
以下に本発明の実施例を図面に基づいて説明する。第１
図は電子機器内部の概ブロック図を示しており、１はマ
スタースライス方式の半導体集積回路に代表される単一
電源で動作するカスタムＩＣによって構成されている主
要倫理部を示し、使用電圧は４．５〜５．５ボルトであ
る。２はデジタルウォッチ等に代表される低電圧Ｃ−Ｍ
Ｏ３ＩＣであり乾電池−本、即ち１．５ボルトでの動作
が可能なＩＣである。３はＣＲＴや螢光表示管等の表示
装置を制御、駆動する為の倫理ブロック部であり、供給
電圧は使用される表示機器の仕様により、数ポルトル数
十ボルトの範囲の電圧が使用される。４．５は動作電圧
の異なる電圧を使用する半導体集積回路間の信号の受は
渡しをする場合に使用されるレベルシフターである。６
はＧＮＤ電極を示している。第２図は従来の単一電源（
通常５ボルト）で動作するマスタースライス方式集積回
路装置の概略図であり、周辺部に入出力セルフ、及び電
源信号８．９が配置され、８はＧＮＤ信号、９はＶＤＤ
信号である。１０はベーシックセルを示し、１１はベー
シックセル間を接続する為の配線領域を示し、１２は入
出力セル１個に対応したＰａｄを示している。第３図は
本発明によるマスタースライス方式半導体集積回路装置
の概略図であり、従来の単一電源方式の電源信号配線と
は異なり、周辺部に４本の電源信号が配置されており、
８はＧ Ｎ Ｄ ＠号、１４は当該集積回路よりも低電
圧で動作する集積回路から入力信号を受は取る為の電源
信号ＶＤＤＩであり、１５は当該集積回路からの出力信
号を当該集積回路より高い電圧で動作する集積回路への
受は渡しを可能とする電源信号ＶＤＤ３であり、１６は
当該集積回路の主要倫理部を動作させる為に、ベーシッ
クセルに供給される電源信号ＶＤＤ２を示しており、該
電位間には、ＶＤＤＩ≦ＶＤＤ２≦ＶＤＤ３の関係があ
る。１３は本発明の一つである異電源で動作する集積回
路間の信号のやりとりを実現する為のレベルシフターを
含む入出力セルを示している。
図は電子機器内部の概ブロック図を示しており、１はマ
スタースライス方式の半導体集積回路に代表される単一
電源で動作するカスタムＩＣによって構成されている主
要倫理部を示し、使用電圧は４．５〜５．５ボルトであ
る。２はデジタルウォッチ等に代表される低電圧Ｃ−Ｍ
Ｏ３ＩＣであり乾電池−本、即ち１．５ボルトでの動作
が可能なＩＣである。３はＣＲＴや螢光表示管等の表示
装置を制御、駆動する為の倫理ブロック部であり、供給
電圧は使用される表示機器の仕様により、数ポルトル数
十ボルトの範囲の電圧が使用される。４．５は動作電圧
の異なる電圧を使用する半導体集積回路間の信号の受は
渡しをする場合に使用されるレベルシフターである。６
はＧＮＤ電極を示している。第２図は従来の単一電源（
通常５ボルト）で動作するマスタースライス方式集積回
路装置の概略図であり、周辺部に入出力セルフ、及び電
源信号８．９が配置され、８はＧＮＤ信号、９はＶＤＤ
信号である。１０はベーシックセルを示し、１１はベー
シックセル間を接続する為の配線領域を示し、１２は入
出力セル１個に対応したＰａｄを示している。第３図は
本発明によるマスタースライス方式半導体集積回路装置
の概略図であり、従来の単一電源方式の電源信号配線と
は異なり、周辺部に４本の電源信号が配置されており、
８はＧ Ｎ Ｄ ＠号、１４は当該集積回路よりも低電
圧で動作する集積回路から入力信号を受は取る為の電源
信号ＶＤＤＩであり、１５は当該集積回路からの出力信
号を当該集積回路より高い電圧で動作する集積回路への
受は渡しを可能とする電源信号ＶＤＤ３であり、１６は
当該集積回路の主要倫理部を動作させる為に、ベーシッ
クセルに供給される電源信号ＶＤＤ２を示しており、該
電位間には、ＶＤＤＩ≦ＶＤＤ２≦ＶＤＤ３の関係があ
る。１３は本発明の一つである異電源で動作する集積回
路間の信号のやりとりを実現する為のレベルシフターを
含む入出力セルを示している。
又１０は内部ベーシックセル、１１は配線領域、１２は
Ｐａｄを示している。第４図（ａ）は本発明によるレベ
ルシフターの内部構成図であり、第４図（ｂ）はレベル
シフターの動作を説明する動作波形図である。レベルシ
フターの入力端子２５に入力信号２９が入力されると、
ノード２６に出力信号３０が表れる。その結果Ｐチャン
ネルトランジスタ１８（以下Ｐ−ｃｈＴｒと記ず）、及
びＮチャンネルトランジスタ２１．２２（以下Ｎ−Ｃｈ
Ｔ ｒと記す）が導通状態となり、ノード２７にＶＤ
Ｄ２レベル、ノード２８にＧＮＤレベルが出力される。
Ｐａｄを示している。第４図（ａ）は本発明によるレベ
ルシフターの内部構成図であり、第４図（ｂ）はレベル
シフターの動作を説明する動作波形図である。レベルシ
フターの入力端子２５に入力信号２９が入力されると、
ノード２６に出力信号３０が表れる。その結果Ｐチャン
ネルトランジスタ１８（以下Ｐ−ｃｈＴｒと記ず）、及
びＮチャンネルトランジスタ２１．２２（以下Ｎ−Ｃｈ
Ｔ ｒと記す）が導通状態となり、ノード２７にＶＤ
Ｄ２レベル、ノード２８にＧＮＤレベルが出力される。
従って入力端子２５に、２９で示される入力信号が印加
されると、ノード２７．２８に３１．３２に示す出力信
号が得られ、該信号を内部ベーシックセルへ供給する事
が可能となる。
されると、ノード２７．２８に３１．３２に示す出力信
号が得られ、該信号を内部ベーシックセルへ供給する事
が可能となる。
又１７．１９はＰ−ｃ ｈＴ ｒ ２０〜２３はＮ−ｃ
ｈＴｒを示している。
ｈＴｒを示している。
本発明により、複数電源を使用し、複数個の集積回路で
、所望機能を実現させようとする時、異電源を使用して
いる集積回路間で信号の受は渡しをする際に発生するイ
ンターフェース上の問題を特種専用部品を増やす事なし
に実現できる。
、所望機能を実現させようとする時、異電源を使用して
いる集積回路間で信号の受は渡しをする際に発生するイ
ンターフェース上の問題を特種専用部品を増やす事なし
に実現できる。
第１図は電子機器の内部ブロック図であり、第２図は従
来のマスタースライス方式集積回路の概略図であり、第
３図は本発明によるマスタースライス方式集積回路の概
略図であり、第４図（ａ）は本発明によるレベルシフタ
ーの内部構成図であり、第４図（ｂ）はレベルシフター
の動作を説明する動作波形図である。 ■・・・５ｖ単一電圧で動作する主要倫理部２・・・１
．５■で動作する低電圧Ｃ−ＭＯ３ＩＣ部 ３・・・表示用の制御、及び駆動回路部４．５・・レベ
ルシフター ６・・・ＧＮＤ電極 ７・・・入出力セル部 ８・・・ＧＮＤ電極 ９・・・ＶＤＤ電極 １０・・・ベーシックセル １１・・・配線領域 １２・・・Ｐａｄ １３・・・レベルシフターを含む入出力セル１４− ・
−ＶＤＤＩ電極 １５・・・ＶＤＤ３電極 １６・・・ＶＤＤ２電極 １７．１８．１９ ・・・Ｐチャンネルトランジスタ ２０．２１．２２．２３．２４ ・・・Ｎチャンネルトランジスタ ２５°°゛・レベルシフターの入力端子２６− ・−Ｐ
−ｃｈ’ｒ’ｒ１９とＮ −ｃ ｈ Ｔ ｒ ２４の接
続ノード ２７− ・−Ｐ−ｃｈＴｒ １８とＮｃｈＴｒ２の接続
ノード ２８−− ・Ｐ−ｃｈＴｒ１７とＮ−ｃｈＴｒ２２９・
・・２５に与えられる入力信号波形３０・・・接続ノー
ド２６の信号波形 ３１・・・接続ノード２８の信号波形 ３２・・・接続ノード２７の信号波形 態 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）Ｖｅｅｉ
ゾル９ス １午ｎω） 算午口山）
来のマスタースライス方式集積回路の概略図であり、第
３図は本発明によるマスタースライス方式集積回路の概
略図であり、第４図（ａ）は本発明によるレベルシフタ
ーの内部構成図であり、第４図（ｂ）はレベルシフター
の動作を説明する動作波形図である。 ■・・・５ｖ単一電圧で動作する主要倫理部２・・・１
．５■で動作する低電圧Ｃ−ＭＯ３ＩＣ部 ３・・・表示用の制御、及び駆動回路部４．５・・レベ
ルシフター ６・・・ＧＮＤ電極 ７・・・入出力セル部 ８・・・ＧＮＤ電極 ９・・・ＶＤＤ電極 １０・・・ベーシックセル １１・・・配線領域 １２・・・Ｐａｄ １３・・・レベルシフターを含む入出力セル１４− ・
−ＶＤＤＩ電極 １５・・・ＶＤＤ３電極 １６・・・ＶＤＤ２電極 １７．１８．１９ ・・・Ｐチャンネルトランジスタ ２０．２１．２２．２３．２４ ・・・Ｎチャンネルトランジスタ ２５°°゛・レベルシフターの入力端子２６− ・−Ｐ
−ｃｈ’ｒ’ｒ１９とＮ −ｃ ｈ Ｔ ｒ ２４の接
続ノード ２７− ・−Ｐ−ｃｈＴｒ １８とＮｃｈＴｒ２の接続
ノード ２８−− ・Ｐ−ｃｈＴｒ１７とＮ−ｃｈＴｒ２２９・
・・２５に与えられる入力信号波形３０・・・接続ノー
ド２６の信号波形 ３１・・・接続ノード２８の信号波形 ３２・・・接続ノード２７の信号波形 態 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）Ｖｅｅｉ
ゾル９ス １午ｎω） 算午口山）
Claims (1)
- 複数の基本素子集合が配列され、配線層により該基本
素子間が接続されてなるマスタースライス方式の半導体
集積回路において、該半導体集積回路に供給されている
電圧と異なる電圧を使用する半導体集積回路からの入力
、及び異なる電圧を使用する半導体集積回路への出力を
可能とする手段を有する事を特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083687A JPH01255317A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083687A JPH01255317A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255317A true JPH01255317A (ja) | 1989-10-12 |
Family
ID=13809402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63083687A Pending JPH01255317A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684378B2 (en) * | 1998-04-23 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Method for designing power supply circuit and semiconductor chip |
-
1988
- 1988-04-05 JP JP63083687A patent/JPH01255317A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684378B2 (en) * | 1998-04-23 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Method for designing power supply circuit and semiconductor chip |
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