JP2006017990A - 表示装置の動回路及びプラズマディスプレイ装置 - Google Patents

表示装置の動回路及びプラズマディスプレイ装置 Download PDF

Info

Publication number
JP2006017990A
JP2006017990A JP2004195409A JP2004195409A JP2006017990A JP 2006017990 A JP2006017990 A JP 2006017990A JP 2004195409 A JP2004195409 A JP 2004195409A JP 2004195409 A JP2004195409 A JP 2004195409A JP 2006017990 A JP2006017990 A JP 2006017990A
Authority
JP
Japan
Prior art keywords
circuit
output
flip
level shift
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004195409A
Other languages
English (en)
Inventor
Makoto Onozawa
誠 小野澤
Hideaki Oki
英明 黄木
Yoshinori Okada
義憲 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Plasma Display Ltd
Original Assignee
Fujitsu Hitachi Plasma Display Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Hitachi Plasma Display Ltd filed Critical Fujitsu Hitachi Plasma Display Ltd
Priority to JP2004195409A priority Critical patent/JP2006017990A/ja
Priority to EP05251365A priority patent/EP1612761A2/en
Priority to US11/075,244 priority patent/US20060001599A1/en
Priority to TW094107308A priority patent/TW200603537A/zh
Priority to KR1020050027495A priority patent/KR100636060B1/ko
Priority to CNA2005100599979A priority patent/CN1716776A/zh
Publication of JP2006017990A publication Critical patent/JP2006017990A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B42—BOOKBINDING; ALBUMS; FILES; SPECIAL PRINTED MATTER
    • B42F—SHEETS TEMPORARILY ATTACHED TOGETHER; FILING APPLIANCES; FILE CARDS; INDEXING
    • B42F15/00—Suspended filing appliances
    • B42F15/06—Suspended filing appliances for hanging large drawings or the like
    • B42F15/066—Suspended filing appliances for hanging large drawings or the like for hanging a single drawing, e.g. with self-locking means
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B42—BOOKBINDING; ALBUMS; FILES; SPECIAL PRINTED MATTER
    • B42F—SHEETS TEMPORARILY ATTACHED TOGETHER; FILING APPLIANCES; FILE CARDS; INDEXING
    • B42F1/00—Sheets temporarily attached together without perforating; Means therefor
    • B42F1/02—Paper-clips or like fasteners
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B42—BOOKBINDING; ALBUMS; FILES; SPECIAL PRINTED MATTER
    • B42P—INDEXING SCHEME RELATING TO BOOKS, FILING APPLIANCES OR THE LIKE
    • B42P2201/00—Books or filing appliances for special documents or for special purposes
    • B42P2201/10—Books or filing appliances for special documents or for special purposes for large documents, e.g. drawings, blue prints
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B42—BOOKBINDING; ALBUMS; FILES; SPECIAL PRINTED MATTER
    • B42P—INDEXING SCHEME RELATING TO BOOKS, FILING APPLIANCES OR THE LIKE
    • B42P2241/00—Parts, details or accessories for books or filing appliances
    • B42P2241/10—Means for suspending
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16B—DEVICES FOR FASTENING OR SECURING CONSTRUCTIONAL ELEMENTS OR MACHINE PARTS TOGETHER, e.g. NAILS, BOLTS, CIRCLIPS, CLAMPS, CLIPS OR WEDGES; JOINTS OR JOINTING
    • F16B2/00—Friction-grip releasable fastenings
    • F16B2/02—Clamps, i.e. with gripping action effected by positive means other than the inherent resistance to deformation of the material of the fastening
    • F16B2/16—Clamps, i.e. with gripping action effected by positive means other than the inherent resistance to deformation of the material of the fastening using rollers or balls
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/025—Reduction of instantaneous peaks of current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection

Abstract

【課題】 電源投入時の誤動作がなく、出力素子を破壊することがない表示装置の駆動回路の実現。
【解決手段】 入力信号のフロント及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路31と、フロント及びバックエッジパルスをそれぞれ出力基準電圧を基準としたパルスに変換する第１及び第２のレベルシフト回路Q1,Q2と、第１及び第２のレベルシフト回路に接続された論理回路32と、論理回路に接続されたフリップフロップ回路33と、フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗R4と、セットアップ抵抗の後段に接続された出力増幅回路34と、出力素子LUとを備える表示装置の駆動回路において、セットアップ抵抗は、出力増幅回路34の電源電圧ラインと信号ライン間に接続される。
【選択図】 図６

Description

本発明は、表示装置の駆動回路及びプラズマディスプレイ装置に関し、特に維持放電（サステイン放電）を行う駆動信号のタイミングの改良に関する。
平面ディスプレイとしてプラズマディスプレイ装置が実用化されており、高輝度の薄型ディスプレイとして期待されている。図１は、従来の３電極型のＡＣ駆動方式のプラズマディスプレイ装置の全体構成を示す図である。図示のように、プラズマディスプレイ装置は、隣接して配置した複数のＸ電極（Ｘ１，Ｘ２，Ｘ３，…，Ｘｎ）及びＹ電極（Ｙ１，Ｙ２，Ｙ３，…，Ｙｎ）と、それに交差する方向に配置した複数のアドレス電極（Ａ１，Ａ２，Ａ３，…，Ａｍ）と、交差部分に配置した蛍光体とを有する２枚の基板間に放電ガスを封入したプラズマディスプレイパネル（ＰＤＰ）１と、アドレス電極にアドレスパルスなどを印加するアドレスドライバ２と、Ｘ電極に維持放電（サステイン）パルスなどを印加するＸ電極駆動回路３と、Ｙ電極に順次走査パルスなどを印加する走査ドライバ４と、Ｙ電極に印加する維持放電（サステイン）パルスなどを走査ドライバ４に供給するＹ電極駆動回路５と、各部の制御を行う制御回路６とを備え、制御回路６は、更にフレームメモリを含む表示データ制御部７と、走査ドライバ制御部９と共通ドライバ制御部１０で構成される駆動制御回路８とを有する。Ｘ電極駆動回路３とＹ電極駆動回路５には、サステインパルスを出力するサステイン回路が設けられており、サステイン回路はサステイン出力素子を有する。プラズマディスプレイ装置については広く知られているので、ここでは装置全体に関するこれ以上の詳しい説明は省略し、本発明に関係するＸ電極駆動回路３とＹ電極駆動回路５についてのみ更に説明する。プラズマディスプレイ装置のＸ電極駆動回路、走査ドライバ及びＹ電極駆動回路については、例えば、特許文献１などに開示されている。また、特許文献２公報は、このようなドライバで使用されるパワートランジスタ駆動回路及びそれを１チップ化したＩＣを開示している。
図２は、特許文献２に開示されたパワートランジスタ駆動回路の概略構成をブロック図で表した図であり、破線で示すように全体がＩＣ１１に設けられている。プラズマディスプレイ装置では、図２のパワートランジスタ駆動ＩＣを、サステイン出力素子をドライブするためのプリドライブ回路として使用する。図２に示すパワートランジスタ駆動ＩＣ１１では、ハイレベル入力信号ＨＩＮを入力回路２１で増幅し、ハイレベルシフト回路２２によってハイレベル基準電圧Ｖｒを基準とした電圧に変換し、更に出力増幅回路２３を介してハイレベル出力電圧ＨＯとして出力している。また、ローレベル入力信号ＬＩＮを入力増幅回路２４で増幅し、遅延回路２５を介して出力増幅回路２６へ入力して増幅した後ローレベル出力電圧ＬＯとして出力している。参照番号１２と１３はハイレベル入力信号ＨＩＮとローレベル入力信号ＬＩＮの入力端子を、参照番号１６と１９はハイレベル出力電圧ＨＯとローレベル出力電圧ＬＯの出力端子を、参照番号１５はハイレベル電源電圧Ｖｃの供給端子を、参照番号１７はハイレベル基準電圧Ｖｒの供給端子を、参照番号１８はローレベル電源電圧Ｖｄの供給端子を、参照番号２０はグランド端子を示す。
図２のパワートランジスタ駆動ＩＣにおいて、遅延回路２５は、ハイレベル入力信号ＨＩＮとハイレベル出力電圧ＨＯの立ち上がり時刻の差分ｔｄＬＨ（ＨＯ）と、ローレベル入力信号ＬＩＮとローレベル出力電圧ＬＯの立ち上り時刻の差分ｔｄＬＨ（ＬＯ）が等しくなるように調整する働きをしている。更に、遅延回路２５は、ハイレベル入力信号ＨＩＮとハイレベル出力電圧ＨＯの立ち下がり時刻の差分ｔｄＨＬ（ＨＯ）と、ローレベル入力信号ＬＩＮとローレベル出力電圧ＬＯの立ち下り時刻の差分ｔｄＨＬ（ＬＯ）が等しくなるように調整する働きもしている。
図２のパワートランジスタ駆動ＩＣをプラズマディスプレイ装置のプリドライブ回路として使用する場合、その出力端子１６，１９には、パワーＭＯＳＦＥＴやＩＧＢＴ(Insulated Gate Bipolar Transistor)などのサステイン出力素子が接続される。プラズマディスプレイ装置（ＰＤＰ装置）では、サステイン出力素子をオン・オフすることによってサステインパルスを生成し、プラズマディスプレイパネル（ＰＤＰ）のＸ電極とＹ電極に供給している。
図２において、参照符号Ｃ２１はハイレベルシフト回路２２の出力端子と出力増幅回路２３の電源電圧端子（ライン）間の寄生容量を示し、参照符号Ｃ２２はハイレベルシフト回路２２の出力端子と出力増幅回路２３の基準電圧端子（ライン）間の寄生容量を示す。これらの寄生容量は、ハイレベルシフト回路２２の出力部及び出力増幅回路２３の入力部を構成するのに用いられる素子などにより形成される。また、参照番号Ｒ３は、ＩＣ１１の電源投入時に出力電圧が「低（Ｌ｝」レベル（すなわち端子１６と１７間の電圧が約０Ｖ）になるようにするためのセットアップ抵抗である。
従来の回路では、セットアップ抵抗Ｒ３は、拡散抵抗で実現されていた。図３は、ＩＣ基板上に形成された拡散抵抗の断面図を示す。図３に示すように、Ｐ型基板２７上にＮ型拡散層２８を設け、その上にＰ型拡散抵抗層２９を設ける。Ｐ型拡散抵抗層２９上の離れた２点に端子Ｔ１とＴ２を設けて抵抗の端子とする。ここで、Ｎ型拡散層２８は電源電圧ラインＶｃに接続されるので、電源電圧端子ＶｃとＰ型拡散抵抗層２９（拡散抵抗）との間に寄生容量Ｃｒが生じる。
したがって、拡散抵抗を図２のセットアップ抵抗Ｒ３として使用すると、図２に示すように、拡散抵抗の寄生容量Ｃｒが、ハイレベルシフト回路２２の出力部と電源電圧ラインＶｃの間、すなわち容量Ｃ１と並列に接続されることになる。
図４は、図２に示したハイレベルシフト回路と出力増幅部の間に拡散抵抗で構成されたセットアップ抵抗Ｒ３を設けた従来の回路構成の詳細を示す。図４の回路では、エッジパルス発生回路３１が入力信号Ｖ１のフロントエッジを検出して、このフロントエッジで立上がり、所定のパルス幅を有するフロントエッジパルスを発生する。このフロントエッジパルスは、トランジスタＱ１へ入力されて、信号ＶＳ１に変換された後に論理回路３２へ供給される。エッジパルス発生回路３１は、更に入力信号Ｖ１のバックエッジを検出して、このバックエッジで立上がり、所定のパルス幅を有するバックエッジパルスを発生する。このバックエッジパルスは、トランジスタＱ２へ入力されて、信号ＶＲ１に変換された後に論理回路３２へ供給される。トランジスタＱ１及びＱ２は、それぞれ第１及び第２のレベルシフト回路と呼ばれる。
論理回路３２は、信号ＶＳ１のフロントエッジで立ち上がり、信号ＶＲ１のフロントエッジで立ち下がるセット信号ＶＳ２と、信号ＶＳ１のフロントエッジで立ち下がり、信号ＶＲ１のフロントエッジで立ち上がるリセット信号ＶＲ２とを発生する。なお、論理回路３２は、信号ＶＳ１とＶＲ１が同時にＨレベルになることを防止する同時アクティブ出力防止機能を有している。
セット信号ＶＳ２とリセット信号ＶＲ２は、フリップフロップ回路３３に入力される。フリップフロップ回路３３は、インバータ回路ＩＮＶ１、ＩＮＶ２、及びＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２により構成され、セット信号ＶＳ２の立ち上がりエッジで立ち上がり、リセット信号ＶＲ２の立ち上がりエッジで立ち下がる信号ＶＢを発生する。
図４の回路においては、トランジスタＱ１及びＱ２（第１及び第２のレベルシフト回路）は、エッジパルス発生回路３１で発生する所定のパルス幅を有するフロントエッジパルス及びバックエッジパルスが発生している期間のみオンすればよく、レベルシフト動作を行う時に、トランジスタＱ１及びＱ２がオンする時間を短くできる点が特徴である。これにより、トランジスタＱ１、Ｑ２、抵抗Ｒ１及びＲ２によって生じる電力損失を低減できる。
なお、特許文献３は、図４に示した回路に類似した回路を記載している。
また、特許文献１は、図２に示した回路構成を使用したプラズマディスプレイ装置のサステイン回路を記載しており、図５はその例を示す図である。
特開２００１−２８２１８１号公報 特開平８−３３５８６３号公報 特開平８−６５１４３号公報 特開２００２−２１５０８７号公報 特開平８−６４４２７号公報
図２に示した回路を図５に示すサステイン回路に使用した場合、回路への電源投入時に出力電圧ＨＯが「高（Ｈ）」レベルに固定され、図５に示したサステイン回路における出力素子ＣＵ又は出力素子ＬＵに異常電流が流れて出力素子ＣＵ又は出力素子ＬＵが破壊される可能性があることが分かった。この原因は、図２及び図４の回路で、セットアップ抵抗Ｒ３として使用している拡散抵抗の寄生容量Ｃｒ及び容量Ｃ２１を介して、電源投入時に突入電流が流れ、この電流によってセットアップ抵抗Ｒ３の両端に電圧が発生し、出力電圧ＨＯがＨレベルに固定されるためであることが分かった。
そこで、図５の回路では、電源投入時の突入電流による誤動作を防止するため、広帯域の高周波容量素子Ｃ１を、電界コンデンサなどの低周波高容量容量素子Ｃ１１に並列に接続し、電源電圧Ｖｃが急峻に立ち上がらないようにして、誤動作を防止していた。
また、プラズマディスプレイパネルへ供給する電圧Ｖｃｐが、負方向への急峻に変化する場合でも、出力電圧ＨＯがＨレベルに固定される可能性がある。そこで、電圧Ｖｃｐの負方向への急峻な変化を素子するため、保護ダイオードＤ７を設けていた。
本発明の第１の目的は、電源投入時における誤動作の発生をなくし、出力素子の破壊を防止することである。
本発明の第２の目的は、高周波容量素子Ｃ１や保護ダイオードＤ７を使用しなくても誤動作による出力素子の破壊を防止できるようにして、高周波容量素子Ｃ１や保護ダイオードＤ７を使用しないことである。
上記目的を実現するため、本発明の第１の態様の表示装置の駆動回路は、拡散抵抗によるセットアップ抵抗を接続する場合、出力増幅回路の電源電圧ラインと信号ラインの間に接続することを特徴とする。セットアップ抵抗を接続する信号ラインの部分は、その部分がＨレベルになることにより、出力電圧がＬレベルになることが必要である。
第１の態様のように接続すると、拡散抵抗による寄生容量は、出力増幅回路の電源電圧ラインと信号ラインの間に、セットアップ抵抗と並列に接続されることになり、電源投入時の突入電流はセットアップ抵抗をバイパスして拡散抵抗による寄生容量を流れることになる。これにより、突入電流によるセットアップ抵抗の両端で発生する電圧を低減でき、むしろ拡散抵抗による寄生容量を流れる電流により確実にＨレベルに設定できる。
上記目的を実現するため、本発明の第２の態様の表示装置の駆動回路は、フリップフロップ回路の出力端子と出力増幅回路の電源電圧ラインとの間の容量が、フリップフロップ回路の出力端子と出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする。
第２の態様では、フリップフロップ回路の出力端子と出力増幅回路の電源電圧ラインとの間の容量Ｃ１とフリップフロップ回路の出力端子と出力基準電圧を供給する電源電圧ライン間との間の容量Ｃ２が直列に接続され、電源投入時に、直列に接続されたＣ１とＣ２を介して突入電流が流れる。これによるフリップフロップ回路の出力端子の電圧は、Ｃ１とＣ２の容量値の比で決定されるので、Ｃ２の容量値をＣ１の容量値より大きくしておけば、突入電流によるＣ２の両端に生じる電圧を小さくすることができ、誤動作が発生しない。なお、容量Ｃ１とＣ２の容量値は、後段のトランジスタやインバータ回路を形成する素子のチップサイズを調整して設定してもよいが、この条件を満たすように容量素子を接続するようにしてもよい。
上記目的を実現するため、本発明の第３の態様の表示装置の駆動回路は、セットアップ抵抗がポリシリコン抵抗で構成されていることを特徴とする。
第３の態様によれば、セットアップ抵抗がポリシリコン抵抗で構成されている。ポリシリコン抵抗は、基準電圧ラインに接続されるＮ型拡散層の上に形成されるため、電源電圧ラインとの間に寄生容量を有さない。そのため、誤動作発生が低減される。
上記目的を実現するため、本発明の第４の態様の表示装置の駆動回路は、図４に示したフリップフロップを有する構成において、第２のＮＡＮＤ回路の前段又は後段にリセット遅延回路を接続したことを特徴とする。
第４の態様の回路では、第２のＮＡＮＤ回路の出力がリセット遅延回路により第１のＮＡＮＤ回路の出力より遅延するので、第２のＮＡＮＤ回路の出力がフリップフロップ回路の出力を決定する。したがって、フリップフロップ回路の出力は、確実にＬレベルになり、出力電圧も確実にＬレベルになり、誤動作が防止できる。
また、上記の駆動回路をプラズマディスプレイ装置のサステイン回路に使用すれば、第２の目的が実現できる。
本発明によれば、電源投入時の誤動作を防止して出力素子の破壊を防止することができる。
また、本発明によれば、出力増幅回路の電源端子に接続していた高周波容量素子や、出力増幅回路の基準電圧端子に接続していた保護ダイオードがなくても正常に動作するので、これらの素子を削除できる。
以下、図面を参照して本発明の実施例を説明する。
図６は、本発明の第１実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図であり、図４に対応する図である。図４と比較して明らかなように、従来例では拡散抵抗であるセットアップ抵抗Ｒ３がフリップフロップ３３の第１のＮＡＮＤ回路ＮＡＮＤ１の出力と基準電圧ラインＶｒの間に接続されていたのに対して、第１実施例の回路では、拡散抵抗であるセットアップ抵抗Ｒ４がフリップフロップ３３の第１のインバータ回路ＩＮＶ１と第１のＮＡＮＤ回路ＮＡＮＤ１の接続点と電源電圧ラインＶｃの間に接続されている点が異なる。
第１実施例の回路では、ＩＮＶ１の出力信号がＨレベルの時に出力電圧ＨＯがＬレベルとなる。図６に示した回路では、セットアップ抵抗Ｒ４に拡散抵抗を使用した場合の寄生容量Ｃｒはセットアップ抵抗Ｒ４と並列に接続される。このため、電源投入時に寄生容量Ｃｒを介して流れる突入電流は、セットアップ抵抗Ｒ４をバイパスして流れる。したがって、電源投入時の突入電流によってセットアップ抵抗Ｒ４の両端に発生する電圧を抑えることができるだけでなく、むしろ寄生容量Ｃｒを介して流れる投入電流によって、より確実にＩＮＶ１の出力電圧をＨレベルにすることができるため、出力電圧ＨＯを確実にＬレベルにすることができる。
この結果、図６に示した回路を図２のような駆動回路に適用して図５のサステイン回路の出力素子を駆動した場合、従来の回路を使用した場合に生じる可能性のある電源投入時に出力電圧ＨＯがＨレベルに固定され、後段の出力素子がオン状態になり、過電流により破壊されるという問題を回避できる。
図７は、本発明の第２実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図である。図６の第１実施例の回路と比較して明らかなように、フリップフロップ回路３３の出力信号を反転するインバータ回路ＩＮＶＡを設け、ＩＮＶ３を削除し、Ｎ型のトランジスタＱ３をＰ型のトランジスタＱ５で置き換え、Ｒ４を削除し、ＩＮＶＡの出力端子と電源電圧ラインＶｃとの間に拡散抵抗のセットアップ抵抗Ｒ５を接続した点が、第１実施例と異なる。トランジスタＱ６は、トランジスタＱ４と同じＮ型である。
第２実施例の回路では、Ｑ５のゲート電圧がＨレベルの時、Ｑ５がオフ、Ｑ６がオンとなり、出力電圧ＨＯがＬレベルになる。したがって、セットアップ抵抗Ｒ５として拡散抵抗を使用した場合、セットアップ抵抗Ｒ５と並列に寄生容量Ｃｒが接続されることになる。そのため、第１実施例と同様に、電源電圧Ｖｃの投入時の突入電流が流れた場合でも、Ｑ５のゲート電圧はＨレベルに、出力電圧ＨＯがＬレベルになる。よって、後段に接続される出力素子がオン状態に固定され、過電流により出力素子を破壊することはない。
図８は、本発明の第３実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図であり、図４に対応する図である。図４と比較して明らかなように、図４に示した回路に類似した構成を有するが、セットアップ抵抗Ｒ３としてポリシリコン抵抗を使用している点が異なる。
図９は、ＩＣ基板上に形成されたポリシリコン抵抗の断面図及び抵抗パターンの上面図を示す。図９の（Ａ）に示すように、Ｐ型基板５１上にＰ型拡散層５２を設け、その上にポリシリコン層５３を設ける。ポリシリコン層５３は、図９の（Ｂ）に示すようなパターン５４を有し、パターン５４の両端に端子Ｔ１とＴ２を設けて抵抗の端子とする。パターン５４の長さにより抵抗値が決定される。ここで、Ｐ型拡散層５２は基準電圧ラインＶｒに接続され、電源電圧ラインＶｃには接続されないので、ポリシリコン層５３は電源電圧ラインＶｃとの間に寄生容量を生じることはない（あるいは、無視できるほど小さい）。すなわち、ポリシリコン抵抗を使用すれば、拡散抵抗を用いた場合に生じた寄生容量Ｃｒをなくすことができる。その結果、従来例で寄生容量Ｃｒを介して流れる可能性のあった電源電圧Ｖｃの投入時の突入電流を小さくすることができる。よって、電源電圧Ｖｃの投入時にセットアップ抵抗Ｒ３の両端に発生する電圧を小さくできる。したがって、出力電圧ＨＯがＨレベルに固定され、後段の出力素子がオン状態になり、過電流により出力素子が破壊される問題を解決できる。
なお、第３実施例において、寄生容量Ｃ２２の容量値が寄生容量Ｃ２１の容量値に対して大きければ、抵抗Ｒ３を削除しても、出力電圧ＨＯがＨレベルに固定され、後段の出力素子がオン状態になり、過電流により破壊する問題を生じないようにできる。以下、この条件について説明する。
図８において、セットアップ抵抗Ｒ３を削除した状態では、寄生容量Ｃ２１がフリップフロップ３３の第１のＮＡＮＤ回路の出力端子と電源電圧ラインＶｃの間に接続され、寄生容量Ｃ２２がフリップフロップ３３の第１のＮＡＮＤ回路の出力端子と基準電圧ラインＶｒの間に接続されている。ここで、寄生容量Ｃ２１及びＣ２２の部分にそれぞれ容量素子を接続して、所望の容量値を実現するとする。この場合の容量値は、寄生容量と容量素子の容量機の合成容量値である。ここでは、合成容量を容量Ｃ２１及びＣ２２として以下の説明を行なう。電源電圧Ｖｃの投入時には、容量Ｃ２１を介して、突入電流が容量Ｃ２２に流れる。この時、電圧ＶＢは、容量Ｃ２１の容量値と容量Ｃ２２の容量値の分割比で決定される。したがって、容量Ｃ２１の容量値に対して容量Ｃ２２の容量値を大きくしておけば、突入電流による容量Ｃ２２の両端にかかる電圧を小さくすることができる。
なお、容量素子を使用せずに寄生容量だけで上記の条件を実現してもよい。その場合、容量Ｃ２１及びＣ２２の容量値は、後段のトランジスタＱ３やインバータＩＮＶ３に使用する素子のチップサイズを調整することによって設定できる。
以上のように、図８の構成で、容量Ｃ２１、Ｃ２２の値を適切に設定することにより、セットアップ抵抗Ｒ３がない場合でも、セットアップ時における出力電圧ＨＯの値をＬレベルに設定でき、電源電圧Ｖｃの投入時における誤動作を防止することができる。
図１０は、本発明の第４実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図である。図７の第２実施例の回路と比較して明らかなように、インバータ回路ＩＮＶＢとＩＮＶＣからなるリセット遅延回路３５を更に設けた点が、第２実施例と異なる。
第４実施例の回路では、論理回路３２から出力されるリセット信号ＶＲ２を遅延させて信号ＶＲ３を生成し、信号ＶＲ３をフリップフロップ回路３３に入力している。この結果、第２のＮＡＮＤ回路ＮＡＮＤ２の出力信号（第１のＮＡＮＤ回路ＮＡＮＤ１の入力信号）は、論理回路３２から出力されたセット信号ＶＳ２からＩＮＶ１を介して第１のＮＡＮＤ回路ＮＡＮＤ１へ入力される信号に比べて、リセット遅延回路３５を通過した分だけ遅延する。したがって、フリップフロップ回路３３の出力信号ＶＢは、セット信号ＶＳ２によってセットされる時刻に比べて、リセット信号ＶＲ２によってリセットされる時刻の方が遅くなる。そのため、電源電圧Ｖｃの投入時などにセット信号ＶＳ２とリセット信号ＶＲ２が同時に出力された場合でも、後から入力されるリセット信号ＶＲ２が、フリップフロップ回路３３の出力信号ＶＢの電圧レベルを決定するため、信号ＶＢはＬレベルになり、出力電圧ＨＯもＬレベルになる。
また、同様に、出力基準電圧Ｖｒに負方向のノイズパルスが重畳されるなどにより、セット信号ＶＳ２とリセット信号ＶＲ２が同時に出力された場合でも、後から入力されるリセット信号ＶＲ２の方が、後で入力されるため電圧ＶＢのレベル設定に有効となる。したがって、出力基準電圧Ｖｒに負方向ノノイズパルスが重畳されるなどにより、セット信号ＶＳ２とリセット信号ＶＲ２が同時に出力された場合でも、電圧ＶＢはＬレベルになり、出力電圧ＨＯもＬレベルになる。
なお、リセット遅延回路３５を設ける場合には、セットアップ抵抗Ｒ５を削除しても、電源電圧Ｖｃの投入時の誤動作を防止することが可能である。しかし、リセット遅延回路３５とセットアップ抵抗Ｒ５の両方を設けることにより、より確実に電源電圧Ｖｃの投入時の誤動作を防止することができる。
上記の例では、リセット遅延回路３５をインバータ回路ＩＮＶＢとＩＮＶＣを直列に接続した例を説明したが、接続するインバータ回路の個数は適宜設定することが望ましい。また、リセット遅延回路３５をインバータ回路以外で実現することも可能であり、例えば、図１１に示すような抵抗ＲＲ３と容量ＣＲ３を接続した時定数回路で実現することも可能である。
図１２は、本発明の第５実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図である。図７の第２実施例の回路と比較して明らかなように、容量ＣＲＲからなるリセット遅延回路３５を更に設けた点が、第２実施例と異なる。
第５実施例の回路では、リセット遅延回路３５の容量ＣＲＲにより、第２のＮＡＮＤ回路ＮＡＮＤ２の出力信号を遅延させている。この結果、ＮＡＮＤ２の出力信号（ＮＡＮＤ１の入力信号）は、論理回路３２から出力されたセット信号ＶＳ２からＩＮＶ１を介してＮＡＮＤ１へ入力される信号に比べて、リセット遅延回路３５による分だけ遅延する。したがって、フリップフロップ回路３３の出力信号ＶＢは、セット信号ＶＳ２によってセットされる時刻に比べて、リセット信号ＶＲ２によってリセットされる時刻の方が遅くなる。そのため、電源電圧Ｖｃの投入時などにセット信号ＶＳ２とリセット信号ＶＲ２が同時に出力された場合でも、後から入力されるリセット信号ＶＲ２が、フリップフロップ回路３３の出力信号ＶＢの電圧レベルを決定する。この結果、電源電圧Ｖｃの投入時などにセット信号ＶＳ２とリセット信号ＶＲ２が同時に出力された場合でも、信号ＶＢはＬレベルになり、出力電圧ＨＯもＬレベルになる。
また、同様に、出力基準電圧Ｖｒに負方向ノノイズパルスが重畳されるなどにより、セット信号ＶＳ２とリセット信号ＶＲ２が同時に出力された場合でも、電圧ＶＢはＬレベルになり、出力電圧ＨＯもＬレベルになる。
なお、第４実施例と同様に、リセット遅延回路３５を設ける場合には、セットアップ抵抗Ｒ５を削除しても、電源電圧Ｖｃの投入時の誤動作を防止することが可能である。しかし、リセット遅延回路３５とセットアップ抵抗Ｒ５の両方を設けることにより、より確実に電源電圧Ｖｃの投入時の誤動作を防止することができる。
図１３は、本発明の第６実施例の表示装置の駆動回路におけるレベルシフト回路と出力増幅回路の構成を示す図である。図１２の第５実施例の回路と比較して明らかなように、リセット遅延回路３５としてインバータ回路ＩＮＶ１及びＩＮＶ２を使用している点が、第５実施例と異なる。
第６実施例のリセット遅延回路３５は、インバータ回路ＩＮＶ１及びＩＮＶ２の入力容量を利用している。この結果、第５実施例と同様に、ＮＡＮＤ２の出力信号が遅延する。ここでは、２個のインバータ回路ＩＮＶ１及びＩＮＶ２を接続しているが、容量が十分であれば、ＩＮＶ２を削除することも可能である。また、インバータ回路の個数を更に増加させることも可能である。リセット遅延回路３５に設けるインバータ回路の個数を調整することにより、リセット遅延回路３５による遅延時間を調整できる。第６実施例の回路の動作は第５実施例と同じであるので、説明は省略する。
図１４は、図７に示した第２実施例のハイレベルシフト回路と出力増幅回路の構成を、図１のプラズマディスプレイ装置のＸ電極駆動回路３及びＹ電極駆動回路５に適用した場合の構成を示す図であり、図４に対応する図である。パワートランジスタ駆動用ＩＣ１１Ａ及び１１Ｂは、図２の構成に図７の第２実施例の構成を適用した構成を有する。言い換えれば、セットアップ抵抗Ｒ３を除き、ハイレベルシフト回路２２の出力端子に接続されるインバータ回路ＩＮＶＡを設け、ＩＮＶＡの出力端子と電源電圧ラインＶｃとの間に抵抗Ｒ５を接続し、Ｎ型トランジスタＱ３をＰ型トランジスタＱ５で置き換えている。このようなパワートランジスタ駆動用ＩＣ１１Ａ及び１１Ｂを使用して、出力素子ＣＵ、ＣＤ、ＬＵ及びＬＤを駆動する。上記のように、第２実施例の構成では、電源投入時の突入電流により出力信号ＨＯがＨレベルに固定されることがなくなるので、図１４の回路では、出力増幅回路２３へ供給する電源電圧投入時に生じる可能性のあった（出力素子ＣＵ、ＬＵへ供給するドライブパルスがＨレベルに固定される）誤動作、出力増幅回路２３の基準電圧（出力素子ＣＵ、ＬＵのソース電圧）に負方向のノイズが重畳された場合に生じる可能性がある同様の誤動作による出力素子ＣＵ、ＬＵの破壊という問題を回避できる。
更に、図１４の回路では、図５の従来例で設けられていた保護ダイオードＤ７を、上記の理由で削除できる。また、図１４では、広帯域な高周波容量素子Ｃ１が示されているが、これを削除することも可能である。ただし、図１４の回路でも、保護ダイオードＤ７及び広帯域な高周波容量素子Ｃ１を設けた方がより動作が安定する。
上記の適用例では、第２実施例の構成をプラズマディスプレイ装置のＸ電極及びＹ電極駆動回路（サステイン回路）に適用した例であるが、他の第１、第３から第６実施例の構成を、第２実施例と同様にサステイン回路に適用することが可能である。更に、上記の適用例では、パワートランジスタ駆動用ＩＣの内部に第２実施例を適用した場合を説明したが、ＩＣの形でない駆動回路に適用しても同様の効果が得られる。
図１５は、第２実施例の構成を適用したパワートランジスタ駆動用ＩＣの別の構成例を示す図である。このＩＣは、２チャンネル入力及び２チャンネル出力のＩＣであり、両方のチャンネルが、ハイレベルシフト回路４２、４５を有する点が、図２及び図１４に示したＩＣと異なる。各チャンネルは、図７に示した第２実施例の構成を有する。２チャンネルが同一の回路構成を有することにより、図２及び図１４に示したＩＣに比べて、入出力遅延時間（入力信号ＩＮ１、ＩＮ２のフロントエッジと出力信号ＯＵＴ１、ＯＵＴ２のフロントエッジのそれぞれの差）の２チャンネル間のバラツキを一層小さくすることができる。
図１６は、図１５のパワートランジスタ駆動用ＩＣを、プラズマディスプレイ装置のＸ電極駆動回路３及びＹ電極駆動回路５に適用した場合の構成を示す図であり、図１４に対応する。パワートランジスタ駆動用ＩＣ３１Ａ及び３１Ｂは、図１５のＩＣである。この回路では、図１４の回路の効果に加えて、出力素子ＣＵとＣＤへ供給するドライブパルスの遅延時間の差及び出力素子ＬＵとＬＤへ供給するドライブパルスの遅延時間の差を小さくできる。この結果、スイッチング動作のタイミングをより高精度に設定することができ、高速動作させてサステインパルス数を増加させ、表示輝度を向上できる。
なお、第１、第３から第６実施例で説明した構成を図１５のＩＣ及び図１６のサステイン回路に適用することも、同様に可能である。
（付記１）
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第２のレベルシフト回路と、
前記第１及び第２のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗と、
前記セットアップ抵抗の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記セットアップ抵抗は、前記出力増幅回路の電源電圧ラインと前記信号ライン間に接続されることを特徴とする表示装置の駆動回路。（１）
（付記２）
前記フリップフロップ回路は、
前記フロントエッジパルスが入力される第１のインバータ回路と、
前記第１のインバータ回路の出力端子に接続された第１のＮＡＮＤ回路と、
前記バックエッジパルスが入力される第２のインバータ回路と、
前記第２のインバータ回路の出力端子に接続された第２のＮＡＮＤ回路とを備え、
前記セットアップ抵抗は、前記第１のインバータ回路と前記第１のＮＡＮＤ回路の接続点と前記出力増幅回路の電源電圧ラインとの間に接続される付記１に記載の表示装置の駆動回路。（２）
（付記３）
前記フリップフロップ回路の後段に設けられた第３のインバータ回路を備え、
前記セットアップ抵抗は、前記第３のインバータ回路の出力端子と前記出力増幅回路の電源電圧ラインとの間に接続される付記１に記載の表示装置の駆動回路。（３）
（付記４）
前記第１のインバータ回路の出力信号が「高（Ｈ）」レベルの時、前記出力増幅回路から出力する出力パルスが「低（Ｌ）」レベルである付記２又は３に記載の表示装置の駆動回路。
（付記５）
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第２のレベルシフト回路と、
前記第１及び第２のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記フリップフロップ回路の出力端子と前記出力増幅回路の電源電圧ラインとの間の容量は、前記フリップフロップ回路の出力端子と前記出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする表示装置の駆動回路。（４）
（付記６）
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第２のレベルシフト回路と、
前記第１及び第２のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗と、
前記セットアップ抵抗の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備え、
前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
前記セットアップ抵抗は、ポリシリコン抵抗で構成されていることを特徴とする表示装置の駆動回路。（５）
（付記７）
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第２のレベルシフト回路と、
前記第１及び第２のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備える表示装置の駆動回路において、
前記フリップフロップ回路は、
前記フロントエッジパルスが入力される第１のインバータ回路と、
前記第１のインバータ回路の出力端子に接続された第１のＮＡＮＤ回路と、
前記バックエッジパルスが入力される第２のインバータ回路と、
前記第２のインバータ回路の出力端子に接続された第２のＮＡＮＤ回路と、
前記第２のＮＡＮＤ回路の前段又は後段に設けられたリセット遅延回路とを備えることを特徴とする表示装置の駆動回路。（６）
（付記８）
前記リセット遅延回路は、インバータ回路で構成されている付記７に記載の表示装置の駆動回路。（７）
（付記９）
前記リセット遅延回路は、直列接続した２つのインバータ回路で構成される付記８に記載の表示装置の駆動回路。
（付記１０）
前記リセット遅延回路は、前記第２のＮＡＮＤ回路の出力端子に接続されたインバータ回路の入力容量で構成される付記８に記載の表示装置の駆動回路。
（付記１１）
前記リセット遅延回路は、前記第２のＮＡＮＤ回路の出力端子に接続された複数のインバータ回路の入力容量で構成される付記１０に記載の表示装置の駆動回路。
（付記１２）
前記リセット遅延回路は、抵抗と容量で構成された時定数回路である付記７に記載の表示装置の駆動回路。
（付記１３）
前記リセット遅延回路は、前記第２のＮＡＮＤ回路の出力端子に接続された容量で構成される付記７に記載の表示装置の駆動回路。
（付記１４）
入力端子と、
前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第２のレベルシフト回路と、
前記第１及び第２のレベルシフト回路の出力端子に接続された論理回路と、
前記論理回路の出力端子に接続されたフリップフロップ回路と、
前記フリップフロップ回路の後段に接続された出力増幅回路と、
前記出力増幅回路に接続された出力素子とを備える表示装置の駆動回路において、
前記出力増幅回路の電源電圧ラインと前記出力基準出夏を供給する電源電圧ラインとの間に接続され、周波数応答性が低く、容量値の大きな容量を備えることを特徴とする表示装置の駆動回路。（８）
（付記１５）
前記論理回路は、前記第１のレベルシフト回路の出力信号と前記第２のレベルシフト回路の出力信号が同時にアクティブ状態の時には出力信号を発生しない同時アクティブ防止機能を有する付記１から１４のいずれかに記載の表示装置の駆動回路。（９）
（付記１６）
前記第１のレベルシフト回路の出力信号と前記第２のレベルシフト回路の出力信号が同時に「低（Ｌ）」レベルである時には、前記論理回路から前記第１のインバータ回路に出力される信号が「低（Ｌ）」レベルになり、前記論理回路から前記第２のインバータ回路に出力される信号が「高（Ｈ）」レベルになる付記１５に記載の表示装置の駆動回路。
（付記１７）
複数のＸ電極と、
前記複数のＸ電極に隣接して交互に配置され、前記複数のＸ電極との間で放電を発生する複数のＹ電極と、
前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路とを備えたプラズマディスプレイ装置において、
前記Ｘ電極駆動回路及び前記Ｙ電極駆動回路は、付記１から１６のいずれか１つに記載の表示装置の駆動回路で構成されていることを特徴とするプラズマディスプレイ装置。（１０）
（付記１８）
第１の入力端子と、
第１の入力端子から入力された第１の入力信号の第１のフロントエッジ及び第１のバックエッジに対応した第１のエッジパルスを発生する第１のエッジパルス発生回路と、
前記第１のフロントエッジパルスを第１の出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
前記第１のバックエッジパルスを第１の出力基準電圧を基準としたパルスへ変換する第２のレベルシフト回路と、
前記第１及び第２のレベルシフト回路に出力端子に接続された第１の論理回路と、
前記第１の論理回路の出力端子に接続された第１のフリップフロップ回路と、
前記第１のフリップフロップ回路の内部又は前記第１のフリップフロップ回路の後段における第１の信号ラインに接続された第１のセットアップ抵抗と、
前記第１のセットアップ抵抗の後段に接続された第１の出力増幅回路と、
前記第１の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第１の出力素子を備え、
かつ、
第２の入力端子と、
第２の入力端子から入力された第２の入力信号の第２のフロントエッジ及び第２のバックエッジに対応した第２のエッジパルスを発生する第２のエッジパルス発生回路と、
前記第２のフロントエッジパルスを第２の出力基準電圧を基準としたパルスに変換する第３のレベルシフト回路と、
前記第２のバックエッジパルスを第２の出力基準電圧を基準としたパルスへ変換する第４のレベルシフト回路と、
前記第３及び第４のレベルシフト回路に出力端子に接続された第２の論理回路と、
前記第２の論理回路の出力端子に接続された第２のフリップフロップ回路と、
前記第２のフリップフロップ回路の内部又は前記第２のフリップフロップ回路の後段における第２の信号ラインに接続された第２のセットアップ抵抗と、
前記第２のセットアップ抵抗の後段に接続された第２の出力増幅回路と、
前記第１の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第２の出力素子を備え、
前記第１のセットアップ抵抗は、第１の出力増幅回路の第１の電源電圧ラインと前記第１の信号ライン間に接続され、
前記第２のセットアップ抵抗は、第２の出力増幅回路の第２の電源電圧ラインと前記第２の信号ライン間に接続されたことを特徴とする表示装置の駆動回路。
（付記１９）
第１の入力端子と、
第１の入力端子から入力された第１の入力信号の第１のフロントエッジ及び第１のバックエッジに対応した第１のエッジパルスを発生する第１のエッジパルス発生回路と、
前記第１のフロントエッジパルスを第１の出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
前記第１のバックエッジパルスを第１の出力基準電圧を基準としたパルスへ変換する第２のレベルシフト回路と、
前記第１及び第２のレベルシフト回路に出力端子に接続された第１の論理回路と、
前記第１の論理回路の出力端子に接続された第１のフリップフロップ回路と、
前記第１のフリップフロップ回路の内部又は前記第１のフリップフロップ回路の後段における第１の信号ラインに接続された第１のセットアップ抵抗と、
前記第１のセットアップ抵抗の後段に接続された第１の出力増幅回路と、
前記第１の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第１の出力素子を備え、
かつ、
第２の入力端子と、
第２の入力端子から入力された第２の入力信号の第２のフロントエッジ及び第２のバックエッジに対応した第２のエッジパルスを発生する第２のエッジパルス発生回路と、
前記第２のフロントエッジパルスを第２の出力基準電圧を基準としたパルスに変換する第３のレベルシフト回路と、
前記第２のバックエッジパルスを第２の出力基準電圧を基準としたパルスへ変換する第４のレベルシフト回路と、
前記第３及び第４のレベルシフト回路に出力端子に接続された第２の論理回路と、
前記第２の論理回路の出力端子に接続された第２のフリップフロップ回路と、
前記第２のフリップフロップ回路の内部又は前記第２のフリップフロップ回路の後段における第２の信号ラインに接続された第２のセットアップ抵抗と、
前記第２のセットアップ抵抗の後段に接続された第２の出力増幅回路と、
前記第１の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第２の出力素子を備え、
前記第１のフリップフロップ回路の出力端子と前記第１の出力増幅回路の第１の電源電圧ラインとの間の容量は、前記第１のフリップフロップ回路の出力端子と前記第１の出力基準電圧を供給する電源電圧ライン間との間の容量より小さく、
前記第２のフリップフロップ回路の出力端子と前記第２の出力増幅回路の第２の電源電圧ラインとの間の容量は、前記第２のフリップフロップ回路の出力端子と前記第２の出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする表示装置の駆動回路。
（付記２０）
第１の入力端子と、
第１の入力端子から入力された第１の入力信号の第１のフロントエッジ及び第１のバックエッジに対応した第１のエッジパルスを発生する第１のエッジパルス発生回路と、
前記第１のフロントエッジパルスを第１の出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
前記第１のバックエッジパルスを第１の出力基準電圧を基準としたパルスへ変換する第２のレベルシフト回路と、
前記第１及び第２のレベルシフト回路に出力端子に接続された第１の論理回路と、
前記第１の論理回路の出力端子に接続された第１のフリップフロップ回路と、
前記第１のフリップフロップ回路の内部又は前記第１のフリップフロップ回路の後段における第１の信号ラインに接続された第１のセットアップ抵抗と、
前記第１のセットアップ抵抗の後段に接続された第１の出力増幅回路と、
前記第１の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第１の出力素子を備え、
かつ、
第２の入力端子と、
第２の入力端子から入力された第２の入力信号の第２のフロントエッジ及び第２のバックエッジに対応した第２のエッジパルスを発生する第２のエッジパルス発生回路と、
前記第２のフロントエッジパルスを第２の出力基準電圧を基準としたパルスに変換する第３のレベルシフト回路と、
前記第２のバックエッジパルスを第２の出力基準電圧を基準としたパルスへ変換する第４のレベルシフト回路と、
前記第３及び第４のレベルシフト回路に出力端子に接続された第２の論理回路と、
前記第２の論理回路の出力端子に接続された第２のフリップフロップ回路と、
前記第２のフリップフロップ回路の内部又は前記第２のフリップフロップ回路の後段における第２の信号ラインに接続された第２のセットアップ抵抗と、
前記第２のセットアップ抵抗の後段に接続された第２の出力増幅回路と、
前記第１の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第２の出力素子を備え、
前記第１のフリップフロップ回路は、
前記第１のフロントエッジパルスが入力される第１のインバータ回路と、
前記第１のインバータ回路の出力端子に接続された第１のＮＡＮＤ回路と、
前記第１のバックエッジパルスが入力される第２のインバータ回路と、
前記第２のインバータ回路の出力端子に接続された第２のＮＡＮＤ回路と、
前記第２のＮＡＮＤ回路の前段又は後段に設けられた第１のリセット遅延回路を備え、
前記第２のフリップフロップ回路は、
前記第２のフロントエッジパルスが入力される第３のインバータ回路と、
前記第３のインバータ回路の出力端子に接続された第３のＮＡＮＤ回路と、
前記第２のバックエッジパルスが入力される第４のインバータ回路と、
前記第４のインバータ回路の出力端子に接続された第４のＮＡＮＤ回路と、
前記第４のＮＡＮＤ回路の前段又は後段に設けられた第２のリセット遅延回路を備えることを特徴とする表示装置の駆動回路。
（付記２１）
付記１８から２０のいずれか１項に記載の駆動回路において、
前記第１の入力端子と、前記第１のエッジパルス発生回路と、前記第１のレベルシフト回路と、前記第２のレベルシフト回路と、前記第１の論理回路と、前記第１のフリップフロップ回路と、前記第１のセットアップ抵抗と、前記第１の出力増幅回路と、前記第２の入力端子と、前記第２のエッジパルス発生回路と、前記第３のレベルシフト回路と、前記第４のレベルシフト回路と、前記第２の論理回路と、前記第２のフリップフロップ回路と、前記第２のセットアップ抵抗と、前記第２の出力増幅回路とは、同一の半導体集積回路内に形成されたことを特徴とする表示装置の駆動回路。
（付記２２）
複数のＸ電極と、
前記複数のＸ電極に隣接して交互に配置され、前記複数のＸ電極との間で放電を発生する複数のＹ電極と、
前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路とを備えたプラズマディスプレイ装置において、
前記Ｘ電極駆動回路及び前記Ｙ電極駆動回路は、付記１８から２１のいずれか１つに記載の表示装置の駆動回路で構成されたことを特徴とするプラズマディスプレイ装置。
以上説明したように、本発明の表示装置の駆動回路をプラズマディスプレイ装置に適用することにより、電源投入時に誤動作が発生しない信頼性の高いプラズマディスプレイ装置を提供することができる。
プラズマディスプレイ装置の全体構成を示す図である。 従来のパワートランジスタ駆動用ＩＣを示す図である。 従来例で使用される拡散抵抗の断面構成を示す図である。 従来例のハイレベルシフト回路と出力増幅回路の詳細な構成を示す図である。 従来例のサステイン回路の構成を示す図である。 本発明の第１実施例のハイレベルシフト回路と出力増幅回路の構成を示す図である。 本発明の第２実施例のハイレベルシフト回路と出力増幅回路の構成を示す図である。 本発明の第３実施例のハイレベルシフト回路と出力増幅回路の構成を示す図である。 第３実施例で使用される拡散抵抗の断面構成を示す図である。 本発明の第４実施例のハイレベルシフト回路と出力増幅回路の構成を示す図である。 第４実施例のリセット遅延回路の別の構成例を示す図である。 本発明の第５実施例のハイレベルシフト回路と出力増幅回路の構成を示す図である。 本発明の第６実施例のハイレベルシフト回路と出力増幅回路の構成を示す図である。 本発明の第２実施例のハイレベルシフト回路と出力増幅回路の構成を適用したサステイン回路の構成示す図である。 本発明の第２実施例のハイレベルシフト回路と出力増幅回路の構成を適用したパワートランジスタ駆動用ＩＣの別の例を示す図である。 図１５のＩＣを使用したサステイン回路の構成示す図である。
符号の説明
１ プラズマディスプレイパネル
２ アドレスドライバ
３ Ｘ電極駆動回路
４ 走査ドライバ
５ Ｙ電極駆動回路
８ 駆動制御回路
１１、１１Ａ、１１Ｂ、３１、３１Ａ、３１Ｂ パワートランジスタ駆動用ＩＣ
２１、２４、４１、４４ 入力増幅回路
２２、２５、４２、４５ ハイレベルシフト回路
２３、２６、４３、４６ 出力増幅回路
３１ エッジパルス発生回路
３２ 論理回路
３３ フリップフロップ
３５ 出力増幅回路
Ｒ３、Ｒ４、Ｒ５ セットアップ抵抗

Claims (15)

  1. 入力端子と、
    前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
    前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
    前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第２のレベルシフト回路と、
    前記第１及び第２のレベルシフト回路の出力端子に接続された論理回路と、
    前記論理回路の出力端子に接続されたフリップフロップ回路と、
    前記フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗と、
    前記セットアップ抵抗の後段に接続された出力増幅回路と、
    前記出力増幅回路に接続された出力素子とを備え、
    前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
    前記セットアップ抵抗は、前記出力増幅回路の電源電圧ラインと前記信号ライン間に接続されることを特徴とする表示装置の駆動回路。
  2. 前記フリップフロップ回路は、
    前記フロントエッジパルスが入力される第１のインバータ回路と、
    前記第１のインバータ回路の出力端子に接続された第１のＮＡＮＤ回路と、
    前記バックエッジパルスが入力される第２のインバータ回路と、
    前記第２のインバータ回路の出力端子に接続された第２のＮＡＮＤ回路とを備え、
    前記セットアップ抵抗は、前記第１のインバータ回路と前記第１のＮＡＮＤ回路の接続点と前記出力増幅回路の電源電圧ラインとの間に接続される請求項１に記載の表示装置の駆動回路。
  3. 前記フリップフロップ回路の後段に設けられた第３のインバータ回路を備え、
    前記セットアップ抵抗は、前記第３のインバータ回路の出力端子と前記出力増幅回路の電源電圧ラインとの間に接続される請求項１に記載の表示装置の駆動回路。
  4. 入力端子と、
    前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
    前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
    前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第２のレベルシフト回路と、
    前記第１及び第２のレベルシフト回路の出力端子に接続された論理回路と、
    前記論理回路の出力端子に接続されたフリップフロップ回路と、
    前記フリップフロップ回路の後段に接続された出力増幅回路と、
    前記出力増幅回路に接続された出力素子とを備え、
    前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
    前記フリップフロップ回路の出力端子と前記出力増幅回路の電源電圧ラインとの間の容量は、前記フリップフロップ回路の出力端子と前記出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする表示装置の駆動回路。
  5. 入力端子と、
    前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
    前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
    前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第２のレベルシフト回路と、
    前記第１及び第２のレベルシフト回路の出力端子に接続された論理回路と、
    前記論理回路の出力端子に接続されたフリップフロップ回路と、
    前記フリップフロップ回路の内部又は前記フリップフロップ回路の後段における信号ラインに接続されたセットアップ抵抗と、
    前記セットアップ抵抗の後段に接続された出力増幅回路と、
    前記出力増幅回路に接続された出力素子とを備え、
    前記出力素子により表示装置の容量性負荷を駆動する表示装置の駆動回路において、
    前記セットアップ抵抗は、ポリシリコン抵抗で構成されていることを特徴とする表示装置の駆動回路。
  6. 入力端子と、
    前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
    前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
    前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第２のレベルシフト回路と、
    前記第１及び第２のレベルシフト回路の出力端子に接続された論理回路と、
    前記論理回路の出力端子に接続されたフリップフロップ回路と、
    前記フリップフロップ回路の後段に接続された出力増幅回路と、
    前記出力増幅回路に接続された出力素子とを備える表示装置の駆動回路において、
    前記フリップフロップ回路は、
    前記フロントエッジパルスが入力される第１のインバータ回路と、
    前記第１のインバータ回路の出力端子に接続された第１のＮＡＮＤ回路と、
    前記バックエッジパルスが入力される第２のインバータ回路と、
    前記第２のインバータ回路の出力端子に接続された第２のＮＡＮＤ回路と、
    前記第２のＮＡＮＤ回路の前段又は後段に設けられたリセット遅延回路とを備えることを特徴とする表示装置の駆動回路。
  7. 前記リセット遅延回路は、インバータ回路で構成されている請求項６に記載の表示装置の駆動回路。
  8. 入力端子と、
    前記入力端子から入力された入力信号のフロントエッジ及びバックエッジに対応したエッジパルスを発生するエッジパルス発生回路と、
    前記フロントエッジパルスを出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
    前記バックエッジパルスを前記出力基準電圧を基準としたパルスに変換する第２のレベルシフト回路と、
    前記第１及び第２のレベルシフト回路の出力端子に接続された論理回路と、
    前記論理回路の出力端子に接続されたフリップフロップ回路と、
    前記フリップフロップ回路の後段に接続された出力増幅回路と、
    前記出力増幅回路に接続された出力素子とを備える表示装置の駆動回路において、
    前記出力増幅回路の電源電圧ラインと前記出力基準出夏を供給する電源電圧ラインとの間に接続され、周波数応答性が低く、容量値の大きな容量を備えることを特徴とする表示装置の駆動回路。
  9. 前記論理回路は、前記第１のレベルシフト回路の出力信号と前記第２のレベルシフト回路の出力信号が同時にアクティブ状態の時には出力信号を発生しない同時アクティブ防止機能を有する請求項１から８のいずれかに記載の表示装置の駆動回路。
  10. 複数のＸ電極と、
    前記複数のＸ電極に隣接して交互に配置され、前記複数のＸ電極との間で放電を発生する複数のＹ電極と、
    前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
    前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路とを備えたプラズマディスプレイ装置において、
    前記Ｘ電極駆動回路及び前記Ｙ電極駆動回路は、請求項１から９のいずれか１つに記載の表示装置の駆動回路で構成されていることを特徴とするプラズマディスプレイ装置。
  11. 第１の入力端子と、
    第１の入力端子から入力された第１の入力信号の第１のフロントエッジ及び第１のバックエッジに対応した第１のエッジパルスを発生する第１のエッジパルス発生回路と、
    前記第１のフロントエッジパルスを第１の出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
    前記第１のバックエッジパルスを第１の出力基準電圧を基準としたパルスへ変換する第２のレベルシフト回路と、
    前記第１及び第２のレベルシフト回路に出力端子に接続された第１の論理回路と、
    前記第１の論理回路の出力端子に接続された第１のフリップフロップ回路と、
    前記第１のフリップフロップ回路の内部又は前記第１のフリップフロップ回路の後段における第１の信号ラインに接続された第１のセットアップ抵抗と、
    前記第１のセットアップ抵抗の後段に接続された第１の出力増幅回路と、
    前記第１の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第１の出力素子を備え、
    かつ、
    第２の入力端子と、
    第２の入力端子から入力された第２の入力信号の第２のフロントエッジ及び第２のバックエッジに対応した第２のエッジパルスを発生する第２のエッジパルス発生回路と、
    前記第２のフロントエッジパルスを第２の出力基準電圧を基準としたパルスに変換する第３のレベルシフト回路と、
    前記第２のバックエッジパルスを第２の出力基準電圧を基準としたパルスへ変換する第４のレベルシフト回路と、
    前記第３及び第４のレベルシフト回路に出力端子に接続された第２の論理回路と、
    前記第２の論理回路の出力端子に接続された第２のフリップフロップ回路と、
    前記第２のフリップフロップ回路の内部又は前記第２のフリップフロップ回路の後段における第２の信号ラインに接続された第２のセットアップ抵抗と、
    前記第２のセットアップ抵抗の後段に接続された第２の出力増幅回路と、
    前記第１の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第２の出力素子を備え、
    前記第１のセットアップ抵抗は、第１の出力増幅回路の第１の電源電圧ラインと前記第１の信号ライン間に接続され、
    前記第２のセットアップ抵抗は、第２の出力増幅回路の第２の電源電圧ラインと前記第２の信号ライン間に接続されたことを特徴とする表示装置の駆動回路。
  12. 第１の入力端子と、
    第１の入力端子から入力された第１の入力信号の第１のフロントエッジ及び第１のバックエッジに対応した第１のエッジパルスを発生する第１のエッジパルス発生回路と、
    前記第１のフロントエッジパルスを第１の出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
    前記第１のバックエッジパルスを第１の出力基準電圧を基準としたパルスへ変換する第２のレベルシフト回路と、
    前記第１及び第２のレベルシフト回路に出力端子に接続された第１の論理回路と、
    前記第１の論理回路の出力端子に接続された第１のフリップフロップ回路と、
    前記第１のフリップフロップ回路の内部又は前記第１のフリップフロップ回路の後段における第１の信号ラインに接続された第１のセットアップ抵抗と、
    前記第１のセットアップ抵抗の後段に接続された第１の出力増幅回路と、
    前記第１の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第１の出力素子を備え、
    かつ、
    第２の入力端子と、
    第２の入力端子から入力された第２の入力信号の第２のフロントエッジ及び第２のバックエッジに対応した第２のエッジパルスを発生する第２のエッジパルス発生回路と、
    前記第２のフロントエッジパルスを第２の出力基準電圧を基準としたパルスに変換する第３のレベルシフト回路と、
    前記第２のバックエッジパルスを第２の出力基準電圧を基準としたパルスへ変換する第４のレベルシフト回路と、
    前記第３及び第４のレベルシフト回路に出力端子に接続された第２の論理回路と、
    前記第２の論理回路の出力端子に接続された第２のフリップフロップ回路と、
    前記第２のフリップフロップ回路の内部又は前記第２のフリップフロップ回路の後段における第２の信号ラインに接続された第２のセットアップ抵抗と、
    前記第２のセットアップ抵抗の後段に接続された第２の出力増幅回路と、
    前記第１の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第２の出力素子を備え、
    前記第１のフリップフロップ回路の出力端子と前記第１の出力増幅回路の第１の電源電圧ラインとの間の容量は、前記第１のフリップフロップ回路の出力端子と前記第１の出力基準電圧を供給する電源電圧ライン間との間の容量より小さく、
    前記第２のフリップフロップ回路の出力端子と前記第２の出力増幅回路の第２の電源電圧ラインとの間の容量は、前記第２のフリップフロップ回路の出力端子と前記第２の出力基準電圧を供給する電源電圧ライン間との間の容量より小さいことを特徴とする表示装置の駆動回路。
  13. 第１の入力端子と、
    第１の入力端子から入力された第１の入力信号の第１のフロントエッジ及び第１のバックエッジに対応した第１のエッジパルスを発生する第１のエッジパルス発生回路と、
    前記第１のフロントエッジパルスを第１の出力基準電圧を基準としたパルスに変換する第１のレベルシフト回路と、
    前記第１のバックエッジパルスを第１の出力基準電圧を基準としたパルスへ変換する第２のレベルシフト回路と、
    前記第１及び第２のレベルシフト回路に出力端子に接続された第１の論理回路と、
    前記第１の論理回路の出力端子に接続された第１のフリップフロップ回路と、
    前記第１のフリップフロップ回路の内部又は前記第１のフリップフロップ回路の後段における第１の信号ラインに接続された第１のセットアップ抵抗と、
    前記第１のセットアップ抵抗の後段に接続された第１の出力増幅回路と、
    前記第１の出力増幅回路に接続され容量性負荷へハイレベル電圧を供給する第１の出力素子を備え、
    かつ、
    第２の入力端子と、
    第２の入力端子から入力された第２の入力信号の第２のフロントエッジ及び第２のバックエッジに対応した第２のエッジパルスを発生する第２のエッジパルス発生回路と、
    前記第２のフロントエッジパルスを第２の出力基準電圧を基準としたパルスに変換する第３のレベルシフト回路と、
    前記第２のバックエッジパルスを第２の出力基準電圧を基準としたパルスへ変換する第４のレベルシフト回路と、
    前記第３及び第４のレベルシフト回路に出力端子に接続された第２の論理回路と、
    前記第２の論理回路の出力端子に接続された第２のフリップフロップ回路と、
    前記第２のフリップフロップ回路の内部又は前記第２のフリップフロップ回路の後段における第２の信号ラインに接続された第２のセットアップ抵抗と、
    前記第２のセットアップ抵抗の後段に接続された第２の出力増幅回路と、
    前記第１の出力増幅回路に接続され容量性負荷へローレベル電圧を供給する第２の出力素子を備え、
    前記第１のフリップフロップ回路は、
    前記第１のフロントエッジパルスが入力される第１のインバータ回路と、
    前記第１のインバータ回路の出力端子に接続された第１のＮＡＮＤ回路と、
    前記第１のバックエッジパルスが入力される第２のインバータ回路と、
    前記第２のインバータ回路の出力端子に接続された第２のＮＡＮＤ回路と、
    前記第２のＮＡＮＤ回路の前段又は後段に設けられた第１のリセット遅延回路を備え、
    前記第２のフリップフロップ回路は、
    前記第２のフロントエッジパルスが入力される第３のインバータ回路と、
    前記第３のインバータ回路の出力端子に接続された第３のＮＡＮＤ回路と、
    前記第２のバックエッジパルスが入力される第４のインバータ回路と、
    前記第４のインバータ回路の出力端子に接続された第４のＮＡＮＤ回路と、
    前記第４のＮＡＮＤ回路の前段又は後段に設けられた第２のリセット遅延回路を備えることを特徴とする表示装置の駆動回路。
  14. 請求項１１から１３のいずれか１項に記載の駆動回路において、
    前記第１の入力端子と、前記第１のエッジパルス発生回路と、前記第１のレベルシフト回路と、前記第２のレベルシフト回路と、前記第１の論理回路と、前記第１のフリップフロップ回路と、前記第１のセットアップ抵抗と、前記第１の出力増幅回路と、前記第２の入力端子と、前記第２のエッジパルス発生回路と、前記第３のレベルシフト回路と、前記第４のレベルシフト回路と、前記第２の論理回路と、前記第２のフリップフロップ回路と、前記第２のセットアップ抵抗と、前記第２の出力増幅回路とは、同一の半導体集積回路内に形成されたことを特徴とする表示装置の駆動回路。
  15. 複数のＸ電極と、
    前記複数のＸ電極に隣接して交互に配置され、前記複数のＸ電極との間で放電を発生する複数のＹ電極と、
    前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
    前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路とを備えたプラズマディスプレイ装置において、
    前記Ｘ電極駆動回路及び前記Ｙ電極駆動回路は、請求項１１から１５のいずれか１項に記載の表示装置の駆動回路で構成されたことを特徴とするプラズマディスプレイ装置。
JP2004195409A 2004-07-01 2004-07-01 表示装置の動回路及びプラズマディスプレイ装置 Withdrawn JP2006017990A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004195409A JP2006017990A (ja) 2004-07-01 2004-07-01 表示装置の動回路及びプラズマディスプレイ装置
EP05251365A EP1612761A2 (en) 2004-07-01 2005-03-08 Drive circuit for a plasma display apparatus
US11/075,244 US20060001599A1 (en) 2004-07-01 2005-03-09 Drive circuit for display apparatus and plasma display apparatus
TW094107308A TW200603537A (en) 2004-07-01 2005-03-10 Drive circuit for display apparatus and plasma display apparatus
KR1020050027495A KR100636060B1 (ko) 2004-07-01 2005-04-01 표시 장치의 구동 회로 및 플라즈마 디스플레이 장치
CNA2005100599979A CN1716776A (zh) 2004-07-01 2005-04-04 用于显示装置的驱动电路和等离子显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004195409A JP2006017990A (ja) 2004-07-01 2004-07-01 表示装置の動回路及びプラズマディスプレイ装置

Publications (1)

Publication Number Publication Date
JP2006017990A true JP2006017990A (ja) 2006-01-19

Family

ID=35134610

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004195409A Withdrawn JP2006017990A (ja) 2004-07-01 2004-07-01 表示装置の動回路及びプラズマディスプレイ装置

Country Status (6)

Country Link
US (1) US20060001599A1 (ja)
EP (1) EP1612761A2 (ja)
JP (1) JP2006017990A (ja)
KR (1) KR100636060B1 (ja)
CN (1) CN1716776A (ja)
TW (1) TW200603537A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006325084A (ja) * 2005-05-20 2006-11-30 Hitachi Ltd 負荷駆動回路、集積回路、及びプラズマディスプレイ
KR20190024663A (ko) * 2017-08-29 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 글리치 방지 입력/출력 회로
JP2020167528A (ja) * 2019-03-29 2020-10-08 ローム株式会社 パルス発生器、発生方法および半導体集積回路
US11223350B2 (en) 2017-08-29 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Glitch preventing input/output circuits
US11984883B2 (en) 2021-12-06 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Glitch preventing input/output circuits

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5082574B2 (ja) * 2007-05-07 2012-11-28 三菱電機株式会社 半導体装置
FR2918504B1 (fr) * 2007-07-06 2009-11-27 St Microelectronics Sa Resistance integree diffusee
US7893730B2 (en) * 2008-07-29 2011-02-22 Silicon Mitus, Inc. Level shifter and driving circuit including the same
JP5464196B2 (ja) * 2011-11-18 2014-04-09 株式会社デンソー パワー半導体素子の駆動回路
CN109461414B (zh) * 2018-11-09 2020-11-06 惠科股份有限公司 一种显示装置的驱动电路及方法
US10790826B1 (en) * 2019-05-19 2020-09-29 Novatek Microelectronics Corp. Level shifter with low power consumption
EP4203316A1 (en) 2021-03-09 2023-06-28 Changxin Memory Technologies, Inc. Signal output circuit and delay signal output circuit
EP4203319A1 (en) 2021-03-09 2023-06-28 Changxin Memory Technologies, Inc. Interleaved signal generating circuit
CN115051697A (zh) * 2021-03-09 2022-09-13 长鑫存储技术(上海)有限公司 信号输出电路和延时信号输出电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4077033A (en) * 1976-09-13 1978-02-28 Control Data Corporation Plasma display drive circuit and method
US4091309A (en) * 1977-05-09 1978-05-23 Control Data Corporation Plasma display drive circuit
JPS5538639A (en) 1978-09-07 1980-03-18 Pioneer Video Corp Servo drawing-in unit for focus lens of optical information reader
US5081400A (en) * 1986-09-25 1992-01-14 The Board Of Trustees Of The University Of Illinois Power efficient sustain drivers and address drivers for plasma panel
CA2001172C (en) * 1989-10-20 1994-11-29 Reginald John Kerr Taut wire sensing apparatus
US5514981A (en) * 1994-07-12 1996-05-07 International Rectifier Corporation Reset dominant level-shift circuit for noise immunity
US5502412A (en) * 1995-05-04 1996-03-26 International Rectifier Corporation Method and circuit for driving power transistors in a half bridge configuration from control signals referenced to any potential between the line voltage and the line voltage return and integrated circuit incorporating the circuit
US6078205A (en) * 1997-03-27 2000-06-20 Hitachi, Ltd. Circuit device, drive circuit, and display apparatus including these components
EP1018722A1 (en) * 1998-04-13 2000-07-12 Mitsubishi Denki Kabushiki Kaisha Device and method for driving address electrode of surface discharge type plasma display panel
EP1176637A4 (en) * 1999-01-22 2006-09-13 Hitachi Ltd INTEGRATED SEMICONDUCTOR CIRCUIT AND MANUFACTURE THEREOF
JP2001196906A (ja) * 2000-01-14 2001-07-19 Mitsubishi Electric Corp 保護回路、パルス発生回路および駆動回路
JP3644867B2 (ja) 2000-03-29 2005-05-11 富士通日立プラズマディスプレイ株式会社 プラズマディスプレイ装置及びその製造方法
KR100366627B1 (ko) * 2000-08-23 2003-01-09 삼성전자 주식회사 Ｄｔｃ 기반 플립플럽 회로 및 비교기
JP2002215087A (ja) * 2001-01-19 2002-07-31 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイ装置およびその制御方法
JP4094984B2 (ja) * 2003-04-24 2008-06-04 三菱電機株式会社 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006325084A (ja) * 2005-05-20 2006-11-30 Hitachi Ltd 負荷駆動回路、集積回路、及びプラズマディスプレイ
JP4641215B2 (ja) * 2005-05-20 2011-03-02 株式会社日立製作所 負荷駆動回路、集積回路、及びプラズマディスプレイ
KR20190024663A (ko) * 2017-08-29 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 글리치 방지 입력/출력 회로
KR102102737B1 (ko) 2017-08-29 2020-04-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 글리치 방지 입력/출력 회로
US10686438B2 (en) 2017-08-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Glitch preventing input/output circuits
US11223350B2 (en) 2017-08-29 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Glitch preventing input/output circuits
JP2020167528A (ja) * 2019-03-29 2020-10-08 ローム株式会社 パルス発生器、発生方法および半導体集積回路
US11984883B2 (en) 2021-12-06 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Glitch preventing input/output circuits

Also Published As

Publication number Publication date
TW200603537A (en) 2006-01-16
EP1612761A2 (en) 2006-01-04
CN1716776A (zh) 2006-01-04
KR20060045416A (ko) 2006-05-17
KR100636060B1 (ko) 2006-10-20
US20060001599A1 (en) 2006-01-05

Similar Documents

Publication Publication Date Title
KR100636060B1 (ko) 표시 장치의 구동 회로 및 플라즈마 디스플레이 장치
JP2004274719A (ja) プリドライブ回路、容量性負荷駆動回路及びプラズマディスプレイ装置
JP5057828B2 (ja) 表示装置
US7423472B2 (en) Power switching circuit
JP4321678B2 (ja) 半導体集積回路
US6426744B2 (en) Display driving apparatus having variable driving ability
US10270363B2 (en) CMOS inverter circuit that suppresses leakage currents
JP4480341B2 (ja) プラズマディスプレイ装置
US8350797B2 (en) Buffer amplifier with minimized power consumption and display driver including the same
JP4851192B2 (ja) 差動信号受信回路
JP4457810B2 (ja) 表示装置駆動回路
JP2007041345A (ja) 駆動回路および表示装置
US7211963B2 (en) Capacitive load driving circuit for driving capacitive loads such as pixels in plasma display panel, and plasma display apparatus
KR100805119B1 (ko) 플라즈마 표시 장치 및 그 구동 장치
JP5068021B2 (ja) 表示装置
JP4397401B2 (ja) オペアンプ及びそれが用いられる液晶表示装置の駆動回路
JP4469798B2 (ja) 集積回路装置、およびインバータ段の出力で出力信号を駆動するための方法
JP3299071B2 (ja) 出力バッファ回路
JP4362973B2 (ja) 電圧レベル変換回路
JP2011124657A (ja) 駆動回路
JP3681731B2 (ja) ドライブ回路
KR100866716B1 (ko) 정전기 방전 보호 회로
JP4207773B2 (ja) インバータ回路
JP2007142012A (ja) 半導体集積回路装置
JP4529519B2 (ja) 表示パネル用駆動装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061110

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070413

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070416

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20081211