JP2020167528A - パルス発生器、発生方法および半導体集積回路 - Google Patents
パルス発生器、発生方法および半導体集積回路 Download PDFInfo
- Publication number
- JP2020167528A JP2020167528A JP2019066510A JP2019066510A JP2020167528A JP 2020167528 A JP2020167528 A JP 2020167528A JP 2019066510 A JP2019066510 A JP 2019066510A JP 2019066510 A JP2019066510 A JP 2019066510A JP 2020167528 A JP2020167528 A JP 2020167528A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- pulse generator
- phase
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 31
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000008859 change Effects 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 10
- 230000005856 abnormality Effects 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 27
- 238000013459 approach Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Abstract
Description
本明細書に開示される一実施の形態はパルス発生器に関する。パルス発生器は、第1制御コードに応じたタイミングにエッジを有するセットパルスを発生するセットパルス発生器と、第2制御コードに応じたタイミングにエッジを有するリセットパルスを発生するリセットパルス発生器と、セットパルスとリセットパルスを受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、アップパルスのエッジがダウンパルスのエッジより早く現れる第1レベル、遅く現れるとき第2レベルとなる符号信号を生成する符号判定回路と、を備える。
セットパルス発生器、リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含んでもよい。キャリブレーション回路は、第1制御コードと第2制御コードを同値とした状態で、第1レベルと第2レベルそれぞれの発生確率が等しくなるように、可変遅延器の遅延量を変化させてもよい。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
キャリブレーション回路280は、第1制御コードDHと第2制御コードDLの差分を変化させ、SIGN信号のレベルの変化点を検出する。
セットパルス発生器210、リセットパルス発生器220の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含む。キャリブレーション回路280は、第1制御コードDHと第2制御コードDLを同値とした状態で、可変遅延器の遅延量を変化させ、SIGN信号のレベルの変化点を検出する。可変遅延器の構成および遅延量の調節方法は限定されず、遅延経路に接続された可変キャパシタの容量を調節してもよいし、電流源付きのインバータの電流量を調整してもよいし、CR遅延器の抵抗値や容量値を調整してもよい。
セットパルス、リセットパルスにジッタが含まれる場合、セットパルスとリセットパルスのタイミングが揃った状態において、SIGN信号のハイ(H)とロー(L)の発生確率は50%に近づく。そこでキャリブレーション回路280は、パルス発生器200を動作させ、ある期間にわたって得られるSIGN信号のH/Lの発生確率を示すデータを生成可能である。得られた発生確率にもとづいて、セットパルス発生器210、リセットパルス発生器220を校正する。
制御コードDH,DLが初期化される(S300)。この状態でパルス発生器200をある期間にわたり連続動作させ(S302)、SIGN信号のH/Lの発生確率を取得する(S304)。そしてH/Lの発生確率が50%であるか否かが判定され(S306)、50%である場合(S306のY)、制御コードDHとDLの差分が保存され(S310)、キャリブレーションは終了する。保存された制御コードDH,DLは、パルス発生器200を通常動作させる際に、制御コードDH,DLのオフセットとして用いられる。発生確率が50%でないとき(S306のN)、制御コードDH,DLの差分を変化させ(S308)、ステップS302に戻る。なお処理S306において、厳密に50%であるかを判定する必要はなく、確率が50%近傍の許容範囲に含まれるかを判定すればよい。
図9は、第4のキャリブレーション方法のフローチャートである。制御コードDH,DLに同値がセットされ(S400)、可変遅延器が初期化される(S402)。この状態でパルス発生器200をある期間にわたり連続動作させ(S404)、SIGN信号のH/Lの発生確率を取得する(S406)。発生確率が50%であるか否かが判定され(S408)、50%であるとき(S408のY)、可変遅延器の遅延量を保存し(S412)、キャリブレーションを終了する。保存された可変遅延器の遅延量は、パルス発生器200の通常動作時において固定的に用いられる。
Td=τ+d×Δt
τは所定のオフセット遅延量でありτ≧ΔTを満たす定数である。
ΔTi=Δti+1×Ni+1
の関係が成り立つものとする。
Td1=τ1+a1×Δt1
1段目の遅延ステージ110_1の他方の位相補間器114の出力φb1のエッジは、φa1の発生時刻t2からΔT1=Δt1経過後の時刻t3に発生する。
Td2=τ2+a2×Δt2
Td(TOTAL)=τ1+a1×Δt1+τ2+a2×Δt2
となる。τ1,τ2はステージごとの固有の遅延である。
Td(TOTAL)=Σi=1:M(τi+Δti×ai)
第1に、タイミング発生器100は、微細な時間分解能を得るために、必ずしも高速なクロックを必要としない。低速なクロックしか存在せず、2つの基準信号φa0,φb0の時間差ΔT0が大きい場合には、ステージ数Mを増やす、および/または、各ステージの階調数Nを増やすことにより、時間分解能を高くすることができる。
図14は、第1変形例に係るタイミング発生器100の回路図である。1番目の遅延ステージ110_1において、位相補間器112の第1入力ノードIN1には基準信号φa0が、位相補間器112の第2入力ノードIN2と位相補間器114の第1入力ノードIN1には、共通の基準信号φb0が、位相補間器114の第2入力ノードIN2には、基準信号φc0が入力される。
実施の形態では位相補間器112を基準として、位相補間器114の出力を遅延させる場合を説明したが、その限りでなく、位相補間器114の出力を基準として、位相補間器112の出力を先行させてもよい。
110 遅延ステージ
112 位相補間器
114 位相補間器
PI 位相補間器
200 パルス発生器
210 セットパルス発生器
220 リセットパルス発生器
230 出力回路
240 位相周波数検出器
242,244 フリップフロップ
246 ANDゲート
250,252 論理ゲート
260 符号判定回路
262,264 ラッチ回路
270 異常検出回路
280 キャリブレーション回路
300 スイッチング電源
310 周辺回路
400 コントローラ
410 A/Dコンバータ
420 デジタルコントローラ
430 デジタルパルス幅変調器
440 ドライバ
500 モータ駆動システム
502 三相モータ
510 三相インバータ
520 回転数検出器
600 モータコントローラ
610 デジタルコントローラ
620 デジタルパルス変調器
630 ゲートドライバ
700 オーディオ回路
702 電気音響変換素子
704 フィルタ
800 オーディオIC
802 デジタルパルス幅変調器
804 ゲートドライバ
806 D級アンプ
900 発光装置
902 LED
906 DC/DCコンバータ
910 調光回路
912 バイパススイッチ
914 デジタルパルス幅変調器
920 LEDドライバ
922 A/Dコンバータ
924 コントローラ
926 デジタルパルス幅変調器
928 ドライバ
Claims (22)
- 第1制御コードに応じたタイミングにエッジを有するセットパルスを発生するセットパルス発生器と、
第2制御コードに応じたタイミングにエッジを有するリセットパルスを発生するリセットパルス発生器と、
前記セットパルスと前記リセットパルスを受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、
前記アップパルスおよび前記ダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、
前記アップパルスのエッジが前記ダウンパルスのエッジより早く現れるとき第1レベル、遅く現れるとき第2レベルとなる符号信号を生成する符号判定回路と、
を備えることを特徴とするパルス発生器。 - 前記符号判定回路は、直列に接続される2段のラッチ回路を含むことを特徴とする請求項1に記載のパルス発生器。
- 前記符号信号にもとづいて異常を検出する異常検出回路をさらに備えることを特徴とする請求項1または2に記載のパルス発生器。
- 前記符号信号にもとづいて、前記セットパルス発生器、前記リセットパルス発生器を校正するキャリブレーション回路をさらに備えることを特徴とする請求項1から3のいずれかに記載のパルス発生器。
- 前記セットパルス発生器、前記リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含み、
前記キャリブレーション回路は、前記第1制御コードと前記第2制御コードを同値とした状態で、前記可変遅延器の遅延量を変化させ、前記符号信号のレベルの変化点を検出可能であることを特徴とする請求項4に記載のパルス発生器。 - 前記キャリブレーション回路は、前記第1制御コードと前記第2制御コードの差分を変化させ、前記符号信号のレベルの変化点を検出可能であることを特徴とする請求項4に記載のパルス発生器。
- 前記キャリブレーション回路は、前記パルス発生器を動作させ、ある期間にわたって得られる前記符号信号の第1レベル、第2レベルの発生確率を示すデータを生成可能であり、
前記第1レベルと前記第2レベルそれぞれの発生確率が等しくなるように、前記第1制御コードおよび前記第2制御コードの差分を変化させ、最終的に得られた前記差分を保持可能であることを特徴とする請求項4に記載のパルス発生器。 - 前記キャリブレーション回路は、前記パルス発生器を動作させ、ある期間にわたって得られる前記符号信号の第1レベル、第2レベルの発生確率を示すデータを生成可能であり、
前記セットパルス発生器、前記リセットパルス発生器の少なくとも一方は、信号経路上に設けられるキャリブレーション用の可変遅延器を含み、
前記キャリブレーション回路は、前記第1制御コードと前記第2制御コードを同値とした状態で、前記第1レベルと前記第2レベルそれぞれの発生確率が等しくなるように、前記可変遅延器の遅延量を変化させることを特徴とする請求項4に記載のパルス発生器。 - 前記セットパルス発生器および前記リセットパルス発生器はそれぞれ、M段(MはM≧2の整数)の遅延ステージを形成する複数の位相補間器を備え、
第1段〜第(M−1)段の遅延ステージは、前記位相補間器のペアを含み、
前記位相補間器は、第1入力ノード、第2入力ノード、出力ノードを有し、前記出力ノードに、前記第1入力ノードの信号と前記第2入力ノードの信号のうち早い方を、設定されたコードに応じた時間、遅延した信号を発生可能に構成され、
第1段において、前記位相補間器の前記第1、第2入力ノードには、第1、第2基準タイミング信号がそれぞれ入力され、
第i段(2≦i≦M)において、前記位相補間器の第1、第2入力ノードはそれぞれ、第(i−1)段の前記位相補間器のペアの一方、他方それぞれの前記出力ノードと接続されることを特徴とする請求項1から8のいずれかに記載のパルス発生器。 - 前記位相周波数検出器の前段に設けられ、前記第1段〜第(M−1)段の前記位相補間器のペアの出力を受け、ひとつのペアを選択可能なマルチプレクサをさらに備えることを特徴とする請求項9に記載のパルス発生器。
- 第1から第6位相補間器と、
前記第3位相補間器の出力と前記第6位相補間器の出力を受け、アップパルスおよびダウンパルスを生成する位相周波数検出器と、
前記アップパルスおよび前記ダウンパルスを受け、それらを論理演算して出力パルスを生成する論理ゲートと、
前記アップパルスのエッジが前記ダウンパルスのエッジより早く現れるとき第1レベル、遅く現れるとき第2レベルとなる符号信号を生成する符号判定回路と、
を備え、各位相補間器は、2つの入力端子に受ける2つのパルスのエッジのタイミングを、与えられた制御コードに応じて内分したタイミングを有する出力を発生可能に構成され、
前記第1、第2位相補間器および前記第4、第5位相補間器それぞれの2つの入力には、所定の時間差を有する入力クロックが供給され、
前記第3位相補間器の2つの入力には、前記第1、第2位相補間器の出力が供給され、
前記第6位相補間器の2つの入力には、前記第4、第5位相補間器の出力が供給されることを特徴とするパルス発生器。 - 第1マルチプレクサ、第2マルチプレクサをさらに備え、
前記第1マルチプレクサは、前記第1、第3、第4位相補間器の出力を受け、ひとつを選択して前記位相周波数検出器の一方の入力に供給可能であり、
前記第2マルチプレクサは、前記第2、第4、第6位相補間器の出力を受け、ひとつを選択して前記位相周波数検出器の他方の入力に供給可能であることを特徴とする請求項11に記載のパルス発生器。 - 前記符号判定回路は、直列に接続される2段のラッチ回路を含むことを特徴とする請求項11または12に記載のパルス発生器。
- 前記符号信号にもとづいて異常を検出する異常検出回路をさらに備えることを特徴とする請求項11から13のいずれかに記載のパルス発生器。
- 前記第1マルチプレクサと前記第2マルチプレクサが選択する位相補間器のペアを校正するキャリブレーション回路をさらに備えることを特徴とする請求項12に記載のパルス発生器。
- 請求項1から15のいずれかに記載のパルス発生器を備えることを特徴とする半導体集積回路。
- 前記出力パルスは、パルス幅変調信号であることを特徴とする請求項16に記載の半導体集積回路。
- D級アンプのコントローラであることを特徴とする請求項16または17に記載の半導体集積回路。
- DC/DCコンバータのコントローラであることを特徴とする請求項16または17に記載の半導体集積回路。
- LEDドライバのコントローラであることを特徴とする請求項16または17に記載の半導体集積回路。
- モータのコントローラであることを特徴とする請求項16または17に記載の半導体集積回路。
- パルスの発生方法であって、
第1制御コードに応じたタイミングにエッジを有するセットパルスを発生するステップと、
第2制御コードに応じたタイミングにエッジを有するリセットパルスを発生するステップと、
位相周波数検出器を用いて、前記セットパルスと前記リセットパルスに応じたアップパルスおよびダウンパルスを生成するステップと、
前記アップパルスおよび前記ダウンパルスを論理演算して出力パルスを生成するステップと、
前記アップパルスのエッジが前記ダウンパルスのエッジより早く現れるとき第1レベル、遅く現れるとき第2レベルとなる符号信号を生成するステップと、
を備えることを特徴とするパルスの発生方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019066510A JP7317544B2 (ja) | 2019-03-29 | 2019-03-29 | パルス発生器、発生方法および半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019066510A JP7317544B2 (ja) | 2019-03-29 | 2019-03-29 | パルス発生器、発生方法および半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020167528A true JP2020167528A (ja) | 2020-10-08 |
JP7317544B2 JP7317544B2 (ja) | 2023-07-31 |
Family
ID=72714928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019066510A Active JP7317544B2 (ja) | 2019-03-29 | 2019-03-29 | パルス発生器、発生方法および半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7317544B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09200017A (ja) * | 1996-01-12 | 1997-07-31 | Mitsubishi Electric Corp | 半導体装置 |
JP2003243981A (ja) * | 2002-02-13 | 2003-08-29 | Nec Electronics Corp | 位相比較器 |
JP2006017990A (ja) * | 2004-07-01 | 2006-01-19 | Fujitsu Hitachi Plasma Display Ltd | 表示装置の動回路及びプラズマディスプレイ装置 |
-
2019
- 2019-03-29 JP JP2019066510A patent/JP7317544B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09200017A (ja) * | 1996-01-12 | 1997-07-31 | Mitsubishi Electric Corp | 半導体装置 |
JP2003243981A (ja) * | 2002-02-13 | 2003-08-29 | Nec Electronics Corp | 位相比較器 |
JP2006017990A (ja) * | 2004-07-01 | 2006-01-19 | Fujitsu Hitachi Plasma Display Ltd | 表示装置の動回路及びプラズマディスプレイ装置 |
Also Published As
Publication number | Publication date |
---|---|
JP7317544B2 (ja) | 2023-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7592847B2 (en) | Phase frequency detector and phase-locked loop | |
JP5183269B2 (ja) | バーニア遅延回路、それを用いた時間デジタル変換器および試験装置 | |
JP4093961B2 (ja) | 位相ロックループ回路、遅延ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路 | |
KR100861919B1 (ko) | 다 위상 신호 발생기 및 그 방법 | |
US8237479B2 (en) | Delay line calibration mechanism and related multi-clock signal generator | |
JP3323207B2 (ja) | 周波数―電圧変換回路、遅延量判定回路、周波数―電圧変換回路を備えたシステム、周波数―電圧変換回路の入出力特性を調整する方法、および周波数―電圧変換回路の入出力特性を自動調整する装置 | |
US11387813B2 (en) | Frequency multiplier and delay-reused duty cycle calibration method thereof | |
WO2010013385A1 (ja) | 時間測定回路、時間測定方法、それらを用いた時間デジタル変換器および試験装置 | |
US7486120B2 (en) | Delay ratio adjusting circuit, delayed pulse generation circuit, and pulse width modulation pulse signal generation device | |
US7551013B2 (en) | Phase interpolation circuit and method of generating phase interpolation signal | |
US20100052651A1 (en) | Pulse width measurement circuit | |
EP2119012A1 (en) | Phase shifting in dll/pll | |
US20110169501A1 (en) | Delay circuit | |
JP2012114716A (ja) | Tdc装置とtdcのキャリブレーション方法 | |
JP6902952B2 (ja) | 位相補間器およびタイミング発生器、半導体集積回路 | |
JP6902951B2 (ja) | タイミング発生器および半導体集積回路 | |
US11171654B1 (en) | Delay locked loop with segmented delay circuit | |
US10425087B1 (en) | Phase adjustment apparatus and operation method thereof | |
JP2020167528A (ja) | パルス発生器、発生方法および半導体集積回路 | |
US10483956B2 (en) | Phase interpolator, timing generator, and semiconductor integrated circuit | |
WO2008023624A1 (fr) | Circuit à retard variable, générateur de synchronisation, et appareil pour tester des semi-conducteurs | |
KR100995159B1 (ko) | 버니어 지연회로, 이를 이용한 시간 디지털 변환기 및 시험장치 | |
JP2005252447A (ja) | ロック検出回路、ロック検出方法 | |
US20050271178A1 (en) | Phase adjusting circuit for minimized irregularities at phase steps | |
Wang et al. | Multiple channel programmable timing generators with single cyclic delay line |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230131 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230329 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230718 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230719 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7317544 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |