JP2004357004A - トランスミッタ回路、伝送回路及び駆動装置 - Google Patents
トランスミッタ回路、伝送回路及び駆動装置 Download PDFInfo
- Publication number
- JP2004357004A JP2004357004A JP2003152745A JP2003152745A JP2004357004A JP 2004357004 A JP2004357004 A JP 2004357004A JP 2003152745 A JP2003152745 A JP 2003152745A JP 2003152745 A JP2003152745 A JP 2003152745A JP 2004357004 A JP2004357004 A JP 2004357004A
- Authority
- JP
- Japan
- Prior art keywords
- output terminal
- circuit
- inverted
- mos transistor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
- H04L25/0286—Provision of wave shaping within the driver
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2370/00—Aspects of data communication
- G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
Abstract
【課題】伝送路がガラス基板上のアルミ配線や銅配線のように高抵抗成分を有していても、レシーバ回路の入力端における信号波形なまりが低減されて高速信号伝送を行うことが可能なトランスミッタ回路、伝送回路及び駆動装置を提供すること。
【解決手段】入力端子１と、非反転出力端子２と、反転出力端子３と、ドライバ回路４と、出力波形制御回路８と、を備え、ドライバ回路４は、インバータ回路５と、定電流源６と、定電流源７と、Ｎチャネル型ＭＯＳトランジスタＮ１と、Ｎチャネル型ＭＯＳトランジスタＮ２と、Ｎチャネル型ＭＯＳトランジスタＮ３と、Ｎチャネル型ＭＯＳトランジスタＮ４と、を備える。
【選択図】 図１
【解決手段】入力端子１と、非反転出力端子２と、反転出力端子３と、ドライバ回路４と、出力波形制御回路８と、を備え、ドライバ回路４は、インバータ回路５と、定電流源６と、定電流源７と、Ｎチャネル型ＭＯＳトランジスタＮ１と、Ｎチャネル型ＭＯＳトランジスタＮ２と、Ｎチャネル型ＭＯＳトランジスタＮ３と、Ｎチャネル型ＭＯＳトランジスタＮ４と、を備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、トランスミッタ回路、伝送回路及び駆動装置に関し、特に、液晶表示装置、有機ＥＬ表示装置、プラズマ表示装置等に適用するトランスミッタ回路、伝送回路及び駆動装置に関する。
【０００２】
【従来の技術】
従来、マトリクス型の液晶表示装置、有機ＥＬ表示装置、プラズマ表示装置等においては、入力された１フレーム分の画像信号から水平１ライン分の階調データ信号と走査信号とを順次生成して出力するタイミングコントローラＬＳＩと、階調データ信号を受けて表示パネルの各データ線を駆動する駆動装置としてのソースドライバＬＳＩとは、ともにプリント配線基板上に実装され、タイミングコントローラＬＳＩとソースドライバＬＳＩとの間の信号伝送、カスケード接続された複数のソースドライバＬＳＩ間の信号伝送は、プリント配線の伝送路により行われる。そして、その伝送回路としては、例えば、高速インタフェース手段であるＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インタフェースが使用される。
【０００３】
従来のＬＶＤＳインタフェースのトランスミッタ回路は、図１１に示すように、一端が高電位側電源ＶＤＤに接続された定電流源６と、一端が低電位側電源ＶＳＳに接続された定電流源７と、定電流源６の他端と定電流源７の他端との間に直列に接続されたスイッチング手段としてのＮチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ２と、定電流源６の他端と定電流源７の他端との間に直列に接続されたスイッチング手段としてのＮチャネル型ＭＯＳトランジスタＮ３及びＮチャネル型ＭＯＳトランジスタＮ４と、Ｎチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ２の接続点に接続された非反転出力端子２と、Ｎチャネル型ＭＯＳトランジスタＮ３及びＮチャネル型ＭＯＳトランジスタＮ４の接続点に接続された反転出力端子３と、を備えている。さらに、非反転出力端子２と反転出力端子３との間には、ペア線の伝送路を介してレシーバ回路の終端抵抗が接続され、レシーバ回路の電圧比較器が終端抵抗の両端電圧を判定して信号論理を認識する。入力端子１に入力されるＣＭＯＳレベルの非反転入力データ信号は、Ｎチャネル型ＭＯＳトランジスタＮ１のゲート端とＮチャネル型ＭＯＳトランジスタＮ４のゲート端とに与えられ、非反転入力データ信号がＣＭＯＳ型のインバータ回路５により反転された反転入力データ信号は、Ｎチャネル型ＭＯＳトランジスタＮ２のゲート端とＮチャネル型ＭＯＳトランジスタＮ３のゲート端とに与えられる。そして、非反転入力データ信号が論理ＨとしてのＶＤＤレベルのときＮチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ４がオンされ、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮチャネル型ＭＯＳトランジスタＮ３がオフされ、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路、終端抵抗、伝送路、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れ、レシーバ回路は、論理Ｈレベルを認識し、非反転入力データ信号が論理ＬとしてのＶＳＳレベルのときＮチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ４がオフされ、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮチャネル型ＭＯＳトランジスタＮ３がオンされ、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路、終端抵抗、伝送路、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れ、レシーバ回路は、論理Ｌレベルを認識するようになっている（例えば特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−３１８１０号公報（図１３）
【０００５】
【発明が解決しようとする課題】
ところで、近年は、表示装置の小型化、軽量化、コストダウン等を目的として、ソースドライバＬＳＩをマトリクス表示パネルのガラス基板上に実装したＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）化が進んでおり、この場合、タイミングコントローラＬＳＩとソースドライバＬＳＩとの間の信号伝送、カスケード接続された複数のソースドライバＬＳＩ間の信号伝送は、ガラス基板上に形成されたアルミ配線や銅配線の伝送路により行われることになる。
【０００６】
しかし、プリント配線基板上の銅配線による伝送路の抵抗成分が数１０ｍΩ以下であるのに対し、ガラス基板上のアルミ配線や銅配線による伝送路の抵抗成分は、表示パネル用プロセスで作られるために配線厚が薄く配線幅も小さいため、数１００Ωとなる。そして、トランスミッタ回路の出力容量とレシーバ回路の入力容量とが数ｐＦであるため、表示パネルの高精細化や大画面化にともない１００ＭＨｚを超えるような高周波領域での信号伝送を行おうとしても、レシーバ回路の入力端ではＲＣ時定数による信号波形なまりが大きくなり、良好な信号伝送を行うことができないという問題がある。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであって、伝送路がガラス基板上のアルミ配線や銅配線のように高抵抗成分を有していても、レシーバ回路の入力端における信号波形なまりが低減されて高速信号伝送を行うことが可能なトランスミッタ回路、伝送回路及び駆動装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のトランスミッタ回路は、非反転出力端子及び反転出力端子を有して入力信号に基きループの向きが変わる信号電流を前記非反転出力端子及び反転出力端子に出力するドライバ回路と、前記入力信号の波形のエッジを検出して一時的に前記信号電流を増加させる出力波形制御回路と、を備えることを特徴とする。
【０００９】
また、前記出力波形制御回路は、前記エッジを検出したとき検出信号を出力するエッジ検出回路と、前記検出信号によりオンされるスイッチ手段と、前記スイッチ手段がオンされたとき前記信号電流に加算される電流を供給する電流源と、を備えることを特徴とする。
【００１０】
また、前記出力波形制御回路は、非反転入力信号が入力される第１のインバータ回路と、前記第１のインバータ回路の出力端に一端が接続され他端が前記反転出力端子に接続された第１の容量と、反転入力信号が入力される第２のインバータ回路と、前記第２のインバータ回路の出力端に一端が接続され他端が前記非反転出力端子に接続された第２の容量と、を備えることを特徴とする。
【００１１】
また、前記ドライバ回路は、非反転出力端子及び反転出力端子を有し、非反転入力信号が入力されて高電位側電源からの電流を前記非反転出力端子に切替えて流す第１のトランジスタと、反転入力信号が入力されて前記高電位側電源からの電流を前記反転出力端子に切替えて流す第３のトランジスタと、前記非反転入力信号が入力されて前記反転出力端子からの電流を低電位側電源に切替えて流す第４のトランジスタと、前記反転入力信号が入力されて前記非反転出力端子からの電流を前記低電位側電源に切替えて流す第２のトランジスタと、を備えることを特徴とする。
【００１２】
また、本発明のトランスミッタ回路は、非反転出力端子及び反転出力端子を有して入力信号に基き極性が変わる差動電圧を前記非反転出力端子及び反転出力端子に出力するドライバ回路と、前記入力信号の波形のエッジを検出して一時的に前記差動電圧を増加させる出力波形制御回路と、を備えることを特徴とする。
【００１３】
また、前記出力波形制御回路は、前記波形の立上りエッジを検出したとき第１の検出信号を出力し前記波形の立下りエッジを検出したとき第２の検出信号を出力するエッジ検出回路と、前記第１の検出信号により前記非反転出力端子をプルアップするスイッチ手段と、前記第１の検出信号により前記反転出力端子をプルダウンするスイッチ手段と、前記第２の検出信号により前記非反転出力端子をプルダウンするスイッチ手段と、前記第２の検出信号により前記反転出力端子をプルアップするスイッチ手段と、を備えることを特徴とする。
【００１４】
また、前記ドライバ回路は、高レベル及び低レベルの分圧電圧を生成する分圧回路と、非反転入力信号に基き前記分圧電圧を選択して前記非反転出力端子に出力するスイッチ手段と、前記非反転入力信号に基き前記分圧電圧を選択して前記反転出力端子に出力するスイッチ手段と、を備えることを特徴とする。
【００１５】
本発明の伝送回路は、前記トランスミッタ回路と、前記トランスミッタ回路の前記非反転出力端子及び反転出力端子に一端が接続された伝送路と、前記伝送路の他端に接続されたレシーバ回路と、を備えることを特徴とする。
【００１６】
本発明の駆動装置は、マトリクス表示パネルのデータ線を駆動するための階調データが入力されるシフトレジスタ回路と、前記シフトレジスタ回路のシリアル出力端に接続された前記トランスミッタ回路と、を備えることを特徴とする。
【００１７】
また、前記伝送路を備えることを特徴とする。
【００１８】
また、前記伝送路は、前記マトリクス表示パネルのガラス基板上の配線であることを特徴とする。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。図１は、本発明の第１の実施の形態のトランスミッタ回路の構成図である。図１に示すように、本発明の第１の実施の形態のトランスミッタ回路は、入力端子１と、非反転出力端子２と、反転出力端子３と、ドライバ回路４と、出力波形制御回路８と、を備える。
【００２０】
ドライバ回路４は、ＣＭＯＳ型のインバータ回路５と、信号電流ソース用の定電流源６と、信号電流シンク用の定電流源７と、Ｎチャネル型ＭＯＳトランジスタＮ１と、Ｎチャネル型ＭＯＳトランジスタＮ２と、Ｎチャネル型ＭＯＳトランジスタＮ３と、Ｎチャネル型ＭＯＳトランジスタＮ４と、を備える。定電流源６の一端は、高電位側電源ＶＤＤに接続され、定電流源６の他端は、Ｎチャネル型ＭＯＳトランジスタＮ１のドレイン端とＮチャネル型ＭＯＳトランジスタＮ３のドレイン端とに接続されている。定電流源７の一端は、低電位側電源ＶＳＳに接続され、定電流源７の他端は、Ｎチャネル型ＭＯＳトランジスタＮ２のソース端とＮチャネル型ＭＯＳトランジスタＮ４のソース端とに接続されている。Ｎチャネル型ＭＯＳトランジスタＮ１のソース端は、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン端に接続され、Ｎチャネル型ＭＯＳトランジスタＮ３のソース端は、Ｎチャネル型ＭＯＳトランジスタＮ４のドレイン端に接続されている。入力端子１は、Ｎチャネル型ＭＯＳトランジスタＮ１のゲート端とＮチャネル型ＭＯＳトランジスタＮ４のゲート端とインバータ回路５の入力端とに接続され、インバータ回路５の出力端は、Ｎチャネル型ＭＯＳトランジスタＮ２のゲート端とＮチャネル型ＭＯＳトランジスタＮ３のゲート端とに接続されている。そして、非反転出力端子２は、Ｎチャネル型ＭＯＳトランジスタＮ１のソース端に接続され、反転出力端子３は、Ｎチャネル型ＭＯＳトランジスタＮ３のソース端に接続されている。
【００２１】
出力波形制御回路８は、エッジ検出回路９と、信号電流ソース用の定電流源１２と、スイッチ手段１３と、信号電流シンク用の定電流源１５と、スイッチ手段１６と、を備える。
【００２２】
エッジ検出回路９は、ＣＭＯＳ型の非反転バッファ回路１０と、ＣＭＯＳ型の排他的論理和回路１１と、を備え、非反転バッファ回路１０の入力端と排他的論理和回路１１の第１入力端とが互いに接続されエッジ検出回路９の入力端として入力端子１に接続されている。非反転バッファ回路１０の出力端は、排他的論理和回路１１の第２入力端に接続されている。エッジ検出回路９は、入力端子１に入力される非反転入力データ信号の波形の立上りエッジと立下りエッジとを検出して排他的論理和回路１１の出力端からエッジ検出信号ＥＭＰを出力する。エッジ検出信号ＥＭＰのパルス幅は、非反転バッファ回路１０の遅延時間と等しく、その遅延時間を適宜設定することができる。非反転バッファ回路１０を偶数段のインバータ回路で構成すれば、その段数を可変して遅延時間を変更することができる。
【００２３】
スイッチ手段１３は、ＣＭＯＳ型のインバータ回路１４と、Ｐチャネル型ＭＯＳトランジスタＰ１と、を備え、Ｐチャネル型ＭＯＳトランジスタＰ１のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＰ１のドレイン端は、定電流源１２の一端に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１のゲート端は、インバータ回路１４の出力端に接続され、インバータ回路１４の入力端は、エッジ検出回路９の出力端としての排他的論理和回路１１の出力端に接続されている。Ｐチャネル型ＭＯＳトランジスタＰ１は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰが入力されたときオンされる。そして、スイッチ手段１３と直列接続された定電流源１２の他端は、Ｎチャネル型ＭＯＳトランジスタＮ１のドレイン端とＮチャネル型ＭＯＳトランジスタＮ３のドレイン端とに接続されている。
【００２４】
スイッチ手段１６としてのＮチャネル型ＭＯＳトランジスタＮ５のソース端は、低電位側電源ＶＳＳに接続され、Ｎチャネル型ＭＯＳトランジスタＮ５のドレイン端は、定電流源１５の一端に接続され、Ｎチャネル型ＭＯＳトランジスタＮ５のゲート端は、排他的論理和回路１１の出力端に接続されている。Ｎチャネル型ＭＯＳトランジスタＮ５は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰが入力されたときオンされる。そして、スイッチ手段１６と直列接続された定電流源１５の他端は、Ｎチャネル型ＭＯＳトランジスタＮ２のソース端とＮチャネル型ＭＯＳトランジスタＮ４のソース端とに接続されている。
【００２５】
図２は、本実施の形態のトランスミッタ回路を備える伝送回路の構成図である。図２に示すように、伝送回路は、本実施の形態のトランスミッタ回路４３と、トランスミッタ回路４３の非反転出力端子２及び反転出力端子３に一端が接続されたペア線による平衡型の伝送路４４と、伝送路４４の他端に接続されたレシーバ回路４５と、を備える。レシーバ回路４５は、伝送路４４の他端に接続された終端抵抗ＲＬと、終端抵抗ＲＬの両端に非反転入力端子及び反転入力端子が接続された差動型の電圧比較器ＣＭＰと、を備え、電圧比較器ＣＭＰが終端抵抗ＲＬの両端電圧を判定して信号論理を認識する。伝送路４４は、マトリクス表示パネルのガラス基板上のアルミ配線や銅配線であって高抵抗成分を有し、非反転出力端子２は、低電位側電源ＶＳＳに対する寄生容量ＣＯ１を有し、反転出力端子３は、低電位側電源ＶＳＳに対する寄生容量ＣＯ２を有し、レシーバ回路４５の非反転入力端子は、低電位側電源ＶＳＳに対する寄生容量ＣＩ１を有し、レシーバ回路４５の反転入力端子は、低電位側電源ＶＳＳに対する寄生容量ＣＩ２を有している。
【００２６】
トランスミッタ回路４３において、入力端子１に入力されるＣＭＯＳレベルの非反転入力データ信号は、Ｎチャネル型ＭＯＳトランジスタＮ１のゲート端とＮチャネル型ＭＯＳトランジスタＮ４のゲート端とに与えられ、非反転入力データ信号がＣＭＯＳ型のインバータ回路５により反転された反転入力データ信号は、Ｎチャネル型ＭＯＳトランジスタＮ２のゲート端とＮチャネル型ＭＯＳトランジスタＮ３のゲート端とに与えられる。
【００２７】
Ｎチャネル型ＭＯＳトランジスタＮ１は、非反転入力データ信号が入力されて高電位側電源ＶＤＤからの電流を非反転出力端子２に切替えて流し、Ｎチャネル型ＭＯＳトランジスタＮ３は、反転入力データ信号が入力されて高電位側電源ＶＤＤからの電流を反転出力端子３に切替えて流し、Ｎチャネル型ＭＯＳトランジスタＮ４は、非反転入力データ信号が入力されて反転出力端子３からの電流を低電位側電源ＶＳＳに切替えて流し、Ｎチャネル型ＭＯＳトランジスタＮ２は、反転入力データ信号が入力されて非反転出力端子２からの電流を低電位側電源ＶＳＳに切替えて流す。
【００２８】
非反転入力データ信号が論理ＨとしてのＶＤＤレベルのときＮチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ４がオンされ、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮチャネル型ＭＯＳトランジスタＮ３がオフされ、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路４４、終端抵抗ＲＬ、伝送路４４、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れ、レシーバ回路４５は、論理Ｈレベルを認識する。
【００２９】
また、非反転入力データ信号が論理ＬとしてのＶＳＳレベルのときＮチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ４がオフされ、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮチャネル型ＭＯＳトランジスタＮ３がオンされ、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路４４、終端抵抗ＲＬ、伝送路４４、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れ、レシーバ回路４５は、論理Ｌレベルを認識する。
【００３０】
次に動作を説明する。図３は、図２に示す伝送回路における本発明の第１の実施の形態のトランスミッタ回路の動作説明図である。なお、図３において、波形Ｖ１は、入力端子１に与えられる非反転入力データ信号を示し、波形Ｖ２は、排他的論理和回路１１の出力端から出力されるエッジ検出信号ＥＭＰを示し、波形Ｖ３は、非反転出力端子２と反転出力端子３との間の差動出力電圧を示し、波形Ｖ４は、終端抵抗ＲＬの両端電圧を示し、波形Ｖ５は、図１１に示す従来のトランスミッタ回路により信号伝送を行ったときの終端抵抗ＲＬの両端電圧を示している。
【００３１】
先ず、入力端子１に入力される非反転入力データ信号が変化しないとき、エッジ検出信号ＥＭＰは、ＶＳＳレベル（論理Ｌレベル）のままであり、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰは出力されない。したがって、非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）のときは、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路４４、終端抵抗ＲＬ、伝送路４４、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れ、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）のときは、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路４４、終端抵抗ＲＬ、伝送路４４、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れ、非反転出力端子２と反転出力端子３との間の差動出力電圧は、定常状態の電圧振幅となっている。
【００３２】
次に、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）からＶＤＤレベル（論理Ｈレベル）に変化したとすると、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路４４、終端抵抗ＲＬ、伝送路４４、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れるが、エッジ検出回路９が、非反転入力データ信号の波形の立上りエッジを検出してＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰを出力するため、スイッチ手段１３がオンされて定電流源１２の電流が定電流源６の電流に加算され、また、スイッチ手段１６もオンされて定電流源１５の電流が定電流源７の電流に加算され、ループ信号電流が増加される。そして、非反転入力データ信号の波形の立上り時刻からエッジ検出信号ＥＭＰのパルス幅時間だけ経過すると、再びスイッチ手段１３及びスイッチ手段１６がオフされて定常状態となるので、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立上り時刻からエッジ検出信号ＥＭＰのパルス幅時間だけ一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００３３】
また逆に、非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）からＶＳＳレベル（論理Ｌレベル）に変化したとすると、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路４４、終端抵抗ＲＬ、伝送路４４、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れるが、エッジ検出回路９が、非反転入力データ信号の波形の立下りエッジを検出してＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰを出力するため、スイッチ手段１３がオンされて定電流源１２の電流が定電流源６の電流に加算され、また、スイッチ手段１６もオンされて定電流源１５の電流が定電流源７の電流に加算され、ループ信号電流が増加される。そして、非反転入力データ信号の波形の立下り時刻からエッジ検出信号ＥＭＰのパルス幅時間だけ経過すると、再びスイッチ手段１３及びスイッチ手段１６がオフされて定常状態となるので、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立下り時刻からエッジ検出信号ＥＭＰのパルス幅時間だけ一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００３４】
ここで、エッジ検出信号ＥＭＰのパルス幅は、アルミ配線や銅配線の抵抗値、寄生容量ＣＯ１、寄生容量ＣＯ２、寄生容量ＣＩ１、寄生容量ＣＩ２、定電流源１２の電流値、定電流源１５の電流値との関係により、終端抵抗ＲＬの両端電圧波形が良好となるように設定される。
【００３５】
したがって、終端抵抗ＲＬの両端電圧は、図３の波形Ｖ４のように、非反転入力データ信号によく追従した立上り立下りの速い良好な波形となる。一方、図１１に示す従来のトランスミッタ回路は、出力波形制御回路８を備えていないため、図３の波形Ｖ５のように、なまりの大きい波形となってしまい、良好な信号伝送を行うことができない。
【００３６】
以上説明したように、本発明の第１の実施の形態のトランスミッタ回路によれば、出力波形制御回路８を備えて、入力データ信号波形のエッジから一時的に出力信号振幅を増大させるようにしたので、伝送路がガラス基板上のアルミ配線や銅配線のように高抵抗成分を有していても、レシーバ回路の入力端における信号波形なまりが低減されて高速信号伝送を行うことが可能になるという効果が得られる。
【００３７】
次に、図４は、本発明の第２の実施の形態のトランスミッタ回路の構成図である。図１に示す本発明の第１の実施の形態のトランスミッタ回路の構成と、図４に示す本発明の第２の実施の形態のトランスミッタ回路の構成との相違部分は、出力波形制御回路８を出力波形制御回路１７に変更した部分のみであり、他の構成部分は同一であるため、図１と図４とにおける同一構成部分には同一符号を付して、その説明を省略する。
【００３８】
図４に示すように、本発明の第２の実施の形態のトランスミッタ回路は、入力端子１と、非反転出力端子２と、反転出力端子３と、ドライバ回路４と、出力波形制御回路１７と、を備える。
【００３９】
出力波形制御回路１７は、ＣＭＯＳ型のインバータ回路１８と、容量１９と、ＣＭＯＳ型のインバータ回路２０と、容量２１と、を備える。インバータ回路２０の入力端は、入力端子１に接続されて非反転入力データ信号が入力される。容量２１の一端は、インバータ回路２０の出力端に接続され、容量２１の他端は、反転出力端子３に接続されている。インバータ回路１８の入力端は、インバータ回路５の出力端に接続されて反転入力データ信号が入力される。容量１９の一端は、インバータ回路１８の出力端に接続され、容量１９の他端は、非反転出力端子２に接続されている。
【００４０】
容量２１は、インバータ回路２０の出力電圧を微分して反転出力端子３に与え、容量１９は、インバータ回路１８の出力電圧を微分して非反転出力端子２に与える。
【００４１】
次に動作を説明する。図５は、図２に示す伝送回路における本発明の第２の実施の形態のトランスミッタ回路の動作説明図である。なお、図５において、波形Ｖ１は、入力端子１に与えられる非反転入力データ信号を示し、波形Ｖ６は、非反転出力端子２と反転出力端子３との間の差動出力電圧を示し、波形Ｖ７は、終端抵抗ＲＬの両端電圧を示している。
【００４２】
先ず、入力端子１に入力される非反転入力データ信号が変化せずにＶＤＤレベル（論理Ｈレベル）のときは、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路４４、終端抵抗ＲＬ、伝送路４４、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れ、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）のときは、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路４４、終端抵抗ＲＬ、伝送路４４、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れ、非反転出力端子２と反転出力端子３との間の差動出力電圧は、定常状態の電圧振幅となっている。
【００４３】
次に、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）からＶＤＤレベル（論理Ｈレベル）に変化したとすると、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路４４、終端抵抗ＲＬ、伝送路４４、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れるが、インバータ回路２０が非反転入力データ信号の波形の立上りエッジを検出して、インバータ回路２０の出力電圧が容量２１により微分された電圧が反転出力端子３に加算され、同時に、インバータ回路１８が反転入力データ信号の波形の立下りエッジを検出して、インバータ回路１８の出力電圧が容量１９により微分された電圧が非反転出力端子２に加算され、ループ信号電流が増加される。したがって、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立上り時刻から一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００４４】
また逆に、非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）からＶＳＳレベル（論理Ｌレベル）に変化したとすると、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路４４、終端抵抗ＲＬ、伝送路４４、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れるが、インバータ回路２０が非反転入力データ信号の波形の立下りエッジを検出して、インバータ回路２０の出力電圧が容量２１により微分された電圧が反転出力端子３に加算され、同時に、インバータ回路１８が反転入力データ信号の波形の立上りエッジを検出して、インバータ回路１８の出力電圧が容量１９により微分された電圧が非反転出力端子２に加算され、ループ信号電流が増加される。したがって、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立下り時刻から一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００４５】
ここで、容量１９及び容量２１の容量値は、アルミ配線や銅配線の抵抗値、寄生容量ＣＯ１、寄生容量ＣＯ２、寄生容量ＣＩ１、寄生容量ＣＩ２との関係により、終端抵抗ＲＬの両端電圧波形が良好となるように設定される。
【００４６】
したがって、終端抵抗ＲＬの両端電圧は、図５の波形Ｖ７のように、非反転入力データ信号によく追従した立上り立下りの速い良好な波形となる。
【００４７】
以上説明したように、本発明の第２の実施の形態のトランスミッタ回路によれば、インバータ回路２０により非反転入力データ信号の波形のエッジを検出してインバータ回路２０の出力電圧の微分電圧を反転出力端子３に加算し、同時に、インバータ回路１８により反転入力データ信号のエッジを検出してインバータ回路１８の出力電圧の微分電圧を非反転出力端子２に加算するようにしたので、本発明の第１の実施の形態のトランスミッタ回路に比べ小さい回路規模で同様の効果が得られる。
【００４８】
次に、図６は、本発明の第３の実施の形態のトランスミッタ回路の構成図である。図６に示すように、本発明の第３の実施の形態のトランスミッタ回路は、入力端子１と、非反転出力端子２と、反転出力端子３と、ドライバ回路２２と、出力波形制御回路３６と、を備える。
【００４９】
ドライバ回路２２は、ＣＭＯＳ型のインバータ回路２３と、分圧回路２４と、スイッチ手段２５と、スイッチ手段２６と、分圧回路２７と、スイッチ手段２８と、スイッチ手段２９と、を備える。
【００５０】
分圧回路２４は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に互いに直列接続された抵抗Ｒ１、抵抗Ｒ２及び抵抗Ｒ３を備え、抵抗Ｒ１と抵抗Ｒ２との接続点から分圧電圧ＶＨ（高レベル）を生成し、抵抗Ｒ２と抵抗Ｒ３との接続点から分圧電圧ＶＨより低い分圧電圧ＶＬ（低レベル）を生成する。
【００５１】
同様に、分圧回路２７は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に互いに直列接続された抵抗Ｒ４、抵抗Ｒ５及び抵抗Ｒ６を備え、抵抗Ｒ４と抵抗Ｒ５との接続点から分圧電圧ＶＨ（高レベル）を生成し、抵抗Ｒ５と抵抗Ｒ６との接続点から分圧電圧ＶＨより低い分圧電圧ＶＬ（低レベル）を生成する。
【００５２】
スイッチ手段２５は、Ｎチャネル型ＭＯＳトランジスタＮ６と、Ｐチャネル型ＭＯＳトランジスタＰ２と、を備え、Ｎチャネル型ＭＯＳトランジスタＮ６のソースドレイン路とＰチャネル型ＭＯＳトランジスタＰ２のソースドレイン路とが並列接続されたトランスファゲートである。スイッチ手段２５の一端には、分圧回路２４から分圧電圧ＶＨが与えられ、スイッチ手段２５の他端は、非反転出力端子２に接続されている。
【００５３】
スイッチ手段２６は、Ｎチャネル型ＭＯＳトランジスタＮ７と、Ｐチャネル型ＭＯＳトランジスタＰ３と、を備え、Ｎチャネル型ＭＯＳトランジスタＮ７のソースドレイン路とＰチャネル型ＭＯＳトランジスタＰ３のソースドレイン路とが並列接続されたトランスファゲートである。スイッチ手段２６の一端には、分圧回路２４から分圧電圧ＶＬが与えられ、スイッチ手段２６の他端は、非反転出力端子２に接続されている。
【００５４】
入力端子１は、Ｎチャネル型ＭＯＳトランジスタＮ６のゲート端とＰチャネル型ＭＯＳトランジスタＰ３のゲート端とインバータ回路２３の入力端とに接続され、インバータ回路２３の出力端は、Ｐチャネル型ＭＯＳトランジスタＰ２のゲート端とＮチャネル型ＭＯＳトランジスタＮ７のゲート端とに接続されている。スイッチ手段２５及びスイッチ手段２６は、入力端子１に入力されるＣＭＯＳレベルの非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）のとき分圧電圧ＶＨを選択して非反転出力端子２に出力し、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）のとき分圧電圧ＶＬを選択して非反転出力端子２に出力する。
【００５５】
スイッチ手段２８は、Ｎチャネル型ＭＯＳトランジスタＮ８と、Ｐチャネル型ＭＯＳトランジスタＰ４と、を備え、Ｎチャネル型ＭＯＳトランジスタＮ８のソースドレイン路とＰチャネル型ＭＯＳトランジスタＰ４のソースドレイン路とが並列接続されたトランスファゲートである。スイッチ手段２８の一端には、分圧回路２７から分圧電圧ＶＨが与えられ、スイッチ手段２８の他端は、反転出力端子３に接続されている。
【００５６】
スイッチ手段２９は、Ｎチャネル型ＭＯＳトランジスタＮ９と、Ｐチャネル型ＭＯＳトランジスタＰ５と、を備え、Ｎチャネル型ＭＯＳトランジスタＮ９のソースドレイン路とＰチャネル型ＭＯＳトランジスタＰ５のソースドレイン路とが並列接続されたトランスファゲートである。スイッチ手段２９の一端には、分圧回路２７から分圧電圧ＶＬが与えられ、スイッチ手段２９の他端は、反転出力端子３に接続されている。
【００５７】
入力端子１は、Ｐチャネル型ＭＯＳトランジスタＰ４のゲート端とＮチャネル型ＭＯＳトランジスタＮ９のゲート端とに接続され、インバータ回路２３の出力端は、Ｎチャネル型ＭＯＳトランジスタＮ８のゲート端とＰチャネル型ＭＯＳトランジスタＰ５のゲート端とに接続されている。スイッチ手段２８及びスイッチ手段２９は、入力端子１に入力されるＣＭＯＳレベルの非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）のとき分圧電圧ＶＬを選択して反転出力端子３に出力し、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）のとき分圧電圧ＶＨを選択して反転出力端子３に出力する。
【００５８】
出力波形制御回路３６は、エッジ検出回路３０と、スイッチ手段３７と、スイッチ手段３９と、スイッチ手段４０と、スイッチ手段４２と、を備える。
【００５９】
エッジ検出回路３０は、ＣＭＯＳ型の非反転バッファ回路３１と、ＣＭＯＳ型の排他的論理和回路３２と、ＣＭＯＳ型のインバータ回路３３と、ＣＭＯＳ型の論理積回路３４と、ＣＭＯＳ型の論理積回路３５と、を備え、非反転バッファ回路３１の入力端と排他的論理和回路３２の第１入力端とインバータ回路３３の入力端と論理積回路３４の第１入力端とが互いに接続されエッジ検出回路３０の入力端として入力端子１に接続されている。非反転バッファ回路３１の出力端は、排他的論理和回路３２の第２入力端に接続されている。排他的論理和回路３２の出力端は、論理積回路３４の第２入力端と論理積回路３５の第２入力端とに接続されている。インバータ回路３３の出力端は、論理積回路３５の第１入力端に接続されている。エッジ検出回路３０は、入力端子１に入力される非反転入力データ信号の波形の立上りエッジを検出して論理積回路３４の出力端からエッジ検出信号ＥＭＰ（ＵＰ）を出力し、非反転入力データ信号の波形の立下りエッジを検出して論理積回路３５の出力端からエッジ検出信号ＥＭＰ（ＤＮ）を出力する。エッジ検出信号ＥＭＰ（ＵＰ）及びＥＭＰ（ＤＮ）のパルス幅は、非反転バッファ回路３１の遅延時間と等しく、その遅延時間を適宜設定することができる。非反転バッファ回路３１を偶数段のインバータ回路で構成すれば、その段数を可変して遅延時間を変更することができる。
【００６０】
スイッチ手段３７は、ＣＭＯＳ型のインバータ回路３８と、Ｐチャネル型ＭＯＳトランジスタＰ６と、を備え、Ｐチャネル型ＭＯＳトランジスタＰ６のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＰ６のドレイン端は、反転出力端子３に接続され、Ｐチャネル型ＭＯＳトランジスタＰ６のゲート端は、インバータ回路３８の出力端に接続され、インバータ回路３８の入力端は、論理積回路３５の出力端に接続されている。Ｐチャネル型ＭＯＳトランジスタＰ６は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＤＮ）が入力されたときオンされ、反転出力端子３を高電位側電源ＶＤＤに向けてプルアップする。
【００６１】
スイッチ手段４０は、ＣＭＯＳ型のインバータ回路４１と、Ｐチャネル型ＭＯＳトランジスタＰ７と、を備え、Ｐチャネル型ＭＯＳトランジスタＰ７のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＰ７のドレイン端は、非反転出力端子２に接続され、Ｐチャネル型ＭＯＳトランジスタＰ７のゲート端は、インバータ回路４１の出力端に接続され、インバータ回路４１の入力端は、論理積回路３４の出力端に接続されている。Ｐチャネル型ＭＯＳトランジスタＰ７は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＵＰ）が入力されたときオンされ、非反転出力端子２を高電位側電源ＶＤＤに向けてプルアップする。
【００６２】
スイッチ手段３９としてのＮチャネル型ＭＯＳトランジスタＮ１０のソース端は、低電位側電源ＶＳＳに接続され、Ｎチャネル型ＭＯＳトランジスタＮ１０のドレイン端は、反転出力端子３に接続され、Ｎチャネル型ＭＯＳトランジスタＮ１０のゲート端は、論理積回路３４の出力端に接続されている。Ｎチャネル型ＭＯＳトランジスタＮ１０は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＵＰ）が入力されたときオンされ、反転出力端子３を低電位側電源ＶＳＳに向けてプルダウンする。
【００６３】
スイッチ手段４２としてのＮチャネル型ＭＯＳトランジスタＮ１１のソース端は、低電位側電源ＶＳＳに接続され、Ｎチャネル型ＭＯＳトランジスタＮ１１のドレイン端は、非反転出力端子２に接続され、Ｎチャネル型ＭＯＳトランジスタＮ１１のゲート端は、論理積回路３５の出力端に接続されている。Ｎチャネル型ＭＯＳトランジスタＮ１１は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＤＮ）が入力されたときオンされ、非反転出力端子２を低電位側電源ＶＳＳに向けてプルダウンする。
【００６４】
次に動作を説明する。図７は、図２に示す伝送回路における本発明の第３の実施の形態のトランスミッタ回路の動作説明図である。なお、図７において、波形Ｖ１は、入力端子１に与えられる非反転入力データ信号を示し、波形Ｖ８は、論理積回路３４の出力端から出力されるエッジ検出信号ＥＭＰ（ＵＰ）を示し、波形Ｖ９は、論理積回路３５の出力端から出力されるエッジ検出信号ＥＭＰ（ＤＮ）を示し、波形Ｖ１０は、非反転出力端子２と反転出力端子３との間の差動出力電圧を示し、波形Ｖ１１は、終端抵抗ＲＬの両端電圧を示している。
【００６５】
先ず、入力端子１に入力される非反転入力データ信号が変化しないとき、エッジ検出信号ＥＭＰ（ＵＰ）及びエッジ検出信号ＥＭＰ（ＤＮ）は、ＶＳＳレベル（論理Ｌレベル）のままであり、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＵＰ）又はエッジ検出信号ＥＭＰ（ＤＮ）は出力されない。したがって、非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）のときは、分圧電圧ＶＨが非反転出力端子２に出力され、分圧電圧ＶＬが反転出力端子３に出力されるので、非反転出力端子２から伝送路４４、終端抵抗ＲＬ、伝送路４４を経由して反転出力端子３にループ信号電流が流れ、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）のときは、分圧電圧ＶＨが反転出力端子３に出力され、分圧電圧ＶＬが非反転出力端子２に出力されるので、反転出力端子３から伝送路４４、終端抵抗ＲＬ、伝送路４４を経由して非反転出力端子２に逆向きのループ信号電流が流れ、非反転出力端子２と反転出力端子３との間の差動出力電圧は、定常状態の電圧振幅となっている。
【００６６】
次に、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）からＶＤＤレベル（論理Ｈレベル）に変化したとすると、分圧電圧ＶＨが非反転出力端子２に出力され、分圧電圧ＶＬが反転出力端子３に出力されるので、非反転出力端子２から伝送路４４、終端抵抗ＲＬ、伝送路４４を経由して反転出力端子３にループ信号電流が流れるが、エッジ検出回路３０が、非反転入力データ信号の波形の立上りエッジを検出してＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＵＰ）を出力するため、スイッチ手段３９がオンされて反転出力端子３がプルダウンされ、また、スイッチ手段４０もオンされて非反転出力端子２がプルアップされ、非反転出力端子２と反転出力端子３との間の差動出力電圧が増加されてループ信号電流が増加される。そして、非反転入力データ信号の波形の立上り時刻からエッジ検出信号ＥＭＰ（ＵＰ）のパルス幅時間だけ経過すると、再びスイッチ手段３９及びスイッチ手段４０がオフされて定常状態となるので、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立上り時刻からエッジ検出信号ＥＭＰ（ＵＰ）のパルス幅時間だけ一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００６７】
また逆に、非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）からＶＳＳレベル（論理Ｌレベル）に変化したとすると、分圧電圧ＶＨが反転出力端子３に出力され、分圧電圧ＶＬが非反転出力端子２に出力されるので、反転出力端子３から伝送路４４、終端抵抗ＲＬ、伝送路４４を経由して非反転出力端子２に逆向きのループ信号電流が流れるが、エッジ検出回路３０が、非反転入力データ信号の波形の立下りエッジを検出してＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＤＮ）を出力するため、スイッチ手段３７がオンされて反転出力端子３がプルアップされ、また、スイッチ手段４２もオンされて非反転出力端子２がプルダウンされ、非反転出力端子２と反転出力端子３との間の差動出力電圧が増加されてループ信号電流が増加される。そして、非反転入力データ信号の波形の立下り時刻からエッジ検出信号ＥＭＰ（ＤＮ）のパルス幅時間だけ経過すると、再びスイッチ手段３７及びスイッチ手段４２がオフされて定常状態となるので、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立下り時刻からエッジ検出信号ＥＭＰ（ＤＮ）のパルス幅時間だけ一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００６８】
ここで、エッジ検出信号ＥＭＰ（ＵＰ）及びエッジ検出信号ＥＭＰ（ＤＮ）のパルス幅は、アルミ配線や銅配線の抵抗値、寄生容量ＣＯ１、寄生容量ＣＯ２、寄生容量ＣＩ１、寄生容量ＣＩ２との関係により、終端抵抗ＲＬの両端電圧波形が良好となるように設定される。
【００６９】
したがって、終端抵抗ＲＬの両端電圧は、図７の波形Ｖ１１のように、非反転入力データ信号によく追従した立上り立下りの速い良好な波形となる。
【００７０】
なお、本実施の形態のトランスミッタ回路は、電圧出力型であるので、終端抵抗ＲＬを接続しないで、ループ電流ではなく差動電圧信号による信号伝送を行うことができる。
【００７１】
以上説明したように、本発明の第３の実施の形態のトランスミッタ回路によれば、本発明の第１の実施の形態のトランスミッタ回路と同様の効果が得られ、電圧出力型であるので、終端抵抗ＲＬを接続しないで信号伝送を行うことができ、ダイナミックレンジの制限を少なくすることができるという効果も得られる。
【００７２】
次に、図８は、本発明の第４の実施の形態のトランスミッタ回路の構成図である。図６に示す本発明の第３の実施の形態のトランスミッタ回路の構成と、図８に示す本発明の第４の実施の形態のトランスミッタ回路の構成との相違部分は、図６に示す本発明の第３の実施の形態のトランスミッタ回路における出力波形制御回路３６を、図４に示す本発明の第２の実施の形態のトランスミッタ回路における出力波形制御回路１７に置き換えた部分のみであり、他の構成部分は同一であるため、図４と図６と図８とにおける同一構成部分には同一符号を付して、その説明を省略する。
【００７３】
図８に示すように、本発明の第４の実施の形態のトランスミッタ回路は、入力端子１と、非反転出力端子２と、反転出力端子３と、ドライバ回路２２と、出力波形制御回路１７と、を備える。
【００７４】
以上説明したように、本発明の第４の実施の形態のトランスミッタ回路によれば、本発明の第３の実施の形態のトランスミッタ回路に比べ小さい回路規模で同様の効果が得られる。
【００７５】
次に、図９は、本発明の第５の実施の形態の駆動装置の構成図であり、本実施の形態の駆動装置としてのソースドライバＬＳＩ４６が２個カスケード接続された構成を示している。さらに、図１０は、本実施の形態の駆動装置を備えるマトリクス表示パネルの構成図である。図１０に示すように、ＴＦＴ液晶、有機ＥＬ、プラズマ等のマトリクス表示パネルのガラス基板５０上にタイミングコントローラＬＳＩ５１と、複数のソースドライバＬＳＩ４６と、が直接実装されている。そして、ガラス基板５０上にマトリクス表示パネルの製造プロセスにより形成されたアルミ配線や銅配線による伝送路を介してタイミングコントローラＬＳＩ５１とソースドライバＬＳＩ４６とが階調データ信号伝送を行い、複数のソースドライバＬＳＩ４６がカスケードに階調データ信号伝送を行う。ここで、マトリクス表示パネルが例えば１０２４列のとき、例えば１２８列分を受け持つソースドライバＬＳＩ４６が８個カスケード接続される。
【００７６】
図９に示すように、ソースドライバＬＳＩ４６は、トランスミッタ回路４３と、レシーバ回路４５と、シフトレジスタ回路４７と、ラッチ回路４８と、データ線ドライバ回路４９と、を備える。トランスミッタ回路４３は、図１に示す本発明の第１の実施の形態のトランスミッタ回路、図４に示す本発明の第２の実施の形態のトランスミッタ回路、図６に示す本発明の第３の実施の形態のトランスミッタ回路、図８に示す本発明の第４の実施の形態のトランスミッタ回路のうちの何れか１つである。また、トランスミッタ回路４３と、レシーバ回路４５と、トランスミッタ回路４３とレシーバ回路４５との間に接続された伝送路４４とは、図２に示す伝送回路である。レシーバ回路４５の入力端には前段から伝送路４４が接続され、レシーバ回路４５の出力端は、シフトレジスタ回路４７のシリアル入力端に接続され、シフトレジスタ回路４７のシリアル出力端は、トランスミッタ回路４３の入力端子１に接続されている。
【００７７】
タイミングコントローラＬＳＩ５１は、１フレーム分の画像データをフレームメモリに格納すると、各ソースドライバＬＳＩ４６に対しシフトクロック信号を与えながらマトリクス表示パネルのデータ線を駆動するための水平１ライン分の階調データをトランスミッタ回路４３と伝送路４４とレシーバ回路４５とを介してカスケード接続されたシフトレジスタ回路４７に順次入力して行く。シフトレジスタ回路４７に受け持ち１２８列分の階調データが格納されると、タイミングコントローラＬＳＩ５１からの制御信号により階調データがラッチ回路４８に転送され、さらにラッチ回路４８に保持された階調データに対応するアナログ駆動電圧がデータ線ドライバ回路４９からマトリクス表示パネルのデータ線（ＴＦＴのソース線）に送出されて表示が行われる。
【００７８】
以上説明したように、本発明の第５の実施の形態の駆動装置によれば、シフトレジスタ回路４７のシリアル出力端に接続されたトランスミッタ回路４３と、シフトレジスタ回路４７のシリアル入力端に接続されたレシーバ回路４５と、を備えたことにより、ソースドライバＬＳＩ４６やタイミングコントローラＬＳＩ５１がマトリクス表示パネルのガラス基板５０上に実装され、ガラス基板５０上に形成された高抵抗成分を有するアルミ配線や銅配線により信号伝送を行う場合であっても、レシーバ回路４５の入力端における信号波形なまりが低減されて高速階調データ信号伝送を行うことが可能になるという効果が得られる。
【００７９】
なお、本発明の第１及び第２の実施の形態のトランスミッタ回路におけるドライバ回路は、Ｎチャネル型ＭＯＳトランジスタとしたが、Ｐチャネル型ＭＯＳトランジスタに変更することもできる。
【００８０】
また、本発明の第１及び第３の実施の形態のトランスミッタ回路における遅延用の非反転バッファは、非反転入力データ信号を遅延用クロックによりラッチする構成としてもよい。
【００８１】
【発明の効果】
本発明による効果は、伝送路がガラス基板上のアルミ配線や銅配線のように高抵抗成分を有していても、レシーバ回路の入力端における信号波形なまりが低減されて高速信号伝送を行うことが可能なトランスミッタ回路、伝送回路及び駆動装置を実現することができることである。
【００８２】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のトランスミッタ回路の構成図である。
【図２】本発明の第１の実施の形態のトランスミッタ回路を備える伝送回路の構成図である。
【図３】本発明の第１の実施の形態のトランスミッタ回路の動作説明図である。
【図４】本発明の第２の実施の形態のトランスミッタ回路の構成図である。
【図５】本発明の第２の実施の形態のトランスミッタ回路の動作説明図である。
【図６】本発明の第３の実施の形態のトランスミッタ回路の構成図である。
【図７】本発明の第３の実施の形態のトランスミッタ回路の動作説明図である。
【図８】本発明の第４の実施の形態のトランスミッタ回路の構成図である。
【図９】本発明の第５の実施の形態の駆動装置の構成図である。
【図１０】本発明の第５の実施の形態の駆動装置を備えるマトリクス表示パネルの構成図である。
【図１１】従来例のトランスミッタ回路の構成図である。
【符号の説明】
１ 入力端子
２ 非反転出力端子
３ 反転出力端子
４ ドライバ回路
５ インバータ回路
６ 定電流源
７ 定電流源
８ 出力波形制御回路
９ エッジ検出回路
１０ 非反転バッファ回路
１１ 排他的論理和回路
１２ 定電流源
１３ スイッチ手段
１４ インバータ回路
１５ 定電流源
１６ スイッチ手段
１７ 出力波形制御回路
１８ インバータ回路
１９ 容量
２０ インバータ回路
２１ 容量
２２ ドライバ回路
２３ インバータ回路
２４ 分圧回路
２５ スイッチ手段
２６ スイッチ手段
２７ 分圧回路
２８ スイッチ手段
２９ スイッチ手段
３０ エッジ検出回路
３１ 非反転バッファ回路
３２ 排他的論理和回路
３３ インバータ回路
３４ 論理積回路
３５ 論理積回路
３６ 出力波形制御回路
３７ スイッチ手段
３８ インバータ回路
３９ スイッチ手段
４０ スイッチ手段
４１ インバータ回路
４２ スイッチ手段
４３ トランスミッタ回路
４４ 伝送路
４５ レシーバ回路
４６ ソースドライバＬＳＩ
４７ シフトレジスタ回路
４８ ラッチ回路
４９ データ線ドライバ回路
５０ マトリクス表示パネルのガラス基板
５１ タイミングコントローラＬＳＩ
Ｎ１ Ｎチャネル型ＭＯＳトランジスタ
Ｎ２ Ｎチャネル型ＭＯＳトランジスタ
Ｎ３ Ｎチャネル型ＭＯＳトランジスタ
Ｎ４ Ｎチャネル型ＭＯＳトランジスタ
Ｎ５ Ｎチャネル型ＭＯＳトランジスタ
Ｎ６ Ｎチャネル型ＭＯＳトランジスタ
Ｎ７ Ｎチャネル型ＭＯＳトランジスタ
Ｎ８ Ｎチャネル型ＭＯＳトランジスタ
Ｎ９ Ｎチャネル型ＭＯＳトランジスタ
Ｎ１０ Ｎチャネル型ＭＯＳトランジスタ
Ｎ１１ Ｎチャネル型ＭＯＳトランジスタ
Ｐ１ Ｐチャネル型ＭＯＳトランジスタ
Ｐ２ Ｐチャネル型ＭＯＳトランジスタ
Ｐ３ Ｐチャネル型ＭＯＳトランジスタ
Ｐ４ Ｐチャネル型ＭＯＳトランジスタ
Ｐ５ Ｐチャネル型ＭＯＳトランジスタ
Ｐ６ Ｐチャネル型ＭＯＳトランジスタ
Ｐ７ Ｐチャネル型ＭＯＳトランジスタ
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
Ｒ４ 抵抗
Ｒ５ 抵抗
Ｒ６ 抵抗
【発明の属する技術分野】
本発明は、トランスミッタ回路、伝送回路及び駆動装置に関し、特に、液晶表示装置、有機ＥＬ表示装置、プラズマ表示装置等に適用するトランスミッタ回路、伝送回路及び駆動装置に関する。
【０００２】
【従来の技術】
従来、マトリクス型の液晶表示装置、有機ＥＬ表示装置、プラズマ表示装置等においては、入力された１フレーム分の画像信号から水平１ライン分の階調データ信号と走査信号とを順次生成して出力するタイミングコントローラＬＳＩと、階調データ信号を受けて表示パネルの各データ線を駆動する駆動装置としてのソースドライバＬＳＩとは、ともにプリント配線基板上に実装され、タイミングコントローラＬＳＩとソースドライバＬＳＩとの間の信号伝送、カスケード接続された複数のソースドライバＬＳＩ間の信号伝送は、プリント配線の伝送路により行われる。そして、その伝送回路としては、例えば、高速インタフェース手段であるＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インタフェースが使用される。
【０００３】
従来のＬＶＤＳインタフェースのトランスミッタ回路は、図１１に示すように、一端が高電位側電源ＶＤＤに接続された定電流源６と、一端が低電位側電源ＶＳＳに接続された定電流源７と、定電流源６の他端と定電流源７の他端との間に直列に接続されたスイッチング手段としてのＮチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ２と、定電流源６の他端と定電流源７の他端との間に直列に接続されたスイッチング手段としてのＮチャネル型ＭＯＳトランジスタＮ３及びＮチャネル型ＭＯＳトランジスタＮ４と、Ｎチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ２の接続点に接続された非反転出力端子２と、Ｎチャネル型ＭＯＳトランジスタＮ３及びＮチャネル型ＭＯＳトランジスタＮ４の接続点に接続された反転出力端子３と、を備えている。さらに、非反転出力端子２と反転出力端子３との間には、ペア線の伝送路を介してレシーバ回路の終端抵抗が接続され、レシーバ回路の電圧比較器が終端抵抗の両端電圧を判定して信号論理を認識する。入力端子１に入力されるＣＭＯＳレベルの非反転入力データ信号は、Ｎチャネル型ＭＯＳトランジスタＮ１のゲート端とＮチャネル型ＭＯＳトランジスタＮ４のゲート端とに与えられ、非反転入力データ信号がＣＭＯＳ型のインバータ回路５により反転された反転入力データ信号は、Ｎチャネル型ＭＯＳトランジスタＮ２のゲート端とＮチャネル型ＭＯＳトランジスタＮ３のゲート端とに与えられる。そして、非反転入力データ信号が論理ＨとしてのＶＤＤレベルのときＮチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ４がオンされ、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮチャネル型ＭＯＳトランジスタＮ３がオフされ、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路、終端抵抗、伝送路、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れ、レシーバ回路は、論理Ｈレベルを認識し、非反転入力データ信号が論理ＬとしてのＶＳＳレベルのときＮチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ４がオフされ、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮチャネル型ＭＯＳトランジスタＮ３がオンされ、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路、終端抵抗、伝送路、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れ、レシーバ回路は、論理Ｌレベルを認識するようになっている（例えば特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−３１８１０号公報（図１３）
【０００５】
【発明が解決しようとする課題】
ところで、近年は、表示装置の小型化、軽量化、コストダウン等を目的として、ソースドライバＬＳＩをマトリクス表示パネルのガラス基板上に実装したＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）化が進んでおり、この場合、タイミングコントローラＬＳＩとソースドライバＬＳＩとの間の信号伝送、カスケード接続された複数のソースドライバＬＳＩ間の信号伝送は、ガラス基板上に形成されたアルミ配線や銅配線の伝送路により行われることになる。
【０００６】
しかし、プリント配線基板上の銅配線による伝送路の抵抗成分が数１０ｍΩ以下であるのに対し、ガラス基板上のアルミ配線や銅配線による伝送路の抵抗成分は、表示パネル用プロセスで作られるために配線厚が薄く配線幅も小さいため、数１００Ωとなる。そして、トランスミッタ回路の出力容量とレシーバ回路の入力容量とが数ｐＦであるため、表示パネルの高精細化や大画面化にともない１００ＭＨｚを超えるような高周波領域での信号伝送を行おうとしても、レシーバ回路の入力端ではＲＣ時定数による信号波形なまりが大きくなり、良好な信号伝送を行うことができないという問題がある。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであって、伝送路がガラス基板上のアルミ配線や銅配線のように高抵抗成分を有していても、レシーバ回路の入力端における信号波形なまりが低減されて高速信号伝送を行うことが可能なトランスミッタ回路、伝送回路及び駆動装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のトランスミッタ回路は、非反転出力端子及び反転出力端子を有して入力信号に基きループの向きが変わる信号電流を前記非反転出力端子及び反転出力端子に出力するドライバ回路と、前記入力信号の波形のエッジを検出して一時的に前記信号電流を増加させる出力波形制御回路と、を備えることを特徴とする。
【０００９】
また、前記出力波形制御回路は、前記エッジを検出したとき検出信号を出力するエッジ検出回路と、前記検出信号によりオンされるスイッチ手段と、前記スイッチ手段がオンされたとき前記信号電流に加算される電流を供給する電流源と、を備えることを特徴とする。
【００１０】
また、前記出力波形制御回路は、非反転入力信号が入力される第１のインバータ回路と、前記第１のインバータ回路の出力端に一端が接続され他端が前記反転出力端子に接続された第１の容量と、反転入力信号が入力される第２のインバータ回路と、前記第２のインバータ回路の出力端に一端が接続され他端が前記非反転出力端子に接続された第２の容量と、を備えることを特徴とする。
【００１１】
また、前記ドライバ回路は、非反転出力端子及び反転出力端子を有し、非反転入力信号が入力されて高電位側電源からの電流を前記非反転出力端子に切替えて流す第１のトランジスタと、反転入力信号が入力されて前記高電位側電源からの電流を前記反転出力端子に切替えて流す第３のトランジスタと、前記非反転入力信号が入力されて前記反転出力端子からの電流を低電位側電源に切替えて流す第４のトランジスタと、前記反転入力信号が入力されて前記非反転出力端子からの電流を前記低電位側電源に切替えて流す第２のトランジスタと、を備えることを特徴とする。
【００１２】
また、本発明のトランスミッタ回路は、非反転出力端子及び反転出力端子を有して入力信号に基き極性が変わる差動電圧を前記非反転出力端子及び反転出力端子に出力するドライバ回路と、前記入力信号の波形のエッジを検出して一時的に前記差動電圧を増加させる出力波形制御回路と、を備えることを特徴とする。
【００１３】
また、前記出力波形制御回路は、前記波形の立上りエッジを検出したとき第１の検出信号を出力し前記波形の立下りエッジを検出したとき第２の検出信号を出力するエッジ検出回路と、前記第１の検出信号により前記非反転出力端子をプルアップするスイッチ手段と、前記第１の検出信号により前記反転出力端子をプルダウンするスイッチ手段と、前記第２の検出信号により前記非反転出力端子をプルダウンするスイッチ手段と、前記第２の検出信号により前記反転出力端子をプルアップするスイッチ手段と、を備えることを特徴とする。
【００１４】
また、前記ドライバ回路は、高レベル及び低レベルの分圧電圧を生成する分圧回路と、非反転入力信号に基き前記分圧電圧を選択して前記非反転出力端子に出力するスイッチ手段と、前記非反転入力信号に基き前記分圧電圧を選択して前記反転出力端子に出力するスイッチ手段と、を備えることを特徴とする。
【００１５】
本発明の伝送回路は、前記トランスミッタ回路と、前記トランスミッタ回路の前記非反転出力端子及び反転出力端子に一端が接続された伝送路と、前記伝送路の他端に接続されたレシーバ回路と、を備えることを特徴とする。
【００１６】
本発明の駆動装置は、マトリクス表示パネルのデータ線を駆動するための階調データが入力されるシフトレジスタ回路と、前記シフトレジスタ回路のシリアル出力端に接続された前記トランスミッタ回路と、を備えることを特徴とする。
【００１７】
また、前記伝送路を備えることを特徴とする。
【００１８】
また、前記伝送路は、前記マトリクス表示パネルのガラス基板上の配線であることを特徴とする。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。図１は、本発明の第１の実施の形態のトランスミッタ回路の構成図である。図１に示すように、本発明の第１の実施の形態のトランスミッタ回路は、入力端子１と、非反転出力端子２と、反転出力端子３と、ドライバ回路４と、出力波形制御回路８と、を備える。
【００２０】
ドライバ回路４は、ＣＭＯＳ型のインバータ回路５と、信号電流ソース用の定電流源６と、信号電流シンク用の定電流源７と、Ｎチャネル型ＭＯＳトランジスタＮ１と、Ｎチャネル型ＭＯＳトランジスタＮ２と、Ｎチャネル型ＭＯＳトランジスタＮ３と、Ｎチャネル型ＭＯＳトランジスタＮ４と、を備える。定電流源６の一端は、高電位側電源ＶＤＤに接続され、定電流源６の他端は、Ｎチャネル型ＭＯＳトランジスタＮ１のドレイン端とＮチャネル型ＭＯＳトランジスタＮ３のドレイン端とに接続されている。定電流源７の一端は、低電位側電源ＶＳＳに接続され、定電流源７の他端は、Ｎチャネル型ＭＯＳトランジスタＮ２のソース端とＮチャネル型ＭＯＳトランジスタＮ４のソース端とに接続されている。Ｎチャネル型ＭＯＳトランジスタＮ１のソース端は、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン端に接続され、Ｎチャネル型ＭＯＳトランジスタＮ３のソース端は、Ｎチャネル型ＭＯＳトランジスタＮ４のドレイン端に接続されている。入力端子１は、Ｎチャネル型ＭＯＳトランジスタＮ１のゲート端とＮチャネル型ＭＯＳトランジスタＮ４のゲート端とインバータ回路５の入力端とに接続され、インバータ回路５の出力端は、Ｎチャネル型ＭＯＳトランジスタＮ２のゲート端とＮチャネル型ＭＯＳトランジスタＮ３のゲート端とに接続されている。そして、非反転出力端子２は、Ｎチャネル型ＭＯＳトランジスタＮ１のソース端に接続され、反転出力端子３は、Ｎチャネル型ＭＯＳトランジスタＮ３のソース端に接続されている。
【００２１】
出力波形制御回路８は、エッジ検出回路９と、信号電流ソース用の定電流源１２と、スイッチ手段１３と、信号電流シンク用の定電流源１５と、スイッチ手段１６と、を備える。
【００２２】
エッジ検出回路９は、ＣＭＯＳ型の非反転バッファ回路１０と、ＣＭＯＳ型の排他的論理和回路１１と、を備え、非反転バッファ回路１０の入力端と排他的論理和回路１１の第１入力端とが互いに接続されエッジ検出回路９の入力端として入力端子１に接続されている。非反転バッファ回路１０の出力端は、排他的論理和回路１１の第２入力端に接続されている。エッジ検出回路９は、入力端子１に入力される非反転入力データ信号の波形の立上りエッジと立下りエッジとを検出して排他的論理和回路１１の出力端からエッジ検出信号ＥＭＰを出力する。エッジ検出信号ＥＭＰのパルス幅は、非反転バッファ回路１０の遅延時間と等しく、その遅延時間を適宜設定することができる。非反転バッファ回路１０を偶数段のインバータ回路で構成すれば、その段数を可変して遅延時間を変更することができる。
【００２３】
スイッチ手段１３は、ＣＭＯＳ型のインバータ回路１４と、Ｐチャネル型ＭＯＳトランジスタＰ１と、を備え、Ｐチャネル型ＭＯＳトランジスタＰ１のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＰ１のドレイン端は、定電流源１２の一端に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１のゲート端は、インバータ回路１４の出力端に接続され、インバータ回路１４の入力端は、エッジ検出回路９の出力端としての排他的論理和回路１１の出力端に接続されている。Ｐチャネル型ＭＯＳトランジスタＰ１は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰが入力されたときオンされる。そして、スイッチ手段１３と直列接続された定電流源１２の他端は、Ｎチャネル型ＭＯＳトランジスタＮ１のドレイン端とＮチャネル型ＭＯＳトランジスタＮ３のドレイン端とに接続されている。
【００２４】
スイッチ手段１６としてのＮチャネル型ＭＯＳトランジスタＮ５のソース端は、低電位側電源ＶＳＳに接続され、Ｎチャネル型ＭＯＳトランジスタＮ５のドレイン端は、定電流源１５の一端に接続され、Ｎチャネル型ＭＯＳトランジスタＮ５のゲート端は、排他的論理和回路１１の出力端に接続されている。Ｎチャネル型ＭＯＳトランジスタＮ５は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰが入力されたときオンされる。そして、スイッチ手段１６と直列接続された定電流源１５の他端は、Ｎチャネル型ＭＯＳトランジスタＮ２のソース端とＮチャネル型ＭＯＳトランジスタＮ４のソース端とに接続されている。
【００２５】
図２は、本実施の形態のトランスミッタ回路を備える伝送回路の構成図である。図２に示すように、伝送回路は、本実施の形態のトランスミッタ回路４３と、トランスミッタ回路４３の非反転出力端子２及び反転出力端子３に一端が接続されたペア線による平衡型の伝送路４４と、伝送路４４の他端に接続されたレシーバ回路４５と、を備える。レシーバ回路４５は、伝送路４４の他端に接続された終端抵抗ＲＬと、終端抵抗ＲＬの両端に非反転入力端子及び反転入力端子が接続された差動型の電圧比較器ＣＭＰと、を備え、電圧比較器ＣＭＰが終端抵抗ＲＬの両端電圧を判定して信号論理を認識する。伝送路４４は、マトリクス表示パネルのガラス基板上のアルミ配線や銅配線であって高抵抗成分を有し、非反転出力端子２は、低電位側電源ＶＳＳに対する寄生容量ＣＯ１を有し、反転出力端子３は、低電位側電源ＶＳＳに対する寄生容量ＣＯ２を有し、レシーバ回路４５の非反転入力端子は、低電位側電源ＶＳＳに対する寄生容量ＣＩ１を有し、レシーバ回路４５の反転入力端子は、低電位側電源ＶＳＳに対する寄生容量ＣＩ２を有している。
【００２６】
トランスミッタ回路４３において、入力端子１に入力されるＣＭＯＳレベルの非反転入力データ信号は、Ｎチャネル型ＭＯＳトランジスタＮ１のゲート端とＮチャネル型ＭＯＳトランジスタＮ４のゲート端とに与えられ、非反転入力データ信号がＣＭＯＳ型のインバータ回路５により反転された反転入力データ信号は、Ｎチャネル型ＭＯＳトランジスタＮ２のゲート端とＮチャネル型ＭＯＳトランジスタＮ３のゲート端とに与えられる。
【００２７】
Ｎチャネル型ＭＯＳトランジスタＮ１は、非反転入力データ信号が入力されて高電位側電源ＶＤＤからの電流を非反転出力端子２に切替えて流し、Ｎチャネル型ＭＯＳトランジスタＮ３は、反転入力データ信号が入力されて高電位側電源ＶＤＤからの電流を反転出力端子３に切替えて流し、Ｎチャネル型ＭＯＳトランジスタＮ４は、非反転入力データ信号が入力されて反転出力端子３からの電流を低電位側電源ＶＳＳに切替えて流し、Ｎチャネル型ＭＯＳトランジスタＮ２は、反転入力データ信号が入力されて非反転出力端子２からの電流を低電位側電源ＶＳＳに切替えて流す。
【００２８】
非反転入力データ信号が論理ＨとしてのＶＤＤレベルのときＮチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ４がオンされ、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮチャネル型ＭＯＳトランジスタＮ３がオフされ、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路４４、終端抵抗ＲＬ、伝送路４４、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れ、レシーバ回路４５は、論理Ｈレベルを認識する。
【００２９】
また、非反転入力データ信号が論理ＬとしてのＶＳＳレベルのときＮチャネル型ＭＯＳトランジスタＮ１及びＮチャネル型ＭＯＳトランジスタＮ４がオフされ、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮチャネル型ＭＯＳトランジスタＮ３がオンされ、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路４４、終端抵抗ＲＬ、伝送路４４、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れ、レシーバ回路４５は、論理Ｌレベルを認識する。
【００３０】
次に動作を説明する。図３は、図２に示す伝送回路における本発明の第１の実施の形態のトランスミッタ回路の動作説明図である。なお、図３において、波形Ｖ１は、入力端子１に与えられる非反転入力データ信号を示し、波形Ｖ２は、排他的論理和回路１１の出力端から出力されるエッジ検出信号ＥＭＰを示し、波形Ｖ３は、非反転出力端子２と反転出力端子３との間の差動出力電圧を示し、波形Ｖ４は、終端抵抗ＲＬの両端電圧を示し、波形Ｖ５は、図１１に示す従来のトランスミッタ回路により信号伝送を行ったときの終端抵抗ＲＬの両端電圧を示している。
【００３１】
先ず、入力端子１に入力される非反転入力データ信号が変化しないとき、エッジ検出信号ＥＭＰは、ＶＳＳレベル（論理Ｌレベル）のままであり、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰは出力されない。したがって、非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）のときは、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路４４、終端抵抗ＲＬ、伝送路４４、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れ、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）のときは、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路４４、終端抵抗ＲＬ、伝送路４４、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れ、非反転出力端子２と反転出力端子３との間の差動出力電圧は、定常状態の電圧振幅となっている。
【００３２】
次に、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）からＶＤＤレベル（論理Ｈレベル）に変化したとすると、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路４４、終端抵抗ＲＬ、伝送路４４、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れるが、エッジ検出回路９が、非反転入力データ信号の波形の立上りエッジを検出してＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰを出力するため、スイッチ手段１３がオンされて定電流源１２の電流が定電流源６の電流に加算され、また、スイッチ手段１６もオンされて定電流源１５の電流が定電流源７の電流に加算され、ループ信号電流が増加される。そして、非反転入力データ信号の波形の立上り時刻からエッジ検出信号ＥＭＰのパルス幅時間だけ経過すると、再びスイッチ手段１３及びスイッチ手段１６がオフされて定常状態となるので、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立上り時刻からエッジ検出信号ＥＭＰのパルス幅時間だけ一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００３３】
また逆に、非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）からＶＳＳレベル（論理Ｌレベル）に変化したとすると、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路４４、終端抵抗ＲＬ、伝送路４４、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れるが、エッジ検出回路９が、非反転入力データ信号の波形の立下りエッジを検出してＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰを出力するため、スイッチ手段１３がオンされて定電流源１２の電流が定電流源６の電流に加算され、また、スイッチ手段１６もオンされて定電流源１５の電流が定電流源７の電流に加算され、ループ信号電流が増加される。そして、非反転入力データ信号の波形の立下り時刻からエッジ検出信号ＥＭＰのパルス幅時間だけ経過すると、再びスイッチ手段１３及びスイッチ手段１６がオフされて定常状態となるので、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立下り時刻からエッジ検出信号ＥＭＰのパルス幅時間だけ一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００３４】
ここで、エッジ検出信号ＥＭＰのパルス幅は、アルミ配線や銅配線の抵抗値、寄生容量ＣＯ１、寄生容量ＣＯ２、寄生容量ＣＩ１、寄生容量ＣＩ２、定電流源１２の電流値、定電流源１５の電流値との関係により、終端抵抗ＲＬの両端電圧波形が良好となるように設定される。
【００３５】
したがって、終端抵抗ＲＬの両端電圧は、図３の波形Ｖ４のように、非反転入力データ信号によく追従した立上り立下りの速い良好な波形となる。一方、図１１に示す従来のトランスミッタ回路は、出力波形制御回路８を備えていないため、図３の波形Ｖ５のように、なまりの大きい波形となってしまい、良好な信号伝送を行うことができない。
【００３６】
以上説明したように、本発明の第１の実施の形態のトランスミッタ回路によれば、出力波形制御回路８を備えて、入力データ信号波形のエッジから一時的に出力信号振幅を増大させるようにしたので、伝送路がガラス基板上のアルミ配線や銅配線のように高抵抗成分を有していても、レシーバ回路の入力端における信号波形なまりが低減されて高速信号伝送を行うことが可能になるという効果が得られる。
【００３７】
次に、図４は、本発明の第２の実施の形態のトランスミッタ回路の構成図である。図１に示す本発明の第１の実施の形態のトランスミッタ回路の構成と、図４に示す本発明の第２の実施の形態のトランスミッタ回路の構成との相違部分は、出力波形制御回路８を出力波形制御回路１７に変更した部分のみであり、他の構成部分は同一であるため、図１と図４とにおける同一構成部分には同一符号を付して、その説明を省略する。
【００３８】
図４に示すように、本発明の第２の実施の形態のトランスミッタ回路は、入力端子１と、非反転出力端子２と、反転出力端子３と、ドライバ回路４と、出力波形制御回路１７と、を備える。
【００３９】
出力波形制御回路１７は、ＣＭＯＳ型のインバータ回路１８と、容量１９と、ＣＭＯＳ型のインバータ回路２０と、容量２１と、を備える。インバータ回路２０の入力端は、入力端子１に接続されて非反転入力データ信号が入力される。容量２１の一端は、インバータ回路２０の出力端に接続され、容量２１の他端は、反転出力端子３に接続されている。インバータ回路１８の入力端は、インバータ回路５の出力端に接続されて反転入力データ信号が入力される。容量１９の一端は、インバータ回路１８の出力端に接続され、容量１９の他端は、非反転出力端子２に接続されている。
【００４０】
容量２１は、インバータ回路２０の出力電圧を微分して反転出力端子３に与え、容量１９は、インバータ回路１８の出力電圧を微分して非反転出力端子２に与える。
【００４１】
次に動作を説明する。図５は、図２に示す伝送回路における本発明の第２の実施の形態のトランスミッタ回路の動作説明図である。なお、図５において、波形Ｖ１は、入力端子１に与えられる非反転入力データ信号を示し、波形Ｖ６は、非反転出力端子２と反転出力端子３との間の差動出力電圧を示し、波形Ｖ７は、終端抵抗ＲＬの両端電圧を示している。
【００４２】
先ず、入力端子１に入力される非反転入力データ信号が変化せずにＶＤＤレベル（論理Ｈレベル）のときは、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路４４、終端抵抗ＲＬ、伝送路４４、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れ、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）のときは、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路４４、終端抵抗ＲＬ、伝送路４４、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れ、非反転出力端子２と反転出力端子３との間の差動出力電圧は、定常状態の電圧振幅となっている。
【００４３】
次に、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）からＶＤＤレベル（論理Ｈレベル）に変化したとすると、定電流源６からＮチャネル型ＭＯＳトランジスタＮ１、非反転出力端子２、伝送路４４、終端抵抗ＲＬ、伝送路４４、反転出力端子３、Ｎチャネル型ＭＯＳトランジスタＮ４を経由して定電流源７にループ信号電流が流れるが、インバータ回路２０が非反転入力データ信号の波形の立上りエッジを検出して、インバータ回路２０の出力電圧が容量２１により微分された電圧が反転出力端子３に加算され、同時に、インバータ回路１８が反転入力データ信号の波形の立下りエッジを検出して、インバータ回路１８の出力電圧が容量１９により微分された電圧が非反転出力端子２に加算され、ループ信号電流が増加される。したがって、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立上り時刻から一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００４４】
また逆に、非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）からＶＳＳレベル（論理Ｌレベル）に変化したとすると、定電流源６からＮチャネル型ＭＯＳトランジスタＮ３、反転出力端子３、伝送路４４、終端抵抗ＲＬ、伝送路４４、非反転出力端子２、Ｎチャネル型ＭＯＳトランジスタＮ２を経由して定電流源７に逆向きのループ信号電流が流れるが、インバータ回路２０が非反転入力データ信号の波形の立下りエッジを検出して、インバータ回路２０の出力電圧が容量２１により微分された電圧が反転出力端子３に加算され、同時に、インバータ回路１８が反転入力データ信号の波形の立上りエッジを検出して、インバータ回路１８の出力電圧が容量１９により微分された電圧が非反転出力端子２に加算され、ループ信号電流が増加される。したがって、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立下り時刻から一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００４５】
ここで、容量１９及び容量２１の容量値は、アルミ配線や銅配線の抵抗値、寄生容量ＣＯ１、寄生容量ＣＯ２、寄生容量ＣＩ１、寄生容量ＣＩ２との関係により、終端抵抗ＲＬの両端電圧波形が良好となるように設定される。
【００４６】
したがって、終端抵抗ＲＬの両端電圧は、図５の波形Ｖ７のように、非反転入力データ信号によく追従した立上り立下りの速い良好な波形となる。
【００４７】
以上説明したように、本発明の第２の実施の形態のトランスミッタ回路によれば、インバータ回路２０により非反転入力データ信号の波形のエッジを検出してインバータ回路２０の出力電圧の微分電圧を反転出力端子３に加算し、同時に、インバータ回路１８により反転入力データ信号のエッジを検出してインバータ回路１８の出力電圧の微分電圧を非反転出力端子２に加算するようにしたので、本発明の第１の実施の形態のトランスミッタ回路に比べ小さい回路規模で同様の効果が得られる。
【００４８】
次に、図６は、本発明の第３の実施の形態のトランスミッタ回路の構成図である。図６に示すように、本発明の第３の実施の形態のトランスミッタ回路は、入力端子１と、非反転出力端子２と、反転出力端子３と、ドライバ回路２２と、出力波形制御回路３６と、を備える。
【００４９】
ドライバ回路２２は、ＣＭＯＳ型のインバータ回路２３と、分圧回路２４と、スイッチ手段２５と、スイッチ手段２６と、分圧回路２７と、スイッチ手段２８と、スイッチ手段２９と、を備える。
【００５０】
分圧回路２４は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に互いに直列接続された抵抗Ｒ１、抵抗Ｒ２及び抵抗Ｒ３を備え、抵抗Ｒ１と抵抗Ｒ２との接続点から分圧電圧ＶＨ（高レベル）を生成し、抵抗Ｒ２と抵抗Ｒ３との接続点から分圧電圧ＶＨより低い分圧電圧ＶＬ（低レベル）を生成する。
【００５１】
同様に、分圧回路２７は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に互いに直列接続された抵抗Ｒ４、抵抗Ｒ５及び抵抗Ｒ６を備え、抵抗Ｒ４と抵抗Ｒ５との接続点から分圧電圧ＶＨ（高レベル）を生成し、抵抗Ｒ５と抵抗Ｒ６との接続点から分圧電圧ＶＨより低い分圧電圧ＶＬ（低レベル）を生成する。
【００５２】
スイッチ手段２５は、Ｎチャネル型ＭＯＳトランジスタＮ６と、Ｐチャネル型ＭＯＳトランジスタＰ２と、を備え、Ｎチャネル型ＭＯＳトランジスタＮ６のソースドレイン路とＰチャネル型ＭＯＳトランジスタＰ２のソースドレイン路とが並列接続されたトランスファゲートである。スイッチ手段２５の一端には、分圧回路２４から分圧電圧ＶＨが与えられ、スイッチ手段２５の他端は、非反転出力端子２に接続されている。
【００５３】
スイッチ手段２６は、Ｎチャネル型ＭＯＳトランジスタＮ７と、Ｐチャネル型ＭＯＳトランジスタＰ３と、を備え、Ｎチャネル型ＭＯＳトランジスタＮ７のソースドレイン路とＰチャネル型ＭＯＳトランジスタＰ３のソースドレイン路とが並列接続されたトランスファゲートである。スイッチ手段２６の一端には、分圧回路２４から分圧電圧ＶＬが与えられ、スイッチ手段２６の他端は、非反転出力端子２に接続されている。
【００５４】
入力端子１は、Ｎチャネル型ＭＯＳトランジスタＮ６のゲート端とＰチャネル型ＭＯＳトランジスタＰ３のゲート端とインバータ回路２３の入力端とに接続され、インバータ回路２３の出力端は、Ｐチャネル型ＭＯＳトランジスタＰ２のゲート端とＮチャネル型ＭＯＳトランジスタＮ７のゲート端とに接続されている。スイッチ手段２５及びスイッチ手段２６は、入力端子１に入力されるＣＭＯＳレベルの非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）のとき分圧電圧ＶＨを選択して非反転出力端子２に出力し、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）のとき分圧電圧ＶＬを選択して非反転出力端子２に出力する。
【００５５】
スイッチ手段２８は、Ｎチャネル型ＭＯＳトランジスタＮ８と、Ｐチャネル型ＭＯＳトランジスタＰ４と、を備え、Ｎチャネル型ＭＯＳトランジスタＮ８のソースドレイン路とＰチャネル型ＭＯＳトランジスタＰ４のソースドレイン路とが並列接続されたトランスファゲートである。スイッチ手段２８の一端には、分圧回路２７から分圧電圧ＶＨが与えられ、スイッチ手段２８の他端は、反転出力端子３に接続されている。
【００５６】
スイッチ手段２９は、Ｎチャネル型ＭＯＳトランジスタＮ９と、Ｐチャネル型ＭＯＳトランジスタＰ５と、を備え、Ｎチャネル型ＭＯＳトランジスタＮ９のソースドレイン路とＰチャネル型ＭＯＳトランジスタＰ５のソースドレイン路とが並列接続されたトランスファゲートである。スイッチ手段２９の一端には、分圧回路２７から分圧電圧ＶＬが与えられ、スイッチ手段２９の他端は、反転出力端子３に接続されている。
【００５７】
入力端子１は、Ｐチャネル型ＭＯＳトランジスタＰ４のゲート端とＮチャネル型ＭＯＳトランジスタＮ９のゲート端とに接続され、インバータ回路２３の出力端は、Ｎチャネル型ＭＯＳトランジスタＮ８のゲート端とＰチャネル型ＭＯＳトランジスタＰ５のゲート端とに接続されている。スイッチ手段２８及びスイッチ手段２９は、入力端子１に入力されるＣＭＯＳレベルの非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）のとき分圧電圧ＶＬを選択して反転出力端子３に出力し、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）のとき分圧電圧ＶＨを選択して反転出力端子３に出力する。
【００５８】
出力波形制御回路３６は、エッジ検出回路３０と、スイッチ手段３７と、スイッチ手段３９と、スイッチ手段４０と、スイッチ手段４２と、を備える。
【００５９】
エッジ検出回路３０は、ＣＭＯＳ型の非反転バッファ回路３１と、ＣＭＯＳ型の排他的論理和回路３２と、ＣＭＯＳ型のインバータ回路３３と、ＣＭＯＳ型の論理積回路３４と、ＣＭＯＳ型の論理積回路３５と、を備え、非反転バッファ回路３１の入力端と排他的論理和回路３２の第１入力端とインバータ回路３３の入力端と論理積回路３４の第１入力端とが互いに接続されエッジ検出回路３０の入力端として入力端子１に接続されている。非反転バッファ回路３１の出力端は、排他的論理和回路３２の第２入力端に接続されている。排他的論理和回路３２の出力端は、論理積回路３４の第２入力端と論理積回路３５の第２入力端とに接続されている。インバータ回路３３の出力端は、論理積回路３５の第１入力端に接続されている。エッジ検出回路３０は、入力端子１に入力される非反転入力データ信号の波形の立上りエッジを検出して論理積回路３４の出力端からエッジ検出信号ＥＭＰ（ＵＰ）を出力し、非反転入力データ信号の波形の立下りエッジを検出して論理積回路３５の出力端からエッジ検出信号ＥＭＰ（ＤＮ）を出力する。エッジ検出信号ＥＭＰ（ＵＰ）及びＥＭＰ（ＤＮ）のパルス幅は、非反転バッファ回路３１の遅延時間と等しく、その遅延時間を適宜設定することができる。非反転バッファ回路３１を偶数段のインバータ回路で構成すれば、その段数を可変して遅延時間を変更することができる。
【００６０】
スイッチ手段３７は、ＣＭＯＳ型のインバータ回路３８と、Ｐチャネル型ＭＯＳトランジスタＰ６と、を備え、Ｐチャネル型ＭＯＳトランジスタＰ６のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＰ６のドレイン端は、反転出力端子３に接続され、Ｐチャネル型ＭＯＳトランジスタＰ６のゲート端は、インバータ回路３８の出力端に接続され、インバータ回路３８の入力端は、論理積回路３５の出力端に接続されている。Ｐチャネル型ＭＯＳトランジスタＰ６は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＤＮ）が入力されたときオンされ、反転出力端子３を高電位側電源ＶＤＤに向けてプルアップする。
【００６１】
スイッチ手段４０は、ＣＭＯＳ型のインバータ回路４１と、Ｐチャネル型ＭＯＳトランジスタＰ７と、を備え、Ｐチャネル型ＭＯＳトランジスタＰ７のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＰ７のドレイン端は、非反転出力端子２に接続され、Ｐチャネル型ＭＯＳトランジスタＰ７のゲート端は、インバータ回路４１の出力端に接続され、インバータ回路４１の入力端は、論理積回路３４の出力端に接続されている。Ｐチャネル型ＭＯＳトランジスタＰ７は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＵＰ）が入力されたときオンされ、非反転出力端子２を高電位側電源ＶＤＤに向けてプルアップする。
【００６２】
スイッチ手段３９としてのＮチャネル型ＭＯＳトランジスタＮ１０のソース端は、低電位側電源ＶＳＳに接続され、Ｎチャネル型ＭＯＳトランジスタＮ１０のドレイン端は、反転出力端子３に接続され、Ｎチャネル型ＭＯＳトランジスタＮ１０のゲート端は、論理積回路３４の出力端に接続されている。Ｎチャネル型ＭＯＳトランジスタＮ１０は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＵＰ）が入力されたときオンされ、反転出力端子３を低電位側電源ＶＳＳに向けてプルダウンする。
【００６３】
スイッチ手段４２としてのＮチャネル型ＭＯＳトランジスタＮ１１のソース端は、低電位側電源ＶＳＳに接続され、Ｎチャネル型ＭＯＳトランジスタＮ１１のドレイン端は、非反転出力端子２に接続され、Ｎチャネル型ＭＯＳトランジスタＮ１１のゲート端は、論理積回路３５の出力端に接続されている。Ｎチャネル型ＭＯＳトランジスタＮ１１は、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＤＮ）が入力されたときオンされ、非反転出力端子２を低電位側電源ＶＳＳに向けてプルダウンする。
【００６４】
次に動作を説明する。図７は、図２に示す伝送回路における本発明の第３の実施の形態のトランスミッタ回路の動作説明図である。なお、図７において、波形Ｖ１は、入力端子１に与えられる非反転入力データ信号を示し、波形Ｖ８は、論理積回路３４の出力端から出力されるエッジ検出信号ＥＭＰ（ＵＰ）を示し、波形Ｖ９は、論理積回路３５の出力端から出力されるエッジ検出信号ＥＭＰ（ＤＮ）を示し、波形Ｖ１０は、非反転出力端子２と反転出力端子３との間の差動出力電圧を示し、波形Ｖ１１は、終端抵抗ＲＬの両端電圧を示している。
【００６５】
先ず、入力端子１に入力される非反転入力データ信号が変化しないとき、エッジ検出信号ＥＭＰ（ＵＰ）及びエッジ検出信号ＥＭＰ（ＤＮ）は、ＶＳＳレベル（論理Ｌレベル）のままであり、ＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＵＰ）又はエッジ検出信号ＥＭＰ（ＤＮ）は出力されない。したがって、非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）のときは、分圧電圧ＶＨが非反転出力端子２に出力され、分圧電圧ＶＬが反転出力端子３に出力されるので、非反転出力端子２から伝送路４４、終端抵抗ＲＬ、伝送路４４を経由して反転出力端子３にループ信号電流が流れ、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）のときは、分圧電圧ＶＨが反転出力端子３に出力され、分圧電圧ＶＬが非反転出力端子２に出力されるので、反転出力端子３から伝送路４４、終端抵抗ＲＬ、伝送路４４を経由して非反転出力端子２に逆向きのループ信号電流が流れ、非反転出力端子２と反転出力端子３との間の差動出力電圧は、定常状態の電圧振幅となっている。
【００６６】
次に、非反転入力データ信号がＶＳＳレベル（論理Ｌレベル）からＶＤＤレベル（論理Ｈレベル）に変化したとすると、分圧電圧ＶＨが非反転出力端子２に出力され、分圧電圧ＶＬが反転出力端子３に出力されるので、非反転出力端子２から伝送路４４、終端抵抗ＲＬ、伝送路４４を経由して反転出力端子３にループ信号電流が流れるが、エッジ検出回路３０が、非反転入力データ信号の波形の立上りエッジを検出してＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＵＰ）を出力するため、スイッチ手段３９がオンされて反転出力端子３がプルダウンされ、また、スイッチ手段４０もオンされて非反転出力端子２がプルアップされ、非反転出力端子２と反転出力端子３との間の差動出力電圧が増加されてループ信号電流が増加される。そして、非反転入力データ信号の波形の立上り時刻からエッジ検出信号ＥＭＰ（ＵＰ）のパルス幅時間だけ経過すると、再びスイッチ手段３９及びスイッチ手段４０がオフされて定常状態となるので、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立上り時刻からエッジ検出信号ＥＭＰ（ＵＰ）のパルス幅時間だけ一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００６７】
また逆に、非反転入力データ信号がＶＤＤレベル（論理Ｈレベル）からＶＳＳレベル（論理Ｌレベル）に変化したとすると、分圧電圧ＶＨが反転出力端子３に出力され、分圧電圧ＶＬが非反転出力端子２に出力されるので、反転出力端子３から伝送路４４、終端抵抗ＲＬ、伝送路４４を経由して非反転出力端子２に逆向きのループ信号電流が流れるが、エッジ検出回路３０が、非反転入力データ信号の波形の立下りエッジを検出してＶＤＤレベル（論理Ｈレベル）のエッジ検出信号ＥＭＰ（ＤＮ）を出力するため、スイッチ手段３７がオンされて反転出力端子３がプルアップされ、また、スイッチ手段４２もオンされて非反転出力端子２がプルダウンされ、非反転出力端子２と反転出力端子３との間の差動出力電圧が増加されてループ信号電流が増加される。そして、非反転入力データ信号の波形の立下り時刻からエッジ検出信号ＥＭＰ（ＤＮ）のパルス幅時間だけ経過すると、再びスイッチ手段３７及びスイッチ手段４２がオフされて定常状態となるので、非反転出力端子２と反転出力端子３との間の差動出力電圧は、非反転入力データ信号の波形の立下り時刻からエッジ検出信号ＥＭＰ（ＤＮ）のパルス幅時間だけ一時的に電圧振幅が定常状態に比べ大きい信号波形となる。
【００６８】
ここで、エッジ検出信号ＥＭＰ（ＵＰ）及びエッジ検出信号ＥＭＰ（ＤＮ）のパルス幅は、アルミ配線や銅配線の抵抗値、寄生容量ＣＯ１、寄生容量ＣＯ２、寄生容量ＣＩ１、寄生容量ＣＩ２との関係により、終端抵抗ＲＬの両端電圧波形が良好となるように設定される。
【００６９】
したがって、終端抵抗ＲＬの両端電圧は、図７の波形Ｖ１１のように、非反転入力データ信号によく追従した立上り立下りの速い良好な波形となる。
【００７０】
なお、本実施の形態のトランスミッタ回路は、電圧出力型であるので、終端抵抗ＲＬを接続しないで、ループ電流ではなく差動電圧信号による信号伝送を行うことができる。
【００７１】
以上説明したように、本発明の第３の実施の形態のトランスミッタ回路によれば、本発明の第１の実施の形態のトランスミッタ回路と同様の効果が得られ、電圧出力型であるので、終端抵抗ＲＬを接続しないで信号伝送を行うことができ、ダイナミックレンジの制限を少なくすることができるという効果も得られる。
【００７２】
次に、図８は、本発明の第４の実施の形態のトランスミッタ回路の構成図である。図６に示す本発明の第３の実施の形態のトランスミッタ回路の構成と、図８に示す本発明の第４の実施の形態のトランスミッタ回路の構成との相違部分は、図６に示す本発明の第３の実施の形態のトランスミッタ回路における出力波形制御回路３６を、図４に示す本発明の第２の実施の形態のトランスミッタ回路における出力波形制御回路１７に置き換えた部分のみであり、他の構成部分は同一であるため、図４と図６と図８とにおける同一構成部分には同一符号を付して、その説明を省略する。
【００７３】
図８に示すように、本発明の第４の実施の形態のトランスミッタ回路は、入力端子１と、非反転出力端子２と、反転出力端子３と、ドライバ回路２２と、出力波形制御回路１７と、を備える。
【００７４】
以上説明したように、本発明の第４の実施の形態のトランスミッタ回路によれば、本発明の第３の実施の形態のトランスミッタ回路に比べ小さい回路規模で同様の効果が得られる。
【００７５】
次に、図９は、本発明の第５の実施の形態の駆動装置の構成図であり、本実施の形態の駆動装置としてのソースドライバＬＳＩ４６が２個カスケード接続された構成を示している。さらに、図１０は、本実施の形態の駆動装置を備えるマトリクス表示パネルの構成図である。図１０に示すように、ＴＦＴ液晶、有機ＥＬ、プラズマ等のマトリクス表示パネルのガラス基板５０上にタイミングコントローラＬＳＩ５１と、複数のソースドライバＬＳＩ４６と、が直接実装されている。そして、ガラス基板５０上にマトリクス表示パネルの製造プロセスにより形成されたアルミ配線や銅配線による伝送路を介してタイミングコントローラＬＳＩ５１とソースドライバＬＳＩ４６とが階調データ信号伝送を行い、複数のソースドライバＬＳＩ４６がカスケードに階調データ信号伝送を行う。ここで、マトリクス表示パネルが例えば１０２４列のとき、例えば１２８列分を受け持つソースドライバＬＳＩ４６が８個カスケード接続される。
【００７６】
図９に示すように、ソースドライバＬＳＩ４６は、トランスミッタ回路４３と、レシーバ回路４５と、シフトレジスタ回路４７と、ラッチ回路４８と、データ線ドライバ回路４９と、を備える。トランスミッタ回路４３は、図１に示す本発明の第１の実施の形態のトランスミッタ回路、図４に示す本発明の第２の実施の形態のトランスミッタ回路、図６に示す本発明の第３の実施の形態のトランスミッタ回路、図８に示す本発明の第４の実施の形態のトランスミッタ回路のうちの何れか１つである。また、トランスミッタ回路４３と、レシーバ回路４５と、トランスミッタ回路４３とレシーバ回路４５との間に接続された伝送路４４とは、図２に示す伝送回路である。レシーバ回路４５の入力端には前段から伝送路４４が接続され、レシーバ回路４５の出力端は、シフトレジスタ回路４７のシリアル入力端に接続され、シフトレジスタ回路４７のシリアル出力端は、トランスミッタ回路４３の入力端子１に接続されている。
【００７７】
タイミングコントローラＬＳＩ５１は、１フレーム分の画像データをフレームメモリに格納すると、各ソースドライバＬＳＩ４６に対しシフトクロック信号を与えながらマトリクス表示パネルのデータ線を駆動するための水平１ライン分の階調データをトランスミッタ回路４３と伝送路４４とレシーバ回路４５とを介してカスケード接続されたシフトレジスタ回路４７に順次入力して行く。シフトレジスタ回路４７に受け持ち１２８列分の階調データが格納されると、タイミングコントローラＬＳＩ５１からの制御信号により階調データがラッチ回路４８に転送され、さらにラッチ回路４８に保持された階調データに対応するアナログ駆動電圧がデータ線ドライバ回路４９からマトリクス表示パネルのデータ線（ＴＦＴのソース線）に送出されて表示が行われる。
【００７８】
以上説明したように、本発明の第５の実施の形態の駆動装置によれば、シフトレジスタ回路４７のシリアル出力端に接続されたトランスミッタ回路４３と、シフトレジスタ回路４７のシリアル入力端に接続されたレシーバ回路４５と、を備えたことにより、ソースドライバＬＳＩ４６やタイミングコントローラＬＳＩ５１がマトリクス表示パネルのガラス基板５０上に実装され、ガラス基板５０上に形成された高抵抗成分を有するアルミ配線や銅配線により信号伝送を行う場合であっても、レシーバ回路４５の入力端における信号波形なまりが低減されて高速階調データ信号伝送を行うことが可能になるという効果が得られる。
【００７９】
なお、本発明の第１及び第２の実施の形態のトランスミッタ回路におけるドライバ回路は、Ｎチャネル型ＭＯＳトランジスタとしたが、Ｐチャネル型ＭＯＳトランジスタに変更することもできる。
【００８０】
また、本発明の第１及び第３の実施の形態のトランスミッタ回路における遅延用の非反転バッファは、非反転入力データ信号を遅延用クロックによりラッチする構成としてもよい。
【００８１】
【発明の効果】
本発明による効果は、伝送路がガラス基板上のアルミ配線や銅配線のように高抵抗成分を有していても、レシーバ回路の入力端における信号波形なまりが低減されて高速信号伝送を行うことが可能なトランスミッタ回路、伝送回路及び駆動装置を実現することができることである。
【００８２】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のトランスミッタ回路の構成図である。
【図２】本発明の第１の実施の形態のトランスミッタ回路を備える伝送回路の構成図である。
【図３】本発明の第１の実施の形態のトランスミッタ回路の動作説明図である。
【図４】本発明の第２の実施の形態のトランスミッタ回路の構成図である。
【図５】本発明の第２の実施の形態のトランスミッタ回路の動作説明図である。
【図６】本発明の第３の実施の形態のトランスミッタ回路の構成図である。
【図７】本発明の第３の実施の形態のトランスミッタ回路の動作説明図である。
【図８】本発明の第４の実施の形態のトランスミッタ回路の構成図である。
【図９】本発明の第５の実施の形態の駆動装置の構成図である。
【図１０】本発明の第５の実施の形態の駆動装置を備えるマトリクス表示パネルの構成図である。
【図１１】従来例のトランスミッタ回路の構成図である。
【符号の説明】
１ 入力端子
２ 非反転出力端子
３ 反転出力端子
４ ドライバ回路
５ インバータ回路
６ 定電流源
７ 定電流源
８ 出力波形制御回路
９ エッジ検出回路
１０ 非反転バッファ回路
１１ 排他的論理和回路
１２ 定電流源
１３ スイッチ手段
１４ インバータ回路
１５ 定電流源
１６ スイッチ手段
１７ 出力波形制御回路
１８ インバータ回路
１９ 容量
２０ インバータ回路
２１ 容量
２２ ドライバ回路
２３ インバータ回路
２４ 分圧回路
２５ スイッチ手段
２６ スイッチ手段
２７ 分圧回路
２８ スイッチ手段
２９ スイッチ手段
３０ エッジ検出回路
３１ 非反転バッファ回路
３２ 排他的論理和回路
３３ インバータ回路
３４ 論理積回路
３５ 論理積回路
３６ 出力波形制御回路
３７ スイッチ手段
３８ インバータ回路
３９ スイッチ手段
４０ スイッチ手段
４１ インバータ回路
４２ スイッチ手段
４３ トランスミッタ回路
４４ 伝送路
４５ レシーバ回路
４６ ソースドライバＬＳＩ
４７ シフトレジスタ回路
４８ ラッチ回路
４９ データ線ドライバ回路
５０ マトリクス表示パネルのガラス基板
５１ タイミングコントローラＬＳＩ
Ｎ１ Ｎチャネル型ＭＯＳトランジスタ
Ｎ２ Ｎチャネル型ＭＯＳトランジスタ
Ｎ３ Ｎチャネル型ＭＯＳトランジスタ
Ｎ４ Ｎチャネル型ＭＯＳトランジスタ
Ｎ５ Ｎチャネル型ＭＯＳトランジスタ
Ｎ６ Ｎチャネル型ＭＯＳトランジスタ
Ｎ７ Ｎチャネル型ＭＯＳトランジスタ
Ｎ８ Ｎチャネル型ＭＯＳトランジスタ
Ｎ９ Ｎチャネル型ＭＯＳトランジスタ
Ｎ１０ Ｎチャネル型ＭＯＳトランジスタ
Ｎ１１ Ｎチャネル型ＭＯＳトランジスタ
Ｐ１ Ｐチャネル型ＭＯＳトランジスタ
Ｐ２ Ｐチャネル型ＭＯＳトランジスタ
Ｐ３ Ｐチャネル型ＭＯＳトランジスタ
Ｐ４ Ｐチャネル型ＭＯＳトランジスタ
Ｐ５ Ｐチャネル型ＭＯＳトランジスタ
Ｐ６ Ｐチャネル型ＭＯＳトランジスタ
Ｐ７ Ｐチャネル型ＭＯＳトランジスタ
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
Ｒ４ 抵抗
Ｒ５ 抵抗
Ｒ６ 抵抗
Claims (11)
- 非反転出力端子及び反転出力端子を有して入力信号に基きループの向きが変わる信号電流を前記非反転出力端子及び反転出力端子に出力するドライバ回路と、前記入力信号の波形のエッジを検出して一時的に前記信号電流を増加させる出力波形制御回路と、を備えることを特徴とするトランスミッタ回路。
- 前記出力波形制御回路は、前記エッジを検出したとき検出信号を出力するエッジ検出回路と、前記検出信号によりオンされるスイッチ手段と、前記スイッチ手段がオンされたとき前記信号電流に加算される電流を供給する電流源と、を備えることを特徴とする請求項１記載のトランスミッタ回路。
- 前記出力波形制御回路は、非反転入力信号が入力される第１のインバータ回路と、前記第１のインバータ回路の出力端に一端が接続され他端が前記反転出力端子に接続された第１の容量と、反転入力信号が入力される第２のインバータ回路と、前記第２のインバータ回路の出力端に一端が接続され他端が前記非反転出力端子に接続された第２の容量と、を備えることを特徴とする請求項１記載のトランスミッタ回路。
- 前記ドライバ回路は、非反転出力端子及び反転出力端子を有し、非反転入力信号が入力されて高電位側電源からの電流を前記非反転出力端子に切替えて流す第１のトランジスタと、反転入力信号が入力されて前記高電位側電源からの電流を前記反転出力端子に切替えて流す第３のトランジスタと、前記非反転入力信号が入力されて前記反転出力端子からの電流を低電位側電源に切替えて流す第４のトランジスタと、前記反転入力信号が入力されて前記非反転出力端子からの電流を前記低電位側電源に切替えて流す第２のトランジスタと、を備えることを特徴とする請求項１記載のトランスミッタ回路。
- 非反転出力端子及び反転出力端子を有して入力信号に基き極性が変わる差動電圧を前記非反転出力端子及び反転出力端子に出力するドライバ回路と、前記入力信号の波形のエッジを検出して一時的に前記差動電圧を増加させる出力波形制御回路と、を備えることを特徴とするトランスミッタ回路。
- 前記出力波形制御回路は、前記波形の立上りエッジを検出したとき第１の検出信号を出力し前記波形の立下りエッジを検出したとき第２の検出信号を出力するエッジ検出回路と、前記第１の検出信号により前記非反転出力端子をプルアップするスイッチ手段と、前記第１の検出信号により前記反転出力端子をプルダウンするスイッチ手段と、前記第２の検出信号により前記非反転出力端子をプルダウンするスイッチ手段と、前記第２の検出信号により前記反転出力端子をプルアップするスイッチ手段と、を備えることを特徴とする請求項５記載のトランスミッタ回路。
- 前記ドライバ回路は、高レベル及び低レベルの分圧電圧を生成する分圧回路と、非反転入力信号に基き前記分圧電圧を選択して前記非反転出力端子に出力するスイッチ手段と、前記非反転入力信号に基き前記分圧電圧を選択して前記反転出力端子に出力するスイッチ手段と、を備えることを特徴とする請求項５記載のトランスミッタ回路。
- 請求項１から請求項７までの何れか１項記載のトランスミッタ回路と、前記トランスミッタ回路の前記非反転出力端子及び反転出力端子に一端が接続された伝送路と、前記伝送路の他端に接続されたレシーバ回路と、を備えることを特徴とする伝送回路。
- マトリクス表示パネルのデータ線を駆動するための階調データが入力されるシフトレジスタ回路と、前記シフトレジスタ回路のシリアル出力端に接続された請求項８記載のトランスミッタ回路と、を備えることを特徴とする駆動装置。
- 請求項８記載の伝送路を備えることを特徴とする請求項９記載の駆動装置。
- 前記伝送路は、前記マトリクス表示パネルのガラス基板上の配線であることを特徴とする請求項１０記載の駆動装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003152745A JP4327504B2 (ja) | 2003-05-29 | 2003-05-29 | トランスミッタ回路、伝送回路及び駆動装置 |
| US10/853,654 US20040242171A1 (en) | 2003-05-29 | 2004-05-26 | Transmitter circuit, transmission circuit and driver unit |
| CNB2004100473088A CN1320758C (zh) | 2003-05-29 | 2004-05-31 | 发送电路、传输电路以及驱动装置 |
| US13/436,640 US8421727B2 (en) | 2003-05-29 | 2012-03-30 | Transmitter circuit, transmission circuit and driver unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003152745A JP4327504B2 (ja) | 2003-05-29 | 2003-05-29 | トランスミッタ回路、伝送回路及び駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004357004A true JP2004357004A (ja) | 2004-12-16 |
| JP4327504B2 JP4327504B2 (ja) | 2009-09-09 |
Family
ID=33447802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003152745A Expired - Fee Related JP4327504B2 (ja) | 2003-05-29 | 2003-05-29 | トランスミッタ回路、伝送回路及び駆動装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20040242171A1 (ja) |
| JP (1) | JP4327504B2 (ja) |
| CN (1) | CN1320758C (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006311446A (ja) * | 2005-05-02 | 2006-11-09 | Thine Electronics Inc | 送信装置 |
| JP2007102173A (ja) * | 2005-09-30 | 2007-04-19 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその駆動方法 |
| JP2007158677A (ja) * | 2005-12-05 | 2007-06-21 | Ricoh Co Ltd | 電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置 |
| JP2007158513A (ja) * | 2005-12-01 | 2007-06-21 | Ricoh Co Ltd | 電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置 |
| JP2008502286A (ja) * | 2004-06-08 | 2008-01-24 | トランスメータ・コーポレーション | 高性能リピータモードおよび通常リピータモードを有するリピータ回路 |
| WO2009013814A1 (ja) * | 2007-07-24 | 2009-01-29 | Fujitsu Limited | 半導体装置 |
| JP2009147512A (ja) * | 2007-12-12 | 2009-07-02 | Yokogawa Electric Corp | プリエンファシス回路 |
| JP2011044780A (ja) * | 2009-08-19 | 2011-03-03 | Advantest Corp | ドライバ回路およびそれを用いた試験装置 |
| JP2013527936A (ja) * | 2010-04-22 | 2013-07-04 | 北京京東方光電科技有限公司 | ガラスチップ型液晶ディスプレイ |
| JP2015019352A (ja) * | 2013-07-12 | 2015-01-29 | 富士通株式会社 | 高周波数増幅を有する送信機、回路及び方法 |
| JP2017523396A (ja) * | 2014-06-27 | 2017-08-17 | アトランティック・イナーシャル・システムズ・リミテッドＡｔｌａｎｔｉｃ Ｉｎｅｒｔｉａｌ Ｓｙｓｔｅｍｓ Ｌｉｍｉｔｅｄ | 加速度計 |
| JP2019114943A (ja) * | 2017-12-25 | 2019-07-11 | 株式会社メガチップス | 送信回路及び該送信回路の制御方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7786955B2 (en) * | 2004-12-22 | 2010-08-31 | Lg Electronics Inc. | Plasma display apparatus |
| TWI349910B (en) * | 2006-10-19 | 2011-10-01 | Novatek Microelectronics Corp | Driver device and related image transmission device of flat panel display |
| US8253442B2 (en) * | 2008-03-31 | 2012-08-28 | Micron Technology, Inc. | Apparatus and method for signal transmission over a channel |
| CN101567161B (zh) * | 2008-04-24 | 2011-11-02 | 联咏科技股份有限公司 | 平面显示器的信号传输系统 |
| US7859295B2 (en) | 2008-06-18 | 2010-12-28 | Micron Technology, Inc. | Transmitter apparatus, systems, and methods |
| KR20100079189A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 디퍼렌셜 시그널링 시리얼 인터페이스 회로 |
| US9257079B2 (en) * | 2011-06-27 | 2016-02-09 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Data driving system and chip for liquid crystal panel as well as liquid crystal display device |
| CN102509830B (zh) * | 2011-10-25 | 2013-11-20 | 长春理工大学 | 一种含有飞秒激光等离子体丝的双线传输线装置 |
| TWI456425B (zh) * | 2012-01-03 | 2014-10-11 | Univ Nat Taipei Technology | 電壓轉換器之小訊號模型產生方法及系統、電腦程式產品 |
| US10429228B2 (en) * | 2013-05-13 | 2019-10-01 | The Boeing Company | Fuel level measurement using in-tank measuring system |
| DE102014223840A1 (de) * | 2014-11-21 | 2016-05-25 | Robert Bosch Gmbh | Teilnehmerstation für ein Bussystem und ein Verfahren zum Regeln eines Sendesignals für ein Bussystem |
| KR102219091B1 (ko) * | 2014-12-31 | 2021-02-24 | 엘지디스플레이 주식회사 | 표시장치 |
| US9509310B1 (en) * | 2016-02-25 | 2016-11-29 | Freescale Semiconductor, Inc. | LVDS and subLVDS driver circuit |
| CN105976778B (zh) * | 2016-07-04 | 2019-01-11 | 深圳市华星光电技术有限公司 | 液晶显示面板的数据驱动系统 |
| US10784906B2 (en) * | 2016-07-14 | 2020-09-22 | Sony Corporation | Transmitting device, transmitting method, and communication system |
| JP6871485B2 (ja) * | 2017-10-27 | 2021-05-12 | チャイナ タバコ フーナン インダストリアル カンパニー リミテッド | 超音波霧化シートの発振制御回路及び超音波電子タバコ |
| US11450613B2 (en) * | 2018-03-23 | 2022-09-20 | Intel Corporation | Integrated circuit package with test circuitry for testing a channel between dies |
| US11482293B2 (en) * | 2020-08-06 | 2022-10-25 | Novatek Microelectronics Corp. | Control system with cascade driving circuits and related driving method |
| TWI764813B (zh) * | 2021-08-18 | 2022-05-11 | 立積電子股份有限公司 | 驅動電路 |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161943A (ja) * | 1987-12-18 | 1989-06-26 | Nec Corp | パルス伝送回路 |
| JPH02111126A (ja) * | 1988-10-19 | 1990-04-24 | Nec Corp | 伝送回路 |
| JPH06104936A (ja) * | 1992-09-18 | 1994-04-15 | Hitachi Ltd | 信号伝送方法と信号伝送回路 |
| JPH09214314A (ja) * | 1996-01-31 | 1997-08-15 | Toshiba Corp | ドライバ回路装置 |
| JPH11239049A (ja) * | 1998-02-24 | 1999-08-31 | Matsushita Electric Ind Co Ltd | データ出力回路 |
| JPH11345054A (ja) * | 1998-06-02 | 1999-12-14 | Fujitsu Ltd | 信号伝送用ドライバ回路 |
| JP2000068816A (ja) * | 1998-06-05 | 2000-03-03 | Telefon Ab L M Ericsson | ディジタル信号をプリエンファシス伝送路経由で送信するための出力バッファ回路 |
| JP2000196681A (ja) * | 1998-12-25 | 2000-07-14 | Fujitsu Ltd | ドライバ回路、レシ―バ回路、信号伝送システムおよび信号伝送方法 |
| JP2002094365A (ja) * | 2000-09-14 | 2002-03-29 | Nec Corp | 出力バッファ回路 |
| JP2002368600A (ja) * | 2001-06-08 | 2002-12-20 | Mitsubishi Electric Corp | プリエンファシス回路 |
| JP2003101595A (ja) * | 2001-05-11 | 2003-04-04 | Telefon Ab L M Ericsson | デジタルライン駆動回路 |
| WO2003084161A1 (fr) * | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
| JP2004015621A (ja) * | 2002-06-10 | 2004-01-15 | Anritsu Corp | Ｌｖｄｓドライバ |
| JP2004228613A (ja) * | 2003-01-17 | 2004-08-12 | Nec Corp | プリエンファシス機能を有する出力バッファ回路 |
| JP2004312614A (ja) * | 2003-04-10 | 2004-11-04 | Seiko Epson Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2804059B2 (ja) * | 1989-01-30 | 1998-09-24 | 株式会社日立製作所 | 液晶表示装置 |
| KR970005124B1 (ko) * | 1991-08-14 | 1997-04-12 | 가부시끼가이샤 아드반테스트 | 가변지연회로 |
| JP2590758B2 (ja) * | 1994-10-31 | 1997-03-12 | 日本電気株式会社 | バスドライバ |
| US5931939A (en) * | 1996-09-25 | 1999-08-03 | Philips Electronics North America Corporation | Read crossbar elimination in a VLIW processor |
| DE19919140B4 (de) * | 1998-04-29 | 2011-03-31 | National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara | Niederspannungs-Differenzsignaltreiber mit Vorverstärkerschaltung |
| TW440767B (en) * | 1998-06-02 | 2001-06-16 | Fujitsu Ltd | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
| JP2000031810A (ja) | 1998-07-10 | 2000-01-28 | Fujitsu Ltd | ドライバ回路 |
| JP3438612B2 (ja) * | 1998-10-13 | 2003-08-18 | 富士ゼロックス株式会社 | ステッピングモ−タの制御装置 |
| JP3498042B2 (ja) * | 2000-06-05 | 2004-02-16 | Ｎｅｃエレクトロニクス株式会社 | 電子機器及びそれを備えた電子機器システム |
-
2003
- 2003-05-29 JP JP2003152745A patent/JP4327504B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-26 US US10/853,654 patent/US20040242171A1/en not_active Abandoned
- 2004-05-31 CN CNB2004100473088A patent/CN1320758C/zh not_active Expired - Fee Related
-
2012
- 2012-03-30 US US13/436,640 patent/US8421727B2/en not_active Expired - Fee Related
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161943A (ja) * | 1987-12-18 | 1989-06-26 | Nec Corp | パルス伝送回路 |
| JPH02111126A (ja) * | 1988-10-19 | 1990-04-24 | Nec Corp | 伝送回路 |
| JPH06104936A (ja) * | 1992-09-18 | 1994-04-15 | Hitachi Ltd | 信号伝送方法と信号伝送回路 |
| JPH09214314A (ja) * | 1996-01-31 | 1997-08-15 | Toshiba Corp | ドライバ回路装置 |
| JPH11239049A (ja) * | 1998-02-24 | 1999-08-31 | Matsushita Electric Ind Co Ltd | データ出力回路 |
| JPH11345054A (ja) * | 1998-06-02 | 1999-12-14 | Fujitsu Ltd | 信号伝送用ドライバ回路 |
| JP2000068816A (ja) * | 1998-06-05 | 2000-03-03 | Telefon Ab L M Ericsson | ディジタル信号をプリエンファシス伝送路経由で送信するための出力バッファ回路 |
| JP2000196681A (ja) * | 1998-12-25 | 2000-07-14 | Fujitsu Ltd | ドライバ回路、レシ―バ回路、信号伝送システムおよび信号伝送方法 |
| JP2002094365A (ja) * | 2000-09-14 | 2002-03-29 | Nec Corp | 出力バッファ回路 |
| JP2003101595A (ja) * | 2001-05-11 | 2003-04-04 | Telefon Ab L M Ericsson | デジタルライン駆動回路 |
| JP2002368600A (ja) * | 2001-06-08 | 2002-12-20 | Mitsubishi Electric Corp | プリエンファシス回路 |
| WO2003084161A1 (fr) * | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
| JP2004015621A (ja) * | 2002-06-10 | 2004-01-15 | Anritsu Corp | Ｌｖｄｓドライバ |
| JP2004228613A (ja) * | 2003-01-17 | 2004-08-12 | Nec Corp | プリエンファシス機能を有する出力バッファ回路 |
| JP2004312614A (ja) * | 2003-04-10 | 2004-11-04 | Seiko Epson Corp | 半導体装置 |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008502286A (ja) * | 2004-06-08 | 2008-01-24 | トランスメータ・コーポレーション | 高性能リピータモードおよび通常リピータモードを有するリピータ回路 |
| JP4875620B2 (ja) * | 2004-06-08 | 2012-02-15 | インテレクチュアル ベンチャー ファンディング エルエルシー | 高性能リピータモードおよび通常リピータモードを有するリピータ回路 |
| KR100933609B1 (ko) | 2005-05-02 | 2009-12-23 | 쟈인 에레쿠토로닉스 가부시키가이샤 | 송신 장치 |
| WO2006120889A1 (ja) * | 2005-05-02 | 2006-11-16 | Thine Electronics, Inc. | 送信装置 |
| JP2006311446A (ja) * | 2005-05-02 | 2006-11-09 | Thine Electronics Inc | 送信装置 |
| US7733128B2 (en) | 2005-05-02 | 2010-06-08 | Thine Electronics, Inc. | Transmitting apparatus |
| JP4578316B2 (ja) * | 2005-05-02 | 2010-11-10 | ザインエレクトロニクス株式会社 | 送信装置 |
| JP2007102173A (ja) * | 2005-09-30 | 2007-04-19 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその駆動方法 |
| JP2007158513A (ja) * | 2005-12-01 | 2007-06-21 | Ricoh Co Ltd | 電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置 |
| JP2007158677A (ja) * | 2005-12-05 | 2007-06-21 | Ricoh Co Ltd | 電気信号出力装置および半導体レーザ変調駆動装置および画像形成装置 |
| WO2009013814A1 (ja) * | 2007-07-24 | 2009-01-29 | Fujitsu Limited | 半導体装置 |
| JP2009147512A (ja) * | 2007-12-12 | 2009-07-02 | Yokogawa Electric Corp | プリエンファシス回路 |
| JP2011044780A (ja) * | 2009-08-19 | 2011-03-03 | Advantest Corp | ドライバ回路およびそれを用いた試験装置 |
| JP2013527936A (ja) * | 2010-04-22 | 2013-07-04 | 北京京東方光電科技有限公司 | ガラスチップ型液晶ディスプレイ |
| US9262976B2 (en) | 2010-04-22 | 2016-02-16 | Beijing Boe Optoelectronics Technology Co., Ltd. | Chip on glass type liquid crystal display |
| JP2015019352A (ja) * | 2013-07-12 | 2015-01-29 | 富士通株式会社 | 高周波数増幅を有する送信機、回路及び方法 |
| JP2017523396A (ja) * | 2014-06-27 | 2017-08-17 | アトランティック・イナーシャル・システムズ・リミテッドＡｔｌａｎｔｉｃ Ｉｎｅｒｔｉａｌ Ｓｙｓｔｅｍｓ Ｌｉｍｉｔｅｄ | 加速度計 |
| JP2019114943A (ja) * | 2017-12-25 | 2019-07-11 | 株式会社メガチップス | 送信回路及び該送信回路の制御方法 |
| JP7049826B2 (ja) | 2017-12-25 | 2022-04-07 | 株式会社メガチップス | 送信回路及び該送信回路の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8421727B2 (en) | 2013-04-16 |
| CN1574633A (zh) | 2005-02-02 |
| US20120188214A1 (en) | 2012-07-26 |
| US20040242171A1 (en) | 2004-12-02 |
| CN1320758C (zh) | 2007-06-06 |
| JP4327504B2 (ja) | 2009-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4327504B2 (ja) | トランスミッタ回路、伝送回路及び駆動装置 | |
| KR101732741B1 (ko) | 레벨 이동 회로 및 디스플레이 드라이버회로 | |
| US7936363B2 (en) | Data receiver circuit, data driver, and display device | |
| US6836149B2 (en) | Versatile RSDS-LVDS-miniLVDS-BLVDS differential signal interface circuit | |
| US8026891B2 (en) | Flat panel display including transceiver circuit for digital interface | |
| CN107017875B (zh) | 电平移位电路以及显示驱动器 | |
| US8102357B2 (en) | Display device | |
| JP2001085990A (ja) | レベルシフト回路および画像表示装置 | |
| JPH1093414A (ja) | インタフェース回路及び信号伝送方法 | |
| US8922460B2 (en) | Level shift circuit, data driver, and display device | |
| JP4247962B2 (ja) | レベルシフティング回路およびアクティブマトリックスドライバ | |
| US20180083628A1 (en) | Signal processing devices and methods | |
| JP2007116278A (ja) | 空き端子処理方法及びインタフェース装置 | |
| JP2004205957A (ja) | 表示装置 | |
| US7394292B2 (en) | Simple signal transmission circuit capable of decreasing power consumption | |
| US7449916B2 (en) | Voltage level shift circuit | |
| KR20170022989A (ko) | 송신 장치 및 통신 시스템 | |
| US6294933B1 (en) | Method and apparatus for low power differential signaling to reduce power | |
| JP2007329898A (ja) | 信号変換回路 | |
| US20060214717A1 (en) | Low amplitude differential output circuit and serial transmission interface using the same | |
| EP1378997A2 (en) | Output buffer apparatus capable of adjusting output impedance in synchronization with data signal | |
| US8405438B2 (en) | Semiconductor circuit and method of retrieving signal to semiconductor circuit | |
| US7327356B2 (en) | Data transmission device and data transmission method | |
| JP2007081694A (ja) | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 | |
| JP3942490B2 (ja) | インターフェース回路およびそれを備えた電子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060413 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070925 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080603 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090519 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090611 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130619 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130619 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140619 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |