JP2007116278A - 空き端子処理方法及びインタフェース装置 - Google Patents
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Abstract
【課題】外付け抵抗の除去、コストダウン等を図る。
【解決手段】ＬＶＤＳ信号チャネルのＤチャネルのＬＶＤＳレシーバ１４Ｄの正転入力と電源１６（Ｖcc電圧）との間に内部抵抗１８Ｄ及びＰＭＯＳスイッチ２０Ｄを直列接続し、ＬＶＤＳレシーバ１４Ｄの反転入力と大地電位（ＧＮＤ）２２との間にＮＭＯＳスイッチ２４Ｄ及び内部抵抗２６Ｄを直列接続する。そして、ＰＭＯＳスイッチ２０Ｄのゲート入力に空き端子設定入力２８Ｄを接続する一方、ＮＭＯＳスイッチ２４Ｄのゲート入力にインバータ回路３０Ｄを接続して構成される。
【選択図】図１
【解決手段】ＬＶＤＳ信号チャネルのＤチャネルのＬＶＤＳレシーバ１４Ｄの正転入力と電源１６（Ｖcc電圧）との間に内部抵抗１８Ｄ及びＰＭＯＳスイッチ２０Ｄを直列接続し、ＬＶＤＳレシーバ１４Ｄの反転入力と大地電位（ＧＮＤ）２２との間にＮＭＯＳスイッチ２４Ｄ及び内部抵抗２６Ｄを直列接続する。そして、ＰＭＯＳスイッチ２０Ｄのゲート入力に空き端子設定入力２８Ｄを接続する一方、ＮＭＯＳスイッチ２４Ｄのゲート入力にインバータ回路３０Ｄを接続して構成される。
【選択図】図１
Description
この発明は、空き端子処理方法及びインタフェース装置に関し、詳しくは複数の差動信号伝送路のうちの所定の差動信号伝送路を使用しない場合でも受信側の電子回路を不定状態にすることなく使用可能にする空き端子処理方法及びインタフェース装置に関する。
近年におけるコンピュータ等のモニタの分野においては、フラットパネルディスプレイが大型化、高精細化し、それに伴って単位時間当たりのデータ量も増大し、データ転送も高速化の要求が高まって来ている。
フラットパネルディスプレイの１つの例としては液晶表示装置があるが、これは、液晶パネルの上辺側に配置されたＮ個のソースドライバと、側辺側に配置されたＭ個のゲートドライバと、グラフィックコントローラと、グラフィックコントローラの出力により上記各ドライバを制御するタイミングコントローラと、上記各ドライバへ各種の電源を供給する電源回路とから構成されている。
フラットパネルディスプレイの１つの例としては液晶表示装置があるが、これは、液晶パネルの上辺側に配置されたＮ個のソースドライバと、側辺側に配置されたＭ個のゲートドライバと、グラフィックコントローラと、グラフィックコントローラの出力により上記各ドライバを制御するタイミングコントローラと、上記各ドライバへ各種の電源を供給する電源回路とから構成されている。
この液晶表示装置のグラフィックコントローラは、コンピュータから送信されて来るクロック等の表示用のタイミング情報と、水平同期信号（ＨＳＣ）、垂直同期信号（ＶＳＣ）等の表示制御用の制御情報と、画像データとの各情報をタイミングコントローラに出力する。
タイミングコントローラは、グラフィックコントローラからの情報をトランスミッタを介して受信するレシーバが内臓され、該レシーバから入力画像データ、タイミング情報に基づいて各ドライバに対する画像データと、スタート信号、クロック信号とを出力する。
タイミングコントローラは、グラフィックコントローラからの情報をトランスミッタを介して受信するレシーバが内臓され、該レシーバから入力画像データ、タイミング情報に基づいて各ドライバに対する画像データと、スタート信号、クロック信号とを出力する。
ソースドライバは、直列接続の複数段構成からなり、タイミングコントローラからのスタート信号及びクロック信号を受け取るそれぞれのソースドライバがそのタイミングで画像データを取り込み、１ラインの画素毎の画像データをそれぞれの電圧値（階調電圧）に変換して当該１ライン内の液晶パネルの画素を構成し、ゲートドライバによって導通（オン）されるＴＦＴのドレイン電極を介して当該画素の画素電極に印加する。
ゲートドライバは、グラフィックコントローラから出力されるフレーム開始信号及びクロック信号に基づき、クロック信号に同期して１ライン単位でライン毎に順次に当該１ライン内の各ＴＦＴのゲート電極のすべてを同時に制御してその各ＴＦＴを導通させ、その導通時刻にソースドライバから供給される上述の階調電圧を画素電極に印加する。
ゲートドライバは、グラフィックコントローラから出力されるフレーム開始信号及びクロック信号に基づき、クロック信号に同期して１ライン単位でライン毎に順次に当該１ライン内の各ＴＦＴのゲート電極のすべてを同時に制御してその各ＴＦＴを導通させ、その導通時刻にソースドライバから供給される上述の階調電圧を画素電極に印加する。
このように表示制御系は構成されているが、そのグラフィックコントローラ１１０とタイミングコントローラ１１２との間のインタフェース（図１３参照）として用いられる、従来のＣＭＯＳやＬＶＴＴＬによる信号伝送方式によっても、その電源電圧＝２．５乃至３．３Ｖの低電圧化により、解像度ＳＶＧＡ等では入力映像信号の周波数が４０ＭＨｚ程度の低い周波数までの使用が可能となったが、それ以上の解像度になるとその使用が困難であった。
また、従来の信号伝送方式では、８ビットを用いて２５６階調で表示を行う場合には、１ビット当り１本の信号線でこの信号線を各色毎に用いるとすると、３色で８×３（ＲＢＧ）＝２４本の信号線が必要になるし、また信号振幅がり２．５乃至３．３Ｖと大きくＥＭＩ（Ｅlctromagnetic Ｉnterference）に不利となる。
また、従来の信号伝送方式では、８ビットを用いて２５６階調で表示を行う場合には、１ビット当り１本の信号線でこの信号線を各色毎に用いるとすると、３色で８×３（ＲＢＧ）＝２４本の信号線が必要になるし、また信号振幅がり２．５乃至３．３Ｖと大きくＥＭＩ（Ｅlctromagnetic Ｉnterference）に不利となる。
このような技術的課題があることから、少ない信号線数で、かつ、銅線材を用いて小さい電圧変化の差動信号で伝送し、高速、低消費電力、低ＥＭＩを実現したＬＶＤＳ伝送方式（米国のＮational Ｓemiconductor社が開発したもの）がある。この信号伝送方式は、伝送線上では定電流であるため、負荷条件が変化しても安定して動作するという特徴がある。
解像度がＸＶＧ以上の場合、入力映像信号の周波数は６５ＭＨｚ以上となり、入力映像信号とタイミングコントローラとのインタフェースには、ＬＶＤＳ伝送方式が一般的に使用されている。
このＬＶＤＳ伝送方式は、８ビットデータ信号用としてＲ、Ｇ、Ｂ、同期信号（ＶＳＣ、ＨＳＣ、ＤＥ（Data Enable））を４チャネル、クロック信号用としてＣＬＫを１チャネルの計５チャネルで構成されている。
タイミングコントローラに内臓されるＬＶＤＳレシーバコアは、図９に示すように、８ビットデータ信号用としてＲ、Ｇ、Ｂ、同期信号（ＶＳＣ、ＨＳＣ、ＤＥ（Data Enable））用にＡチャネル、Ｂチャネル、Ｃチャネル及びＤチャネルの４チャネル、クロック信号用として１チャネルの計５チャネルで構成されている。
入力映像信号が８ビットの場合、Ａチャネル、Ｂチャネル、Ｃチャネル及びＤチャネルの４チャネルすべてを使用するが、入力映像信号が６ビットの場合、Ａチャネル、Ｂチャネル及びＣチャネルを使用するが、Ｄチャネルは使用しない。
このＬＶＤＳ伝送方式は、８ビットデータ信号用としてＲ、Ｇ、Ｂ、同期信号（ＶＳＣ、ＨＳＣ、ＤＥ（Data Enable））を４チャネル、クロック信号用としてＣＬＫを１チャネルの計５チャネルで構成されている。
タイミングコントローラに内臓されるＬＶＤＳレシーバコアは、図９に示すように、８ビットデータ信号用としてＲ、Ｇ、Ｂ、同期信号（ＶＳＣ、ＨＳＣ、ＤＥ（Data Enable））用にＡチャネル、Ｂチャネル、Ｃチャネル及びＤチャネルの４チャネル、クロック信号用として１チャネルの計５チャネルで構成されている。
入力映像信号が８ビットの場合、Ａチャネル、Ｂチャネル、Ｃチャネル及びＤチャネルの４チャネルすべてを使用するが、入力映像信号が６ビットの場合、Ａチャネル、Ｂチャネル及びＣチャネルを使用するが、Ｄチャネルは使用しない。
そして、ＬＶＤＳ伝送方式は、３．５ｍＡの直流駆動型インタフェースであり、レシーバ側に終端抵抗が必要であり、ＬＶＤＳ信号の信号振幅は、レシーバ側の終端抵抗によって決まり、レシーバ側の終端抵抗が１００オームの場合、ＬＶＤＳ信号は３５０ｍＶの振幅となる。また、入力映像信号の周波数は、１３５ＭＨｚまで使用可能である。
なお、特許文献１には、ＬＶＤＳ伝送方式において、そのＬＶＤＳレシーバの入力端子が開放となった場合に、入力端子の電位が不定状態になり、結果として、ＬＶＤＳレシーバの出力も不定状態となるのを解決するための１つの技術的手段が開示されている。その技術的手段は、差動信号を入力する入力手段と、該入力手段に接続される差動増幅手段と、入力手段が開放状態のとき入力手段を接地し、差動増幅手段の動作を停止する接地手段と、差動増幅手段が停止したことを監視し、その結果に応じた論理値を上記差動増幅手段から出力させる出力手段とを備えて構成される。
また、特許文献２には、ＬＶＤＳ伝送方式から派生して開発された小振幅差動信号インタフェースを改良した技術が開示されている。この技術は、上記小振幅差動信号インタフェースの欠点である差動信号の中心電圧の変動許容幅を広くし、消費電力の低減も図るもので、差動増幅段と、該差動増幅段の一方の出力端子から出力される電圧に基づき出力信号を生成する出力段を有する半導体集積回路において、上記差動増幅段の電源電圧端子に、上記出力段に供給される電源電圧よりも電圧値の高い電源電圧を供給するようにして構成される。
そして、その差動増幅段の出力には、スタンバイ機能手段が設けられることも記載されている。このスタンバイ機能手段は、上記差動増幅段の出力をスタンバイ時に強制的にロウレベルに保持させる手段である。
特開２００５−０３３５７１号公報
再公表特許ＷＯ２００２／０４７０６３
そして、その差動増幅段の出力には、スタンバイ機能手段が設けられることも記載されている。このスタンバイ機能手段は、上記差動増幅段の出力をスタンバイ時に強制的にロウレベルに保持させる手段である。
高速化、低消費電力化等を達成し得る上述のＬＶＤＳ伝送方式において、入力映像信号を６ビットとしてＤチャネルに映像信号が入力されない場合に、Ｄチャネルの入力端子に空き端子処理を施さないと、Ｄチャネルから出力される出力信号が不定状態となり、タイミングコントローラの出力信号が不定状態となる。タイミングコントローラの制御を受ける表示装置の画質が悪化してしまう要因となっていた。
このような技術的課題を回避するために、未使用のＤチャネルの入力端子に所望の電圧を印加してＬＶＤＳ出力を固定にする空き端子処理を施す必要がある。
その空き端子処理方法の１例として、ＣＭＯＳインタフェース時に実施していたＶcc、ＧＮＤ等の電圧を入力する方法がある。
しかし、この方法では、ＬＶＤＳ伝送方式は差動信号を使用しているから、未使用のＤチャネルの入力端子ＲＤ−Ｐ、ＲＤ−ＮのそれぞれにＶcc又はＧＮＤの同電位を入力すると、電圧差分は０Ｖとなり、入力電圧の僅かなノイズに対してＤチャネルのＬＶＤＳ出力は、「Ｈigh」になったり、「Ｌow」となったりして不定状態となる。
その空き端子処理方法の１例として、ＣＭＯＳインタフェース時に実施していたＶcc、ＧＮＤ等の電圧を入力する方法がある。
しかし、この方法では、ＬＶＤＳ伝送方式は差動信号を使用しているから、未使用のＤチャネルの入力端子ＲＤ−Ｐ、ＲＤ−ＮのそれぞれにＶcc又はＧＮＤの同電位を入力すると、電圧差分は０Ｖとなり、入力電圧の僅かなノイズに対してＤチャネルのＬＶＤＳ出力は、「Ｈigh」になったり、「Ｌow」となったりして不定状態となる。
この不定状態を回避する手段として、未使用のＤチャネルの入力端子ＲＤ−Ｐ、ＲＤ−Ｎのそれぞれに異なる電圧としてＶccとＧＮＤとを入力するか、又はＧＮＤとＶccとを入力する方法がある。
しかし、ＬＶＤＳレシーバの入力信号は、図１０及び図１１に示すＤＣ特性の入力仕様を満足させる必要があるので、この方法ではその入力仕様を満足させることはできない。図１１において、ｙは、Ａチャネル、Ｂチャネル、Ｃチャネル及びＤチャネルのいずれかを表し、ＲＣＬＫ−Ｐ及びＲｙ−Ｐは、各チャネルの正相信号伝送路の電圧を表し、ＲＣＬＫ−Ｎ及びＲｙ−Ｎは、各チャネルの逆相信号伝送路の電圧を表している。差電圧ＲＣＬＫ、Ｒｙは、それぞれ、｜ＶＩＤ｜＝｜ＲＣＬＫ−Ｐ−ＲＣＬＫ−Ｎ｜、｜ＶＩＤ｜＝｜Ｒｙ−Ｐ−Ｒｙ−Ｎ｜を表し、相間差零時電圧ＶＩＣＭは、（Ｒｙ−Ｐ＋Ｒｙ−Ｎ）／２を表す。
この入力仕様の条件を満足させる１つの手段として、タイミングコントローラの外部でＶccの電圧を抵抗によって分圧して入力仕様を満足させる所望の電圧を生成し、それぞれの電圧を対応する入力端子に印加する技術がある。
しかし、ＬＶＤＳレシーバの入力信号は、図１０及び図１１に示すＤＣ特性の入力仕様を満足させる必要があるので、この方法ではその入力仕様を満足させることはできない。図１１において、ｙは、Ａチャネル、Ｂチャネル、Ｃチャネル及びＤチャネルのいずれかを表し、ＲＣＬＫ−Ｐ及びＲｙ−Ｐは、各チャネルの正相信号伝送路の電圧を表し、ＲＣＬＫ−Ｎ及びＲｙ−Ｎは、各チャネルの逆相信号伝送路の電圧を表している。差電圧ＲＣＬＫ、Ｒｙは、それぞれ、｜ＶＩＤ｜＝｜ＲＣＬＫ−Ｐ−ＲＣＬＫ−Ｎ｜、｜ＶＩＤ｜＝｜Ｒｙ−Ｐ−Ｒｙ−Ｎ｜を表し、相間差零時電圧ＶＩＣＭは、（Ｒｙ−Ｐ＋Ｒｙ−Ｎ）／２を表す。
この入力仕様の条件を満足させる１つの手段として、タイミングコントローラの外部でＶccの電圧を抵抗によって分圧して入力仕様を満足させる所望の電圧を生成し、それぞれの電圧を対応する入力端子に印加する技術がある。
この技術により、未使用のＤチャネルの入力端子ＲＤ−Ｐ、ＲＤ−Ｎの両方に、入力仕様を満足させる所望の電圧を入力すると、ＬＶＤＳ伝送方式は差動信号を使用していることから電圧差分は０Ｖとなり、入力電圧の僅かなノイズに対してＤチャネルのＬＶＤＳ出力は、「Ｈigh」になったり、「Ｌow」となったりして不定状態となる。
したがって、未使用のＤチャネルの入力端子ＲＤ−Ｐ、ＲＤ−Ｎのそれぞれに、入力仕様を満足させる所望の電圧を入力してＬＶＤＳレシーバの出力を「Ｈigh」又は「Ｌow」に固定させることが必要になる。
したがって、未使用のＤチャネルの入力端子ＲＤ−Ｐ、ＲＤ−Ｎのそれぞれに、入力仕様を満足させる所望の電圧を入力してＬＶＤＳレシーバの出力を「Ｈigh」又は「Ｌow」に固定させることが必要になる。
従来のＬＶＤＳ伝送方式における空き端子処理手段の１つの例は、図１２に示すように、入力端子ＲＤ−Ｐ、ＲＤ−Ｎに終端抵抗５２が接続されると共に、未使用のＤチャネルを構成する差動信号伝送路の正相信号伝送路に接続される入力端子ＲＤ−Ｐが抵抗５４を介して電圧Ｖccの電源５６に接続され、入力端子ＲＤ−Ｎは抵抗５８を介して大地電位（ＧＮＤ）６０に接続されて構成されている。
この空き端子処理手段において、例えば、終端抵抗５２＝１００オーム、抵抗５４＝４７５オーム、抵抗５６＝２５０オーム、電圧Ｖcc＝３．３Ｖとすると、入力端子ＲＤ−Ｐに１．４Ｖの電圧が、また入力端子ＲＤ−Ｎに１．０Ｖの電圧が印加されることになるので、上述した入力仕様を満足し、かつ、ＬＶＤＳレシーバ１４Ｄの出力は、「Ｈigh」に固定され、安定している。
この空き端子処理手段において、例えば、終端抵抗５２＝１００オーム、抵抗５４＝４７５オーム、抵抗５６＝２５０オーム、電圧Ｖcc＝３．３Ｖとすると、入力端子ＲＤ−Ｐに１．４Ｖの電圧が、また入力端子ＲＤ−Ｎに１．０Ｖの電圧が印加されることになるので、上述した入力仕様を満足し、かつ、ＬＶＤＳレシーバ１４Ｄの出力は、「Ｈigh」に固定され、安定している。
この空き端子処理手段によれば、未使用のＤチャネルの入力端子に対する空き端子処理を行うことができ、タイミングコントローラのＬＶＤＳレシーバの出力信号の不定状態を除去できて表示装置の画質の悪化を防止することはできるが、ＬＶＤＳ伝送方式の入力仕様を満足させるのに外付け抵抗を２個必要となり、加えて信号処理基板に外付け抵抗２個分の実装スペースを確保しなければならなくなり、これらによりコストアップが避けられないこととなっている。
また、特許文献１は、ＬＶＤＳレシーバに接続される差動信号伝送路の開放時の信号の不定状態の発生を回避する１つの技術的手段が開示されているとはいうものの、その特定の技術的構成によって上記技術的課題を解決しているに過ぎない。
なお、特許文献２は、この出願との関係においては、スタンバイ手段が参考になるが、上記技術的課題を解決するのに十分な技術的情報とはなっていない。
なお、特許文献２は、この出願との関係においては、スタンバイ手段が参考になるが、上記技術的課題を解決するのに十分な技術的情報とはなっていない。
この発明は、上述の事情に鑑みてなされたもので、複数の差動伝送路のうちの所定の差動伝送路を使用しない場合でも受信側の電子回路の出力の不定状態を回避し得る空き端子処理方法及びインタフェース装置を提供することを目的としている。
上記課題を解決するために、請求項１記載の発明は、複数の送信側差動増幅回路と複数の受信側差動増幅回路とを各別の差動信号伝送路で接続してインタフェースを取る際の、所定の上記受信側差動増幅回路に接続される上記差動信号伝送路の受信端子を空き端子として使用するときの空き端子処理方法に係り、上記空き端子として使用される上記受信側差動増幅回路対応に空き端子設定入力信号を入力させ、上記空き端子設定入力信号に基づいて上記空き端子として使用される上記受信端子の電圧を正規の動作範囲内の所定の電圧に設定することを特徴としている。
請求項２記載の発明は、請求項１記載のインタフェースの空き端子処理方法に係り、上記インタフェースは、電子装置内に設けられる第１のコントローラと該第１のコントローラによって制御される上記電子装置内に設けられる第２のコントローラとのインタフェースであることを特徴としている。
請求項３記載の発明は、請求項２記載のインタフェースの空き端子処理方法に係り、上記第１のコントローラは、表示装置のグラフィックコントローラで、上記第２のコントローラは、上記表示装置のタイミングコントローラであることを特徴としている。
請求項４記載の発明は、請求項１、２又は３記載のインタフェースの空き端子処理方法に係り、上記空き端子設定入力信号は１つで、該１つの空き端子設定入力信号に基づいて上記差動信号伝送路を構成する信号伝送路別の空き端子設定入力信号を生成することを特徴としている。
請求項５記載の発明は、請求項１、２、３又は４記載のインタフェースの空き端子処理方法に係り、上記空き端子設定入力信号は、上記差動信号伝送路を構成する信号伝送路別の上記空き端子設定入力信号であることを特徴としている。
請求項６記載の発明は、請求項１乃至５のいずれか一に記載のインタフェースの空き端子処理方法に係り、上記正規の動作範囲内の電圧は、上記差動信号伝送路の正相用基準電圧と逆相用基準電圧とに基づいて生成されることを特徴としている。
請求項７記載の発明は、請求項６記載のインタフェースの空き端子処理方法に係り、上記正規の動作範囲内の電圧は、上記信号伝送路別の上記空き端子設定入力信号に応答して正相用基準電圧と逆相用基準電圧とを、上記差動信号伝送路の終端抵抗を含む抵抗回路で抵抗分圧して生成されることを特徴としている。
請求項８記載の発明は、複数の送信側差動増幅回路と複数の受信側差動増幅回路とを各別に接続する複数の差動信号伝送路を有するインタフェース装置に係り、所定の上記受信側差動増幅回路に接続される上記差動信号伝送路の受信端子を空き端子として使用しようとするとき、上記空き端子として使用される上記受信側差動増幅回路対応に空き端子設定入力信号を入力する入力手段と、該入力手段によって入力される上記空き端子設定入力信号に基づいて上記空き端子として使用される上記受信端子の電圧を正規の動作範囲内の所定の電圧に設定させる電圧設定手段とを備えることを特徴としている。
請求項９記載の発明は、請求項８記載のインタフェース装置に係り、上記差動信号伝送路は、電子装置内に設けられる第１のコントローラと該第１のコントローラによって制御される上記電子装置内に設けられる第２のコントローラとを接続するものであることを特徴としている。
請求項１０記載の発明は、請求項９記載のインタフェース装置に係り、上記第１のコントローラは、表示装置のグラフィックコントローラで、上記第２のコントローラは、上記表示装置のタイミングコントローラであることを特徴としている。
請求項１１記載の発明は、請求項８、９又は１０記載のインタフェース装置に係り、上記入力手段は、１つの上記空き端子設定入力信号を入力し、該１つの空き端子設定入力信号に基づいて上記差動信号伝送路を構成する信号伝送路別の空き端子設定入力信号を生成する生成手段を有することを特徴としている。
請求項１２記載の発明は、請求項８、９、１０又は１１記載のインタフェース装置に係り、上記入力手段は、上記差動信号伝送路を構成する信号伝送路別の上記空き端子設定入力信号を入力する手段であることを特徴としている。
請求項１３記載の発明は、請求項８乃至１２のいずれか一に記載のインタフェース装置に係り、上記電圧設定手段は、上記差動信号伝送路の正相用基準電圧と逆相用基準電圧とに基づいて上記正規の動作範囲の所定の電圧を生成することを特徴としている。
請求項１４記載の発明は、請求項１３記載のインタフェース装置に係り、上記電圧設定手段は、上記信号伝送路別の上記空き端子設定入力信号に応答して正相用基準電圧と逆相用基準電圧とを、上記差動信号伝送路の終端抵抗を含む抵抗分圧回路で抵抗分圧して上記正規の動作範囲内の所定の電圧を生成することを特徴としている。
請求項１５記載の発明は、請求項１４記載のインタフェース装置に係り、上記抵抗分圧回路は、上記正相用基準電圧の電源と上記差動信号伝送路の一方の信号伝送路との間に直列接続された抵抗及び該一方の信号伝送路の空き端子設定入力信号をゲートに受ける第1のＦＥＴトランジスタと、上記逆相用基準電圧の電源と上記差動信号伝送路の他方の信号伝送路との間に直列接続された抵抗及び該他方の信号伝送路の空き端子設定入力信号をゲートに受ける第2のＦＥＴトランジスタと、上記差動信号伝送路の終端抵抗とで構成されることを特徴としている。
請求項１６記載の発明は、請求項１５記載のインタフェース装置に係り、上記一方の信号伝送路は、上記差動信号伝送路を構成する正相信号伝送路又は逆相信号伝送装置路であり、上記他方の信号伝送路は、上記差動信号伝送路を構成する逆相信号伝送路又は正相信号伝送装置路であることを特徴としている。
請求項１７記載の発明は、請求項１３、１４、１５又は１６記載のインタフェース装置に係り、上記正相用基準電圧は、大地電位よりも所定の値だけ高い電圧であり、上記逆相用基準電圧は、上記大地電位であることを特徴としている。
請求項１８記載の発明は、請求項１６又は１７記載のインタフェース装置に係り、上記第１及び第2のトランジスタは、ユニポーラトランジスタであることを特徴としている。
請求項１９記載の発明は、請求項１８記載のインタフェース装置に係り、上記第1のトランジスタがＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであるとき、上記第２のトランジスタはＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであることを特徴としている。
この発明によれば、複数の送信側差動増幅回路と複数の受信側差動増幅回路とを各別の差動信号伝送路で接続してインタフェースを取るに際しての、複数の差動信号伝送路のうちの、所定の受信側差動増幅回路に接続される差動信号伝送路の受信端子を空き端子として使用するときの空き端子処理において、電圧分圧手段の差動信号伝送路への挿入及びその解除を行う手段を採用したので、複数の差動信号伝送路のうちの所定の差動信号伝送路の使用又は不使用を問わず、差動信号信号伝送系の正常な動作を生じさせ、表示装置の表示に支障を来たすこと無く、タイミングコントローラの外部に外付け抵抗を設ける必要性は無くなる。
したがって、タイミングコントローラを実装する信号処理基板で必要となる外付け抵抗の実装スペースを減らすことが可能となり、コストダウンを図ることができる。
したがって、タイミングコントローラを実装する信号処理基板で必要となる外付け抵抗の実装スペースを減らすことが可能となり、コストダウンを図ることができる。
この発明は、複数の送信側差動増幅回路と複数の受信側差動増幅回路とを各別の差動信号伝送路で接続してインタフェースを取るに際しての、複数の差動信号伝送路のうちの、所定の受信側差動増幅回路に接続される差動信号伝送路の受信端子を空き端子として使用するときのインタフェースの空き端子処理において、未使用の差動信号伝送路へ電圧分圧手段を挿入し、そしてその差動信号伝送路の使用に際して挿入されている電圧分圧手段を解除するようにして構成される。
図１は、この発明の実施例１であるグラフィックコントローラとタイミングコントローラのＬＶＤＳレシーバとの間に設けられるインタフェース装置の電気的構成を示す図、図２は、タイミングコントローラの構成図、図３は、同タイミングコントローラの使用例を示す図、また、図４は、Ｄチャネルを使用する場合のインタフェース装置の動作を説明するための図である。
この実施例のフラットパネルディスプレイ装置のグラフィックコントローラとタイミングコントローラとのインタフェース装置１０は、グラフィックコントローラとタイミングコントローラとの間に設けられている複数の差動信号チャネル（ＬＶＤＳ信号チャネルという）（差動信号伝送路）のうちの所定の差動信号チャネルを使用しないときには、タイミングコントローラの未使用チャネルの入力動作条件を装置仕様に適合させて当該差動信号チャネルの正常動作を確保して正規の数の差動信号チャネルと同様のインタフェースを取り得る装置に係る。
この実施例のフラットパネルディスプレイ装置のグラフィックコントローラとタイミングコントローラとのインタフェース装置１０は、グラフィックコントローラとタイミングコントローラとの間に設けられている複数の差動信号チャネル（ＬＶＤＳ信号チャネルという）（差動信号伝送路）のうちの所定の差動信号チャネルを使用しないときには、タイミングコントローラの未使用チャネルの入力動作条件を装置仕様に適合させて当該差動信号チャネルの正常動作を確保して正規の数の差動信号チャネルと同様のインタフェースを取り得る装置に係る。
インタフェース装置１０は、図１に示すように、グラフィックコントローラ１１０（図１には明示せず、図１３参照）とタイミングコントローラ１２との間に設けられる差動信号チャネルのうちで、使用しない場合がある差動信号チャネル、例えば、ＬＶＤＳ伝送方式におけるＤチャネルのＬＶＤＳレシーバ１４Ｄの正転入力と電源１６（Ｖcc電圧）との間に直列接続される内部抵抗１８Ｄ及びＰＭＯＳスイッチ２０Ｄと、ＬＶＤＳレシーバ１４Ｄの反転入力と大地電位（ＧＮＤ）２２との間に直列接続されるＮＭＯＳスイッチ２４Ｄと内部抵抗２６Ｄと、ＰＭＯＳスイッチ２０Ｄのゲート入力に接続される空き端子設定入力２８Ｄと、入力を空き端子設定入力２８Ｄに接続する一方、出力をＮＭＯＳスイッチ２４Ｄのゲート入力に接続されるインバータ回路３０Ｄとで構成され、空き端子設定入力２８Ｄには空き設定端子３２Ｄが接続される。
インバータ回路３０Ｄは、入力にＶccの電圧が入力されるとき出力に０Ｖの電圧を出力し、入力に０Ｖの電圧が入力されるとき出力にＶccの電圧を出力する。
インバータ回路３０Ｄは、入力にＶccの電圧が入力されるとき出力に０Ｖの電圧を出力し、入力に０Ｖの電圧が入力されるとき出力にＶccの電圧を出力する。
なお、図１に示すインタフェース装置１０は、図２に示すように、ＬＶＤＳ映像信号が８ビット構成であるタイミングコントローラ１２に６ビットのＬＶＤＳ映像信号が６ビットとする場合にも、タイミングコントローラ１２をその６ビットのＬＶＤＳ映像信号について使用し得るようにする例である。
そのインタフェース装置１０におけるＬＶＤＳレシーバの正転入力には入力端子（ＲＤ−Ｐ）３３Ｄが接続され、反転入力には入力端子（ＲＤ−Ｎ）３５Ｄが接続される。入力端子（ＲＤ−Ｐ）３３Ｄと入力端子（ＲＤ−Ｎ）３５Ｄとの間には終端抵抗３４Ｄが接続される。入力端子（ＲＤ−Ｐ）３３Ｄには、差動信号チャネルの正相信号伝送路が、また、入力端子（ＲＤ−Ｎ）３５Ｄには、差動信号チャネルの逆相信号伝送路が接続される。
そのインタフェース装置１０におけるＬＶＤＳレシーバの正転入力には入力端子（ＲＤ−Ｐ）３３Ｄが接続され、反転入力には入力端子（ＲＤ−Ｎ）３５Ｄが接続される。入力端子（ＲＤ−Ｐ）３３Ｄと入力端子（ＲＤ−Ｎ）３５Ｄとの間には終端抵抗３４Ｄが接続される。入力端子（ＲＤ−Ｐ）３３Ｄには、差動信号チャネルの正相信号伝送路が、また、入力端子（ＲＤ−Ｎ）３５Ｄには、差動信号チャネルの逆相信号伝送路が接続される。
次に、図１乃至図４を参照して、この実施例の動作を説明する。
インタフェース装置１０において、ＬＶＤＳ映像信号を８ビットでなく、６ビットで受信する、すなわち、Ｄチャネルを使用しないでＬＶＤＳ映像信号を受信するとき（図３）、空き設定端子３２Ｄを「Ｌow」に設定する。
この設定により、ＰＭＯＳスイッチ２０Ｄのゲート入力に０Ｖが供給され、またソースにはＶccの電圧が供給されているから、ゲート−ソース間電圧は−Ｖccとなり、ＰＭＯＳスイッチ２０Ｄはオンする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｐ）３３Ｄは、内部抵抗１８Ｄを介して電源１６に接続される。
インタフェース装置１０において、ＬＶＤＳ映像信号を８ビットでなく、６ビットで受信する、すなわち、Ｄチャネルを使用しないでＬＶＤＳ映像信号を受信するとき（図３）、空き設定端子３２Ｄを「Ｌow」に設定する。
この設定により、ＰＭＯＳスイッチ２０Ｄのゲート入力に０Ｖが供給され、またソースにはＶccの電圧が供給されているから、ゲート−ソース間電圧は−Ｖccとなり、ＰＭＯＳスイッチ２０Ｄはオンする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｐ）３３Ｄは、内部抵抗１８Ｄを介して電源１６に接続される。
他方、インバータ回路３０を介してＮＭＯＳスイッチ２４ＤのゲートにＶccの電圧が印加され、またそのソースには大地電位（ＧＮＤ）が供給されているから、ゲート−ソース間電圧はＶccとなり、ＮＭＯＳスイッチ２４Ｄはオンする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｎ）３５Ｄは、内部抵抗２６Ｄを介して大地電位に接続される。
例えば、Ｖcc＝３．３Ｖ、内部抵抗１８Ｄ＝４７５オーム、内部抵抗２６Ｄ＝２５０オーム及び終端抵抗３４Ｄ＝１００オームとすると、抵抗分圧によって入力端子（ＲＤ−Ｐ）３３Ｄには１．４Ｖの電圧が、入力端子（ＲＤ−Ｎ）３５Ｄには１．０Ｖの電圧が印加される。
入力端子（ＲＤ−Ｐ）３３Ｄ及び入力端子（ＲＤ−Ｎ）３５Ｄに印加されるこれらの電圧は、図１０及び図１１に示すＬＶＤＳ入力仕様を満たし、ＬＶＤＳレシーバ１４Ｄの出力は、「Ｈigh」に固定されて安定となり、表示装置の動作に悪影響を与えることはなくなる。
例えば、Ｖcc＝３．３Ｖ、内部抵抗１８Ｄ＝４７５オーム、内部抵抗２６Ｄ＝２５０オーム及び終端抵抗３４Ｄ＝１００オームとすると、抵抗分圧によって入力端子（ＲＤ−Ｐ）３３Ｄには１．４Ｖの電圧が、入力端子（ＲＤ−Ｎ）３５Ｄには１．０Ｖの電圧が印加される。
入力端子（ＲＤ−Ｐ）３３Ｄ及び入力端子（ＲＤ−Ｎ）３５Ｄに印加されるこれらの電圧は、図１０及び図１１に示すＬＶＤＳ入力仕様を満たし、ＬＶＤＳレシーバ１４Ｄの出力は、「Ｈigh」に固定されて安定となり、表示装置の動作に悪影響を与えることはなくなる。
ＬＶＤＳ信号チャネルを経て伝送される映像信号が８ビットの映像信号でＤチャネルも使用する場合には、図４に示すように、空き設定端子３２Ｄを「Ｈigh」に設定する。
この設定により、ＰＭＯＳスイッチ２０Ｄのゲート入力にＶccの電圧が供給され、またソースにはＶccの電圧が供給されているから、ゲート−ソース間電圧は０Ｖとなり、ＰＭＯＳスイッチ２０Ｄはオフする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｐ）３３Ｄは、内部抵抗１８Ｄから切り離される。
この設定により、ＰＭＯＳスイッチ２０Ｄのゲート入力にＶccの電圧が供給され、またソースにはＶccの電圧が供給されているから、ゲート−ソース間電圧は０Ｖとなり、ＰＭＯＳスイッチ２０Ｄはオフする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｐ）３３Ｄは、内部抵抗１８Ｄから切り離される。
他方、インバータ回路３０を介してＮＭＯＳスイッチ２４Ｄのゲートに０Ｖの電圧が印加され、またそのソースには大地電位（ＧＮＤ）が供給されているから、ゲート−ソース間電圧は０Ｖとなり、ＮＭＯＳスイッチ２４Ｄはオフする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｎ）３５Ｄは、内部抵抗２６Ｄから切り離される。
したがって、入力端子（ＲＤ−Ｐ）３３Ｄ及び入力端子（ＲＤ−Ｎ）３５Ｄに映像信号が入力された場合、内部抵抗１８Ｄ，２６Ｄが影響することはなく、ＬＶＤＳ信号チャネルは正常に動作し、表示装置の表示に悪影響を与えることはない。
したがって、入力端子（ＲＤ−Ｐ）３３Ｄ及び入力端子（ＲＤ−Ｎ）３５Ｄに映像信号が入力された場合、内部抵抗１８Ｄ，２６Ｄが影響することはなく、ＬＶＤＳ信号チャネルは正常に動作し、表示装置の表示に悪影響を与えることはない。
このように、この実施例の構成によれば、ＬＶＤＳ信号チャネルのＤチャネルを使用しない場合には、このＤチャネルのＬＶＤＳレシーバの正転入力及び反転入力に抵抗分圧回路の挿入によりＬＶＤＳ入力仕様に適合する電圧を印加させ、上記Ｄチャネルの使用の場合には抵抗分圧回路の挿入解除によりＬＶＤＳ映像信号をそのまま入力させるようにして空き端子処理手段を構成したので、ＬＶＤＳ信号チャネルのＤチャネルの使用又は不使用を問わず、ＬＶＤＳ信号チャネルの正常な動作を生じさせ、表示装置の表示に支障を来たすこと無く、タイミングコントローラの外部に外付け抵抗を設ける必要性は無くなる。
したがって、タイミングコントローラを実装する信号処理基板で必要となる外付け抵抗の実装スペースを減らすことが可能となる。また、これらの効果により、コストダウンを図ることができる。
したがって、タイミングコントローラを実装する信号処理基板で必要となる外付け抵抗の実装スペースを減らすことが可能となる。また、これらの効果により、コストダウンを図ることができる。
図５は、この発明の実施例２であるグラフィックコントローラとタイミングコントローラのＤチャネルのＬＶＤＳレシーバとの間に設けられるインタフェース装置の電気的構成を示す図、また、図６は、同インタフェース装置でＤチャネルを使用する場合の動作を説明するための図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、インタフェース装置を構成するＰＭＯＳスイッチの出力とＮＭＯＳスイッチの出力とを入れ替えてＬＶＤＳレシーバの入力に接続するようにした点である。
すなわち、この実施例のインタフェース装置１０Ａは、図５に示すように、ＰＭＯＳスイッチ２０ＤのドレインをＬＶＤＳレシーバ１４Ｄの反転入力に接続し、ＮＭＯＳスイッチ２４ＤのドレインをＬＶＤＳレシーバ１４Ｄの正転入力に接続して構成される。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。
この実施例の構成が、実施例１のそれと大きく異なる点は、インタフェース装置を構成するＰＭＯＳスイッチの出力とＮＭＯＳスイッチの出力とを入れ替えてＬＶＤＳレシーバの入力に接続するようにした点である。
すなわち、この実施例のインタフェース装置１０Ａは、図５に示すように、ＰＭＯＳスイッチ２０ＤのドレインをＬＶＤＳレシーバ１４Ｄの反転入力に接続し、ＮＭＯＳスイッチ２４ＤのドレインをＬＶＤＳレシーバ１４Ｄの正転入力に接続して構成される。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。
次に、図５及び図６を参照して、この実施例の動作について説明する。
この実施例の動作は、次の相違点を除いて、実施例１の動作と同じである。
インタフェース装置１０において、ＬＶＤＳ映像信号を８ビットでなく、６ビットで受信する、すなわち、Ｄチャネルを使用しないでＬＶＤＳ映像信号を受信する場合に（図３）、空き設定端子３２Ｄを「Ｌow」に設定するとき、ＰＭＯＳスイッチ２０Ｄのゲート入力に０Ｖが供給され、ゲート−ソース間電圧は−ＶccとなってＰＭＯＳスイッチ２０Ｄはオンすることは、実施例１と同じであるが、ＰＭＯＳスイッチ２０Ｄの出力が、ＬＶＤＳレシーバ１４Ｄの反転入力に接続されているから、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｎ）３５Ｄが、内部抵抗１８Ｄを介して電源１６に接続される。
この実施例の動作は、次の相違点を除いて、実施例１の動作と同じである。
インタフェース装置１０において、ＬＶＤＳ映像信号を８ビットでなく、６ビットで受信する、すなわち、Ｄチャネルを使用しないでＬＶＤＳ映像信号を受信する場合に（図３）、空き設定端子３２Ｄを「Ｌow」に設定するとき、ＰＭＯＳスイッチ２０Ｄのゲート入力に０Ｖが供給され、ゲート−ソース間電圧は−ＶccとなってＰＭＯＳスイッチ２０Ｄはオンすることは、実施例１と同じであるが、ＰＭＯＳスイッチ２０Ｄの出力が、ＬＶＤＳレシーバ１４Ｄの反転入力に接続されているから、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｎ）３５Ｄが、内部抵抗１８Ｄを介して電源１６に接続される。
他方、インバータ回路３０を介してＮＭＯＳスイッチ２４ＤのゲートにＶccの電圧が印加され、ゲート−ソース間電圧はＶccとなってＮＭＯＳスイッチ２４Ｄはオンすることは、実施例１と同じであるが、ＮＭＯＳスイッチ２４Ｄの出力が、ＬＶＤＳレシーバ１４Ｄの正転入力に接続されているから、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｐ）３３Ｄは、内部抵抗２６Ｄを介して大地電位に接続される。
例えば、Ｖcc＝３．３Ｖ、内部抵抗１８Ｄ＝４７５オーム、内部抵抗２６Ｄ＝２５０オーム及び終端抵抗３４Ｄ＝１００オームとすると、抵抗分圧によって入力端子（ＲＤ−Ｐ）３３Ｄには１．０Ｖの電圧が、入力端子（ＲＤ−Ｎ）３５Ｄには１．４Ｖの電圧が印加される。
入力端子（ＲＤ−Ｐ）３３Ｄ及び入力端子（ＲＤ−Ｎ）３５Ｄに印加されるこれらの電圧は、図１０及び図１１に示すＬＶＤＳ入力仕様を満たし、ＬＶＤＳレシーバ１４Ｄの出力は、「Ｌow」に固定されて安定となり、表示装置の動作に悪影響を与えることはなくなる。
例えば、Ｖcc＝３．３Ｖ、内部抵抗１８Ｄ＝４７５オーム、内部抵抗２６Ｄ＝２５０オーム及び終端抵抗３４Ｄ＝１００オームとすると、抵抗分圧によって入力端子（ＲＤ−Ｐ）３３Ｄには１．０Ｖの電圧が、入力端子（ＲＤ−Ｎ）３５Ｄには１．４Ｖの電圧が印加される。
入力端子（ＲＤ−Ｐ）３３Ｄ及び入力端子（ＲＤ−Ｎ）３５Ｄに印加されるこれらの電圧は、図１０及び図１１に示すＬＶＤＳ入力仕様を満たし、ＬＶＤＳレシーバ１４Ｄの出力は、「Ｌow」に固定されて安定となり、表示装置の動作に悪影響を与えることはなくなる。
ＬＶＤＳ信号チャネルを経て伝送される映像信号が８ビットの映像信号でＤチャネルも使用する場合には、図６に示すように、空き設定端子３２Ｄを「Ｈigh」に設定する。
この設定により、ＰＭＯＳスイッチ２０Ｄのゲート入力にＶccの電圧が供給され、またソースにはＶccの電圧が供給されているから、ゲート−ソース間電圧は０Ｖとなり、ＰＭＯＳスイッチ２０Ｄはオフする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｐ）３３Ｄは、内部抵抗２６Ｄから切り離される。
この設定により、ＰＭＯＳスイッチ２０Ｄのゲート入力にＶccの電圧が供給され、またソースにはＶccの電圧が供給されているから、ゲート−ソース間電圧は０Ｖとなり、ＰＭＯＳスイッチ２０Ｄはオフする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｐ）３３Ｄは、内部抵抗２６Ｄから切り離される。
他方、インバータ回路３０を介してＮＭＯＳスイッチ２４Ｄのゲートに０Ｖの電圧が印加され、またそのソースには大地電位（ＧＮＤ）が供給されているから、ゲート−ソース間電圧は０Ｖとなり、ＮＭＯＳスイッチ２４Ｄはオフする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＤ−Ｎ）３５Ｄは、内部抵抗１８Ｄから切り離される。
したがって、入力端子（ＲＤ−Ｐ）３３Ｄ及び入力端子（ＲＤ−Ｎ）３５Ｄに映像信号が入力された場合、内部抵抗１８Ｄ，２６Ｄが影響することはなく、ＬＶＤＳ信号チャネルは正常に動作し、表示装置の表示に悪影響を与えることはない。
したがって、入力端子（ＲＤ−Ｐ）３３Ｄ及び入力端子（ＲＤ−Ｎ）３５Ｄに映像信号が入力された場合、内部抵抗１８Ｄ，２６Ｄが影響することはなく、ＬＶＤＳ信号チャネルは正常に動作し、表示装置の表示に悪影響を与えることはない。
このように、この実施例の構成によっても、ＬＶＤＳ信号チャネルのＤチャネルを使用しない場合には、このＤチャネルのＬＶＤＳレシーバの正転入力及び反転入力に抵抗分圧回路の挿入によりＬＶＤＳ入力仕様に適合する電圧を印加させ、上記Ｄチャネルの使用の場合には抵抗分圧回路の挿入解除によりＬＶＤＳ映像信号をそのまま入力させるようにして空き端子処理手段を構成したので、ＬＶＤＳ信号チャネルのＤチャネルの使用又は不使用を問わず、ＬＶＤＳ信号チャネルの正常な動作を生じさせ、表示装置の表示に支障を来たすこと無く、タイミングコントローラの外部に外付け抵抗を設ける必要性は無くなる。
したがって、タイミングコントローラを実装する信号処理基板で必要となる外付け抵抗の実装スペースを減らすことが可能となる。また、これらの効果により、コストダウンを図ることができる。
したがって、タイミングコントローラを実装する信号処理基板で必要となる外付け抵抗の実装スペースを減らすことが可能となる。また、これらの効果により、コストダウンを図ることができる。
図７は、この発明の実施例３であるグラフィックコントローラとタイミングコントローラとの間に設けられるＤチャネルのインタフェース装置の電気的構成を示す図、また、図８は、同インタフェース装置でＤチャネルを使用する場合の動作を説明するための図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、１０ビットのＬＶＤＳ映像信号を受信するタイミングコントローラを８ビットで動作させるようにした点である。
この実施例の構成が、実施例１のそれと大きく異なる点は、１０ビットのＬＶＤＳ映像信号を受信するタイミングコントローラを８ビットで動作させるようにした点である。
すなわち、この実施例のインタフェース装置１０Ｂは、図７に示すように、図８に示す１０ビットのＬＶＤＳ映像信号を受信するタイミングコントローラ１２ＢのＥチャネルに対して実施例１に示す発明思想の基本構成を適用して構成される。
したがって、この実施例の構成うち、空き端子処理対象をＥチャネルとする以外は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。但し、参照符号は、文字を文字Ｅに替えて示してある。
また、インタフェース装置１０Ｂは、タイミングコントローラ１２Ｂにおいて受信するＬＶＤＳ映像信号のＤチャネルに対しても、実施例１に示す発明思想の基本構成を適用して構成され、そのいずれか一方を択一的に又は双方を併用して使用するようにしてもよい。
したがって、この実施例の構成うち、空き端子処理対象をＥチャネルとする以外は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。但し、参照符号は、文字を文字Ｅに替えて示してある。
また、インタフェース装置１０Ｂは、タイミングコントローラ１２Ｂにおいて受信するＬＶＤＳ映像信号のＤチャネルに対しても、実施例１に示す発明思想の基本構成を適用して構成され、そのいずれか一方を択一的に又は双方を併用して使用するようにしてもよい。
次に、図７及び図８を参照して、この実施例の動作について説明する。
インタフェース装置１０Ｂにおいて、ＬＶＤＳ映像信号を１０ビットでなく、８ビットで受信する、すなわち、Ｅチャネルを使用しないでＬＶＤＳ映像信号を受信するとき（図８）、空き設定端子３２Ｅを「Ｌow」に設定する。
この設定により、ＰＭＯＳスイッチ２０Ｅのゲート入力に０Ｖが供給され、ＰＭＯＳスイッチ２０Ｅのゲート−ソース間電圧は−Ｖccとなり、ＰＭＯＳスイッチ２０Ｅはオンする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＥ−Ｐ）３３Ｅは、内部抵抗１８Ｅを介して電源１６に接続される。
インタフェース装置１０Ｂにおいて、ＬＶＤＳ映像信号を１０ビットでなく、８ビットで受信する、すなわち、Ｅチャネルを使用しないでＬＶＤＳ映像信号を受信するとき（図８）、空き設定端子３２Ｅを「Ｌow」に設定する。
この設定により、ＰＭＯＳスイッチ２０Ｅのゲート入力に０Ｖが供給され、ＰＭＯＳスイッチ２０Ｅのゲート−ソース間電圧は−Ｖccとなり、ＰＭＯＳスイッチ２０Ｅはオンする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＥ−Ｐ）３３Ｅは、内部抵抗１８Ｅを介して電源１６に接続される。
他方、インバータ回路３０Ｅを介してＮＭＯＳスイッチ２４ＥのゲートにＶccの電圧が印加され、ゲート−ソース間電圧はＶccとなり、ＮＭＯＳスイッチ２４Ｅはオンする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＥ−Ｎ）３５Ｅは、内部抵抗２６Ｅを介して大地電位２２に接続される。
例えば、Ｖcc＝３．３Ｖ、内部抵抗１８Ｅ＝４７５オーム、内部抵抗２６Ｅ＝２５０オーム及び終端抵抗３４＝１００オームとすると、抵抗分圧によって入力端子（ＲＥ−Ｐ）３３Ｅには１．４Ｖの電圧が、入力端子（ＲＥ−Ｎ）３５Ｅには１．０Ｖの電圧が印加される。
入力端子（ＲＥ−Ｐ）３３Ｅ及び入力端子（ＲＥ−Ｎ）３５Ｅに印加されるこれらの電圧は、図１０及び図１１に示すＬＶＤＳ入力仕様を満たし、ＬＶＤＳレシーバ１４Ｅの出力は、「Ｈigh」に固定されて安定となり、表示装置の動作に悪影響を与えることはなくなる。
例えば、Ｖcc＝３．３Ｖ、内部抵抗１８Ｅ＝４７５オーム、内部抵抗２６Ｅ＝２５０オーム及び終端抵抗３４＝１００オームとすると、抵抗分圧によって入力端子（ＲＥ−Ｐ）３３Ｅには１．４Ｖの電圧が、入力端子（ＲＥ−Ｎ）３５Ｅには１．０Ｖの電圧が印加される。
入力端子（ＲＥ−Ｐ）３３Ｅ及び入力端子（ＲＥ−Ｎ）３５Ｅに印加されるこれらの電圧は、図１０及び図１１に示すＬＶＤＳ入力仕様を満たし、ＬＶＤＳレシーバ１４Ｅの出力は、「Ｈigh」に固定されて安定となり、表示装置の動作に悪影響を与えることはなくなる。
ＬＶＤＳ信号チャネルを経て伝送される映像信号が１０ビットの映像信号でＤチャネルも使用する場合には、空き設定端子３２Ｅを「Ｈigh」に設定する。
この設定により、ＰＭＯＳスイッチ２０Ｅのゲート入力にＶccの電圧が供給され、ＰＭＯＳスイッチ２０Ｅのゲート−ソース間電圧は０Ｖとなり、ＰＭＯＳスイッチ２０Ｅはオフする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＥ−Ｐ）３３Ｅは、内部抵抗１８Ｅから切り離される。
この設定により、ＰＭＯＳスイッチ２０Ｅのゲート入力にＶccの電圧が供給され、ＰＭＯＳスイッチ２０Ｅのゲート−ソース間電圧は０Ｖとなり、ＰＭＯＳスイッチ２０Ｅはオフする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＥ−Ｐ）３３Ｅは、内部抵抗１８Ｅから切り離される。
他方、インバータ回路３０Ｅを介してＮＭＯＳスイッチ２４Ｅのゲートに０Ｖの電圧が印加され、ＮＭＯＳスイッチ２４Ｅのゲート−ソース間電圧はＶccとなり、ＮＭＯＳスイッチ２４Ｅはオフする。したがって、ＬＶＤＳ信号チャネルの入力端子（ＲＥ−Ｎ）３５Ｅは、内部抵抗２６Ｅから切り離される。
したがって、入力端子（ＲＥ−Ｐ）３３Ｅ及び入力端子（ＲＥ−Ｎ）３５Ｅに映像信号が入力された場合、内部抵抗１８Ｅ，２６Ｅが影響することはなく、ＬＶＤＳ信号チャネルは正常に動作し、表示装置の表示に悪影響を与えることはない。
したがって、入力端子（ＲＥ−Ｐ）３３Ｅ及び入力端子（ＲＥ−Ｎ）３５Ｅに映像信号が入力された場合、内部抵抗１８Ｅ，２６Ｅが影響することはなく、ＬＶＤＳ信号チャネルは正常に動作し、表示装置の表示に悪影響を与えることはない。
また、空き端子処理をＤチャネルに対しても施す場合には、実施例１で説明したと同様に、空き端子設定端子３２Ｄを「Ｌow」に設定する。その場合の動作は、実施例１で説明したと同じであるので、その逐一の説明は省略する。
また、Ｄチャネルに対して空き端子処理をしない場合には、実施例１で説明したと同様に、空き端子設定端子３２Ｄを「Ｈigh」に設定する。その場合の動作は、実施例１で説明したと同じであるので、その逐一の説明は省略する。
また、Ｄチャネルに対して空き端子処理をしない場合には、実施例１で説明したと同様に、空き端子設定端子３２Ｄを「Ｈigh」に設定する。その場合の動作は、実施例１で説明したと同じであるので、その逐一の説明は省略する。
このように、この実施例の構成によれば、ＬＶＤＳ信号チャネルのＥチャネル又はＤチャネル及びＥチャネル双方を使用しない場合には、上記Ｅチャネル又は上記Ｄチャネル及び上記Ｅチャネル双方のＬＶＤＳレシーバの正転入力及び反転入力に抵抗分圧回路の挿入によりＬＶＤＳ入力仕様に適合する電圧を印加させ、上記Ｅチャネル又は上記Ｄチャネル及びＥチャネル双方の使用の場合には抵抗分圧回路の挿入解除によりＬＶＤＳ映像信号をそのまま入力させるようにして空き端子処理手段を構成したので、ＬＶＤＳ信号チャネルの上記Ｅチャネル又は上記Ｄチャネル及びＥチャネル双方の使用又は不使用を問わず、ＬＶＤＳ信号チャネルの正常な動作を生じさせ、表示装置の表示に支障を来たすこと無く、タイミングコントローラの外部に外付け抵抗を設ける必要性は無くなる。
したがって、タイミングコントローラを実装する信号処理基板で必要となる外付け抵抗の実装スペースを減らすことが可能となる。また、これらの効果により、コストダウンを図ることができる。
したがって、タイミングコントローラを実装する信号処理基板で必要となる外付け抵抗の実装スペースを減らすことが可能となる。また、これらの効果により、コストダウンを図ることができる。
以上、この発明の実施例を、図面を参照して詳述してきたが、この発明の具体的な構成は、これらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、実施例３において、実施例２と同様の発明思想をＥチャネル又はＤチャネル及びＥチャネル双方に対して適用することができる。
また、ＬＶＤＳ映像信号のすべてのチャネルに、実施例１又は実施例２と同様の発明思想を適用し、そのすべてのチャネルに空き端子設定端子を設けて置き、その空き端子設定端子の設定を取捨選択して行うようにしてもよい。
また、ＬＶＤＳ映像信号のチャネルに終端抵抗を用いない場合でも、この発明を実施することができる。タイミングコントローラを実装する信号処理基板の外付け抵抗の実装スペースの削減が可能になり、コストダウンをさらに図ることができる。
また、終端抵抗をタイミングコントローラに内臓して構成することもできる。
また、ＭＯＳスイッチは、共に、ＰＭＯＳ又はＮＭＯＳであってもよい。さらには、他のユニポーラトランジスタ等で代替されてもよい。
また、抵抗分圧回路は、その他の回路で代替されて構成されてもよい。
例えば、実施例３において、実施例２と同様の発明思想をＥチャネル又はＤチャネル及びＥチャネル双方に対して適用することができる。
また、ＬＶＤＳ映像信号のすべてのチャネルに、実施例１又は実施例２と同様の発明思想を適用し、そのすべてのチャネルに空き端子設定端子を設けて置き、その空き端子設定端子の設定を取捨選択して行うようにしてもよい。
また、ＬＶＤＳ映像信号のチャネルに終端抵抗を用いない場合でも、この発明を実施することができる。タイミングコントローラを実装する信号処理基板の外付け抵抗の実装スペースの削減が可能になり、コストダウンをさらに図ることができる。
また、終端抵抗をタイミングコントローラに内臓して構成することもできる。
また、ＭＯＳスイッチは、共に、ＰＭＯＳ又はＮＭＯＳであってもよい。さらには、他のユニポーラトランジスタ等で代替されてもよい。
また、抵抗分圧回路は、その他の回路で代替されて構成されてもよい。
ここに開示しているインタフェースの空き端子処理方法及びインタフェース装置は、差動信号伝送路を用いる表示装置以外の信号送受信装置にも適用し得る。
１０、１０Ａ、１０Ｂ、１０Ｃ インタフェース装置
１２ タイミングコントローラ
１６ 電源（電圧設定手段の一部）
１８Ｄ、１８Ｅ 内部抵抗（電圧設定手段の一部）
２０Ｄ、２０Ｅ ＰＭＯＳスイッチ（電圧設定手段の一部）
２２ 大地電位（電圧設定手段の一部）
２４Ｄ、２４Ｅ ＮＭＯＳスイッチ（電圧設定手段の一部）
２６Ｄ、２６Ｅ 内部抵抗（電圧設定手段の残部）
３０Ｄ、３０Ｅ インバータ回路（入力手段の一部）
３２Ｄ、３２Ｅ 空き設定端子（入力手段の残部）
１２ タイミングコントローラ
１６ 電源（電圧設定手段の一部）
１８Ｄ、１８Ｅ 内部抵抗（電圧設定手段の一部）
２０Ｄ、２０Ｅ ＰＭＯＳスイッチ（電圧設定手段の一部）
２２ 大地電位（電圧設定手段の一部）
２４Ｄ、２４Ｅ ＮＭＯＳスイッチ（電圧設定手段の一部）
２６Ｄ、２６Ｅ 内部抵抗（電圧設定手段の残部）
３０Ｄ、３０Ｅ インバータ回路（入力手段の一部）
３２Ｄ、３２Ｅ 空き設定端子（入力手段の残部）
Claims (19)
- 複数の送信側差動増幅回路と複数の受信側差動増幅回路とを各別の差動信号伝送路で接続してインタフェースを取る際の、所定の前記受信側差動増幅回路に接続される前記差動信号伝送路の受信端子を空き端子として使用するときの空き端子処理方法であって、
前記空き端子として使用される前記受信側差動増幅回路対応に空き端子設定入力信号を入力させ、
前記空き端子設定入力信号に基づいて前記空き端子として使用される前記受信端子の電圧を正規の動作範囲内の所定の電圧に設定することを特徴とするインタフェースの空き端子処理方法。 - 前記インタフェースは、電子装置内に設けられる第１のコントローラと該第１のコントローラによって制御される前記電子装置内に設けられる第２のコントローラとのインタフェースであることを特徴とする請求項１記載のインタフェースの空き端子処理方法。
- 前記第１のコントローラは、表示装置のグラフィックコントローラで、前記第２のコントローラは、前記表示装置のタイミングコントローラであることを特徴とする請求項２記載のインタフェースの空き端子処理方法。
- 前記空き端子設定入力信号は１つで、該１つの空き端子設定入力信号に基づいて前記差動信号伝送路を構成する信号伝送路別の空き端子設定入力信号を生成することを特徴とする請求項１、２又は３記載のインタフェースの空き端子処理方法。
- 前記空き端子設定入力信号は、前記差動信号伝送路を構成する信号伝送路別の前記空き端子設定入力信号であることを特徴とする請求項１、２、３又は４記載のインタフェースの空き端子処理方法。
- 前記正規の動作範囲内の電圧は、前記差動信号伝送路の正相用基準電圧と逆相用基準電圧とに基づいて生成されることを特徴とする請求項１乃至５のいずれか一に記載のインタフェースの空き端子処理方法。
- 前記正規の動作範囲内の電圧は、前記信号伝送路別の前記空き端子設定入力信号に応答して正相用基準電圧と逆相用基準電圧とを、前記差動信号伝送路の終端抵抗を含む抵抗回路で抵抗分圧して生成されることを特徴とする請求項６記載のインタフェースの空き端子処理方法。
- 複数の送信側差動増幅回路と複数の受信側差動増幅回路とを各別に接続する複数の差動信号伝送路を有するインタフェース装置であって、
所定の前記受信側差動増幅回路に接続される前記差動信号伝送路の受信端子を空き端子として使用しようとするとき、前記空き端子として使用される前記受信側差動増幅回路対応に空き端子設定入力信号を入力する入力手段と、
該入力手段によって入力される前記空き端子設定入力信号に基づいて前記空き端子として使用される前記受信端子の電圧を正規の動作範囲内の所定の電圧に設定させる電圧設定手段とを備えることを特徴とするインタフェース装置。 - 前記差動信号伝送路は、電子装置内に設けられる第１のコントローラと該第１のコントローラによって制御される前記電子装置内に設けられる第２のコントローラとを接続するものであることを特徴とする請求項８記載のインタフェース装置。
- 前記第１のコントローラは、表示装置のグラフィックコントローラで、前記第２のコントローラは、前記表示装置のタイミングコントローラであることを特徴とする請求項９記載のインタフェース装置。
- 前記入力手段は、１つの前記空き端子設定入力信号を入力し、該１つの空き端子設定入力信号に基づいて前記差動信号伝送路を構成する信号伝送路別の空き端子設定入力信号を生成する生成手段を有することを特徴とする請求項８、９又は１０記載のインタフェース装置。
- 前記入力手段は、前記差動信号伝送路を構成する信号伝送路別の前記空き端子設定入力信号を入力する手段であることを特徴とする請求項８、９、１０又は１１記載のインタフェース装置。
- 前記電圧設定手段は、前記差動信号伝送路の正相用基準電圧と逆相用基準電圧とに基づいて前記正規の動作範囲の所定の電圧を生成することを特徴とする請求項８乃至１２のいずれか一に記載のインタフェース装置。
- 前記電圧設定手段は、前記信号伝送路別の前記空き端子設定入力信号に応答して正相用基準電圧と逆相用基準電圧とを、前記差動信号伝送路の終端抵抗を含む抵抗分圧回路で抵抗分圧して前記正規の動作範囲内の所定の電圧を生成することを特徴とする請求項１３記載のインタフェース装置。
- 前記抵抗分圧回路は、前記正相用基準電圧の電源と前記差動信号伝送路の一方の信号伝送路との間に直列接続された抵抗及び該一方の信号伝送路の空き端子設定入力信号を制御電極に受ける第1のトランジスタと、前記逆相用基準電圧の電源と前記差動信号伝送路の他方の信号伝送路との間に直列接続された抵抗及び該他方の信号伝送路の空き端子設定入力信号を制御電極に受け、前記第1のトランジスタのオン又はオフと同時にオン又はオフされる第2のトランジスタと、前記差動信号伝送路の終端抵抗とで構成されることを特徴とする請求項１４記載のインタフェース装置。
- 前記一方の信号伝送路は、前記差動信号伝送路を構成する正相信号伝送路及び逆相信号伝送装置路のいずれか一方であり、前記他方の信号伝送路は、前記差動信号伝送路を構成する正相信号伝送路及び逆相信号伝送装置路のいずれか他方であることを特徴とする請求項１５記載のインタフェース装置。
- 前記正相用基準電圧は、大地電位よりも所定の値だけ高い電圧であり、前記逆相用基準電圧は、前記大地電位であることを特徴とする請求項１３、１４、１５又は１６記載のインタフェース装置。
- 前記第１及び第2のトランジスタは、ユニポーラトランジスタであることを特徴とする請求項１６又は１７記載のインタフェース装置。
- 前記第1のトランジスタがＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであるとき、前記第２のトランジスタは前記第１のトランジスタに対してＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであることを特徴とする請求項１８記載のインタフェース装置。
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