JP2006251772A - 液晶ディスプレイの駆動回路 - Google Patents
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Abstract
【課題】液晶ディスプレイにおけるタイミング制御回路の入力ピン、出力ピンの数を削減して、コスト低減を図る。
【解決手段】液晶ディスプレイの駆動回路は、画素データ線とタイミング制御回路とソース・ドライバ回路とゲート・ドライバ回路とを有し、画素データ線は、ソース・ドライバ回路に接続されており、タイミング制御回路を介することなく、画素データをソース・ドライバ回路に伝達する構成とし、タイミング制御回路は、クロック信号と同期化信号を入力し、ソース制御信号とゲート制御信号を出力し、ゲート・ドライバ回路は、ゲート制御信号を入力し、オン／オフ信号を出力し、ソース・ドライバ回路は、タイミング制御回路からソース制御信号を入力するとともに、画素データ線から画素データをタイミング制御回路を介することなく入力し、画像データ信号を出力する。
【選択図】図２
【解決手段】液晶ディスプレイの駆動回路は、画素データ線とタイミング制御回路とソース・ドライバ回路とゲート・ドライバ回路とを有し、画素データ線は、ソース・ドライバ回路に接続されており、タイミング制御回路を介することなく、画素データをソース・ドライバ回路に伝達する構成とし、タイミング制御回路は、クロック信号と同期化信号を入力し、ソース制御信号とゲート制御信号を出力し、ゲート・ドライバ回路は、ゲート制御信号を入力し、オン／オフ信号を出力し、ソース・ドライバ回路は、タイミング制御回路からソース制御信号を入力するとともに、画素データ線から画素データをタイミング制御回路を介することなく入力し、画像データ信号を出力する。
【選択図】図２
Description
本発明は、液晶ディスプレイの駆動回路に関する。
近年、様々なフラット・パネル・ディスプレイが開発されている。そのなかでも、液晶ディスプレイは、高画質、小型、軽量、低駆動電圧、低消費電力、幅広い応用性といった利点を持つことから、中型又は小型の携帯用テレビ、携帯電話、カムコーダ、ノートパソコン、デスクトップ・ディスプレイ、プロジェクション・テレビ等の様々な家電製品やコンピュータ製品に幅広く採用されている。従来の陰極線管方式のディスプレイに代わり、液晶ディスプレイ、特に、薄膜トランジスタ液晶ディスプレイが主流となりつつある。
液晶ディスプレイでは、ディスプレイのトランジスタにオンかオフの信号を送信するために、ゲート・ドライバ回路が使用される。従って、ゲート・ドライバ回路はよくスキャン・ドライバ回路と称される。ソース・ドライバ回路は、ディスプレイにイメージ信号を送信するように、デジタル信号をアナログ電圧値に変換する役割を持つ。従って、ソース・ドライバ回路はよくデータ・ドライバ回路と称される。スキャン線は、起動パルス周期に従って、スイッチングトランジスタを制御する役割を持つ。スイッチングトランジスタがオンの時、データ線は、スイッチングトランジスタを介して、液晶ユニットに画素データを入力する。液晶ディスプレイは、ゲート・ドライバ回路とソース・ドライバ回路を制御するための制御信号を生成するタイミング制御回路をさらに有しており、それにより画像の電子信号がディスプレイに送信される。
図１に示すように、従来の液晶ディスプレイの駆動回路は、タイミング制御回路１０８と、ソース・ドライバ回路１１０と、ゲート・ドライバ回路１１２を有している。タイミング制御回路１０８は、制御基板１０２に設けられている。ソース・ドライバ回路１１０は、テープ・キャリア・パッケージ（ＴＣＰ: tape carrier package）やチップ・オン・フィルム（ＣＯＦ: chip on film）１１４によって設けられており、誘導異方性フィルム（ＡＣＦ: anisotropic conductive film）等を用いて、Ｘ基板１０４の信号線と電源に電気的に接続されている。ゲート・ドライバ回路１１２は、テープ・キャリア・パッケージ１１４によって構成されており、誘導異方性フィルムを使用して、Ｙ基板１０６の信号線と電源に電気的に接続されている。Ｘ基板１０４とＹ基板１０６は、電気信号を処理するために使用される。フレキシブル印刷回路基板１１６は、制御基板１０２をＸ基板１０４に、そして制御基板１０２をＹ基板１０６に接続するために使用される。
従来の薄膜トランジスタ液晶ディスプレイの駆動システムでは、タイミング制御回路１０８は、クロック信号１１８と同期化信号１２０と画素データ１２２を入力し、同期化信号１２０と画素データ１２２に基づいて、ゲート制御信号１２４と、ソース・ドライバ回路１１０に提供されるデータ１２６と、ソース制御信号１２８を生成する。データ１２６と画素データ１２２は略同一である。タイミング制御回路１０８は、画素データ１２２を入力し、データ１２６を出力するために、多数の入力ピンや出力ピンを必要とする。そのことが、コスト削減の障害となっている。
本発明は、上記の課題を解決する。本発明は、タイミング制御回路が必要とする入力ピンや出力ピンの数を削減することができる液晶ディスプレイの駆動技術を提供する。
本発明は、上記の課題を解決する。本発明は、タイミング制御回路が必要とする入力ピンや出力ピンの数を削減することができる液晶ディスプレイの駆動技術を提供する。
本発明に係る液晶ディスプレイの駆動回路では、外部から入力された画素データが、タイミング制御回路を介することなく、ソース・ドライバ回路に入力される。
タイミング制御回路に画素データを入力しないことから、タイミング制御回路が必要とする入力ピンや出力ピンの数を削減することができる。それにより、タイミング制御回路の構成を簡素にできるとともに、印刷回路基板（ＰＣＢ: printed circuit board）等による配線を低減することができる。この液晶ディスプレイの駆動回路によると、その製造コストを削減することができる。
タイミング制御回路に画素データを入力しないことから、タイミング制御回路が必要とする入力ピンや出力ピンの数を削減することができる。それにより、タイミング制御回路の構成を簡素にできるとともに、印刷回路基板（ＰＣＢ: printed circuit board）等による配線を低減することができる。この液晶ディスプレイの駆動回路によると、その製造コストを削減することができる。
発明によって具現化される一の液晶ディスプレイの駆動回路は、タイミング制御回路とソース・ドライバ回路とゲート・ドライバ回路と画素データ線を有する。タイミング制御回路は、クロック信号と同期化信号を入力して、ソース制御信号とゲート制御信号を出力する。ソース・ドライバ回路は、タイミング制御回路に電気的に接続されているとともに、画素データ線に接続されている。ソース・ドライバ回路は、タイミング制御回路からソース制御信号を入力するとともに、画素データ線からタイミング制御回路を介することなく画素データを入力し、画像データ信号を出力する。ゲート・ドライバ回路は、タイミング制御回路に電気的に接続されており、ゲート制御信号を入力してオン／オフ信号を出力する。
この液晶ディスプレイの駆動回路では、画素データが、タイミング制御回路を介することなく、ソース・ドライバ回路に入力される。画素データをタイミング制御回路に入力しないことから、画素データを入出力するためピンをタイミング制御回路に設ける必要がない。
この液晶ディスプレイの駆動回路では、画素データが、タイミング制御回路を介することなく、ソース・ドライバ回路に入力される。画素データをタイミング制御回路に入力しないことから、画素データを入出力するためピンをタイミング制御回路に設ける必要がない。
上記の駆動回路において、ソース・ドライバ回路とゲート・ドライバ回路は、いずれもテープ・キャリア・パッケージ又はガラス基板パッケージによって設けることが好ましい。
発明によって具現化される他の液晶ディスプレイの駆動回路は、画素データ線と統合ソース・ドライバ回路とゲート・ドライバ回路を有する。画素データ線は、画素データを伝達する。統合ソース・ドライバ回路は、タイミング制御回路とソース・ドライバ回路を有する。タイミング制御回路は、クロック信号と同期化信号を入力し、ソース制御信号とゲート制御信号を出力する。ソース・ドライバ回路は、タイミング制御回路からソース制御信号を入力するとともに、画素データ線から画素データを入力し、画像データ信号を出力する。ゲート・ドライバ回路は、統合ソース・ドライバ回路のタイミング制御回路からゲート制御信号を入力し、オン／オフ信号を出力する。
この液晶ディスプレイの駆動回路では、画素データが、タイミング制御回路を介することなく、ソース・ドライバ回路に入力される。タイミング制御回路がソース・ドライバ回路と統合されているので、画素データを入出力するピンを有するタイミング制御回路を設ける必要がない。
この液晶ディスプレイの駆動回路では、画素データが、タイミング制御回路を介することなく、ソース・ドライバ回路に入力される。タイミング制御回路がソース・ドライバ回路と統合されているので、画素データを入出力するピンを有するタイミング制御回路を設ける必要がない。
上記の駆動回路では、統合ソース・ドライバ回路は、テープ・キャリア・パッケージ又はガラス基板パッケージによって設けることが好ましい。
また、上記の駆動回路が複数の統合ソース・ドライバ回路を有する場合、複数の統合ソース・ドライバ回路を互いに接続しており、ソース・ドライバ回路の動作状態を示す信号を他の統合ソース・ドライバ回路に伝達する信号線をさらに有することが好ましい。
また、上記の駆動回路が複数の統合ソース・ドライバ回路を有する場合、複数の統合ソース・ドライバ回路を互いに接続しており、ソース・ドライバ回路の動作状態を示す信号を他の統合ソース・ドライバ回路に伝達する信号線をさらに有することが好ましい。
発明によって具現化されるまた別の液晶ディスプレイの駆動回路は、画素データ線とソース・ドライバ回路と統合ゲート・ドライバ回路を有する。画素データ線は画素データを伝達する。統合ゲート・ドライバ回路は、タイミング制御回路とゲート・ドライバ回路を有する。タイミング制御回路は、クロック信号と同期化信号を入力し、ソース制御信号とゲート制御信号を出力する。ゲート・ドライバ回路は、タイミング制御回路からゲート制御信号を入力し、オン／オフ信号を出力する。ソース・ドライバ回路は、タイミング制御回路からソース制御信号を入力するとともに、画素データ線からタイミング制御回路を介することなく画素データを入力し、画像データ信号を出力する。
この液晶ディスプレイの駆動回路では、画素データが、タイミング制御回路を介することなく、ソース・ドライバ回路に入力される。タイミング制御回路がゲート・ドライバ回路と統合されているので、画素データを入出力するピンを有するタイミング制御回路を設ける必要がない。
この液晶ディスプレイの駆動回路では、画素データが、タイミング制御回路を介することなく、ソース・ドライバ回路に入力される。タイミング制御回路がゲート・ドライバ回路と統合されているので、画素データを入出力するピンを有するタイミング制御回路を設ける必要がない。
上記の駆動回路では、統合ゲート・ドライバ回路は、テープ・キャリア・パッケージ又はガラス基板パッケージによって設けることが好ましい。
また、上記の駆動回路が複数の統合ゲート・ドライバ回路を有する場合、複数の統合ゲート・ドライバ回路を互いに接続しており、ゲート・ドライバ回路の動作状態を示す信号を他の統合・ゲート・ドライバ回路に伝達する信号線をさらに有することが好ましい。
また、上記の駆動回路が複数の統合ゲート・ドライバ回路を有する場合、複数の統合ゲート・ドライバ回路を互いに接続しており、ゲート・ドライバ回路の動作状態を示す信号を他の統合・ゲート・ドライバ回路に伝達する信号線をさらに有することが好ましい。
本発明によって、タイミング制御回路が必要とする入出力ピンの数を削減することが可能となる。タイミング制御回路を設ける制御基板を縮小、あるいはその制御基板を不要にすることが可能となり、液晶ディスプレイの駆動回路の製造コストを低減することが可能となる。
（第１実施形態）
図２は、本発明を実施した第１実施形態の液晶ディスプレイの駆動回路を模式的に示している。図２に示すように、この駆動回路は、ソース・ドライバ回路２１０と、ゲート・ドライバ回路２１２と、タイミング制御回路２０８を有している。タイミング制御回路２０８は、制御基板２０２に搭載されている。従来のタイミング制御回路と比較して、本実施形態のタイミング制御回路２０８は、入力ピンや出力ピンの数が大幅に少なく、その体積も小さい。ソース・ドライバ回路２１０は、Ｘ基板２０４に接続されている。ゲート・ドライバ回路２１２は、Ｙ基板２０６に接続されている。Ｘ基板２０４とＹ基板２０６は、電気信号を処理する役割を持つ。ソース・ドライバ回路２１０とゲート・ドライバ回路２１２は、テープ・キャリア２１４あるいはガラス基板に搭載することができる。上記のテープ・キャリア２１４は、テープ・キャリア・パッケージであってもよいし、フィルム・パッケージであってもよい。フレキシブル印刷回路基板２１６は、制御基板２０２をＸ基板２０４に、そして制御基板２０２をＹ基板２０６に接続するために使用される。
図２は、本発明を実施した第１実施形態の液晶ディスプレイの駆動回路を模式的に示している。図２に示すように、この駆動回路は、ソース・ドライバ回路２１０と、ゲート・ドライバ回路２１２と、タイミング制御回路２０８を有している。タイミング制御回路２０８は、制御基板２０２に搭載されている。従来のタイミング制御回路と比較して、本実施形態のタイミング制御回路２０８は、入力ピンや出力ピンの数が大幅に少なく、その体積も小さい。ソース・ドライバ回路２１０は、Ｘ基板２０４に接続されている。ゲート・ドライバ回路２１２は、Ｙ基板２０６に接続されている。Ｘ基板２０４とＹ基板２０６は、電気信号を処理する役割を持つ。ソース・ドライバ回路２１０とゲート・ドライバ回路２１２は、テープ・キャリア２１４あるいはガラス基板に搭載することができる。上記のテープ・キャリア２１４は、テープ・キャリア・パッケージであってもよいし、フィルム・パッケージであってもよい。フレキシブル印刷回路基板２１６は、制御基板２０２をＸ基板２０４に、そして制御基板２０２をＹ基板２０６に接続するために使用される。
駆動回路の動作が図２に示されている。クロック信号２１８と同期化信号２２０はタイミング制御回路２０８に入力される。そして、ゲート制御信号２２４とソース制御信号２２６が、タイミング制御回路２０８から出力される。画素データ２２２は、タイミング制御回路２０８を介することなく、ソース・ドライバ回路２１０に直接入力される。この実施形態では、画素データ２２２がタイミング制御回路２０８に入力されないことから、タイミング制御回路２０８のピン数を削減することができる。従って、タイミング制御回路２０８とそれを搭載する制御基板２０２が縮小されている。さらに、制御基板２０２とソース・ドライバ回路２１０との間の配線は、ソース制御信号２２６を送信するだけの役割を持つ。従って、Ｘ基板２０４の制御基板２０２とソース・ドライバ回路２１０との間の配線が簡単化されている。
（第２実施形態）
図３は、本発明を実施した第２実施形態の液晶ディスプレイの駆動回路を模式的に示している。図３に示すように、この駆動回路は、少なくとも一つの統合ソース・ドライバ回路３０６と、ゲート・ドライバ回路３２０を有している。統合ソース・ドライバ回路３０６は、Ｘ基板３０２に接続されている。ゲート・ドライバ回路３２０は、Ｙ基板３０４に接続されている。
統合ソース・ドライバ回路３０６は、ソース・ドライバ回路３１６に統合されたタイミング制御回路３１８を有している。この実施形態では、画素データ３２４は、各統合ソース・ドライバ回路（例えば、統合ソース・ドライバ回路３０６、３０８、３１０、３１２、３１４等）に統合されたソース・ドライバ回路３１６に直接入力される。一方、クロック信号３２２と同期化信号３２６は、各統合ソース・ドライバ回路３０６、３０８、３１０、３１２、３１４のタイミング制御回路３１８に入力される。
図３は、本発明を実施した第２実施形態の液晶ディスプレイの駆動回路を模式的に示している。図３に示すように、この駆動回路は、少なくとも一つの統合ソース・ドライバ回路３０６と、ゲート・ドライバ回路３２０を有している。統合ソース・ドライバ回路３０６は、Ｘ基板３０２に接続されている。ゲート・ドライバ回路３２０は、Ｙ基板３０４に接続されている。
統合ソース・ドライバ回路３０６は、ソース・ドライバ回路３１６に統合されたタイミング制御回路３１８を有している。この実施形態では、画素データ３２４は、各統合ソース・ドライバ回路（例えば、統合ソース・ドライバ回路３０６、３０８、３１０、３１２、３１４等）に統合されたソース・ドライバ回路３１６に直接入力される。一方、クロック信号３２２と同期化信号３２６は、各統合ソース・ドライバ回路３０６、３０８、３１０、３１２、３１４のタイミング制御回路３１８に入力される。
代表となる任意の統合ソース・ドライバ回路のタイミング制御回路（例えば、統合ソース・ドライバ回路３０６のタイミング制御回路３１８）は、ソース制御信号３２８を、他の各統合ソース・ドライバ回路（例えば統合ソース・ドライバ回路３０８、３１０、３１２、３１４）のソース・ドライバ回路へ出力する。それを受けて、各統合ソース・ドライバ回路３０８、３１０、３１２、３１４のソース・ドライバ回路は、画像データを出力する。また、その代表となる統合ソース・ドライバ回路３０６のタイミング制御回路３１８は、ゲート制御信号３３０を、各ゲート・ドライバ回路３２０に出力する。それを受けて、各ゲート・ドライバ回路３２０は、オン／オフ信号を出力する。このオン／オフ信号は、液晶ディスプレイに設けられているスイッチングトランジスタに入力され、スイッチングトランジスタをオン／オフさせる。
加えて、複数の統合ソース・ドライバ回路３０６は互いに信号線によって接続されており、代表となる統合ソース・ドライバ回路３０６のタイミング制御回路３１８に、各統合ソース・ドライバ回路３０８、３１０、３１２、３１４が出力する教示信号３３２が入力されるようになっている。教示信号３３２は、各統合ソース・ドライバ回路３０８、３１０、３１２、３１４の動作状態を示す信号である。タイミング制御回路３１８は、各統合ソース・ドライバ回路３０８、３１０、３１２、３１４が出力する教示信号３３２によって、各統合ソース・ドライバ回路３０８、３１０、３１２、３１４の動作状態を把握する。
加えて、複数の統合ソース・ドライバ回路３０６は互いに信号線によって接続されており、代表となる統合ソース・ドライバ回路３０６のタイミング制御回路３１８に、各統合ソース・ドライバ回路３０８、３１０、３１２、３１４が出力する教示信号３３２が入力されるようになっている。教示信号３３２は、各統合ソース・ドライバ回路３０８、３１０、３１２、３１４の動作状態を示す信号である。タイミング制御回路３１８は、各統合ソース・ドライバ回路３０８、３１０、３１２、３１４が出力する教示信号３３２によって、各統合ソース・ドライバ回路３０８、３１０、３１２、３１４の動作状態を把握する。
統合ソース・ドライバ回路３０６、３０８、３１０、３１２、３１４は略同一である。そのことから、複数の統合ソース・ドライバ回路３０６、３０８、３１０、３１２、３１４のなかのいずれの統合ソース・ドライバ回路も、代表となる統合ソース・ドライバ回路となることでき、そのタイミング制御回路を用いて上記した各種の制御信号を出力することができる。
この実施形態では、タイミング制御回路がソース・ドライバ回路と統合されているので、従来の駆動回路で必要とされていた制御基板１０２（図１参照）を備えておらず、
配線接続が単純化されており、タイミング制御回路を統合することによって増す体積は、原型のソース・ドライバ回路と比較して大きな差を生じない。また、統合ソース・ドライバ回路は、テープ・キャリア・パッケージあるいはガラス基板パッケージによって設けることができる。
配線接続が単純化されており、タイミング制御回路を統合することによって増す体積は、原型のソース・ドライバ回路と比較して大きな差を生じない。また、統合ソース・ドライバ回路は、テープ・キャリア・パッケージあるいはガラス基板パッケージによって設けることができる。
（実施形態３）
図４は、本発明を実施した第３実施形態の液晶ディスプレイの駆動回路を模式的に示している。図４に示すように、この駆動回路は、少なくとも一つのソース・ドライバ回路４０６と統合ゲート・ドライバ回路４０８を有している。ソース・ドライバ回路４０６は、Ｘ基板４０２に接続されている。統合ゲート・ドライバ回路４０８は、Ｙ基板４０４に接続されている。統合ゲート・ドライバ回路４０８は、ゲート・ドライバ回路４１４とタイミング制御回路４１６を統合することによって構成されている。
この駆動回路では、画素データ４１８が、タイミング制御回路４１６を介することなく、各ソース・ドライバ回路に直接入力される。クロック信号４２０は、各ソース・ドライバ回路４０６と各統合ゲート・ドライバ回路４０８、４１０、４１２に入力される。同期化信号４２２は、各統合ゲート・ドライバ回路４０８、４１０、４１２のタイミング制御回路４１６に入力される。
代表となる任意の統合ゲート・ドライバ回路のタイミング制御回路（例えば、統合ゲート・ドライバ回路４０８のタイミング制御回路４１６）は、ソース制御信号４２４を、各ソース・ドライバ回路４０６へ出力する。それを受けて、各ソース・ドライバ回路４０６は、画像データを出力する。また、代表となる統合ゲート・ドライバ回路４０８のタイミング制御回路４１６は、ゲート制御信号４２６を、各統合ゲート・ドライバ回路（例えば統合ゲート・ドライバ回路４１０、４１２）に出力する。それを受けて、各統合ゲート・ドライバ回路は、オン／オフ信号を出力する。
図４は、本発明を実施した第３実施形態の液晶ディスプレイの駆動回路を模式的に示している。図４に示すように、この駆動回路は、少なくとも一つのソース・ドライバ回路４０６と統合ゲート・ドライバ回路４０８を有している。ソース・ドライバ回路４０６は、Ｘ基板４０２に接続されている。統合ゲート・ドライバ回路４０８は、Ｙ基板４０４に接続されている。統合ゲート・ドライバ回路４０８は、ゲート・ドライバ回路４１４とタイミング制御回路４１６を統合することによって構成されている。
この駆動回路では、画素データ４１８が、タイミング制御回路４１６を介することなく、各ソース・ドライバ回路に直接入力される。クロック信号４２０は、各ソース・ドライバ回路４０６と各統合ゲート・ドライバ回路４０８、４１０、４１２に入力される。同期化信号４２２は、各統合ゲート・ドライバ回路４０８、４１０、４１２のタイミング制御回路４１６に入力される。
代表となる任意の統合ゲート・ドライバ回路のタイミング制御回路（例えば、統合ゲート・ドライバ回路４０８のタイミング制御回路４１６）は、ソース制御信号４２４を、各ソース・ドライバ回路４０６へ出力する。それを受けて、各ソース・ドライバ回路４０６は、画像データを出力する。また、代表となる統合ゲート・ドライバ回路４０８のタイミング制御回路４１６は、ゲート制御信号４２６を、各統合ゲート・ドライバ回路（例えば統合ゲート・ドライバ回路４１０、４１２）に出力する。それを受けて、各統合ゲート・ドライバ回路は、オン／オフ信号を出力する。
統合ゲート・ドライバ回路４０８、４１０、４１２は略同一である。そのことから、複数の統合ゲート・ドライバ回路４０８、４１０、４１２のいずれの一又は複数のタイミング制御回路を用いても、上記した各種の制御信号を出力させることができる。また、統合ゲート・ドライバ回路４０８、４１０、４１２は、テープ・キャリア・パッケージあるいはガラス基板パッケージによって設けることができる。
図４に示す実施形態において、統合ゲート・ドライバ回路４０８、４１０、４１２を互いに接続し、統合ゲート・ドライバ回路４０８、４１０、４１２の動作状態を示す信号を、代表となる統合ゲート・ドライバ回路４０６に入力する信号線（図示せず）を設けることもできる。
図４に示す実施形態において、統合ゲート・ドライバ回路４０８、４１０、４１２を互いに接続し、統合ゲート・ドライバ回路４０８、４１０、４１２の動作状態を示す信号を、代表となる統合ゲート・ドライバ回路４０６に入力する信号線（図示せず）を設けることもできる。
上記の説明によると、本発明を実施した液晶ディスプレイの駆動回路は、下記の利点を有する。この液晶ディスプレイの駆動回路では、タイミング制御回路に必要なピン数が削減されていることから、製造コストが削減される。また、タイミング制御回路を形成する制御基板を縮小することができる。また、配線接続を簡単化することができる。さらに、本発明を実施した液晶ディスプレイの駆動回路では、ソース・ドライバ回路あるいはゲート・ドライバ回路をタイミング制御回路と統合することによって、タイミング制御回路を形成する制御基板を不要とすることができ、駆動回路の構成を簡単化することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０２・・制御基板
１０４・・Ｘ基板
１０６・・Ｙ基板
１０８・・タイミング制御回路
１１０・・ソース・ドライバ回路
１１２・・ゲート・ドライバ回路
１１４・・チップ・オン・フィルム
１１６・・フレキシブル印刷回路基板
１１８・・クロック信号
１２０・・同期化信号
１２２・・画素データ
１２４・・ゲート制御信号
１２６・・データ
１２８・・ソース制御信号
２０２・・制御基板
２０４・・Ｘ基板
２０６・・Ｙ基板
２０８・・タイミング制御回路
２１０・・ソース・ドライバ回路
２１２・・ゲート・ドライバ回路
２１４・・チップ・オン・フィルム
２１６・・フレキシブル印刷回路基板
２１８・・クロック信号
２２０・・同期化信号
２２２・・画素データ
２２４・・ゲート制御信号
２２６・・ソース制御信号
３０２・・Ｘ基板
３０４・・Ｙ基板
３０６、３０８、３１０、３１２、３１４・・統合ソース・ドライバ回路
３１６・・ソース・ドライバ回路
３１８・・タイミング制御回路
３２０・・ゲート・ドライバ回路
３２２・・クロック信号
３２４・・画素データ
３２６・・同期化信号
３２８・・ソース制御信号
３３０・・ゲート制御信号
４０２・・Ｘ基板
４０４・・Ｙ基板
４０６・・ソース・ドライバ回路
４０８、４１０、４１２・・統合ゲート・ドライバ回路
４１４・・ゲート・ドライバ回路
４１６・・タイミング制御回路
４１８・・画素データ
４２０・・クロック信号
４２２・・同期化信号
４２４・・ソース制御信号
４２６・・ゲート制御信号
４２８・・チップ・オン・フィルム
４３０・・フレキシブル印刷回路基板
１０４・・Ｘ基板
１０６・・Ｙ基板
１０８・・タイミング制御回路
１１０・・ソース・ドライバ回路
１１２・・ゲート・ドライバ回路
１１４・・チップ・オン・フィルム
１１６・・フレキシブル印刷回路基板
１１８・・クロック信号
１２０・・同期化信号
１２２・・画素データ
１２４・・ゲート制御信号
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２２０・・同期化信号
２２２・・画素データ
２２４・・ゲート制御信号
２２６・・ソース制御信号
３０２・・Ｘ基板
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３１６・・ソース・ドライバ回路
３１８・・タイミング制御回路
３２０・・ゲート・ドライバ回路
３２２・・クロック信号
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３２６・・同期化信号
３２８・・ソース制御信号
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４０２・・Ｘ基板
４０４・・Ｙ基板
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４０８、４１０、４１２・・統合ゲート・ドライバ回路
４１４・・ゲート・ドライバ回路
４１６・・タイミング制御回路
４１８・・画素データ
４２０・・クロック信号
４２２・・同期化信号
４２４・・ソース制御信号
４２６・・ゲート制御信号
４２８・・チップ・オン・フィルム
４３０・・フレキシブル印刷回路基板
Claims (17)
- 液晶ディスプレイの駆動回路であり、
クロック信号と同期化信号を入力し、ソース制御信号とゲート制御信号を出力するタイミング制御回路と、
前記タイミング制御回路に電気的に接続されているソース・ドライバ回路と、
前記タイミング制御回路に電気的に接続されており、前記ゲート制御信号を入力してオン／オフ信号を出力するゲート・ドライバ回路と、
前記ソース・ドライバ回路に接続されており、画素データを前記タイミング制御回路を介することなく前記ソース・ドライバ回路に伝達する画素データ線とを有し、
前記ソース・ドライバ回路は、前記タイミング制御回路から前記ソース制御信号を入力するとともに、画素データ線から前記タイミング制御回路を介することなく前記画素データを入力し、画像データ信号を出力することを特徴とする駆動回路。 - 前記タイミング制御回路は、制御基板に設けられていることを特徴とする請求項１の駆動回路。
- 前記ソース・ドライバ回路は、テープ・キャリア・パッケージ又はガラス基板パッケージによって設けられていることを特徴とする請求項１又は２の駆動回路。
- 前記ソース・ドライバ回路は、Ｘ基板に接続されていることを特徴とする請求項３の駆動回路。
- 前記ゲート・ドライバ回路は、テープ・キャリア・パッケージ又はガラス基板パッケージによって設けられていることを特徴とする請求項１から４のいずれかの駆動回路。
- 前記ゲート・ドライバ回路は、Ｙ基板に接続されていることを特徴とする請求項５の駆動回路。
- 前記タイミング制御回路は、前記ソース・ドライバ回路とともに、統合ソース・ドライバ回路に統合されていることを特徴とする請求項１の駆動回路。
- 前記統合ソース・ドライバ回路を複数有しており、
複数の統合ソース・ドライバ回路を互いに接続しており、ソース・ドライバ回路の動作状態を示す信号を他の統合ソース・ドライバ回路に伝達する信号線が付加されていることを特徴とする請求項７の駆動回路。 - 前記統合ソース・ドライバ回路は、テープ・キャリア・パッケージ又はガラス基板パッケージによって設けられていることを特徴とする請求項７又は８の駆動回路。
- 前記タイミング制御回路は、前記ゲート・ドライバ回路とともに、統合ゲート・ドライバ回路に統合されていることを特徴とする請求項１の駆動回路。
- 前記統合ゲート・ドライバ回路は、テープ・キャリア・パッケージ又はガラス基板パッケージによって設けられていることを特徴とする請求項１０の駆動回路。
- 液晶ディスプレイの駆動回路であり、
画素データを伝達する画素データ線と、
クロック信号と同期化信号を入力してソース制御信号とゲート制御信号を出力するタイミング制御回路と、前記ソース制御信号と前記画素データを入力して画像データ信号を出力するソース・ドライバ回路とを有する統合ソース・ドライバ回路と、
前記ゲート制御信号を入力してオン／オフ信号を出力するゲート・ドライバ回路と、
を有する駆動回路。 - 前記統合ソース・ドライバ回路は、テープ・キャリア・パッケージ又はガラス基板パッケージによって設けられていることを特徴とする請求項１２の駆動回路。
- 前記統合ソース・ドライバ回路を複数有しており、
複数の統合ソース・ドライバ回路を互いに接続しており、ソース・ドライバ回路の動作状態を示す信号を他の統合ソース・ドライバ回路に伝達する信号線が付加されていることを特徴とする請求項１２又は１３の駆動回路。 - 液晶ディスプレイの駆動回路であり、
画素データを伝達する画素データ線と、
クロック信号と同期化信号を入力してソース制御信号とゲート制御信号を出力するタイミング制御回路と、前記ゲート制御信号を入力してオン／オフ信号を出力するゲート・ドライバ回路とを有する統合ゲート・ドライバ回路と、
前記ソース制御信号と前記画素データを入力して画像データ信号を出力するソース・ドライバ回路と、
を有する駆動回路。 - 前記統合ゲート・ドライバ回路は、テープ・キャリア・パッケージ又はガラス基板パッケージによって設けられていることを特徴とする請求項１５の駆動システム。
- 前記統合ゲート・ドライバ回路を複数有しており、
複数の統合ゲート・ドライバ回路を互いに接続しており、ゲート・ドライバ回路の動作状態を示す信号を他の統合ゲート・ドライバ回路に伝達する信号線が付加されていることを特徴とする請求項１５又は１６の駆動回路。
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