JP2001221990A - 電気光学装置の駆動回路、電気光学装置および電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 高品質・高精細な階調表示が可能な電気光学
装置およびその駆動回路、さらには、この電気光学装置
を用いた電子機器を提供する。 【解決手段】 本発明に係る電気光学装置においては、
１フィールドを分割した複数のサブフィールド単位で画
素をオン状態またはオフ状態とすることを指示する２値
信号に従ってデータ信号を各データ線に供給する。そし
て、２値信号に応じたデータ信号を各データ線に供給す
るためのデータ線側駆動回路は、基板上に搭載される半
導体集積回路内に形成され、画素１行分の２値信号を複
数回に分けて出力する第１データ線側駆動回路と、基板
上に形成され、第１データ線側駆動回路からの２値信号
に従ってデータ信号を出力する第２データ線側駆動回路
とから構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、時間軸上における
変調により電気光学装置の駆動回路および電気光学装置
ならびに電子機器に関する。

【０００２】

【従来の技術】電気光学装置、例えば、電気光学材料と
して液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）
に変わるディスプレイデバイスとして、各種情報処理機
器の表示部や液晶テレビなどに広く用いられている。

【０００３】ここで、従来の電気光学装置は、例えば、
次のように構成されている。すなわち、従来の電気光学
装置は、マトリクス状に配列した画素電極と、この画素
電極に接続されたＴＦＴ（Thin Film Transistor：薄膜
トランジスタ）のようなスイッチング素子などが設けら
れた素子基板と、画素電極に対向する対向電極が形成さ
れた対向基板と、これら両基板の間に充填された電気光
学材料たる液晶とから構成される。そして、このような
構成において、走査線を介してスイッチング素子に走査
信号を印加すると、当該スイッチング素子が導通状態と
なる。この導通状態の際に、データ線を介して画素電極
に、階調に応じた電圧の画像信号を印加すると、当該画
素電極および対向電極の間の液晶層に画像信号の電圧に
応じた電荷が蓄積される。電荷蓄積後、当該スイッチン
グ素子をオフ状態としても、当該液晶層における電荷の
蓄積は、液晶層自身の容量性や蓄積容量などによって維
持される。このように、各スイッチング素子を駆動さ
せ、蓄積させる電荷量を階調に応じて制御すると、画素
毎に液晶の配向状態が変化するので、画素毎に濃度が変
化することとなる。このため、階調表示することが可能
となるのである。

【０００４】この際、各画素の液晶層に電荷を蓄積させ
るのは一部の期間で良いため、第１に、走査線側駆動回
路によって、各走査線を順次選択するとともに、第２
に、走査線の選択期間において、データ線側駆動回路に
よって、データ線を順次選択し、第３に、選択されたデ
ータ線に、階調に応じた電圧の画像信号をサンプリング
する構成により、走査線およびデータ線を複数の画素に
ついて共通化した時分割マルチプレックス駆動が可能と
なる。

【０００５】

【発明が解決しようとする課題】しかしながら、データ
線に印加される画像信号は、階調に対応する電圧、すな
わちアナログ信号である。このため、電気光学装置の周
辺回路には、Ｄ／Ａ変換回路やオペアンプなどが必要と
なるので、装置全体のコスト高を招致してしまう。さら
に、これらのＤ／Ａ変換回路、オペアンプなどの特性
や、各種の配線抵抗などの不均一性に起因して、表示ム
ラが発生するので、高品質な表示が極めて困難である、
という問題があり、特に、高精細な表示を行う場合に顕
著となる。

【０００６】本発明は、上述した事情に鑑みてなされた
ものであり、その目的とするところは、高品質・高精細
な階調表示が可能な電気光学装置、その駆動回路、さら
には、この電気光学装置を用いた電子機器を提供するこ
とにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、基板上に複数の走査線及び複数のデ
ータ線を交差配置し、前記走査線と前記信号線の交差に
対応して設けられた複数の画素により階調データに応じ
た階調表示を行う電気光学装置の駆動回路であって、１
フィールド内において画素をオン状態にする時間とオフ
状態にする時間の比率が前記階調データに応じた比率と
なるように、１フィールドを分割した複数のサブフィー
ルドの各々における画素のオン状態またはオフ状態を指
示する２値信号に従って、画素をオン状態またはオフ状
態にする電圧をデータ線に供給するデータ線側駆動回路
を具備し、前記データ線側駆動回路は、前記基板上に搭
載される半導体集積回路内に形成された第１データ線側
駆動回路と、前記基板上に形成された第２データ線側駆
動回路とを有し、前記第１データ線側駆動回路は、画素
１行分の２値信号を複数回に分けて出力し、前記第２デ
ータ線側駆動回路は、前記第１データ線側駆動回路から
出力された２値信号から画素１行分の２値信号を生成
し、当該２値信号に従って画素をオン状態またはオフ状
態にする電圧を前記データ線に供給することを特徴とす
る電気光学装置の駆動回路を提供するものである。

【０００８】この発明によれば、当該画素の階調に応じ
て時間軸上の変調がなされる結果、実効値制御による階
調表示が行われることとなる。この際、各サブフィール
ドにおいては、画素をオン状態またはオフ状態とするだ
けで済むので、素子特性や配線抵抗などの不均一性に起
因する表示ムラが抑えられ、この結果、高品質かつ高精
細な階調表示が可能となる。

【０００９】また、この発明によれば、データ線にデー
タ信号を供給するためのデータ線側駆動回路が、半導体
集積回路内に形成された第１データ線側駆動回路と基板
上に形成された第２データ線側駆動回路とを有する。一
般に、半導体集積回路内に形成された回路は、基板上に
形成された回路よりも動作速度が速いから、このような
構成にすることにより、速い動作速度を要する処理を半
導体集積回路内の第１データ線側駆動回路によって行う
一方、それ以外の処理を第２データ線側駆動回路によっ
て行うようにすることができる。この結果、基板上に形
成された第２データ線側駆動回路の動作速度が比較的遅
い場合であっても、高精細かつ高品質な表示を行うこと
ができるという利点がある。

【００１０】また、この発明によれば、半導体集積回路
内に形成された第１データ線側駆動回路が、画素１行分
の２値信号を複数回に分けて出力するようになっている
ため、第１データ線側駆動回路が、画素１行分の２値信
号を出力する場合と比較して、第１データ線側駆動回路
の出力端子と、基板上に形成された第２データ線側駆動
回路の入力端子との接点数を少なくすることができると
いう利点がある。

【００１１】なお、本発明において、前記第１データ線
側駆動回路は、少なくとも画素１行分の２値信号を記憶
する第１回路と、前記第１回路に記憶された画素１行分
の２値信号を複数回に分けて出力する第２回路とを具備
するようにしてもよい。特に、前記第1回路は１フィー
ルド走査分の２値信号を記憶するメモリにより構成する
ことが好ましい。このようにすれば、少なくとも画素１
行分の２値信号を記憶する記憶回路（メモリ）を半導体
集積回路内に形成される微細な絶縁ゲート型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）によって構成できるので、
記憶回路を有することによってトランジスタの素子数が
多くなっても第1のデータ線側駆動回路の占める面積が
大型になることはなく、この半導体集積回路を基板上に
搭載することによって、基板上の駆動回路の領域を小さ
くすることができる。すなわち、基板上に形成する駆動
回路は、多結晶シリコン薄膜をチャネルに用いた薄膜ト
ランジスタ（Thin Film Transistor：ＴＦＴ）によって
形成されるが、このＴＦＴはトランジスタとしての移動
度がＭＯＳＦＥＴに比較して劣るため、トランジスタサ
イズを大きくしてそれを補償することになる。ＴＦＴの
みで構成された駆動回路においては、素子数が増えると
駆動回路の占める基板上の面積が大きくなってしまう
が、本発明のように素子数の多い第1のデータ線側駆動
回路部分を、ＴＦＴよりサイズが小さく高集積化された
半導体集積回路内に構成することにより、駆動回路全体
の面積を小さく抑えることができる。

【００１２】また、上記課題を解決するため、第２の発
明は、基板上に複数の走査線及び複数のデータ線を交差
配置し、前記走査線と前記信号線の交差に対応して設け
られた複数の画素により階調データに応じた階調表示を
行う電気光学装置の駆動回路であって、前記基板上に搭
載される半導体集積回路内に形成された第１データ線側
駆動回路と、前記基板上に形成された第２データ線側駆
動回路とを具備し、前記第１データ線側駆動回路は、複
数の画素に対応した階調データを記憶するメモリと、１
フィールド内において画素をオン状態にする時間とオフ
状態にする時間との比率が前記階調データに応じた比率
となるように、１フィールドを分割した複数のサブフィ
ールドの各々において、画素のオン状態またはオフ状態
を指示する２値信号を、前記メモリに記憶された階調デ
ータから生成するデータ変換回路であって、画素１行分
の前記２値信号を複数回に分けて出力するデータ変換回
路とを有し、前記第２データ線側駆動回路は、前記第１
データ線側駆動回路から出力された２値信号から画素１
行分の２値信号を生成し、当該２値信号に従って、画素
をオン状態またはオフ状態にする電圧を前記データ線に
供給することを特徴とする電気光学装置の駆動回路を提
供するものである。

【００１３】かかる構成とした場合にも、上記第１の発
明と同様の効果が得られる。さらに、本発明によれば、
１フィールド毎にすべての階調データを書き換える必要
はなく、例えば、内容に変更があった階調データについ
てのみ、メモリに記憶された階調データを書き換えるよ
うにすることもできるから、消費電力を低く抑えること
ができるという効果が得られる。

【００１４】さらに、第３の発明は、基板上に複数の走
査線及び複数のデータ線を交差配置し、前記走査線と前
記データ線の交差に対応して複数の画素を設け、１フィ
ールド内において画素をオン状態にする時間とオフ状態
にする時間の比率が前記階調データに応じた比率となる
ように、１フィールドを分割した複数のサブフィールド
の各々における画素のオン状態またはオフ状態を指示す
る２値信号に従って、画素をオン状態またはオフ状態に
する電圧をデータ線に供給するデータ線側駆動回路を具
備し、前記データ線側駆動回路は、前記基板上に搭載さ
れる半導体集積回路内に形成された第１データ線側駆動
回路と、前記基板上に形成された第２データ線側駆動回
路とを有し、前記第１データ線側駆動回路は、画素１行
分の２値信号を複数回に分けて出力し、前記第２データ
線側駆動回路は、前記第１データ線側駆動回路から出力
された２値信号から画素１行分の２値信号を生成し、当
該２値信号に従って画素をオン状態またはオフ状態にす
る電圧を前記データ線に供給することを特徴とする電気
光学装置を提供するものである。

【００１５】この第３の発明は、上記第１の発明を電気
光学装置として具現したものであり、上記第１の発明と
同様の効果を奏する。

【００１６】なお、この第２の発明においても、上記第
１の発明と同様に、前記第１データ線側駆動回路は、少
なくとも画素１行分の２値信号を記憶する第１回路と、
前記第１回路に記憶された画素１行分の２値信号を、１
水平走査期間毎に複数回に分けて出力する第２回路とを
具備するようにしてもよい。特に、前記第1回路は１フ
ィールド走査分の２値信号を記憶するメモリにより構成
することが好ましい。このようにすれば、第1の発明と
同様に、画素１行分の２値信号を記憶する記憶回路（メ
モリ）を半導体集積回路内に形成される微細な絶縁ゲー
ト型電界効果トランジスタ（ＭＯＳＦＥＴ）によって構
成できるので、記憶回路を有することによってトランジ
スタの素子数が多くなっても第1のデータ線側駆動回路
の占める面積が大型になることはなく、この半導体集積
回路を基板上に搭載することによって、基板上の駆動回
路の領域を小さくすることができる。

【００１７】また、第４の発明は、階調データに応じた
階調表示を行う電気光学装置であって、基板上に複数の
走査線及び複数のデータ線を交差配置し、前記走査線と
前記信号線の交差に対応して設けられた複数の画素と、
前記基板上に搭載される半導体集積回路内に形成された
第１データ線側駆動回路と、前記基板上に形成された第
２データ線側駆動回路とを具備し、前記第１データ線側
駆動回路は、複数の画素に対応した階調データを記憶す
るメモリと、１フィールド内において画素をオン状態に
する時間とオフ状態にする時間との比率が前記階調デー
タに応じた比率となるように、１フィールドを分割した
複数のサブフィールドの各々において、画素のオン状態
またはオフ状態を指示する２値信号を、前記メモリに記
憶された階調データから生成するデータ変換回路であっ
て、画素１行分の前記２値信号を複数回に分けて出力す
るデータ変換回路とを有し、前記第２データ線側駆動回
路は、前記第１データ線側駆動回路から出力された２値
信号から画素１行分の２値信号を生成し、当該２値信号
に従って、画素をオン状態またはオフ状態にする電圧を
前記データ線に供給することを特徴とする電気光学装置
を提供することにある。

【００１８】この第４の発明は、上記第２の発明を電気
光学装置として具現したものであり、上記第２の発明と
同様の効果を奏する。

【００１９】また、これらの発明は、上記電気光学装置
を表示装置として備えた電子機器としても実施すること
も可能である。

【００２０】

【発明の実施の形態】以下、図面を参照して、本発明の
実施形態について説明する。かかる実施の形態は、本発
明の一態様を示すものであり、この発明を限定するもの
ではなく、本発明の範囲内で任意に変更可能である。

【００２１】Ａ：本発明に係る電気光学装置の駆動方法
の原理 まず、本実施形態に係る装置の理解を容易にするため、
本実施形態における電気光学装置の駆動方法について説
明する。

【００２２】一般に、電気光学装置として液晶を用いた
液晶装置において、液晶に印加される実効電圧値と画素
の相対透過率（または反射率）との関係は、電圧無印加
状態において黒表示を行うノーマリーブラックモードを
例にとれば、図８（ａ）に示すような関係にある。な
お、相対透過率とは、透過光量の最低値および最高値
を、それぞれ０％および１００％として正規化したもの
である。図８（ａ）に示すように、液晶画素の透過率
は、液晶層に対する印加電圧（実効電圧）が閾値ＶＴＨ
１より小さい場合には０％であるが、印加電圧が閾値Ｖ
ＴＨ１以上であり、かつ、飽和電圧ＶＴＨ２以下である
場合には、印加電圧に対して非線形に増加する。そし
て、印加電圧が飽和電圧ＶＴＨ２以上である場合、液晶
画素の透過率は印加電圧によらず一定値を維持する。

【００２３】ここで、本実施形態に係る電気光学装置が
８階調表示を行うものとし、３ビットで示される階調デ
ータが、それぞれ同図に示される透過率を指示するもの
とする。この際、各透過率に応じて液晶層に印加すべき
電圧を、それぞれＶ０〜Ｖ７とすると、従来の技術の下
では、これらの電圧Ｖ０〜Ｖ７自体を、液晶層に印加す
る構成となっていた。このため、特に、中間階調に対応
する電圧Ｖ１〜Ｖ６については、Ｄ／Ａ変換回路やオペ
アンプなどのアナログ回路の特性や、各種の配線抵抗な
どのばらつきによる影響を受けやすく、さらに、画素同
士でみて不均一となりやすいので、高品質かつ高精細な
階調表示が困難であった。

【００２４】そこで、本実施形態に係る電気光学装置で
は、次のような方法により画素の駆動を行う。なお、本
明細書において、１フィールドとは、水平走査信号およ
び垂直走査信号に同期して水平走査および垂直走査する
ことにより、１枚のラスタ画像を形成するのに要する時
間である。従って、ノンインターレース方式などにおけ
る１フレームも、本発明にいう１フィールドに相当す
る。

【００２５】まず、本実施形態においては、液晶層に瞬
間的に印加される電圧を、例えばＬレベルに相当する電
圧ＶＬと、Ｈレベルに相当する電圧ＶＨのいずれかとす
る。ここで、電圧ＶＬは、１フィールド（１ｆ）の全期
間にわたって液晶層に印加された場合であっても、当該
１フィールドにおいて液晶層に与えられる実効電圧値が
図８（ａ）に示すＶ１よりも小さくなるように選定され
ている。また、電圧ＶＨは、１フィールド（１ｆ）の全
期間にわたって液晶層に印加された場合に、当該１フィ
ールドにおいて液晶層に与えられる実効電圧値が図８
（ｂ）に示すＶ７と同じかそれよりも大きくなるように
選定されている。なお、１フィールドにおいて液晶層に
与えられる実効電圧値がＶ７を越える場合であっても、
飽和性であるがゆえに透過率は１００％を維持する。

【００２６】さらに、本実施形態においては、１フィー
ルドの期間のうち、液晶層に電圧ＶＬを印加する期間
と、電圧ＶＨを印加する期間との比率を制御して、液晶
層に印加される実効電圧値がＶ１、Ｖ２、…、Ｖ６とな
るように構成し、これにより当該電圧に対応した階調表
示を実現するようになっている。

【００２７】そこで、本実施形態に係る電気光学装置で
は、液晶層に電圧ＶＬを印加する期間と、電圧ＶＨを印
加する期間とを区切るために、図８（ｂ）に示されるよ
うに、１フィールド（１ｆ）を７つの期間に分割する。
本明細書においては、この分割された期間の各々を便宜
的にサブフィールドＳｆ１、Ｓｆ２、…、Ｓｆ７と呼
ぶ。すなわち、本実施形態に係る電気光学装置において
は、各サブフィールドＳｆ１〜Ｓｆ７毎に、階調データ
に応じて、画素の液晶層に対して電圧ＶＬまたはＶＨを
印加する構成となっているのである。

【００２８】例えば、ある画素に対して階調データ（０
０１）が与えられた場合、すなわち、当該画素の透過率
を１４．３％とする階調表示を行う場合、１フィールド
（１ｆ）のうち、サブフィールドＳｆ１においては当該
画素の液晶層に対して電圧ＶＨを印加する一方、他のサ
ブフィールドＳｆ２〜Ｓｆ７においては当該液晶層に対
して電圧ＶＬを印加する。ここで、実効電圧値は、電圧
瞬時値の２乗を１周期（１フィールド）にわたって平均
化した平方根で求められるから、サブフィールドＳｆ１
を、１フィールド（１ｆ）に対して（Ｖ１²−ＶＬ²）／
（ＶＨ²−ＶＬ²）となる期間に設定すれば、上記の電圧
印加によって１フィールド（１ｆ）に液晶層に印加され
る実効電圧値はＶ１となる。

【００２９】また、例えば、ある画素に対して階調デー
タ（０１０）が与えられた場合、すなわち、当該画素の
透過率を２８．６％とする階調表示を行う場合、１フィ
ールド（１ｆ）のうち、サブフィールドＳｆ１〜Ｓｆ２
においては当該画素の液晶層に対して電圧ＶＨを印加す
る一方、他のサブフィールドＳｆ３〜Ｓｆ７においては
当該液晶層に対して電圧ＶＬを印加する。ここで、サブ
フィールドＳｆ１〜Ｓｆ２を、１フィールド（１ｆ）に
対して（Ｖ２²−ＶＬ²）／（ＶＨ²−ＶＬ²）となる期間
に設定すれば、上記電圧印加によって１フィールド（１
ｆ）に当該液晶層に印加される実効電圧値はＶ２とな
る。上述したように、サブフィールドＳｆ１は、１フィ
ールド（１ｆ）に対して（Ｖ１²−ＶＬ²）／（ＶＨ²−
ＶＬ²）となる期間に設定されているから、サブフィー
ルドＳｆ２については、１フィールドに対して（Ｖ２²
−Ｖ１²）／（ＶＨ²−ＶＬ²）となる期間に設定すれば
よい。

【００３０】同様に、例えば、ある画素に対して階調デ
ータ（０１１）が与えられた場合、すなわち、当該画素
の透過率を４２．９％とする階調表示を行う場合、１フ
ィールド（１ｆ）のうち、サブフィールドＳｆ１〜Ｓｆ
３では当該画素の液晶層に対して電圧ＶＨを印加する一
方、他のサブフィールドＳｆ４〜Ｓｆ７では液晶層に対
して電圧ＶＬを印加する。このため、サブフィールドＳ
ｆ１〜Ｓｆ３を、１フィールド（１ｆ）に対して（Ｖ３
²−ＶＬ²）／（ＶＨ²−ＶＬ²）となる期間に設定すれ
ば、上記電圧印加によって当該液晶層に印加される実効
電圧値はＶ３となる。ここで、サブフィールドＳｆ１〜
Ｓｆ２は、上述したように（Ｖ２²−ＶＬ²）／（ＶＨ²
−ＶＬ²）となる期間に設定されているので、サブフィ
ールドＳｆ３については、１フィールド（１ｆ）に対し
て（Ｖ３²−Ｖ２²）／（ＶＨ²−ＶＬ²）となる期間に設
定すればよいことが判る。

【００３１】以下、同様にして、他のサブフィールドＳ
ｆ４〜Ｓｆ６の期間がそれぞれ決定される。また、サブ
フィールドＳｆ７については、最終的に、１フィールド
からサブフィールドＳｆ１〜Ｓｆ６を除いた期間に設定
される。

【００３２】このように、サブフィールドＳｆ１〜Ｓｆ
７の各期間を設定して、階調データに応じた電圧印加を
行う構成とすると、当該液晶層に印加される電圧はＶＬ
またはＶＨの２値であるにもかかわらず、各透過率に対
応する階調表示が可能となるのである。なお、以下で
は、説明の便宜上、論理振幅については、電圧ＶＨをＨ
レベルとし、電圧ＶＬをＬレベルとして考えることとす
る。

【００３３】なお、以下の説明においては、上記のよう
に、３ビットの階調データに応じた８階調による表示が
可能な電気光学装置を例に説明を進めるが、本発明をこ
れに限る趣旨でないことはいうまでもない。

【００３４】Ｂ：第１実施形態 Ｂ−１：第１実施形態の構成 図１は、本発明の第１実施形態に係る電気光学装置の電
気的な構成を示すブロック図である。この電気光学装置
は、電気光学材料として液晶を用いた液晶装置であり、
素子基板と対向基板とが互いに一定の間隙を保って貼付
され、この間隙に電気光学材料たる液晶が挟まれた構成
となっている。また、この電気光学装置では、素子基板
および対向基板として、ガラス、石英またはプラスティ
ック等によって構成される絶縁性の板状部材の基板を用
いている。

【００３５】図１に示すように、素子基板１０１上の表
示領域１０１ａには、複数本の走査線１１２がＸ（行）
方向に延在して形成され、複数本のデータ線１１４がＹ
（列）方向に延在して形成されている。そして、画素１
１０は、走査線１１２とデータ線１１４との各交差に対
応して設けられて、マトリクス状に配列している。本実
施形態では、説明の便宜上、走査線１１２の総本数をｍ
本とし、データ線１１４の総本数をｎ本として（ｍ、ｎ
はそれぞれ２以上の整数）、ｍ行×ｎ列のマトリクス型
表示装置として説明するが、本発明をこれに限定する趣
旨ではない。

【００３６】画素１１０の具体的な構成としては、例え
ば、図２（ａ）に示すものが挙げられる。この構成で
は、薄膜トランジスタ（ＴＦＴ）１１６のゲートが走査
線１１２に、ソースがデータ線１１４に、ドレインが画
素電極１１８に、それぞれ接続されるとともに、画素電
極１１８と対向電極１０８との間に電気光学材料たる液
晶１０５が挟まれて液晶層が形成されている。ここで、
画素電極１１８と接地電位ＧＮＤとの間には蓄積容量１
１９が形成されている。この蓄積容量１１９は、トラン
ジスタ１１６を介して画素電極１１８に電圧が印加され
た後、この印加電圧を必要な時間だけほぼ一定に維持す
るために設けられた容量である。したがって、蓄積容量
１１９の画素電極１１８に対向する電位は接地電位では
なく、画素電極との間で必要な電荷を蓄積できる他の電
位であっても構わない。対向電極１０８は、画素電極１
１８と対向するように対向基板に一面に形成される、各
画素に共通な透明電極である。

【００３７】図２（ａ）に示される構成では、トランジ
スタ１１６として一方のチャネル型のみ（例えばＮチャ
ネル型ＴＦＴ）が用いられている。従って、データ線１
１４からトランジスタ１１６を介して画素電極１１８へ
の充電が行われる際、画素電極１１８に対する印加電圧
が、走査線１１２上の電圧よりもトランジスタ１１６の
閾値電圧だけ低い電圧に達すると、トランジスタ１１６
がオフ状態となり、画素電極１１８に対する充電が止ま
ってしまう。このため、走査線１１２に対する印加電圧
がデータ線１１４に対する印加電圧よりもトランジスタ
１１７の閾値電圧分だけ高くない場合には、画素電極１
１８に対する印加電圧をデータ線１１４上の電圧に一致
させることができず、両電圧間にオフセット電圧が生じ
ることとなる。

【００３８】これに対し、図２（ｂ）に示すように、Ｐ
チャネル型トランジスタとＮチャネル型トランジスタと
を相補的に組み合わせたトランスミッションゲート構成
とすれば、このようなオフセット電圧を生じさせること
なく、データ線１１４上の電圧を極めて少ない誤差で画
素電極１１８に印加することができる。ただし、この相
補型構成では、走査信号として互いに反転レベルの信号
を供給する必要が生じるため、１行の画素１１０に対し
て走査線１１２ａ、１１２ｂの２本が必要となる。

【００３９】再び図１において、タイミング信号生成回
路２００は、図示せぬ上位装置から供給される垂直走査
信号Ｖｓ、水平走査信号Ｈｓおよびドットクロック信号
ＤＣＬＫに従って、各種のタイミング信号やクロック信
号などを生成するための装置である。このタイミング信
号生成回路２００によって生成される信号のうち主要な
ものを列挙すると次の通りである（各信号の具体的な波
形については図９参照）。 ａ．対向電極電圧ＬＣＣＯＭ この対向電極電圧ＬＣＣＯＭは、対向基板に形成された
対向電極１０８（図２参照）に印加される信号である。
本実施形態における対向電極電圧ＬＣＣＯＭは、常に一
定の電圧レベルを維持する。 ｂ．交流化駆動信号ＦＲ１およびＦＲ２ この交流化駆動信号ＦＲ１およびＦＲ２は、１フィール
ド毎にレベル反転を繰り返す信号である。さらに、本実
施形態においては、交流化駆動信号ＦＲ１とＦＲ２と
は、電圧レベルが逆となっている。具体的には、交流化
駆動信号ＦＲ１がＨレベルとなるフィールドにおいては
交流化駆動信号ＦＲ２はＬレベルとなり、交流化駆動信
号ＦＲ１がＬレベルとなるフィールドにおいては交流化
駆動信号ＦＲ２はＨレベルとなる、といった具合である ｂ．スタートパルスＤＹ このスタートパルスＤＹは、１フィールドを複数のサブ
フィールドに分割した各サブフィールドの最初に出力さ
れるパルス信号である。 ｄ．クロック信号ＣＬＹ このクロック信号ＣＬＹは、走査側（Ｙ側）の水平走査
期間を規定する信号である。 ｅ．ラッチパルスＬＰ このラッチパルスＬＰは、水平走査期間の最初に出力さ
れるパルス信号であって、クロック信号ＣＬＹのレベル
遷移（すなわち、立ち上がりおよび立ち下り）時に出力
されるものである。 ｆ．クロック信号ＣＬＸ このクロック信号ＣＬＸは、いわゆるドットクロックを
規定する信号である。

【００４０】以上がタイミング信号生成回路２００によ
って生成される主要な信号の概要である。

【００４１】次に、データ変換回路３００について説明
する。本実施形態では、１フィールドを７個のサブフィ
ールドＳｆ１〜Ｓｆ７に分割し、これらの各サブフィー
ルド単位で、３ビットの階調データＤ０，Ｄ１，Ｄ２に
対応した画素のオンオフ駆動を行い、８階調の画像表示
を行う。データ変換回路３００は、各サブフィールドに
おいて、画素毎に与えられる階調データに基づいて当該
画素のオンオフ駆動を指示する２値信号Ｄｓを生成する
ものである。

【００４２】図３は、データ変換回路３００の機能を示
す真理値表である。図３においては、Ｈレベルの２値信
号Ｄｓは画素１１０をオン状態とする作用を呈し、Ｌレ
ベルの２値信号Ｄｓは画素１１０をオフ状態とする作用
を呈する。具体的には、例えば、ある画素１１０の階調
データとして（０１０）（以下、Ｄ０，Ｄ１，Ｄ２の３
ビットの２値信号を（ ）内に列記して示す。）が与え
られたとすると、データ変換回路３００は、図３に示す
真理値表に従い、サブフィールドＳｆ１およびＳｆ２に
おいてはＨレベルの２値信号Ｄｓを出力する一方、サブ
フィールドＳｆ３〜Ｓｆ７においてはＬレベルの２値信
号Ｄｓを出力する。後述するように、この結果、サブフ
ィールドＳｆ１およびＳｆ２においては当該画素１１０
の液晶層に対して電圧ＶＨが印加されて当該画素１１０
はオン状態となる一方、サブフィールドＳｆ３〜Ｓｆ７
においては当該画素１１０の液晶層に対して電圧ＶＬが
印加されて当該画素１１０はオフ状態となるのである。

【００４３】データ変換回路３００において生成された
２値信号Ｄｓは、走査線側駆動回路１３０、データ線側
駆動用半導体集積回路（以下、データ線側駆動用ＩＣと
いう。）１５０およびデータ線側出力回路１４０の動作
に同期して出力される必要があるため、図１に示すよう
に、データ変換回路３００に対し、スタートパルスＤＹ
と、水平走査に同期するクロック信号ＣＬＹと、水平走
査期間の最初を規定するラッチパルスＬＰと、ドットク
ロック信号に相当するクロック信号ＣＬＸとが供給され
ている。

【００４４】再び図１において、走査線側駆動回路１３
０は、いわゆるＹシフトレジスタと呼ばれるものであ
り、各サブフィールドの最初に供給されるスタートパル
スＤＹをクロック信号ＣＬＹに従って転送し、走査線１
１２の各々に走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍとし
て順次出力するものである。この走査線側駆動回路１３
０内のスイッチング素子としては、例えば、画素１１０
内のトランジスタ１１６と共通の工程により素子基板１
０１上に形成されるＴＦＴが用いられる。

【００４５】さて、本実施形態に係る電気光学装置にお
いては、データ線側駆動用ＩＣ１５０内の各回路、およ
びデータ線側出力回路１４０を用いて、データ変換回路
３００からの２値信号Ｄｓに応じたデータ信号ｄｊ（ｊ
は、１≦ｊ≦ｎを満たす整数）を各データ線１１４に供
給する構成となっている。

【００４６】データ線側駆動用ＩＣ１５０は半導体基板
に後述する各種回路を形成してなるものである。一方、
データ線側出力回路１４０は、素子基板１０１上に各種
回路を形成したものである。データ線側出力回路１４０
を構成する各回路内のスイッチング素子としては、例え
ば、画素１１０内のトランジスタ１１６の形成と共通の
工程により素子基板１０１上に形成されるＴＦＴが用い
られる。

【００４７】すなわち、データ線側駆動回路は、これら
データ線側駆動用ＩＣ１５０とデータ線側出力回路１４
０によって構成されるものであり、本発明においては、
半導体基板に形成されるＭＯＳＦＥＴによって回路が構
成された部分であるデータ線側駆動用ＩＣ１５０が第１
のデータ線側駆動回路、電気光学装置を構成する少なく
とも１枚の基板上に形成された薄膜トランジスタ（ＴＦ
Ｔ）によって構成された部分であるデータ線側出力回路
１４０が第２のデータ線側駆動回路となる。

【００４８】図４は、表示領域１０１ａの周辺回路、具
体的には、走査線側駆動回路１３０、データ線側駆動用
ＩＣ１５０およびデータ線側出力回路１４０の構成を示
すブロック図である。ここで、データ線側駆動用ＩＣ１
５０は、複数の出力端子を備えている。一方、データ線
側出力回路１４０は、データ線側駆動用ＩＣ１５０の出
力端子と同数の入力端子を備えている。そして、データ
線側駆動用ＩＣ１５０をベアチップの状態で素子基板１
０１上に異方性導電膜（ＡＣＦ）にを介在して接着して
実装する際に、当該データ線側駆動用ＩＣ１５０の各出
力端子と、各出力端子に対応したデータ線側出力回路１
４０の入力端子とが、異方性導電膜（ＡＣＦ）を介在し
て電気的に接続されるようになっている。なお、図４に
おいては、データ線側駆動用ＩＣ１５０の各出力端とデ
ータ線側出力回路１４０の入力端子（より詳細には、後
述する基板上第１ラッチ回路１４１０の各入力端子）と
の接続点が〇で示されている。

【００４９】図４に示すように、データ線側駆動用ＩＣ
１５０は、Ｘシフトレジスタ１５１０、第１ラッチ回路
１５２０、第２ラッチ回路１５３０、選択回路１５４
０、データ転送制御回路１５５０およびレベルシフタ１
５６０を含んで構成されている。

【００５０】データ転送制御回路１５５０は、データ線
側駆動用ＩＣ１５０内の動作と、素子基板１０１上に形
成されたデータ線側出力回路１４０の動作とを同期させ
るための制御を行う。具体的には、タイミング信号生成
回路２００から出力されたクロック信号ＣＬＸおよびラ
ッチパルスＬＰに基づいて以下の各信号を生成して出力
する。 ａ．選択信号ＳＥＬ 選択信号ＳＥＬは、選択回路１５４０に供給される信号
である。この選択信号ＳＥＬは、１水平走査期間（１
Ｈ）のうちの前半部分においてＬレベルとなり、後半部
分においてＨレベルとなる。 ｂ．ラッチパルスＬＴ１およびＬＴ２ ラッチパルスＬＴ１およびＬＴ２は、データ線側出力回
路１４０内の基板上第１ラッチ回路１４１０（後述す
る）に供給される信号である。このラッチパルスＬＴ１
およびＬＴ２は、基板上第１ラッチ回路１４１０による
ラッチ動作のタイミングを規定するための信号である。
具体的には、ラッチパルスＬＴ１は、水平走査期間の前
半部分のうち、最後の所定期間において供給されるパル
ス信号である。一方、ラッチパルスＬＴ２は、水平走査
期間の後半部分のうち、最後の所定期間において供給さ
れるパルス信号である（図９参照）。

【００５１】また、データ転送制御回路１５５０は、タ
イミング信号生成回路２００から出力されるラッチパル
スＬＰを受け取り、このラッチパルスＬＰと同様の信号
をラッチパルスＬＰ２としてデータ線側出力回路１４０
内の基板上第２ラッチ回路１４２０に対して出力する。

【００５２】データ線側駆動用ＩＣ１５０内のＸシフト
レジスタ１５１０、第１ラッチ回路１５２０および第２
ラッチ回路１５３０は、ある水平走査期間において画素
１行分の２値信号Ｄｓ（各画素に対応するＨレベルまた
はＬレベルの信号）を順次ラッチした後、ラッチした２
値信号Ｄｓを、次の水平走査期間において一斉に選択回
路１５４０に供給するものである。なお、画素１行分の
２値信号Ｄｓとは、１本の走査線１１２に接続されたｎ
個の画素に対して与えられる２値信号Ｄｓをいう。

【００５３】図５は、Ｘシフトレジスタ１５１０、第１
ラッチ回路１５２０および第２ラッチ回路１５３０の具
体的な構成を示すブロック図である。

【００５４】図５において、Ｘシフトレジスタ１５１０
は、水平走査期間の最初に供給されるラッチパルスＬＰ
をクロック信号ＣＬＸに従って転送し、ラッチ信号Ｓ
１、Ｓ２、Ｓ３、…、Ｓｎとして順次出力するものであ
る。第１ラッチ回路１５２０は、データ変換回路３００
から供給される２値信号Ｄｓを、ラッチ信号Ｓ１、Ｓ
２、Ｓ３、…、Ｓｎの立ち下がりにおいて順次ラッチす
る。第２ラッチ回路１５３０は、ある水平走査期間にお
いて第１ラッチ回路１５２０によって点順次的にラッチ
された２値信号Ｄｓの各々を、次の水平走査期間の最初
に供給されるラッチパルスＬＰの立ち下がりにおいて一
斉にラッチするとともに、選択回路１５４０の入力端の
各々にＤａ１、Ｄａ２、Ｄａ３、…、Ｄａｎとして出力
する。これらの第１ラッチ回路１５２０及び第２ラッチ
回路１５３０は、２値信号Ｄｓを一時的に保持し記憶す
るものであり、ラインメモリ回路に相当するものであ
る。したがって、選択回路１５４０には、画素１行分
（ｎ個）の２値信号Ｄｓが、１水平走査期間の最初に一
斉に供給される。なお、図５では、２値信号Ｄｓは一系
列で伝送されるようになっているが、２値信号Ｄｓを複
数系列並列に伝送し、Ｘシフトレジスタ１５１０からの
ラッチ信号によって、複数系列の２値信号Ｄｓを複数の
第１のラッチ回路１５２０に同時にラッチさせて、Ｘシ
フトレジスタ１５１０の段数を少なく構成してもよい。

【００５５】再び図４において、選択回路１５４０は、
第２ラッチ回路１５３０から出力される画素１行分の２
値信号Ｄｓを複数のブロックに分割し、各ブロック単位
で順次出力するものである。本実施形態においては、選
択回路１５４０は、画素１行分の２値信号Ｄｓを２つの
ブロックに分割するものとする。具体的には、データ転
送制御回路１５５０から供給される選択信号ＳＥＬがＬ
レベルである期間（水平走査期間の前半の期間）におい
ては、第２ラッチ回路１５３０から一斉に出力される画
素１行分の２値信号Ｄｓ（Ｄａ１、Ｄａ２、Ｄａ３、
…、Ｄａｎ）のうち、左から数えて奇数番目に位置する
画素（以下、「奇数番目の画素」という）の２値信号Ｄ
ａ１、Ｄａ３、Ｄａ５、…、Ｄａｎ−１を選択して出力
する。これに対し、選択信号ＳＥＬがＨレベルとなる期
間（水平走査期間の後半の期間）においては、画素１行
分の２値信号Ｄａ１、Ｄａ２、Ｄａ３、…、Ｄａｎのう
ち、左から数えて偶数番目に位置する画素（以下、「偶
数番目の画素」という）の２値信号Ｄａ２、Ｄａ４、Ｄ
ａ６、…、Ｄａｎを選択して出力する。つまり、選択回
路１５４０は、画素１行分の２値信号を、奇数番目の画
素の２値信号からなる奇数ブロックと、偶数番目の画素
の２値信号からなる偶数ブロックとに分割し、各ブロッ
クごとに２回に分けて１水平走査期間内に順次出力する
のである。

【００５６】レベルシフタ１５６０は、選択回路１５４
０からの出力信号のレベルをシフトして出力する。こう
するのは、データ線側駆動用ＩＣ１５０は、５Ｖ以下程
度の電圧で駆動されるのに対し、主としてＴＦＴから構
成されるデータ線側出力回路１４０を駆動するために
は、８〜１６Ｖ程度の電圧が必要となるからである。こ
のことからも明らかなように、このレベルシフタ１５６
０は、データ線側駆動用ＩＣ１５０内ではなく、素子基
板１０１上の基板上第１ラッチ回路１４１０の前段に設
け、素子基板１０１上に形成したＴＦＴから構成するよ
うにしてもよい。ただし、レベルシフタはそれを構成す
るトランジスタのスイッチング特性が悪いと貫通電流が
大きいので、レベルシフタ１５６０をドライバＩＣ１５
０内に配置し、ＴＦＴよりもスイッチング特性の良好で
貫通電流の少ないＭＯＳＦＥＴによって構成するように
した方が好ましい。

【００５７】レベルシフタ１５６０から各ブロック単位
で出力される２値信号Ｄｓは、データ線側駆動用ＩＣ１
５０の出力端子から各接続点（図４においては〇で示さ
れている）を介して、素子基板１０１上に形成されたデ
ータ線側出力回路１４０の各入力端子にパラレルに出力
される。上述したように、各ブロックにはｎ／２個の２
値信号Ｄｓが含まれているから、データ線側駆動用ＩＣ
１５０の出力端子数およびデータ線側出力回路１４０の
入力端子数は、少なくともｎ／２個あればよい。２値信
号の分割転送数を２以上に設定し、分割転送数に応じて
選択回路１５４０が選択する数を２以上にすれば、出力
端子数をその分割数に応じて大幅に減らすことができ
る。このように、端子数を減らすことができるので、素
子基板上にて行われるデータ線側駆動用ＩＣ１５０の出
力電極端子と基板上に形成されたデータ線側出力回路１
４０の入力端子との異方性導電膜を介した導電接続部分
が少なくなり、データ線側駆動用ＩＣ１５０の小型化、
高密度実装などによる実装面積の低減や、接続部分が少
なくなることによる信頼性の向上などの効果が得られ
る。

【００５８】次に、図６を参照して、データ線側出力回
路１４０の詳細な構成について説明する。先に述べたよ
うに、データ線側出力回路１４０の各回路は、素子基板
上に形成された相補型ＴＦＴによって構成されるもので
ある。図６に示すように、素子基板１０１上に形成され
たデータ線側出力回路１４０は、基板上第１ラッチ回路
１４１０、基板上第２ラッチ回路１４２０および表示デ
ータ変換回路１４３０により構成される。

【００５９】基板上第１ラッチ回路１４１０は、データ
線１１４の本数に対応したｎ個のラッチを備えている。
データ線側駆動用ＩＣ１５０から各ブロック単位で出力
されたｎ／２個の２値信号の各々は、これらの複数のラ
ッチのうち、奇数段目に位置するラッチと、当該ラッチ
に一方の側において隣接するラッチとに同時に供給され
る。例えば、奇数ブロックの２値信号Ｄａ１、Ｄａ３、
Ｄａ５、…が供給された場合、これらの２値信号のう
ち、２値信号Ｄａ１は、左から１段目のラッチと、左か
ら２段目のラッチとに同時に供給される。同様に、２値
信号Ｄａ３は、左から３段目および４段目のラッチに同
時に供給される。偶数ブロックの２値信号Ｄａ２、Ｄａ
４、Ｄａ６、…が供給された場合も同様である。すなわ
ち、２値信号Ｄａ２は左から１段目および２段目のラッ
チに同時に供給され、２値信号Ｄａ４は左から３段目お
よび４段目のラッチに同時に供給される、といった具合
である。

【００６０】一方、基板上第１ラッチ回路１４１０内の
ラッチのうち、奇数段目のラッチにはラッチパルスＬＴ
１が、偶数段目のラッチにはラッチパルスＬＴ２が、そ
れぞれデータ転送制御回路１５５０から供給される。各
ラッチは、供給されたラッチパルスＬＴ１またはＬＴ２
の立ち上がりタイミングにおいてデータ線側駆動用ＩＣ
１５０から供給された各ブロック毎の２値信号をラッチ
する。ここで、ラッチパルスＬＴ１は、データ線側駆動
用ＩＣ１５０から奇数ブロックの２値信号が供給されて
いる間（すなわち、選択信号ＳＥＬがＬレベルとなる
間）に出力される一方、ラッチパルスＬＴ２は、データ
線側駆動用ＩＣ１５０から偶数ブロックの２値信号が供
給されている間（すなわち、選択信号ＳＥＬがＨレベル
となる間）に出力されるようになっている。この結果、
基板上第１ラッチ回路１４１０は、画素１行分の２値信
号を、各ブロック毎に２回に分けて出力することとな
る。なお、基板上第１ラッチ回路１４１０においては、
２値信号Ｄｓの分割転送数が２より大きくなった場合に
は、ラッチ信号を増やして対応できる。例えば、２値信
号Ｄｓを３分割で転送した場合には、データ線側駆動用
ＩＣ１５０の１番目の出力端子に対して基板上第1ラッ
チ回路１４１０の１〜３番目のラッチが対応し、位相が
ずれた３つのラッチ信号によってそのＩＣ１５０からの
出力を時分割でラッチすればよい。

【００６１】基板上第２ラッチ回路１４２０は、ある水
平走査期間において基板上第１ラッチ回路１４１０によ
って各ブロック単位でラッチされた２値信号の各々を、
次の水平走査期間の最初にデータ転送制御回路１５５０
から出力されるラッチパルスＬＰ２の立ち下がりにおい
て一斉にラッチし、第２データＤｂ１、Ｄｂ２、Ｄｂ
３、…Ｄｂｎとして表示データ変換回路１４３０に出力
する。なお、本実施形態においては、ＤａｊとＤｂｊと
は互いに一対一に対応する同一の信号である。

【００６２】表示データ変換回路１４３０は、基板上第
２ラッチ回路１４２０から供給される第２データ等に応
じて、４種類の電圧（＋Ｖｏｎ、−Ｖｏｎ、＋Ｖｏｆ
ｆ、−Ｖｏｆｆ）のうちのいずれかの電圧のデータ信号
を各データ線１１４に出力するための回路である。ここ
で、上記４種類の電圧の関係は以下のようになってい
る。 ａ．電圧＋Ｖｏｎは、対向電極電圧ＬＣＣＯＭの電圧レ
ベルよりも上述した電圧ＶＨだけ高い電圧である。 ｂ．電圧−Ｖｏｎは、対向電極電圧ＬＣＣＯＭの電圧レ
ベルよりも電圧ＶＨだけ低い電圧である。 ｂ．電圧＋Ｖｏｆｆは、対向電極電圧ＬＣＣＯＭのレベ
ルよりも上述した電圧ＶＬだけ高い電圧である。 ｄ．電圧−Ｖｏｆｆは、対向電極電圧ＬＣＣＯＭのレベ
ルよりも電圧ＶＬだけ低い電圧である。

【００６３】表示データ変換回路１４３０は、データ線
１１４の総本数に相当するｎ個のマルチプレクサを備え
ている。各マルチプレクサには、基板上第２ラッチ回路
１４２０から出力される第２データＤｂ１、Ｄｂ２、Ｄ
ｂ３、…、Ｄｂｎがそれぞれ供給される。さらに、各マ
ルチプレクサのうち、奇数段目のマルチプレクサには交
流化駆動信号ＦＲ１が、偶数段目のマルチプレクサには
交流化駆動信号ＦＲ２が、それぞれタイミング信号生成
回路２００から供給される。

【００６４】各マルチプレクサは、図７に示す真理値表
に従って上記４種類の電圧のうちのいずれかを選択し、
選択した電圧のデータ信号ｄｊをデータ線１１４に出力
する。具体的には、図７に示すように、交流化駆動信号
ＦＲ１またはＦＲ２がＨレベルである場合には、第２デ
ータＤｂｊがＨレベルであれば電圧＋Ｖｏｎが、第２デ
ータＤｂｊがＬレベルであれば電圧＋Ｖｏｆｆが、それ
ぞれ選択される。一方、交流化駆動信号ＦＲ１またはＦ
Ｒ２がＬレベルである場合には、第２データＤｂｊがＨ
レベルであれば電圧−Ｖｏｎが、第２データＤｂｊがＬ
レベルであれば電圧−Ｖｏｆｆが、それぞれ選択され
る。つまり、交流化駆動信号ＦＲ１またはＦＲ２のレベ
ルに応じてデータ信号ｄｊの電圧レベルの極性が決定さ
れるとともに、第２データＤｂｊの電圧レベルに応じて
データ信号ｄｊの電圧の大きさが決定されるのである。

【００６５】ここで、交流化駆動信号ＦＲ１とＦＲ２と
は、相互にレベルが反対となる信号である。この結果、
左から数えて奇数番目のデータ線１１４に供給されるデ
ータ信号と左から数えて偶数番目のデータ線１１４に供
給されるデータ信号とは、相互に電圧レベルの極性が反
対となる。このように、隣り合うデータ線１１４に供給
される各データ信号の電圧レベルを反対極性とすること
により、スイッチングノイズによる周辺回路への影響を
低減することができるという利点がある。

【００６６】Ｂ−２：第１実施形態の動作 次に、本実施形態に係る電気光学装置の動作について説
明する。図９は、この電気光学装置の動作を示すタイミ
ングチャートである。

【００６７】まず、スタートパルスＤＹは、１フィール
ドを分割した７個のサブフィールドＳｆ１〜Ｓｆ７の各
開始タイミングにおいてタイミング信号生成回路２００
から出力される。

【００６８】ここで、サブフィールドＳｆ１の開始を規
定するスタートパルスＤＹが供給されると、走査線側駆
動回路１３０は、このスタートパルスＤＹをクロック信
号ＣＬＹに従って転送し、この結果、走査信号Ｇ１、Ｇ
２、Ｇ３、…、Ｇｍが期間（１Ｖａ）に順次出力され
る。なお、期間（１Ｖａ）は、各サブフィールドよりも
さらに短い期間に設定されている。

【００６９】さて、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ
ｍは、それぞれクロック信号ＣＬＹの半周期に相当する
パルス幅を有し、また、上から数えて１本目の走査線１
１２に対応する走査信号Ｇ１は、スタートパルスＤＹが
供給された後、クロック信号ＣＬＹが最初に立ち上がっ
てから、少なくともクロック信号ＣＬＹの１周期だけ遅
延して出力される。従って、サブフィールドの最初にス
タートパルスＤＹが供給されてから、走査信号Ｇ１が出
力されるまでに、ラッチパルスＬＰの２ショットがデー
タ線側駆動用ＩＣ１５０に供給されることになる。

【００７０】そこで、まず、このラッチパルスＬＰの２
ショットが供給された場合について検討してみる。ま
ず、ラッチパルスＬＰの１ショット目（Ｇ０１）がデー
タ線側駆動用ＩＣ１５０内のＸシフトレジスタ１５１０
に供給されると、Ｘシフトレジスタ１５１０は、このラ
ッチパルスＬＰをクロック信号ＣＬＸに従って転送し、
この結果、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎが水
平走査期間（１Ｈ）に順次出力される。なお、ラッチ信
号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎは、それぞれクロック信
号ＣＬＸの半周期に相当するパルス幅を有している。

【００７１】この際、図５に示した第１ラッチ回路１５
２０は、ラッチ信号Ｓ１の立ち下がりにおいて、上から
数えて１本目の走査線１１２と、左から数えて１本目の
データ線１１４とに接続された画素１１０への２値信号
Ｄｓをラッチし、次に、ラッチ信号Ｓ２の立ち下がりに
おいて、上から数えて１本目の走査線１１２と、左から
数えて２本目のデータ線１１４とに接続された画素１１
０への２値信号Ｄｓをラッチし、以後、同様の動作を、
ラッチ信号Ｓｎの立ち下がりにおいて、上から数えて１
本目の走査線１１２と、左から数えてｎ本目のデータ線
１１４（つまり、最も右側に位置するデータ線１１４）
とに接続された画素１１０への２値信号Ｄｓをラッチす
るまで繰り返す。

【００７２】これにより、まず、図１において上から数
えて１本目の走査線１１２に接続された画素１行分の２
値信号Ｄｓが、第１ラッチ回路１５２０によって点順次
的にラッチされることとなる。なお、データ変換回路３
００は、第１ラッチ回路１５２０によるラッチのタイミ
ングに合わせて、各画素の階調データを２値信号Ｄｓに
変換して出力することは言うまでもない。

【００７３】次に、クロック信号ＣＬＹが立ち下がっ
て、ラッチパルスＬＰの２ショット目（Ｇ０２）が出力
されると、このラッチパルスＬＰの立ち下がりにおい
て、第２ラッチ回路１５３０は、第１ラッチ回路１５２
０によってラッチされた画素１行分の２値信号Ｄｓを、
２値信号Ｄａ１、Ｄａ２、Ｄａ３、…、Ｄａｎとして一
斉に選択回路１５４０に出力する。なお、この動作に並
行して、図１において上から２本目の走査線１１２に接
続された画素１行分の２値信号Ｄｓが、第１ラッチ回路
１５２０によって点順次的にラッチされる。

【００７４】一方、選択回路１５４０は、データ転送制
御回路１５５０から出力される選択信号ＳＥＬがＬレベ
ルとなる１水平走査期間の前半の期間においては、奇数
ブロックの２値信号Ｄａ１、Ｄａ３、Ｄａ５、…を出力
する。これに対し、選択信号ＳＥＬがＨレベルとなる１
水平走査期間の後半の期間においては、偶数ブロックの
２値信号Ｄａ２、Ｄａ４、Ｄａ６、…を出力する。

【００７５】選択回路１５４０から各ブロック単位で出
力された２値信号は、レベルシフタ１５６０によってそ
のレベルがシフトされた後、データ線側駆動用ＩＣ１５
０の各出力端子および素子基板１０１上の各入力端子を
介して、基板上第１ラッチ回路１４１０に分割転送され
る。

【００７６】基板上第１ラッチ回路１４１０は、データ
線側駆動用ＩＣ１５０から供給される２値信号をラッチ
する。ここで、基板上第１ラッチ回路１４１０内のラッ
チのうち、奇数段目に位置するラッチに供給されるラッ
チパルスＬＴ１は、水平走査期間の前半部分のうち最後
の期間においてＨレベルとなる信号である。一方、上述
したように、水平走査期間の前半部分においては、デー
タ線側駆動用ＩＣ１５０からは奇数ブロックの２値信号
が出力されている。従って、奇数段目のラッチは奇数ブ
ロックの２値信号をラッチする。同様に、偶数段目のラ
ッチは偶数ブロックの２値信号をラッチする。結局、基
板上第１ラッチ回路１４１０は、１水平走査期間におい
て、画素１行分の２値信号を、各ブロック毎に２回に分
けてラッチする。

【００７７】次に、クロック信号ＣＬＹが立ち下がっ
て、走査信号Ｇ１が出力されると、図１において上から
１本目の走査線１１２が選択される結果、当該走査線１
１２に接続された画素１１０のトランジスタ１１６が全
てオン状態となる。一方、当該クロック信号ＣＬＹの立
ち下がりにおいてラッチパルスＬＰが出力される。デー
タ転送制御回路１５５０は、このラッチパルスＬＰが供
給されると、基板上第２ラッチ１４２０に対してラッチ
パルスＬＰ２を出力する。基板上第２ラッチ回路１４２
０は、このラッチパルスＬＰ２の立ち下がりにおいて、
直前の水平走査期間で基板上第１ラッチ回路１４１０に
よってラッチされた画素１行分の２値信号Ｄａ１、Ｄａ
２、Ｄａ３、…、Ｄａｎを一斉にラッチして、２値信号
Ｄｂ１、Ｄｂ２、Ｄｂ３、…、Ｄｂｎとして出力する。
ＤａｊとＤｂｊは同じ論理レベルとしてもよいし、論理
レベルを反転させてもよい。なお、この２値信号の一斉
出力に並行して、データ線側駆動用ＩＣ１５０内の第２
ラッチ回路１５３０によって上から数えて２本目の走査
線１１２に接続された画素１行分の２値信号が一斉に出
力され、選択回路１５４０によって各ブロック単位で出
力されるとともに、基板上第１ラッチ回路１４１０によ
ってラッチされる。さらに、これらの動作に並行して、
上から数えて３本目の走査線１１２に接続された画素１
行分の２値信号Ｄｓが第１ラッチ回路１５２０によって
点順次的にラッチされる。

【００７８】さて、基板上第２ラッチ回路１４２０から
画素１行分の２値信号が一斉に供給されると、表示デー
タ変換回路１４３０は、図７に示した真理値表に従い、
受け取った２値信号Ｄｂｊと交流化駆動信号ＦＲ１また
はＦＲ２とに基づいて、４種類の電圧のうちのいずれか
を選択し、データ信号ｄ１、ｄ２、ｄ３、…、ｄｎとし
て出力する。例えば、交流化駆動信号ＦＲ１がＨレベル
（ＦＲ２がＬレベル）となるフィールドにおいて、奇数
段目のマルチプレクサに対してＨレベルの２値信号Ｄｂ
ｊが供給されると、当該マルチプレクサは電圧＋Ｖｏｎ
のデータ信号ｄｊを出力する。また、同じフィールドに
おいて、偶数段目のマルチプレクサに対してＨレベルの
２値信号Ｄｂｊ＋１が供給されると、当該マルチプレク
サは電圧−Ｖｏｎのデータ信号ｄｊ＋１を出力する。

【００７９】いま、１行目の走査線に接続されたｎ個の
画素１１０のトランジスタ１１６はオン状態となってい
るから、データ信号ｄ１、ｄ２、ｄ３、…、ｄｎは各ト
ランジスタ１１６を介して画素電極１１８に書き込まれ
ることとなる。

【００８０】そして、以後同様の動作が、ｍ本目の走査
線１１２に対応する走査信号Ｇｍが出力されるまで繰り
返される。すなわち、ある走査信号Ｇｉが出力される１
水平走査期間においては、以下の〜の動作が並行し
て実行される。 ｉ本目の走査線１１２に接続された１行分の画素１１
０に対して、データ線１４を介してデータ信号ｄ１、ｄ
２、ｄ３、…、ｄｎが書き込まれる。 第２ラッチ回路１５３０によって、ｉ＋１本目の走査
線１１２に接続された画素１行分の２値信号が一斉に出
力されるとともに、これらの２値信号は、選択回路１５
４０によって２回に分けて出力される。さらに、基板上
第１ラッチ回路１４１０は、各ブロックに属する２値信
号をラッチパルスＬＴ１およびＬＴ２に従ってラッチす
る。 第１ラッチ回路１５２０は、ｉ＋２本目の走査線１１
２に接続された画素１行分の２値信号Ｄｓ順次ラッチす
る。

【００８１】なお、画素１１０に書き込まれたデータ信
号ｄｊは、次のサブフィールドにおける新たなデータ信
号の書込みまで保持される。以後同様の動作が、サブフ
ィールドの開始を規定するスタートパルスＤＹが供給さ
れる毎に繰り返される。

【００８２】さらに、フィールドが切り換わり、交流化
駆動信号ＦＲ１およびＦＲ２がレベル反転した場合にお
いても、各サブフィールドにおいて同様の動作が繰り返
される。

【００８３】次に、このような動作が行われることによ
って、画素１１０の液晶層に印加される電圧について検
討する。図１０は、階調データと、各階調データに応じ
て画素１１０の画素電極１１８に印加される電圧を示す
タイミングチャートである。なお、図１０においては、
各階調データに応じて画素電極１１８に印加される電圧
の波形に併せて、対向電極１０８に印加される対向電極
電圧ＬＣＣＯＭの電圧レベルが一点鎖線で示されてい
る。

【００８４】例えば、交流化駆動信号ＦＲ１がＨレベル
となるフィールドにおいて、奇数番目の画素１１０の階
調データが（０００）である場合には、図３および図７
に示した変換内容に従う結果、当該画素１１０の画素電
極１１８には、図１０に示されるように、サブフィール
ドＳｆ１〜Ｓｆ７にわたって電圧＋Ｖｏｆｆが書き込ま
れる。この結果、当該画素の液晶層には、対向電極１０
８に印加される電圧と画素電極１１８に印加される電圧
との差電圧であるＶＬが印加される。すでに説明したよ
うに、電圧ＶＬは、全てのサブフィールドにわたって液
晶層に印加した場合であっても、１フィールドにおいて
液晶層に与えられる実効電圧値が図８（ａ）における電
圧ＶＴＨ１よりも小さい値となるように選定されている
ため、当該画素１１０の透過率は階調データ（０００）
に対応して０％となる。一方、交流化駆動信号ＦＲ１が
Ｌレベルとなるフィールドにおいて、ある画素１１０の
階調データが（０００）である場合、サブフィールドＳ
ｆ１〜Ｓｆ７にわたって電圧−Ｖｏｆｆが書き込まれ
る。この場合も同様に、１フィールドにおいて液晶層に
与えられる実効電圧値は電圧ＶＴＨ１よりも小さくなる
ため、当該画素１１０の透過率は階調データ（０００）
に対応して０％となる。

【００８５】また、奇数番目の画素１１０の階調データ
が（００１）である場合、ＦＲ１がＨレベルとなるフィ
ールドにおいては、サブフィールドＳｆ１で電圧＋Ｖｏ
ｎが、その他のサブフィールドＳｆ２〜Ｓｆ７で電圧＋
Ｖｏｆｆが、当該画素１１０の画素電極１１８に印加さ
れる。ここで、サブフィールドＳｆ１において、液晶層
に印加される電圧は、対向電極１０８に印加される電圧
と画素電極１１８に印加される電圧との差電圧であるＶ
Ｈとなる。これに対し、サブフィールドＳｆ２〜Ｓｆ７
においては、液晶層に印加される電圧はＶＬとなる。こ
こで、サブフィールドＳｆ１は、１フィールドに対して
（Ｖ１²−ＶＬ²）／（ＶＨ²−ＶＬ²）となる期間に設定
されているから、上記電圧印加によって液晶層に与えら
れる実効電圧値はＶ１となる。この結果、当該画素の透
過率は、階調データ（００１）に対応して１４．３％と
なる。

【００８６】一方、次のフィールドにおいて交流化駆動
信号ＦＲ１がＬレベルとなると、直前のサブフィールド
における印加電圧を、対向電極電圧ＬＣＣＯＭの電圧レ
ベルを基準として極性を反転させた電圧が当該画素１１
０の画素電極１１８に対して印加されるから、交流化駆
動信号ＦＲ１がＨレベルとなるフィールドと同様、当該
画素の液晶層に１フィールドにおいて与えられる実効電
圧値はＶ１となり、階調データ（００１）に対応した透
過率が得られる。

【００８７】このように、交流化駆動信号ＦＲ１がＨレ
ベルの場合に各液晶層に印加される電圧は、交流化駆動
信号ＦＲ１がＬレベルの場合の印加電圧とは極性を反転
したものであって、かつ、その絶対値は等しいものとな
る。ここで、交流化駆動信号ＦＲ１は周期的にレベル変
化を繰り返す信号であるから、液晶層に印加される電圧
の極性も周期的に反転することとなる。すなわち、液晶
層に直流成分が印加される事態が回避されるから、液晶
の劣化を防止できるという利点がある。

【００８８】他の階調データが与えられた場合も同様で
ある。すなわち、図３および図７に示した変換内容に従
い、階調データに応じて画素１１０をオン状態にするサ
ブフィールドと画素をオフ状態にするサブフィールドと
が決定される。そして、画素１１０をオン状態にするサ
ブフィールドにおいては、電圧＋Ｖｏｎまたは−Ｖｏｎ
が交流化駆動信号ＦＲ１のレベルに応じて当該画素１１
０の画素電極１１８に印加される一方、画素１１０をオ
フ状態にするサブフィールドにおいては、電圧＋Ｖｏｆ
ｆまたは−Ｖｏｆｆが交流化駆動信号ＦＲ１のレベルに
応じて当該画素１１０の画素電極１１８に印加されるの
である。この結果、階調データに応じた実効電圧値が当
該画素の液晶層に対して与えられるから、当該階調デー
タに応じた透過率が得られる。

【００８９】なお、上記では左から数えて奇数番目の画
素１１０の画素電極１１８に印加される電圧について説
明したが、左から数えて偶数番目の画素１１０の画素電
極１１８に印加される電圧も、図１０に示したものと同
様となる。ただし、交流化駆動信号ＦＲ１とＦＲ２と
は、互いに反対レベルの信号であるから、偶数番目の画
素１１０の画素電極１１８に印加される電圧は、奇数番
目の画素１１０の画素電極１１８に印加される電圧を、
対向電極電圧ＬＣＣＯＭの電圧レベルを基準として極性
を反転した電圧となる。

【００９０】以上説明したように、本実施形態に係る電
気光学装置によれば、１フィールドが複数のサブフィー
ルドＳｆ１〜Ｓｆ７に分割され、各サブフィールド毎
に、各画素をオンにする電圧またはオフにする電圧を当
該画素に印加するようになっている。すなわち、各画素
に印加される電圧は、ＶＨまたはＶＬのいずれかである
ため、駆動回路などの周辺回路においては、従来の技術
の下では不可欠であった高精度のＤ／Ａ変換回路やオペ
アンプなどのような、アナログ信号を処理するための回
路は不要となる。このため、回路構成が大幅に簡略化さ
れるので、装置全体のコストを低く抑えることができ
る。さらに、画素に印加される電圧はＶＨまたはＶＬの
いずれかであり、２値的であるから、素子特性や配線抵
抗などの不均一性に起因する表示ムラが原理的に発生し
ない。このため、本実施形態に係る電気光学装置によれ
ば、高品質かつ高精細な階調表示が可能となる。

【００９１】また、本実施形態においては、２値信号Ｄ
ｓの点順次的なラッチを行うための第１ラッチ回路１５
２０をデータ線側駆動用ＩＣ１５０に内蔵した構成とな
っている。ここで、かかる動作を行う第１ラッチ回路１
５２０を、素子基板１０１上に設けることも一応考えら
れる。しかしながら、素子基板１０１上に形成された回
路は、半導体基板上に形成された回路と比較して電荷移
動度が低く、回路動作速度が遅いため、高精細化が困難
であるという問題がある。これに対し、本実施形態によ
れば、高い動作速度を要する処理をデータ線側駆動用Ｉ
Ｃ１５０内で行うようにしたため、かかる問題が生じな
い。この結果、表示の高精細化を容易に実現することが
できるという利点がある。

【００９２】また、本実施形態においては、画素１行分
のデータを複数回に分けて素子基板１０１上のデータ線
側出力回路１４０に出力するようになっているため、か
かる分割を行うことなく、画素１行分のデータをそのま
ま素子基板上に出力する場合と比較して、データ線側駆
動用ＩＣの出力端子数を減らすことができる。つまり、
データ線側駆動用ＩＣ１５１の出力端子とデータ線側出
力回路１４１の入力端子との接点数を少なくすることが
できるという利点がある。

【００９３】なお、本実施形態においては、選択回路に
よって画素１行分のデータを２つのブロックに分割する
ようにしたが、分割するブロックの個数はこれに限られ
るものではなく、３つ以上のブロックに分割するように
してもよいことはもちろんである。

【００９４】また、本実施形態によれば、各サブフィー
ルド毎に画素のオンまたはオフを指示すればよいため、
１個の画素に対して、１度に１ビットのデータを与えれ
ば済む。ここで、例えば上述した従来の技術を用いて３
ビットの階調データに従った階調表示を行う場合、１つ
の画素に対して一度に３ビットのデータを与える必要が
あるため、データ線側駆動用ＩＣ１５１とデータ線側出
力回路１４１との接点を画素１個に対応して３個設ける
必要があった。また、近年、さらなる多階調による表示
が要請されているが、従来の技術を用いてかかる要請に
応えるためには、階調データのビット数を増やす必要が
ある。そして、このためには、データ線側駆動用ＩＣ１
５１とデータ線側出力回路１４１との接点数を増やす必
要があるのである。しかしながら、データ線側駆動用Ｉ
Ｃ１５１とデータ線側出力回路１４１との接点のピッチ
を短くするのには限界がある（例えば５０μｍ）のが現
状である。従って、上記従来の技術では、多階調による
表示を実現するのが困難であるという問題があった。こ
れに対し、本実施形態によれば、更なる多階調化を実現
する場合であっても、１度に１個の画素に与えなければ
いけないデータが１ビットであることに変わりはない。
つまり、多階調化を実現するに際しても、データ線側駆
動用ＩＣ１５１とデータ線側出力回路１４１との接点数
を増やす必要がないのである。この結果、データ線側駆
動用ＩＣ１５１とデータ線側出力回路１４１との接点の
ピッチが制約される状況下においても、かかる制約の影
響を受けることなく多階調化を実現することができると
いう利点がある。さらに、本実施形態によれば、１つの
画素に対して１ビットのデータを処理すればよいため、
上述した従来の技術を用いて１画素あたり３ビットの階
調データを処理する場合と比較して、データ線側駆動用
ＩＣの回路規模を小さくすることができ、コストを低く
抑えることができるという利点がある。

【００９５】なお、本実施形態においては、電気光学装
置が備えるすべての画素を用いて画像表示を行う場合を
例に説明したため、データ線側駆動用ＩＣ１５０は、ま
さに１行分の画素の２値信号を複数回に分けて出力する
ようにした。一方、近年、すべての画素のうちの一部の
画素のみを用いて画像表示を行うことができる電気光学
装置が提供されている。かかる電気光学装置に本発明を
適用した場合、１行分の画素とは、表示を行う領域に属
する画素のうちの１行分の画素を意味する。すなわち、
特許請求の範囲における「画素１行分」とは、表示の対
象となっている領域に属する画素の１行分を意味し、表
示の対象となっていない画素は含まれないことに留意さ
れたい。以下に示す各実施形態においても同様である。
また、データ線側駆動用ＩＣ内の回路規模が小さくなる
のでＩＣチップ面積を小さくすることができる。

【００９６】Ｃ：第２実施形態 Ｃ−１：第２実施形態の構成 次に、本発明の第２実施形態に係る電気光学装置につい
て説明する。

【００９７】本実施形態に係る電気光学装置は、その作
用については上記第１実施形態に係る電気光学装置と概
ね同様であるが、構成が若干異なっている。つまり、本
実施形態においても、上記第１実施形態と同様、データ
線側駆動用ＩＣ内の回路によって画素１行分の２値信号
が、各々ｋ個の２値信号を含むｐ個のブロックに分割さ
れ（つまり、ｎ＝ｐ×ｋ）、各ブロック単位でデータ線
側駆動用ＩＣから２値信号が出力されるようになってい
る。

【００９８】図１１は、本実施形態における表示領域１
０１ａ周辺に設けられた各回路、すなわち、データ線側
駆動用ＩＣ１５１、データ線側出力回路１４１、走査線
側駆動回路１３０の構成を示すブロック図である。デー
タ線側駆動回路は、データ線側駆動用ＩＣ１５１とデー
タ線側出力回路１４１により構成され、前者が第1のデ
ータ線側駆動回路、後者が第2のデータ線側駆動回路に
相当する。なお、図１１において、図４に示した上記第
１実施形態の各部と同一の部分には、同一の符号を付し
てその説明を省略する。

【００９９】同図に示すように、本実施形態におけるデ
ータ線側駆動用ＩＣ１５１は、Ｘシフトレジスタ１５１
１、第１ラッチ回路１５２１、第２ラッチ回路１５３
１、データ転送制御回路１５５１およびレベルシフタ１
５６１を含んで構成されている。

【０１００】データ転送制御回路１５５１は、上記実施
形態におけるデータ転送制御回路１５５０と同様、デー
タ線側駆動用ＩＣ１５１内の動作と、素子基板１０１上
に形成されたデータ線側出力回路１４１の動作とを同期
させるための制御を行うものである。ただし、選択信号
ＳＥＬを出力しない点、およびラッチパルスＬＴＡなら
びにラッチパルスＬＴ１、ＬＴ２、…、ＬＴｐを出力す
る点で上記実施形態におけるデータ転送制御回路１４０
とは異なる（各信号の詳細は後述する）。

【０１０１】本実施形態においては、タイミング信号生
成回路２００から、Ｘシフトレジスタ１５１１に対して
信号ＥＩＯが供給される。この信号ＥＩＯは、１水平走
査期間をｐ個に分割した各期間（以下、「分割期間」と
いう）の最初に出力されるパルス信号である。一方、Ｘ
シフトレジスタ１５１１は、ｋ個の単位回路から構成さ
れており、上記信号ＥＩＯをクロック信号ＣＬＸに従っ
て転送して、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｋと
して順次出力するようになっている。第１ラッチ回路１
５２１は、データ変換回路３００から供給される２値信
号Ｄｓを、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｋの立
ち下がりにおいて順次ラッチする。第２ラッチ回路１５
３１は、第１ラッチ回路１５２１から順次出力されるｋ
個の２値信号Ｄｓを、データ転送制御回路１５５１から
出力されるラッチパルスＬＴＡの立ち下がりにおいてラ
ッチし、２値信号Ｄａ１、Ｄａ２、…、Ｄａｋとして一
斉に出力する。ここで、ラッチパルスＬＴＡは、各分割
期間のうち、少なくとも当該分割期間における第１ラッ
チ回路１５２１によるｋ個の２値信号のラッチが終了し
た後（つまり、ラッチ信号Ｓｐの立ち下がりの後）に供
給されるパルス信号である。

【０１０２】レベルシフタ１５６１は、入力端子および
出力端子の個数がｋ個となっている点を除いて、上記第
１実施形態において示したものと同様のものである。

【０１０３】データ線側出力回路１４１は、基板上第１
ラッチ回路１４１１、基板上第２ラッチ回路１４２０お
よび表示データ変換回路１４３０により構成されてい
る。図１２は、これらの各回路の構成を示すブロック図
である。同図に示すように、基板上第２ラッチ回路１４
２０および表示データ変換回路１４３０は、図６に示し
たものと同様のものであるから、ここでは主に基板上第
１ラッチ回路１４１１の構成について説明する。

【０１０４】図１２に示すように、基板上第１ラッチ回
路１４１１は、各々ｋ個のラッチを備えるｐ個のラッチ
群を備えている。そして、各ラッチ群に属するｋ個のラ
ッチには、データ線側駆動用ＩＣ１５１内のデータ転送
制御回路１５６１から出力されるラッチパルスＬＴ１、
ＬＴ２、ＬＴ３、…、ＬＴｐがそれぞれ供給される。具
体的には、例えば図１２において左から数えて１段目の
ラッチ群に属するｋ個のラッチには、ラッチパルスＬＴ
１が共通のラッチ信号として供給される。同様に、左か
ら数えてｉ段目のラッチ群に属する各ラッチには、ラッ
チパルスＬＴｉが供給される。ここで、ラッチパルスＬ
Ｔｉは、水平走査期間のうちのｉ番目の分割期間におい
て、少なくとも当該分割期間において出力される上記ラ
ッチパルスＬＴＡが立ち下がった後に供給されるパルス
信号である（図１３参照）。

【０１０５】また、各ラッチ群に属するラッチのうち、
段数が同じラッチには、データ線側駆動用ＩＣ１５１か
ら出力されたｋ個の２値信号のうちのいずれかが同時に
供給されるようになっている。具体的には、各ラッチ群
に属するラッチのうち、左から数えて１段目のラッチに
は、データ線側駆動用ＩＣ１５１から出力された２値信
号Ｄａ１が供給される。同様に、ｐ個のラッチ群に属す
る各ラッチのうち、左から数えてｉ段目（１≦ｉ≦ｋ）
のラッチには、２値信号Ｄａｉが同時に供給されるよう
になっている。そして、基板上第１ラッチ回路１４１１
内のｉ段目のラッチ群に属するラッチは、ラッチパルス
ＬＴｉの立ち下がりにおいて、当該時点において供給さ
れている２値信号Ｄａ１、Ｄａ２、…、Ｄａｋをラッチ
する。一方、各ラッチ群に属するラッチの出力端、すな
わち、ｎ個（＝ｋ×ｐ個）の出力端の各々は、基板上第
２ラッチ回路１４２０のｎ個の入力端にそれぞれ接続さ
れている。結局、水平走査期間の（１Ｈ）のｉ番目の分
割期間に供給されるラッチパルスＬＴｉの立ち下がりに
おいて、ｉ番目のブロックに属するｋ個の２値信号が一
斉に基板上第２ラッチ回路１４２０に出力されることと
なる。換言すれば、基板上第１ラッチ回路１４１１は、
データ線側駆動用ＩＣ１５１から各ブロックごとに供給
される２値信号を、各々基板上第２ラッチ回路１４２１
のｎ個の入力端の各々に振り分ける役割を担っている。

【０１０６】Ｂ−２：第２実施形態の動作次に、図１３
に示すタイミングチャートを参照して、本実施形態に係
る電気光学装置の動作について説明する。

【０１０７】まず、タイミング信号生成回路２００から
サブフィールドＳｆ１の開始を規定するスタートパルス
ＤＹが供給されると、上記第１実施形態と同様に、走査
線側駆動回路１３０から走査信号Ｇ１、Ｇ２、Ｇ３、
…、Ｇｍが順次出力される。この各走査信号Ｇ１、Ｇ
２、Ｇ３、…、Ｇｍは、それぞれクロック信号ＣＬＹの
半周期に相当するパルス幅を有し、また、上から数えて
１本目の走査線１１２に供給される走査信号Ｇ１は、ス
タートパルスＤＹが供給された後、クロック信号ＣＬＹ
が最初に立ち上がってから、少なくともクロック信号Ｃ
ＬＹの半周期だけ遅延して出力される。従って、サブフ
ィールドの最初にスタートパルスＤＹが供給されてか
ら、走査信号Ｇ１が出力されるまでに、１水平走査期間
に相当する期間が存在することとなる。そこで、まず、
この水平走査期間において実行される処理について説明
する。

【０１０８】まず、この水平走査期間をｐ個に分割した
各期間の最初に、信号ＥＩＯがデータ線側駆動用ＩＣ１
５１内のＸシフトレジスタ１５１１に供給される。Ｘシ
フトレジスタ１５１１は、この信号ＥＩＯをクロック信
号ＣＬＸに従って転送する。この結果、Ｘシフトレジス
タ１５１１からは、ラッチ信号Ｓ１、Ｓ２、…、Ｓｋが
順次出力される。一方、第１ラッチ回路１５２１は、こ
のラッチ信号Ｓ１、Ｓ２、…、Ｓｋの立ち下がりにおい
て、２値信号Ｄｓを順次ラッチする。つまり、第１ラッ
チ回路１５２１は、各分割期間においてｋ個の２値信号
を順次出力する。

【０１０９】一方、各分割期間におけるラッチ信号Ｓｋ
の立ち下がりよりも遅いタイミングで、第２ラッチ回路
１５３１にはラッチパルスＬＴＡが供給される。第２ラ
ッチ回路１５３１は、このラッチパルスＬＴＡの立ち下
がりにおいて、第１ラッチ回路１５２１から供給される
ｋ個の２値信号を一斉にラッチし、２値信号Ｄａ１、Ｄ
ａ２、Ｄａ３、…、Ｄａｋとして出力する。各２値信号
は、レベルシフタ１５６１によってレベルシフトが施さ
れた後、データ線側出力回路１４１にパラレルに出力さ
れる。結局、データ線側駆動用ＩＣ１５１は、１水平走
査期間（１Ｈ）をｐ個に分割した各分割期間において、
各ブロック単位で２値信号を出力することとなる。

【０１１０】次に、基板上第１ラッチ回路１４１１は、
ラッチパルスＬＴ１、ＬＴ２、…、ＬＴｐの立ち下がり
において、データ線側駆動用ＩＣ１５１からの出力信号
を順次ラッチする。詳述すると、以下の通りである。ま
ず、ラッチパルスＬＴ１は、ラッチパルスＬＴＡの立ち
下がりにおいて１番目のブロックに属する２値信号がデ
ータ線側駆動用ＩＣ１５１から出力された直後に、基板
上第１ラッチ回路１４１１内の１段目のラッチ群に供給
される。このため、当該分割期間において、基板上第１
ラッチ回路１４１１の１段目のラッチ群を構成する各ラ
ッチは、第１ブロックに属する２値信号をラッチする。
同様に、ラッチパルスＬＴｉは、ｉ番目の分割期間にお
いてｉ番目のブロックに属する２値信号がデータ線側駆
動用ＩＣ１５１から出力された直後に、基板上第１ラッ
チ回路１４１１のｉ段目のラッチ群に供給される。この
ため、当該分割期間においては、基板上第１ラッチ回路
１４１１のｉ段目のラッチ群を構成する各ラッチは、ｉ
番目のブロックに属するｋ個の２値信号をラッチする。
この結果、ｐ番目の分割期間においてＬＴｐが立ち下が
った段階においては、基板上第２ラッチ回路１４２０に
対して画素１行分の２値信号Ｄａ１、Ｄａ２、…、Ｄａ
ｎが出力されていることとなる。

【０１１１】次に、クロック信号ＣＬＹが立ち下がっ
て、走査信号Ｇ１が上から１本目の走査線１１２に出力
されると、当該走査線１１２に接続された画素１１０の
トランジスタ１１６が全てオン状態となる。一方、当該
クロック信号ＣＬＹの立ち下がりタイミングにおいてラ
ッチパルスＬＰ２が基板上第２ラッチ回路１４２１に供
給される。そして、このラッチパルスＬＰ２の立ち上が
りタイミングにおいて、基板上第２ラッチ回路１４２０
は、直前の水平走査期間において供給された画素１行分
の２値信号を一斉に出力する。なお、この２値信号の一
斉出力に並行して、データ線側駆動用ＩＣ１５１内の第
１ラッチ回路１５２１および第２ラッチ回路１５３１
は、画素１行分の２値信号を各ブロック単位でデータ線
側出力回路１４１に出力するとともに、基板上第１ラッ
チ回路１４１１は、これらの各ブロック単位で供給され
る２値信号の各々を、順次ｎ本の配線に振り分ける。

【０１１２】一方、基板上第２ラッチ回路１４２０から
出力された２値信号Ｄｂ１、Ｄｂ２、…、Ｄｂｎは、第
1実施形態と同様に、表示データ変換回路１４３０によ
り、図７に示した変換内容に従った電圧を有するデータ
信号ｄ１、ｄ２、ｄ３、…、ｄｎに変換される。そし
て、ｎ個のデータ信号の各々が、各データ線１１４に供
給されることとなる。

【０１１３】以後同様の動作が、ｍ本目の走査線１１２
に走査信号Ｇｍが出力されるまで繰り返される。すなわ
ち、ある走査信号Ｇｉが出力される１水平走査期間にお
いては、以下のおよびの動作が並行して行われる。 ｉ本目の走査線１１２に接続された１行分の画素１１
０に対してデータ線１１４を介してデータ信号ｄ１、ｄ
２、ｄ３、…、ｄｎが書き込まれる。 ｉ＋１本目の走査線１１２に接続された画素１行分の
２値信号が各ブロック単位でデータ線側駆動用ＩＣ１５
１から出力されるとともに、基板上第１ラッチ回路１４
１１によって各ブロック毎に順次ラッチされる。

【０１１４】以後、同様の動作が、サブフィールドの開
始を規定するスタートパルスＤＹが供給される毎に繰り
返される。

【０１１５】なお、このような動作が行われることによ
って画素１１０の液晶層に印加される電圧は、図１０に
示したものと同様となるため、その説明を省略する。

【０１１６】本実施形態によれば、上記第１実施形態と
同様の効果が得られる。さらに、本実施形態において
は、データ線側駆動用ＩＣ１５１に内蔵されるシフトレ
ジスタおよびラッチ回路のビット数を少なくすることが
できるから、上記第１実施形態におけるデータ線側駆動
用ＩＣ１５０と比較して回路規模を小さくすることがで
き、ひいてはコストを低減することができるという利点
が得られる。

【０１１７】Ｄ：第３実施形態 Ｄ−１：第３実施形態の構成 上記第２実施形態においては、各画素に対応する２値信
号を抽出するために、Ｘシフトレジスタ１５１１、第１
ラッチ回路１５２１および第２ラッチ回路１５３１を用
いる構成とした。これに対し、本実施形態においては、
かかる機能をフレームメモリを用いて実現するようにな
っている。なお、本実施形態においても、上記第２実施
形態と同様、画素１行分の２値信号が各々ｋ個の２値信
号を含むｐ個のブロックに分割されるとともに、１水平
走査期間を分割したｐ個の分割期間の各々において、各
ブロック単位で２値信号がデータ線ドライバＩＣ１５２
から出力されるようになっている。

【０１１８】図１４は、本実施形態における表示領域１
０１ａ周辺に設けられた各回路、すなわち、データ線側
駆動用ＩＣ１５２、データ線側出力回路１４１、走査線
側駆動回路１３０の構成を示すブロック図である。デー
タ線側駆動回路は、第1のデータ線側駆動回路であるデ
ータ線側駆動用ＩＣ１５２と、データ線側出力回路１４
１により構成される。

【０１１９】同図に示すように、本実施形態におけるデ
ータ線側駆動用ＩＣ１５２は、フレームメモリ１５７
０、ラッチ回路１５２２、データ転送制御回路１５５
２、タイミング信号生成回路２０１およびデータ変換回
路３０１を備えている。

【０１２０】上記各実施形態においては、タイミング信
号生成回路２００によって各種のタイミング信号等が生
成されるとともに、データ変換回路３００によって階調
データが２値信号Ｄｓに変換されるようにようにした
が、本実施形態においては、フレームメモリ１５７０が
データ線側駆動用ＩＣ１５２内に設けられているため、
このタイミング信号生成回路２００およびデータ変換回
路３００が、タイミング信号生成回路２０１およびデー
タ変換回路３０１としてデータ線側駆動用ＩＣ内に設け
られた構成となっている。具体的には、タイミング信号
生成回路２０１は、ドットクロック信号ＤＣＬＫに従っ
て、スタートパルスＤＹ、クロック信号ＣＬＹ、ラッチ
パルスＬＰおよびフィールド同期信号ＦＳを生成して出
力する。ここで、フィールド同期信号ＦＳは、各フィー
ルドの最初に出力されるパルス信号である。なお、本実
施形態において用いられる信号のうち、上記各実施形態
において示した各信号と同一の記号で表される信号は、
上記各実施形態において示した信号と同様の信号である
ため、その説明を省略する。

【０１２１】フレームメモリ１５７０は、１画面分の画
素（ｍ×ｎ個）の各々に対応した階調データを記憶す
る。ここで、各階調データは、上記各実施形態と同様３
ビットのデータである。従って、フレームメモリ１５７
０は、ｍ×ｎ×３（すなわち、（１画面分の画素の個
数）×（階調データのビット数））ビットのデータを記
憶できるようになっている。このフレームメモリ１５７
０には、上位装置内のＣＰＵから書込アドレス信号、書
込タイミング信号および階調データが与えられる。この
階調データは、書込タイミング信号によって指定される
タイミングで、フレームメモリ１５７０内の書込アドレ
ス信号によって指定されるアドレスに順次書込まれる。
なお、本実施形態においては、表示内容が変更される画
素のデータのみがＣＰＵ１０から与えられ、当該データ
のみが書き換えられるようになっている。

【０１２２】また、フレームメモリ１５７０は、図示し
ない読出回路を備えている。この読出回路は、フレーム
メモリ１５７０に記憶された階調データのうち、データ
転送制御回路１５５２から供給される読出アドレス信号
によって指定されるアドレスに記憶された階調データを
読み出して、データ変換回路３０１に出力する（詳細は
後述する）。

【０１２３】データ転送制御回路１５５２は、上記各実
施形態において説明したものと同様、データ線側駆動用
ＩＣ１５２内の各回路の動作と、素子基板１０１上に形
成されたデータ線側出力回路１４１の動作とを同期させ
るための回路である。このデータ転送制御回路１５５２
は、タイミング信号生成回路３０１から供給されるフィ
ールド同期信号ＦＳおよびラッチパルスＬＰに従い、読
出アドレス信号、サブフィールド信号ＳＦ、ラッチパル
スＬＴＡ、ラッチパルスＬＴ１、ＬＴ２、…、ＬＴｐ、
ならびにラッチパルスＬＰ２を生成して出力する。各信
号の具体的な態様は、以下に示すとおりである。 ａ．読出アドレス信号 この読出アドレス信号は、１水平走査期間をｐ個に分割
した分割期間の各々においてフレームメモリ１５７０内
の読出回路に出力され、フレームメモリ１５７０内の読
出アドレスを指定するための信号である。この読出アド
レス信号は、当該水平走査期間の次の水平走査期間にお
いて選択される１行分の画素のうち、ｋ個の画素に対応
する階調データが記憶されたアドレスを指定するように
なっている。ここで、上述したように、各階調データは
３ビットのデータであるから、各分割期間において出力
される読出アドレス信号は、ｋ×３個のアドレスを指定
するようになっている。フレームメモリ１５７０内の読
出回路は、この読出アドレス信号に従ってｋ個の画素の
各々に対応する３ビットの階調データを読み出して、デ
ータ変換回路３０１に出力する。 ｂ．サブフィールド信号ＳＦ このサブフィールド信号ＳＦは、各サブフィールドの開
始時点においてデータ変換回路３０１に出力され、１フ
ィールド内のいずれのサブフィールドであるかを示す信
号である。 ｃ．ラッチパルスＬＴＡ このラッチパルスＬＴＡは、データ線側駆動用ＩＣ１５
２内のラッチ回路１５２２に供給される信号である。ラ
ッチパルスＬＴＡは、各分割期間において、上記読出回
路がｋ個の２値信号Ｄｓを読み出すたびに供給されるパ
ルス信号である。 ｄ．ラッチパルスＬＴ１、ＬＴ２、ＬＴ３、…、ＬＴｐ このラッチパルスＬＴ１、ＬＴ２、ＬＴ３、…、ＬＴｐ
は、基板上第１ラッチ回路１４１１に供給される信号で
ある。各ラッチパルスＬＴ１、ＬＴ２、ＬＴ３、…、Ｌ
Ｔｐは、各分割期間において、上記ラッチパルスＬＴＡ
の立ち下がりの後に出力されるパルス信号である。具体
的には、ラッチパルスＬＴ１は、１フィールド内の最初
の分割期間において、ラッチパルスＬＴＡが立ち下がっ
た後に出力され、ラッチパルスＬＴ２は、１フィールド
内の２番目の分割期間において、ラッチパルスＬＴＡが
立ち下がった後に出力され、……、ラッチパルスＬＴｐ
は、１フィールド内のＰ番目の分割期間（すなわち、１
フィールド内の最後の分割期間）において、ラッチパル
スＬＴＡが立ち下がった後に出力される、といった具合
である。 ｅ．ラッチパルスＬＰ２ このラッチパルスＬＰ２は、上記各実施形態と同様、水
平走査期間の最初に基板上第２ラッチ回路１４２０に供
給されるパルス信号である。

【０１２４】データ変換回路３０１は、読出アドレス信
号に従ってフレームメモリ１５７０から読み出されるｋ
個の画素に対応する階調データの各々を、図３に示す真
理値表に従って複数の２値信号Ｄｓに変換するととも
に、このうちのサブフィールド信号によって特定される
サブフィールドに対応した２値信号Ｄｓを出力する。例
えば、階調データが（０１１）である場合を想定する
と、図３に示す真理値表からも明らかなとおり、サブフ
ィールド信号ＳＦによって指定されるサブフィールドが
Ｓｆ１〜Ｓｆ３のうちのいずれかであればＨレベルの２
値信号Ｄｓを出力し、サブフィールド信号ＳＦによって
指定されるサブフィールドがＳｆ４〜Ｓｆ７のうちのい
ずれかであればＬレベルの２値信号Ｄｓを出力する、と
いった具合である。このようなデータ変換がｋ個の画素
に対応した階調データの各々について実行される結果、
データ変換回路３０１からは、各分割期間ごとにｋ個の
２値信号Ｄｓが順次出力されることとなる。

【０１２５】ラッチ回路１５２２は、ｋ個のラッチを備
えており、各ラッチにデータ変換回路３０１から出力さ
れた２値信号の各々が供給されるようになっている。各
ラッチには、データ転送制御回路１５２２からラッチパ
ルスＬＴＡが供給される。上述したように、このラッチ
パルスＬＴＡは、各分割期間においてデータ変換回路３
０１からｋ個の２値信号が出力された後のタイミングで
供給される信号である。つまり、ラッチ回路１５２２
は、各分割期間においてデータ変換回路３０１からｋ個
の２値信号Ｄｓが供給された段階で、当該２値信号Ｄｓ
を一斉にラッチし、２値信号Ｄａ１、Ｄａ２、…、Ｄａ
ｋとして出力する。この結果、データ線側駆動用ＩＣ１
５２の出力端子と、データ線側出力回路１４１の入力端
子との接点数は、ｋ個以上であればよい。

【０１２６】一方、本実施形態におけるデータ線側出力
回路１４１は、上記第２実施形態に示したものと同様の
構成となっている。ただし、基板上第１ラッチ回路１４
１１に供給されるラッチパルスＬＴ１、ＬＴ２、…、Ｌ
Ｔｐの各々は、上記ラッチパルスＬＴＡの立ち下がりの
後に、基板上第１ラッチ回路１４１１内の各ラッチ群に
供給されるようになっている。

【０１２７】Ｄ−２：第３実施形態の動作 次に、図１５に示すタイミングチャートを参照して、本
実施形態に係る電気光学装置の動作について説明する。
なお、以下では、上記第２実施形態における動作と異な
るデータ線側駆動用ＩＣ１５２内の動作についてのみ説
明する。

【０１２８】まず、本実施形態においても、各サブフィ
ールドの開始を規定するスタートパルスが出力されてか
ら、１本目の走査線１１２に対して走査信号Ｇ１が出力
されるまでに、１水平走査期間に相当する期間が存在す
ることとなる。そして、この水平走査期間をｐ個に分割
した各分割期間の最初に、データ線側駆動用ＩＣ１５２
内のフレームメモリ１５７０の読出回路に読出アドレス
信号が供給される。読出回路は、この読出アドレス信号
によって指定されるアドレスに書込まれたデータを読み
出し、データ変換回路３０１に対して出力する。すなわ
ち、ｋ個の画素の各々に対応した３ビットの階調データ
が、読出回路から出力されることとなる。

【０１２９】次に、データ変換回路３０１は、読出回路
から供給される各階調データを、図３に示した変換内容
に従って複数の２値信号Ｄｓに変換するとともに、これ
らの２値信号Ｄｓのうち、データ転送制御回路１５５２
から供給されるサブフィールド信号ＳＦによって特定さ
れるサブフィールドに対応した２値信号Ｄｓを出力す
る。つまり、サブフィールド信号ＳＦによって特定され
るサブフィールドにおいて、画素をオン状態とすべきか
オフ状態とすべきかを表す２値信号がｋ個の画素の各々
についてラッチ回路１５２２に出力される。

【０１３０】一方、ラッチ回路１５２２は、フレームメ
モリ１５７０の読出回路から順次出力されるｋ個の２値
信号Ｄｓを、ラッチパルスＬＴＡの立ち下がりにおいて
一斉にラッチし、２値信号Ｄａ１、Ｄａ２、…、Ｄａｋ
として出力する。つまり、１水平走査期間をｐ分割した
分割期間の各々において、各ブロック単位の２値信号が
データ線側駆動用ＩＣ１５２から出力されることとな
る。

【０１３１】以後の動作は、上記第２実施形態において
示したものと同様となる。つまり、基板上第１ラッチ回
路１４１１は、ラッチパルスＬＴ１、ＬＴ２、…、ＬＴ
ｐの立ち下がりにおいて、データ線側駆動用ＩＣ１５２
から順次出力されるブロック単位の２値信号をラッチす
る一方、基板上第２ラッチ回路１４１２は、ある水平走
査期間において基板上第１ラッチ回路１４１１によって
ラッチされた画素１行分の２値信号を、次の水平走査期
間の最初に供給されるラッチパルスＬＰの立ち下がりタ
イミングにおいて一斉にラッチし、２値信号Ｄｂ１、Ｄ
ｂ２、Ｄｂ３、…、Ｄｂｎとして出力する。これらの２
値信号は、表示データ変換回路１４３２によって所定の
電圧を有するデータ信号ｄｊに変換されて各データ線に
出力される。また、これらの動作の結果、各画素の液晶
層に印加される電圧は、上記第１実施形態において示し
たものと同様となるため、その説明を省略する。

【０１３２】本実施形態においても、上記第１実施形態
と同様の効果が得られる。また、本実施形態によれば、
フレームメモリ１５７０内のデータのうち、内容に変更
があるデータのみを書き換えるようにすることができる
から、特に、表示画像の変化が少ない場合や、静止画像
を表示する場合などには、低い消費電力で駆動すること
が可能となる。

【０１３３】Ｅ：変形例 以上この発明の一実施形態について説明したが、上記実
施形態はあくまでも例示であり、上記実施形態に対して
は、本発明の趣旨から逸脱しない範囲で様々な変形を加
えることができる。変形例としては、例えば以下のよう
なものが考えられる。

【０１３４】＜変形例１＞上記各実施形態においては、
画素１１０をオン状態にするサブフィールドにおいては
当該画素１１０の液晶層に対して電圧ＶＨを印加する一
方、画素１１０をオフ状態にするサブフィールドにおい
ては当該画素１１０の液晶層に対して電圧ＶＬを印加す
るようにした。しかしながら、画素１１０をオフ状態に
するサブフィールドにおいては、液晶層に対して印加さ
れる電圧が０Ｖとなるようにしてもよい。すなわち、上
記各実施形態においては、画素１１０をオフ状態にする
サブフィールドにおいては、対向電極１０８に与えられ
る対向電極電圧ＬＣＣＯＭの電圧よりも電圧ＶＬだけ高
い電圧＋Ｖｏｆｆまたは対向電極電圧ＬＣＣＯＭの電圧
よりも電圧ＶＬだけ低い−Ｖｏｆｆのいずれかを画素電
極１１８に印加するようにしたが、画素１１０をオフ状
態にするサブフィールドにおいては、対向電極電圧ＬＣ
ＣＯＭの電圧と同一レベルの電圧を画素電極１１８に対
して印加し、液晶層に印加される電圧を０Ｖとするよう
にしてもよい。つまり、表示データ変換回路１４３０
は、基板上第２ラッチ回路１４２０から出力される２値
信号Ｄｂ１、Ｄｂ２、…、Ｄｂｎに基づいて、３種類の
電圧、すなわち、＋Ｖｏｎおよび−Ｖｏｎ、ならびに対
向電極電圧ＬＣＣＯＭの電圧と同一レベルの電圧Ｖｏｆ
ｆのうちのいずれかを選択し、選択した電圧のデータ信
号を各データ線１１４に出力するように構成するのであ
る。なお、この場合には、各サブフィールドの時間長
は、上記実施形態における各サブフィールドの時間長と
は異なる時間長に設定される。具体的には、上述した各
サブフィールドの時間長において、ＶＬを「０」とした
期間となる。例えば、サブフィールドＳｆ１は、１フィ
ールド（１ｆ）に対して（Ｖ１／ＶＨ）²となる期間に
設定され、サブフィールドＳｆ２は、１フィールド（１
ｆ）に対して（Ｖ２／ＶＨ）²−（Ｖ１／ＶＨ）²となる
期間に設定される、といった具合である。

【０１３５】＜変形例２＞また、上記各実施形態および
変形例１においては、対向電極電圧ＬＣＣＯＭを一定の
電圧レベルを維持する信号としたが、これに限らず、対
向電極電圧ＬＣＣＯＭを所定時間間隔毎にレベル反転さ
せるようにしてもよい。例えば、対向電極電圧ＬＣＣＯ
Ｍを、１フィールド毎にＨレベル（電圧ＶＨ）からＬレ
ベル（電圧ＶＬ（＝０Ｖ））、ＬレベルからＨレベル、
といった具合にレベル反転を繰り返す信号とするのであ
る。そして、対向電極電圧ＬＣＣＯＭがＨレベルである
フィールド内であって、画素１１０をオン状態にすべき
サブフィールドにおいては、電圧ＶＬ（＝０Ｖ）を画素
電極１１８に対して印加する一方、画素１１０をオフ状
態にすべきサブフィールドにおいては、電圧ＶＨを画素
電極１１８に対して印加するのである。同様に、対向電
極電圧ＬＣＣＯＭがＬレベルであるフィールド内であっ
て、画素１１０をオン状態にすべきサブフィールドにお
いては、電圧ＶＨを画素電極１１８に対して印加する一
方、画素１１０をオフ状態にすべきサブフィールドにお
いては、電圧ＶＬ（＝０Ｖ）を画素電極１１８に対して
印加するのである。このようにしても、画素１１０をオ
ン状態にする場合には当該画素１１０の液晶層に電圧Ｖ
Ｈを印加するとともに、画素１１０をオフ状態にする場
合には当該画素１１０の液晶層に電圧ＶＬ（＝０Ｖ）を
印加することができる。

【０１３６】上記変形例１および２によれば、画素電極
１１８に印加されるべき電圧のレベル数を少なくするこ
とができるから、上記各実施形態に例示した場合と比較
して、周辺回路を簡易なものにすることができるという
利点がある。

【０１３７】Ｆ：液晶装置の全体構成 次に、上記実施形態や応用形態に係る電気光学装置の構
造について、図１６および図１７を参照して説明する。
ここで、図１６は、電気光学装置１００の構成を示す平
面図であり、図１７は、図１６におけるＡ−Ａ’線の断
面図である。なお、図１６および図１７においては、上
記第１実施形態に係る電気光学装置の構成が示されてい
る。

【０１３８】これらの図に示されるように、電気光学装
置１００は、画素電極１１８などが形成された素子基板
１０１と、対向電極１０８などが形成された対向基板１
０２とが、互いにシール材１０４によって一定の間隙を
保って貼り合わせられるとともに、この間隙に電気光学
材料としての液晶１０５が挟まれた構造となっている。
なお、実際には、シール材１０４には切欠部分があっ
て、ここを介して液晶１０５が封入された後、封止材に
より封止されるが、これらの図においては省略されてい
る。

【０１３９】さて、素子基板１０１において、シール材
１０４の外側の領域１３０ａには、走査線側駆動回路１
３０が形成され、また、領域１４０ａにはデータ線側出
力回路１４０が形成されている。また、データ線側出力
回路１４０が形成される領域１４０ａの、表示領域１０
１ａとは反対側に位置する領域１５０ａには、データ線
側駆動用ＩＣ１５０がＩＣチップの状態でＣＯＧ（Chip
On Glass）方式で実装される。さらに、データ線側駆
動用ＩＣが実装される領域１５０ａの、表示領域１０１
ａとは反対側に位置する領域１５０ｂには、複数の接続
端子１０９が形成されて、外部からの制御信号や電源な
どが入力される構成となっている。詳述すると、以下の
通りである。

【０１４０】図１７に示すように、データ線側出力回路
１４０の入力端子１４０ｂ（より詳細には基板上第１ラ
ッチ回路１４１０の入力端子）と、データ線側駆動用Ｉ
Ｃ１５０の出力端子１５０ｂとが異方性導電膜１０７内
の導電性粒子によって電気的に接続される。同様に、デ
ータ線側駆動用ＩＣ１５０の各入力端子１５０ｃと、複
数の接続端子１０９の各々とが、異方性導電膜１０７内
の導電性粒子によって電気的に接続されている。さら
に、これらの複数の接続端子１０９は、異方性導電膜を
介してＦＰＣ（Flexible Printed Circuit）１１０に接
続されているのである。なお、データ線側駆動用ＩＣ１
５０は他の実施形態のデータ線側駆動用ＩＣ（例えば、
１５１または１５２）に置き換えてもよく、データ線側
出力回路１４０も他の実施形態のデータ線側出力回路
（例えば、１４１）に置き換えてもよい。

【０１４１】一方、対向基板１０２には、電気光学装置
１００の用途に応じて、例えば、直視型であれば、第１
に、ストライプ状や、モザイク状、トライアングル状等
に配列したカラーフィルタが設けられ、第２に、例え
ば、金属材料や樹脂などからなる遮光膜（ブラックマト
リクス）が設けられる。なお、色光変調の用途の場合、
例えば、後述するプロジェクタのライトバルブとして用
いる場合には、カラーフィルタは形成されない。また、
直視型の場合、電気光学装置１００に光を対向基板１０
２側から照射するフロントライトが必要に応じて設けら
れる。くわえて、素子基板１０１および対向基板１０２
の電極形成面には、それぞれ所定の方向にラビング処理
された配向膜（図示省略）などが設けられて、電圧無印
加状態における液晶分子の配向方向を規定する一方、対
向基板１０１の側には、配向方向に応じた偏光子（図示
省略）が設けられる。ただし、液晶１０５として、高分
子中に微小粒として分散させた高分子分散型液晶を用い
れば、前述の配向膜や偏光子などが不要となる結果、光
利用効率が高まるので、高輝度化や低消費電力化などの
点において有利である。

【０１４２】なお、液晶としては、ＴＮ型のほか、１８
０度以上のねじれ配向を有するＳＴＮ（Super Twisted
Nematic）型や、ＢＴＮ（Bi-stable Twisted Nematic）
型・強誘電型などのメモリ性を有する双安定型、高分子
分散型、さらには、分子の長軸方向と短軸方向とで可視
光の吸収に異方性を有する染料（ゲスト）を一定の分子
配列の液晶（ホスト）に溶解して、染料分子を液晶分子
と平行に配列させたゲストホスト型などの液晶を用いる
こともできる。

【０１４３】また、電圧無印加時には液晶分子が両基板
に対して垂直方向に配列する一方、電圧印加時には液晶
分子が両基板に対して水平方向に配列する、という垂直
配向（ホメオトロピック配向）の構成としても良いし、
電圧無印加時には液晶分子が両基板に対して水平方向に
配列する一方、電圧印加時には液晶分子が両基板に対し
て垂直方向に配列する、という平行（水平）配向（ホモ
ジニアス配向）の構成としても良い。さらに、対向基板
１０２に対向電極１０８を配置するのでなく、素子基板
１０１上に、画素電極と対向電極とを、互いに間隔を置
いて櫛歯状に配置する構成としても良い。この構成で
は、液晶分子が水平配向して、電極間による横方向の電
界に応じて液晶分子の配向方向が変化することになる。
このように、本発明の駆動方法に適合するものであれ
ば、液晶や配向方式として、種々のものを用いることが
可能である。

【０１４４】くわえて、電気光学装置としては、液晶装
置のほかに、エレクトロルミネッセンス（ＥＬ）や、デ
ジタルマイクロミラーデバイス（ＤＭＤ）、プラズマ発
光や電子放出による蛍光などを用いて、その電気光学効
果により表示を行う装置などの種々の電気光学装置に適
用可能である。この場合、電気光学材料としては、Ｅ
Ｌ、ミラーデバイス、ガス、蛍光体などが用いられるこ
ととなる。なお、電気光学材料としてＥＬを用いる場
合、素子基板１０１においてＥＬが画素電極１１８と透
明導電膜の対向電極１０８との間に介在することになる
ので、対向基板１０２は不要となる。このように、本発
明は、上述した構成と類似の構成を有する電気光学装
置、特に、オンまたはオフの２値的な表示を行う画素を
用いて、階調表示を行う電気光学装置のすべてに適用可
能である。

【０１４５】Ｇ：電子機器 次に、上述した液晶装置を具体的な電子機器に用いた例
のいくつかについて説明する。

【０１４６】＜その１：プロジェクタ＞まず、実施形態
に係る電気光学装置をライトバルブとして用いたプロジ
ェクタについて説明する。図１８は、このプロジェクタ
の構成を示す平面図である。この図に示されるように、
プロジェクタ１１００内部には、偏光照明装置１１１０
がシステム光軸ＰＬに沿って配置されている。この偏光
照明装置１１１０において、ランプ１１１２からの出射
光は、リフレクタ１１１４による反射で略平行な光束と
なって、第１のインテグレータレンズ１１２０に入射す
る。これにより、ランプ１１１２からの出射光は、複数
の中間光束に分割される。この分割された中間光束は、
第２のインテグレータレンズを光入射側に有する偏光変
換素子１１３０によって、偏光方向がほぼ揃った一種類
の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置
１１１０から出射されることとなる。

【０１４７】さて、偏光照明装置１１１０から出射され
たｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏
光光束反射面１１４１によって反射される。この反射光
束のうち、青色光（Ｂ）の光束がダイクロイックミラー
１１５１の青色光反射層にて反射され、反射型の電気光
学装置１００Ｂによって変調される。また、ダイクロイ
ックミラー１１５１の青色光反射層を透過した光束のう
ち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１
５２の赤色光反射層にて反射され、反射型の液電気光学
装置１００Ｒによって変調される。一方、ダイクロイッ
クミラー１１５１の青色光反射層を透過した光束のう
ち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１
５２の赤色光反射層を透過して、反射型の電気光学装置
１００Ｇによって変調される。

【０１４８】このようにして、電気光学装置１００Ｒ、
１００Ｇ、１００Ｂによってそれぞれ色光変調された赤
色、緑色、青色の光は、ダイクロイックミラー１１５
２、１１５１、偏光ビームスプリッタ１１４０によって
順次合成された後、投写光学系１１６０によって、スク
リーン１１７０に投写されることとなる。なお、電気光
学装置１００Ｒ、１００Ｂおよび１００Ｇには、ダイク
ロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、
Ｂの各原色に対応する光束が入射するので、カラーフィ
ルタは必要ない。

【０１４９】なお、ここでは反射型の電気光学装置を用
いたプロジェクタを例に説明を進めたが、透過型の電気
光学装置を用いたプロジェクタとしてもよいことはもち
ろんである。

【０１５０】＜その２：モバイル型コンピュータ＞次
に、上記電気光学装置を、モバイル型のパーソナルコン
ピュータに適用した例について説明する。図１９は、こ
のパーソナルコンピュータの構成を示す斜視図である。
図において、コンピュータ１２００は、キーボード１２
０２を備えた本体部１２０４と、表示ユニット１２０６
とから構成されている。この表示ユニット１２０６は、
先に述べた電気光学装置１００の背面にバックライトを
付加することにより構成されている。

【０１５１】＜その３：携帯電話機＞さらに、上記電気
光学装置を、携帯電話機に適用した例について説明す
る。図２０は、この携帯電話機の構成を示す斜視図であ
る。図において、携帯電話機１３００は、複数の操作ボ
タン１３０２のほか、受話口１３０４、送話口１３０６
とともに、電気光学装置１００を備えるものである。こ
の電気光学装置１００にも、必要に応じてその背面にバ
ックライトが設けられる。

【０１５２】なお、電子機器としては、図１８〜図２０
を参照して説明した他にも、液晶テレビや、ビューファ
インダ型、モニタ直視型のビデオテープレコーダ、カー
ナビゲーション装置、ページャ、電子手帳、電卓、ワー
ドプロセッサ、ワークステーション、テレビ電話、ＰＯ
Ｓ端末、タッチパネルを備えた機器等などが挙げられ
る。そして、これらの各種電子機器に対して、実施形態
や応用形態に係る電気光学装置が適用可能なのは言うま
でもない。

【０１５３】

【発明の効果】以上説明したように、本発明によれば、
データ線に印加される信号が１ビットの２値信号によっ
て選択されるため、高品位な階調表示が可能となる。ま
た、本発明によれば、データ線側駆動用ＩＣ内から画素
１行分の２値信号を複数回に分けて出力するようになっ
ているため、データ線側駆動用ＩＣの出力端子と、基板
上の回路の入力端子との接点数を少なくすることができ
る。

【図面の簡単な説明】

【図１】 本発明の第１実施形態に係る電気光学装置の
構成を示すブロック図である。

【図２】 （ａ）および（ｂ）は、同電気光学装置の画
素の構成を例示する回路図である。

【図３】 同電気光学装置におけるデータ変換回路の機
能を示す真理値表である。

【図４】 同電気光学装置における表示領域周辺の構成
を示すブロック図である。

【図５】 同電気光学装置におけるＸシフトレジスタ、
第１ラッチ回路および第２ラッチ回路の構成を示すブロ
ック図である。

【図６】 同電気光学装置における基板上第１ラッチ回
路、基板上第２ラッチ回路および表示データ変換回路の
構成を示すブロック図である。

【図７】 同電気光学装置における表示データ変換回路
の機能を示す真理値表である。

【図８】 同電気光学装置における電圧−透過率特性を
例示する図である。

【図９】 同電気光学装置の動作を示すタイミングチャ
ートである。

【図１０】 同電気光学装置において、階調データに応
じて画素電極に印加される電圧の波形を示すタイミング
チャートである。

【図１１】 本発明の第２実施形態に係る電気光学装置
における表示領域周辺の構成を示すブロック図である。

【図１２】 同電気光学装置における基板上第１ラッチ
回路、基板上第２ラッチ回路の構成を示すブロック図で
ある。

【図１３】 同電気光学装置の動作を示すタイミングチ
ャートである。

【図１４】 本発明の第３実施形態に係る電気光学装置
における表示領域周辺の構成を示すブロック図である。

【図１５】 同電気光学装置の動作を示すタイミングチ
ャートである。

【図１６】 本発明に係る電気光学装置の構造を示す平
面図である。

【図１７】 同電気光学装置の構造を示す断面図であ
る。

【図１８】 同電気光学装置を適用した電子機器の一例
たるプロジェクタの構成を示す断面図である。

【図１９】 同電気光学装置を適用した電子機器の一例
たるパーソナルコンピュータの構成を示す斜視図であ
る。

【図２０】 同電気光学装置を適用した電子機器の一例
たる携帯電話機の構成を示す斜視図である。

【符号の説明】

１００……電気光学装置 １０１……素子基板 １０１ａ……表示領域 １０２……対向基板 １０５……液晶（電気光学材料） １０８……対向電極 １１２……走査線 １１４……データ線 １１６……トランジスタ １１８……画素電極 １３０……走査線側駆動回路（走査線側駆動回路） １４０……データ線側出力回路（第２データ線側駆動回
路） １４１０、１４１１……基板上第１ラッチ回路 １４２０……基板上第２ラッチ回路 １４３０……表示データ変換回路 １５０……データ線側駆動用ＩＣ（第１データ線側駆動
回路） １５１０、１５１１……Ｘシフトレジスタ １５２０、１５２１……第１ラッチ回路 １５３０、１５３１……第２ラッチ回路 １５４０……選択回路 １５５０、１５５１、１５５２……データ転送制御回路 １５７０……フレームメモリ ２００、２０１……タイミング信号生成回路 ３００、３０１……データ変換回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NA56 NA80 NC13 NC15 NC16 NC23 NC24 NC26 NC34 ND52 NE03 NE07 NG02 5C006 AA14 AF44 AF71 BB16 BC12 BC16 BC20 BF02 BF03 BF04 BF05 BF24 BF46 EB05 FA22 FA56 5C080 AA10 BB05 DD05 EE29 FF11 JJ02 JJ04 JJ05 JJ06 KK47

Claims (9)

【特許請求の範囲】
1. 【請求項１】 基板上に複数の走査線及び複数のデータ
   線を交差配置し、前記走査線と前記信号線の交差に対応
   して設けられた複数の画素により階調データに応じた階
   調表示を行う電気光学装置の駆動回路であって、 １フィールド内において画素をオン状態にする時間とオ
   フ状態にする時間の比率が前記階調データに応じた比率
   となるように、１フィールドを分割した複数のサブフィ
   ールドの各々における画素のオン状態またはオフ状態を
   指示する２値信号に従って、画素をオン状態またはオフ
   状態にする電圧をデータ線に供給するデータ線側駆動回
   路を具備し、 前記データ線側駆動回路は、前記基板上に搭載される半
   導体集積回路内に形成された第１データ線側駆動回路
   と、前記基板上に形成された第２データ線側駆動回路と
   を有し、 前記第１データ線側駆動回路は、画素１行分の２値信号
   を複数回に分けて出力し、 前記第２データ線側駆動回路は、前記第１データ線側駆
   動回路から出力された２値信号から画素１行分の２値信
   号を生成し、当該２値信号に従って画素をオン状態また
   はオフ状態にする電圧を前記データ線に供給することを
   特徴とする電気光学装置の駆動回路。
2. 【請求項２】 前記第１データ線側駆動回路は、 少なくとも画素１行分の２値信号を記憶する第１回路
   と、 前記第１回路に記憶された画素１行分の２値信号を複数
   回に分けて出力する第２回路とを具備することを特徴と
   する請求項１に記載の電気光学装置の駆動回路。
3. 【請求項３】 前記第1回路は１フィールド走査分の２
   値信号を記憶するメモリにより構成することを特徴とす
   る請求項２に記載の電気光学装置の駆動回路。
4. 【請求項４】 基板上に複数の走査線及び複数のデータ
   線を交差配置し、前記走査線と前記信号線の交差に対応
   して設けられた複数の画素により階調データに応じた階
   調表示を行う電気光学装置の駆動回路であって、 前記基板上に搭載される半導体集積回路内に形成された
   第１データ線側駆動回路と、 前記基板上に形成された第２データ線側駆動回路とを具
   備し、 前記第１データ線側駆動回路は、 複数の画素に対応した階調データを記憶するメモリと、 １フィールド内において画素をオン状態にする時間とオ
   フ状態にする時間との比率が前記階調データに応じた比
   率となるように、１フィールドを分割した複数のサブフ
   ィールドの各々において、画素のオン状態またはオフ状
   態を指示する２値信号を、前記メモリに記憶された階調
   データから生成するデータ変換回路であって、画素１行
   分の前記２値信号を複数回に分けて出力するデータ変換
   回路とを有し、 前記第２データ線側駆動回路は、前記第１データ線側駆
   動回路から出力された２値信号から画素１行分の２値信
   号を生成し、当該２値信号に従って、画素をオン状態ま
   たはオフ状態にする電圧を前記データ線に供給すること
   を特徴とする電気光学装置の駆動回路。
5. 【請求項５】 基板上に複数の走査線及び複数のデータ
   線を交差配置し、前記走査線と前記データ線の交差に対
   応して複数の画素を設け、 １フィールド内において画素をオン状態にする時間とオ
   フ状態にする時間の比率が前記階調データに応じた比率
   となるように、１フィールドを分割した複数のサブフィ
   ールドの各々における画素のオン状態またはオフ状態を
   指示する２値信号に従って、画素をオン状態またはオフ
   状態にする電圧をデータ線に供給するデータ線側駆動回
   路を具備し、 前記データ線側駆動回路は、前記基板上に搭載される半
   導体集積回路内に形成された第１データ線側駆動回路
   と、前記基板上に形成された第２データ線側駆動回路と
   を有し、 前記第１データ線側駆動回路は、画素１行分の２値信号
   を複数回に分けて出力し、 前記第２データ線側駆動回路は、前記第１データ線側駆
   動回路から出力された２値信号から画素１行分の２値信
   号を生成し、当該２値信号に従って画素をオン状態また
   はオフ状態にする電圧を前記データ線に供給することを
   特徴とする電気光学装置。
6. 【請求項６】 前記第１データ線側駆動回路は、 少なくとも画素１行分の２値信号を記憶する第１回路
   と、 前記第１回路に記憶された画素１行分の２値信号を、１
   水平走査期間毎に複数回に分けて出力する第２回路とを
   具備することを特徴とする請求項５に記載の電気光学装
   置。
7. 【請求項７】 前記第1回路は１フィールド走査分の２
   値信号を記憶するメモリにより構成することを特徴とす
   る請求項６に記載の電気光学装置。
8. 【請求項８】 階調データに応じた階調表示を行う電気
   光学装置であって、基板上に複数の走査線及び複数のデ
   ータ線を交差配置し、前記走査線と前記信号線の交差に
   対応して設けられた複数の画素と、 前記基板上に搭載される半導体集積回路内に形成された
   第１データ線側駆動回路と、 前記基板上に形成された第２データ線側駆動回路とを具
   備し、 前記第１データ線側駆動回路は、 複数の画素に対応した階調データを記憶するメモリと、 １フィールド内において画素をオン状態にする時間とオ
   フ状態にする時間との比率が前記階調データに応じた比
   率となるように、１フィールドを分割した複数のサブフ
   ィールドの各々において、画素のオン状態またはオフ状
   態を指示する２値信号を、前記メモリに記憶された階調
   データから生成するデータ変換回路であって、画素１行
   分の前記２値信号を複数回に分けて出力するデータ変換
   回路とを有し、 前記第２データ線側駆動回路は、前記第１データ線側駆
   動回路から出力された２値信号から画素１行分の２値信
   号を生成し、当該２値信号に従って、画素をオン状態ま
   たはオフ状態にする電圧を前記データ線に供給すること
   を特徴とする電気光学装置。
9. 【請求項９】 請求項５乃至請求項８のいずれかに記載
   の電気光学装置を備えることを特徴とする電子機器。