JP2003076315A - 表示装置 - Google Patents

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    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement

Abstract

(57)【要約】 【課題】 フレームメモリを使用することなく画面の縦
横表示の切替が可能な表示装置を提供する。 【解決手段】 ソース信号線駆動回路１０２と、第１の
ゲート信号線駆動回路１０３と、第２のゲート信号線駆
動回路１０４とを有する表示装置であって、第１のゲー
ト信号線駆動回路１０３の走査方向は、ソース信号線駆
動回路１０２の走査方向と垂直をなし、第２のゲート信
号線１０４の走査方向は、第１のゲート信号線駆動回路
１０３の走査方向と垂直をなす。通常表示の際は、画面
の垂直走査は第１のゲート信号線駆動回路１０３によっ
て行う。映像は、第１のゲート信号線の走査方向１０３
に従った方向で表示される。一方、縦横表示を切り替え
る際には、画面の垂直走査は第２のゲート信号線駆動回
路１０４によって行う。映像は、第２のゲート信号線１
０４の走査方向に従った方向で表示される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶素子、もしく
はエレクトロルミネッセンス素子(ＥＬ素子)を始めとす
る発光素子を用いて画素部を構成した表示装置および、
そのような表示装置を表示部に用いた電子機器に関す
る。特に、画素部と、画素部を駆動するための駆動回路
とを同一の絶縁表面上に形成してなる表示装置および、
そのような表示装置を表示部に用いた電子機器に関す
る。
【０００２】
【従来の技術】近年、ガラス基板等の絶縁体上に半導体
薄膜を形成した表示装置、特に薄膜トランジスタ(以
下、ＴＦＴと表記)を用いた電子回路が各分野で使用さ
れている。特に、表示装置において使用されることが多
く、ＬＣＤ(液晶ディスプレイ)を始めとするアクティブ
マトリクス型表示装置は、多くの製品に利用され、普及
している。ＴＦＴを使用したアクティブマトリクス型表
示装置は、マトリクス状に配置された数十万から数百万
の画素を有し、各画素に配置されたＴＦＴによって各画
素の電荷を制御することによって映像の表示を行ってい
る。
【０００３】さらに最近の技術として、画素を構成する
画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて
駆動回路を基板上に同時形成するポリシリコンＴＦＴに
関する技術が発展してきており、装置の小型化、低消費
電力化に大いに貢献し、それに伴って、近年その応用分
野の拡大が著しいモバイル情報端末の表示部等に、表示
装置は不可欠なデバイスとなってきている。
【０００４】一般的な表示装置の例を図２(Ａ)に示す。
図２(Ａ)は、絶縁体上に画素部と駆動回路とが一体形成
された液晶表示装置の例である。基板２００上の中央部
に、画素部２０１が配置され、画素部２０１の周辺に
は、ソース信号線駆動回路２０２、ゲート信号線駆動回
路２０３等が形成されている。なお、図２(Ａ)において
は、ゲート信号線駆動回路２０３は画素部２０１の左右
両側に対称配置されているが、これは片側のみの配置で
あっても良い。ただし、回路の動作の信頼性や効率等を
考えると、図２(Ａ)のように対称配置とするのが好まし
い。
【０００５】ソース信号線駆動回路２０２およびゲート
信号線駆動回路２０３に入力される信号は、外部より、
フレキシブルプリント基板(Flexible Print Circuit：
ＦＰＣ)２０４を介して供給される。
【０００６】対向基板２１０には、対向電極等が形成さ
れ、シール剤２０５を介して、ある空隙をもって基板２
０１と貼り合わされる。その後、あらかじめ用意してあ
る注入口より、基板２０１と対向基板２１０との空隙に
液晶材料を注入し、注入口は封止剤２０６によって密閉
される。
【０００７】画素部２０１は、図２(Ｂ)に示すように、
ｍ本のソース信号線とｎ本のゲート信号線とが直交配置
されている。図２(Ｂ)においては、ｍ本のソース信号線
と、ｎ本のゲート信号線とを有している。ソース信号線
とゲート信号線の交点にあたる場所(２２０)に、図２
(Ｃ)に示すような画素が形成されている。ソース信号線
２２１、ゲート信号線２２２、画素ＴＦＴ２２３、液晶
素子２２４、保持容量２２５、対向電極２２６からな
る。ここでは、画素数はｍ×ｎ画素である。
【０００８】図５を参照し、表示装置の動作について簡
単に説明する。一般に、画面のちらつき(フリッカと呼
ばれる)が人間の眼に認識されないためには、１秒間に
６０回程度、画面の描画が行われる。ここで、５０１で
示される期間、すなわち画面を１回描画するのに要する
期間を、１フレーム期間と呼ぶ(図５(Ａ))。
【０００９】１フレーム期間においては、１行目から順
にゲート信号線の選択が行われる。１行あたりの選択期
間５０４を水平期間と表記する。最終行(ｎ行目)の選択
が終了するまでの期間５０３を、ライン走査期間と表記
する。その後、垂直帰線期間５０３を挟んで、次のフレ
ーム期間で同様の操作が行われる(図５(Ｂ))。
【００１０】１水平期間においては、選択されている行
の画素に、ソース信号線より順に映像信号の書き込みが
行われる。この期間５０５を、ドットサンプリング期間
と表記する。１つの画素に映像信号を書き込むのに要す
る期間５０７を、１ドットサンプリング期間と表記す
る。１行分の画素において映像信号の書き込みが完了す
ると、水平帰線期間５０６を挟んで、次の水平期間で同
様の操作が行われる(図５(Ｃ))。
【００１１】次に、回路の具体的な動作について説明す
る。図６(Ａ)は、表示装置のソース信号線駆動回路の一
構成例であり、フリップフロップ回路６０１(ＦＦ)を複
数段用いてなるシフトレジスタ６０２、ＮＡＮＤ６０
３、バッファ６０４、サンプリングスイッチ６０５を有
している。
【００１２】動作の説明に際し、図６(Ｂ)を参照する。
シフトレジスタ６０２は、クロック信号(ＣＫ)、クロッ
ク反転信号(ＣＫｂ)およびスタートパルス(ＳＰ)にした
がって、それぞれ１段目から順次パルスを出力する。
【００１３】シフトレジスタ６０２から出力されたパル
スが隣接段で重なりを持つ場合は、ＮＡＮＤ６０３に入
力されて、隣接段で重なりを持たないパルスとされる。
その後、ＮＡＮＤ出力はバッファ６０４を通り、サンプ
リングパルスとなる。
【００１４】サンプリングパルスがサンプリングスイッ
チ６０５に入力されると、サンプリングスイッチ６０５
がＯＮし、その間、映像信号(Ｖｉｄｅｏ)の電位が、サ
ンプリングスイッチに接続されているソース信号線に充
電される。同時に、ゲート信号線が選択されている行
の、前述のソース信号線に接続されている１画素に書き
込まれる。図６(Ｂ)において、６１０で示される期間
が、１ドットサンプリング期間である。
【００１５】続いて、図７(Ａ)に示すゲート信号線駆動
回路について説明する。シフトレジスタ〜バッファ間
は、ソース信号線駆動回路とほぼ同様であり、フリップ
フロップ７０１を複数段用いてなるシフトレジスタ７０
２、ＮＡＮＤ７０３、バッファ７０４を有する。
【００１６】動作の説明に際し、図７(Ｂ)を参照する。
シフトレジスタ７０２は、ソース信号線駆動回路と同様
に、クロック信号(ＣＫ)、クロック反転信号(ＣＫｂ)お
よびスタートパルス(ＳＰ)にしたがって、それぞれ１段
目から順次パルスを出力する。
【００１７】シフトレジスタ７０２から出力されたパル
スが隣接段で重なりを持つ場合は、ＮＡＮＤ７０３に入
力されて、隣接段で重なりを持たないパルスとされる。
その後、ＮＡＮＤ出力はバッファ７０４を通り、ゲート
信号線選択パルスとなる。
【００１８】ゲート信号線選択パルスが入力されている
行においては、前述のようにソース信号線に書き込まれ
る映像信号が、それぞれの画素に書き込まれる。図７
(Ｂ)において、７１０で示される期間が、１水平期間で
あり、７２０で示される期間が、前述の１ドットサンプ
リング期間である。
【００１９】ところで、表示装置は、装置に設置された
方向に固定されて使用される場合が一般的であるが、パ
ーソナルコンピュータ等のように、その用途が多機能化
している場合、ある用途においては横長なレイアウト
で、またある用途においては縦長なレイアウトで表示装
置を用いたい場合がある。このような場合、図３(Ａ)に
示すように、表示装置の筐体を９０°回転させた状態で
表示させる方法がある。
【００２０】アクティブマトリクス型表示装置の画素部
は、図２(Ｂ)に示すように、ｍ×ｎ個の画素がマトリク
ス状に整列しており、映像信号の書き込みは、座標
(１，１)の画素から順に、(１，２)、(１，３)、(１，
４)と行われ、(１，ｍ)に達したところで１水平周期が
完了する。これをｎ回繰り返し、最終的に座標(ｍ，ｎ)
の画素への書き込みが完了すると、１画面の書き込みが
完了する。
【００２１】再び、図３(Ａ)に戻る。横長表示(左)と縦
長表示(右)の場合、最初に書き込みが行われる座標
(１，１)の画素は、それぞれ３０１、３０２で示され
る。図３(Ａ)に示すように、横長表示と縦長表示におい
て、同様の画面の表示を行う場合を考えると、映像信号
の入力が横長表示に対応したものであるとき、その入力
の順序は、左上→右上→・・・→右下の順であるが、こ
の映像信号を用いて縦長表示を行う場合、表示装置自体
の書き込みの順序は変わらないため、映像信号の入力の
順序を、右上→右下→・・・左下の順としなければなら
ない。
【００２２】しかし、表示装置の縦横表示の切り替え
は、フレキシブルに行えることが好ましいため、その都
度異なるフォーマットの映像信号を用意するのは効率的
ではない。そこで、フレームメモリを用いて、映像信号
を一旦メモリに記憶して読み出しを行うことによって表
示を行う。
【００２３】フレームメモリは、各画素の映像信号を各
メモリセルごとに記憶しているため、書き込みの順序に
関係なく、任意のアドレスからの読み出しが可能であ
る。フレームメモリに一旦書き込まれた映像信号の読み
出しの順序を変えることによって、前述の縦横表示の切
り替えを行うことが出来る。
【００２４】１フレーム分の映像信号を記憶するフレー
ムメモリは、図３(Ｂ)に示すようにそれぞれの記憶回路
がアドレスで管理される。よって、映像信号が入力され
ると、(１，１)(２，１)・・・(ｍ，１)、(１，２)
(２，２)・・・(ｍ，２)、・・・、(１，ｎ)(２，ｎ)・
・・(ｍ，ｎ)の順に書き込まれ、横長表示の場合は書き
込まれた順序と同じ順序で読み出される。
【００２５】一方、縦長表示の場合、図３(Ａ)のように
表示したい場合には、(ｍ，１)(ｍ，２)・・・(ｍ，
ｎ)、(ｍ−１，１)(ｍ−２，２)・・・(ｍ−１，ｎ)、
・・・、(１，１)(１，２)・・・(１，ｎ)の順に読み出
される。
【００２６】また、フレームメモリは、図４(Ａ)に示す
ように、一般的には少なくとも２フレーム分設けられ、
一方のフレームメモリに書き込みを行っている間は、他
のフレームメモリから読み出しを行い、画面の表示を行
う。
【００２７】このようにすると、表示装置は通常駆動の
ままで、画面の縦横切り替えを行うことが出来る。ただ
し、この方法のみによって正常に画面表示が行えるの
は、ｍ＝ｎ、すなわち縦横の画素数が等しいときに限ら
れる。画面の縦横の画素数が異なる表示装置において縦
横の表示変換を行う場合は、フォーマット変換を必要と
する。
【００２８】映像信号は、図４(Ｂ)の[ｉ]に示すよう
に、１行目の１画素〜ｍ画素に書き込まれる映像信号、
２行目の１画素〜ｍ画素に書き込まれる映像信号、・・
・とｎ本分が集まった構成となっている。この場合、横
ｍ×縦ｎ画素に対応している。これを縦横の表示切り替
えを行うには、図００２(Ｂ)の[ii]に示すように、横ｎ
×縦ｍ画素に対応した形に変換する必要がある。これを
フォーマット変換という。フォーマット変換自体は公知
技術を用いて行えばよいので、その詳細は省略する。
【００２９】
【発明が解決しようとする課題】最近、携帯電話等の小
型携帯端末においても、様々なソフトウェアが供給さ
れ、１つの機器における用途が多様化する傾向にあるた
め、前述のような縦横表示の切り替え技術が重要とな
る。
【００３０】しかし、フレームメモリは表示装置とは別
に、外付けで用意されるのが一般的である。つまり部品
点数が増加することとなる。小型携帯端末は、近年特に
その小型化が進んでいるため、現状のサイズの端末に、
外付けのフレームメモリをさらに追加することは困難で
ある。よって従来の方法で縦横表示の切り替えを行うこ
とは、小型携帯端末向けには望ましくないといえる。
【００３１】本発明は前述の課題をかがみ見てなされた
ものであり、フレームメモリ等の追加をすることなく、
縦横の表示切り替えが可能な表示装置を提供するもので
ある。
【００３２】
【課題を解決するための手段】本発明の表示装置は、ソ
ース信号線駆動回路と、第１のゲート信号線駆動回路
と、第２のゲート信号線駆動回路とを有する。ここで、
第２のゲート信号線の走査方向は、第１のゲート信号線
駆動回路の走査方向と直交する。
【００３３】ここで、走査方向とは、それぞれの駆動回
路が制御する信号線の並びに直交する方向であるとす
る。また、通常表示を第１の表示と表記し、これに対
し、画面の縦横を切り替えて表示する場合を、第２の表
示と表記する。
【００３４】通常表示の際は、画面の垂直走査は第１の
ゲート信号線駆動回路によって行う。映像は、第１のゲ
ート信号線の走査方向に従った向きで表示される。一
方、第２の表示の際には、画面の垂直走査は第２のゲー
ト信号線駆動回路によって行う。映像は、第２のゲート
信号線の走査方向に従った向きで表示される。
【００３５】本発明の構成を以下に記す。
【００３６】本発明の表示装置は、ソース信号線駆動回
路と、第１のゲート信号線駆動回路と、第２のゲート信
号線駆動回路と、複数の画素とを有する表示装置であっ
て、前記ソース信号線駆動回路と、前記第１のゲート信
号線駆動回路と、前記第２のゲート信号線駆動回路と、
前記複数の画素とはいずれも同一基板上に形成され、前
記第１のゲート信号線駆動回路の走査方向と、前記第２
のゲート信号線駆動回路の走査方向とが直交することを
特徴としている。
【００３７】本発明の表示装置は、ソース信号線駆動回
路と、第１のゲート信号線駆動回路と、第２のゲート信
号線駆動回路と、複数の画素とを有する表示装置であっ
て、前記ソース信号線駆動回路と、前記第１のゲート信
号線駆動回路と、前記第２のゲート信号線駆動回路と、
前記複数の画素とはいずれも同一基板上に形成され、前
記複数の画素は、ソース信号線と、第１のゲート信号線
と、前記第１のゲート信号線に直交する第２のゲート信
号線と、第１のトランジスタと、第２のトランジスタと
を有し、前記第１のトランジスタのゲート電極は、前記
第１のゲート信号線と電気的に接続され、入力電極は、
前記ソース信号線と電気的に接続され、出力電極は、前
記第２のトランジスタの入力電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲ
ート信号線と電気的に接続されていることを特徴として
いる。
【００３８】上記の本発明の表示装置は、第１の表示を
行う際には、前記ソース信号線駆動回路の駆動周波数
は、第１のゲート信号線駆動回路の駆動周波数よりも高
く、第２の表示を行う際には、前記ソース信号線駆動回
路の駆動周波数は、第１のゲート信号線駆動回路の駆動
周波数よりも低いことを特徴としている。
【００３９】本発明の表示装置は、第１のソース信号線
駆動回路と、第２のソース信号線駆動回路と、第１のゲ
ート信号線駆動回路と、第２のゲート信号線駆動回路
と、複数の画素とを有する表示装置であって、前記第１
のソース信号線駆動回路と、前記第２のソース信号線駆
動回路と、前記第１のゲート信号線駆動回路と、前記第
２のゲート信号線駆動回路と、前記複数の画素とはいず
れも同一基板上に形成され、前記第１のゲート信号線駆
動回路の走査方向と、前記第２のゲート信号線駆動回路
の走査方向とが直交することを特徴としている。
【００４０】本発明の表示装置は、第１のソース信号線
駆動回路と、第２のソース信号線駆動回路と、第１のソ
ース信号線駆動回路と、第２のゲート信号線駆動回路
と、複数の画素とを有する表示装置であって、前記第１
のソース信号線駆動回路と、前記第２のソース信号線駆
動回路と、前記第１のゲート信号線駆動回路と、前記第
２のゲート信号線駆動回路と、前記複数の画素とはいず
れも同一基板上に形成され、前記複数の画素は、第１の
ソース信号線と、第２のソース信号線と、第１のゲート
信号線と、前記第１のゲート信号線に直交する第２のゲ
ート信号線と、第１のトランジスタと、第２のトランジ
スタとを有し、前記第１のトランジスタのゲート電極
は、前記第１のゲート信号線と電気的に接続され、入力
電極は前記第１のソース信号線と電気的に接続され、前
記第２のトランジスタのゲート電極は、前記第２のゲー
ト信号線と電気的に接続され、入力電極は前記第２のソ
ース信号線と電気的に接続されていることを特徴として
いる。
【００４１】本発明の表示装置は、請求項１乃至請求項
４のいずれか１項において、第１の表示を行う際には、
映像は前記第１のゲート信号線駆動回路の走査方向に従
った向きで表示され、第２の表示を行う際には、映像は
前記第２のゲート信号線駆動回路の走査方向に従った向
きで表示されることを特徴としている。
【００４２】以上の点によって、画面の縦横を切り替え
る際に、異なるゲート信号線駆動回路を用いて垂直走査
を行うことにより、フレームメモリを用いることなく画
面の縦横切り替えを可能とする。
【００４３】本発明の表示装置は、請求項１乃至請求項
６のいずれか１項において、前記複数の画素はそれぞ
れ、液晶素子もしくは発光素子を有することを特徴とし
ている。
【００４４】本発明の表示装置を用いて、液晶ディスプ
レイ、ＥＬディスプレイ、携帯情報端末、あるいは携帯
電話等の電子機器が提供される。
【００４５】
【発明の実施の形態】図１(Ａ)は、本発明の一実施形態
を示したものである。基板１００上には、画素部１０
５、ソース信号線駆動回路１０２、第１のゲート信号線
駆動回路１０３、および第２のゲート信号線駆動回路１
０４が形成されている。
【００４６】画素部１０５において、１０１で示される
部分を１画素とし、詳細な回路構成を図１(Ｂ)に示す。
１画素は、ソース信号線１１１、第１のゲート信号線１
１２、第２のゲート信号線１１３、第１の画素ＴＦＴ１
１４、第２の画素ＴＦＴ１１５、液晶素子１１６、保持
容量１１７、対向電極１１８を有している。
【００４７】第１の画素ＴＦＴ１１４のゲート電極は、
第１のゲート信号線１１２と電気的に接続され、第１の
ゲート信号線１１２に入力されるパルスによってＯＮ、
ＯＦＦが制御される。第２の画素ＴＦＴ１１５のゲート
電極は、第２のゲート信号線１１３と電気的に接続さ
れ、第２のゲート信号線１１３に入力されるパルスによ
ってＯＮ、ＯＦＦが制御される。
【００４８】ソース信号線１１１より入力される映像信
号は、第１の画素ＴＦＴ１１４、および第２の画素ＴＦ
Ｔ１１５が共にＯＮのときに画素に入力され、保持容量
１１７において電荷が保持される。
【００４９】回路の動作について説明する。なお、本明
細書においては、画素数をｍ×ｎ画素としているが、映
像信号のフォーマット変換についてはその手段を問わな
いので、説明を簡単にするため、フォーマット変換を必
要としないようにｍ＝ｎとした場合を例に挙げて説明す
る。図１およひ図８を参照する。
【００５０】第１の表示、すなわち通常表示を行う場
合、第２のゲート信号線駆動回路は、第２の画素ＴＦＴ
１１５が全画面にわたってＯＮとなるようにしておく。
これにより、画素は第１の画素ＴＦＴのＯＮ、ＯＦＦの
みによって制御される。あとは、ソース信号線駆動回路
と第１のゲート信号線駆動回路とを従来と同様に駆動す
ることによって映像の表示を行う。図８(Ａ)に示すよう
に、画素の書き込みの順序は、(１，１)(２，１)・・・
(ｍ，１)、(１，２)(２，２)・・・(ｍ，２)、・・・、
(１，ｎ)(２，ｎ)・・・(ｍ，ｎ)となる。
【００５１】次に、第２の表示、すなわち画面の縦横を
切り替えた場合について説明する。図８(Ｂ)は、図８
(Ａ)を時計回りに９０°回転させた様子を示している。
本発明の表示装置は、フレームメモリを用いないため、
映像信号の入力順序は変えない。よって、図８(Ｂ)に示
す状態での画素への書き込みの順序は、(１，ｎ)(１，
ｎ−１)・・・(１，１)、(２，ｎ)(２，ｎ−１)・・・
(２，１)、・・・、(ｍ，ｎ)(ｍ，ｎ−１)・・・(ｍ，
１)となる。
【００５２】よって、第２の表示を行っている間は、ソ
ース信号線駆動回路は通常よりも低速で駆動し、１水平
期間づつサンプリングパルスを出力する。これにより、
サンプリングスイッチは１水平期間の間開きつづけてい
るので、ソース信号線１本ごとに、１水平期間分の映像
信号が連続的に書き込まれていく。一方。第１のゲート
信号線駆動回路は、通常よりも高速に駆動し、１ドット
サンプリング期間づつ、ゲート信号線選択パルスを出力
する。これにより、各画素では、１ドットサンプリング
期間だけ第１の画素ＴＦＴがＯＮし、そのときの映像信
号が書き込まれる。また、第２のゲート信号線駆動回路
は、ソース信号線駆動回路と同様の動作をする。つま
り、ソース信号線駆動回路からサンプリングパルスが出
力されて、ある列のソース信号線に映像信号が入力され
ているとき、その列の第２のゲート信号線が選択され、
選択された第２のゲート信号線に接続されている第２の
画素ＴＦＴは全てＯＮとなることにより、その列にのみ
映像信号の書き込みが許可される。
【００５３】以上の動作により、前述のような順序で、
映像信号の画素への書き込みを行うことが出来る。よっ
て、従来必須とされてきたフレームメモリを用いること
なく、表示装置の縦横表示切り替えが可能となり、結果
として装置全体の部品点数を削減し、小型化が可能とな
るため、携帯端末等に容易に応用することが出来る。
【００５４】
【実施例】以下に、本発明の実施例について記載する。
【００５５】[実施例１]実施形態にて示した方法で縦横
表示切り替えを行う場合、第１のゲート信号線駆動回路
の走査方向に注目する。通常表示の場合、図８(Ａ)に示
したように、第１のゲート信号線駆動回路は、１行目か
らｎ行目までのゲート信号線を順に選択、走査してい
く。これに対して、縦横を切り替えた場合には、図８
(Ｂ)に示したように、第１のゲート信号線駆動回路は、
逆にｎ行目から１行目までのゲート信号線を順に選択、
走査していく。よって、縦横表示切り替えの際は、第１
のゲート信号線駆動回路の走査方向の切り替えが必要と
なる。
【００５６】図９に、走査方向切り替え回路を追加した
駆動回路の構成を示す。フリップフロップ９０１を複数
段用いてなるシフトレジスタ９０２、ＮＡＮＤ９０４、
バッファ９０５に関しては、図７(Ａ)に示した従来例と
同様である。走査方向切り替え回路９０３には、走査方
向切り替え信号(ＵＤ)、走査方向切り替え反転信号(Ｕ
Ｄｂ)が入力され、走査方向切り替え信号(ＵＤ)がＨ、
走査方向切り替え反転信号(ＵＤｂ)がＬのとき、ゲート
信号線の選択は、Ｇ1、Ｇ2、・・・、Ｇnの順であり、
走査方向切り替え信号(ＵＤ)がＬ、走査方向切り替え反
転信号(ＵＤｂ)がＨのとき、ゲート信号線の選択は、Ｇ
n、Ｇn-1、・・・Ｇ1の順となる。
【００５７】なお、本発明を実施するにあたり、その駆
動回路の構成は図６、図７、図９等の構成には限定しな
い。例えば、シフトレジスタの代わりにデコーダを用い
た場合等においても、本発明は実施が可能である。
【００５８】[実施例２]本実施例では、実施形態とは異
なる方法で、簡単に縦横表示の切り替えを行う場合の例
を示す。
【００５９】図１２(Ａ)に表示装置の構成を示す。基板
１２００上に画素部１２０６が形成され、さらに第１の
ソース信号線駆動回路１２０２、第１のゲート信号線駆
動回路１２０３、第２のソース信号線駆動回路１２０
４、第２のゲート信号線駆動回路１２０５が形成されて
いる。ここで、第１のソース信号線駆動回路の走査方向
と、第２のソース信号線駆動回路の走査方向とは互いに
垂直をなす。また、第１のゲート信号線駆動回路の走査
方向と、第２のゲート信号線駆動回路の走査方向とは互
いに垂直をなす。
【００６０】画素部１２０６において、１２０１で示さ
れる部分が１画素であり、その構成を図１２(Ｂ)に示
す。１画素は、第１のソース信号線１２１１、第１のゲ
ート信号線１２１２、第２のソース信号線１２１３、第
２のゲート信号線１２１４、第１の画素ＴＦＴ１２１
５、第２の画素ＴＦＴ１２１６、液晶素子１２１７、保
持容量１２１８、対向電極１２１９を有する。
【００６１】本実施例の場合、ソース信号線、ゲート信
号線、画素ＴＦＴをそれぞれ２つづつ有するため、液晶
素子に映像信号を書き込む経路が独立して２系統ある。
第１の表示、すなわち通常表示を行う際には例えば、通
常表示の場合には第１のソース信号線駆動回路、第１の
ゲート信号線駆動回路を動作させることによって第１の
画素ＴＦＴを制御し、第１のソース信号線１２１１に入
力される映像信号を画素に書き込む。このとき、第２の
ソース信号線駆動回路、第２のゲート信号線駆動回路
は、いずれも動作しないようにしておく。
【００６２】一方、第２の表示、すなわち画面の縦横を
切り替える際には、第２のソース信号線駆動回路、第２
のゲート信号線駆動回路を動作させることによって第２
の画素ＴＦＴを制御し、第２のソース信号線１２１３に
入力される映像信号を画素に書き込む。このとき、第１
のソース信号線駆動回路、第１のゲート信号線駆動回路
は、いずれも動作しないようにしておく。
【００６３】このように、１画素を２組の駆動回路を交
互に用いて制御することにより、容易に縦横の表示切り
替えが可能である。
【００６４】[実施例３]本発明は、実施形態にて示した
液晶表示装置のみならず、ＥＬ表示装置を始めとする発
光装置においても実施が可能である。図１１にその構成
を示す。
【００６５】基板１１００に、画素部１１０５、ソース
信号線駆動回路１１０２、第１のゲート信号線駆動回路
１１０３、第２のゲート信号線駆動回路１１０４が形成
されている点は、図１に示した液晶表示装置の場合と同
様である。さらに、ＥＬ素子に電流を供給するためのＥ
Ｌ用電源１１０６が外部よりＦＰＣを介して入力され
る。
【００６６】図１１(Ａ)において、１１０１で示された
１画素についての構成を図１１(Ｂ)に示す。１画素は、
ソース信号線１１１１、第１のゲート信号線１１１２、
第３のゲート信号線１１１３、第１のスイッチング用Ｔ
ＦＴ１１１４、第２のスイッチング用ＴＦＴ１１１５、
ＥＬ駆動用ＴＦＴ１１１６、ＥＬ素子１１１７、保持容
量１１１８、電流供給線１１１９を有する。
【００６７】第１のスイッチング用ＴＦＴ１１１４のゲ
ート電極は、第１のゲート信号線１１１２と電気的に接
続され、第１のゲート信号線１１１２に入力されるパル
スによってＯＮ、ＯＦＦが制御される。第２のスイッチ
ング用ＴＦＴ１１１５のゲート電極は、第２のゲート信
号線１１１３と電気的に接続され、第２のゲート信号線
１１１３に入力されるパルスによってＯＮ、ＯＦＦが制
御される。
【００６８】ソース信号線１１１１より入力される映像
信号は、第１のスイッチング用ＴＦＴ１１１４、および
第２のスイッチング用ＴＦＴ１１１５が共にＯＮのとき
に、ＥＬ駆動用ＴＦＴ１１１６のゲート電極に入力さ
れ、保持容量１１１８において電荷が保持される。
【００６９】駆動タイミング等については、実施形態と
同様のアナログ点順次駆動で良いので、ここでは説明を
省略する。
【００７０】[実施例４]高解像度、大画面の表示装置に
おいては、一定期間内により多くの画素を駆動する必要
がある。従来の駆動方法では駆動周波数が高くなるた
め、分割駆動が採用される場合が多い。
【００７１】図１４は、分割駆動を行う場合のソース信
号線駆動回路の構成例を示しており、フリップフロップ
１４０１を複数段用いてなるシフトレジスタ１４０２、
ＮＡＮＤ１４０３、バッファ１４０４、サンプリングス
イッチ１４０５等を有する。
【００７２】図６に示した回路は、１つのサンプリング
パルスによって１度に１画素への映像信号の書き込みが
行われるのに対し、図１４に示した回路は、映像信号を
並列に４本入力し、１つのサンプリングパルスによって
１度に４画素への映像信号の書き込みを行う。このよう
にすると、画素数が同じ従来の表示装置と比較して、ソ
ース信号線駆動回路の駆動周波数を(１／分割数)に抑え
ることが出来る。図１４の場合は、４点同時サンプリン
グを行うので、分割数は４分割であり、ソース信号線駆
動回路の駆動周波数を１／４に抑えることが出来る。
【００７３】本実施例においては、このような分割駆動
を行う表示装置において、縦横表示の切り替えを行う方
法について説明する。
【００７４】図１５を参照する。図１５(Ａ)は、４分割
駆動を行うソース信号線駆動回路を有する表示装置の、
通常表示時の書き込み順序を示している。４本のビデオ
信号線から、同時に４画素分のサンプリングを行い、最
初のサンプリングパルスで(１，１)(２，１)(３，１)
(４，１)の４画素に同時に書き込まれる。続いて、次の
サンプリングパルスで(５，１)(６，１)(７，１)(８，
１)の４画素に同時に書き込まれる。
【００７５】よって、各ビデオ信号線(Ｖｉｄｅｏ１〜
Ｖｉｄｅｏ４)に入力される映像信号の入力順序は図１
５(Ｃ)に示すようになる。
【００７６】図１５(Ｂ)は、図１５(Ａ)に示した表示装
置の縦横表示を切り替えた場合の書き込み順序を示して
いる。通常表示の場合、横方向に並んだ４点で同時サン
プリングが行われるのに対し、縦横を切り替えた場合、
縦方向に並んだ４点で同時サンプリングが行われる。
【００７７】通常表示の場合、最初に同時に書き込まれ
る画素は、(１，１)(２，１)(３，１)(４，１)の４画素
であったが、縦横を切り替えた場合、最初に同時に書き
込まれる画素は、(１，ｎ)(２，ｎ)(３，ｎ)(４，ｎ)の
４画素である。
【００７８】このとき、それら４画素に書き込まれるべ
き映像信号は、通常表示の場合に(１，１)(１，２)
(１，３)(１，４)の４画素に書き込まれるべき映像信号
である。
【００７９】よって、縦横の表示を切り替える場合、各
ビデオ信号線(Ｖｉｄｅｏ１〜Ｖｉｄｅｏ４)に入力され
る映像信号の入力順序は図１５(Ｄ)に示すようになる。
【００８０】この場合、４水平周期分の映像信号の並べ
替えを行う手順が必要なため、４水平周期分の映像信号
を記憶するメモリを必要とするが、従来のようにフレー
ムメモリを必要とする場合と比較しても、その記憶容量
は極めて小さくて済む。
【００８１】以上のようにして、分割駆動を行う表示装
置においても、本発明を実施することが可能である。
【００８２】[実施例５]本実施例においては、同一基板
上に画素部および画素部の周辺に設ける駆動回路のＴＦ
Ｔ(Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴ)を同時
に作製する方法について詳細に説明する。
【００８３】図１６を参照する。まず、基板５００１上
に下地絶縁膜５００２を形成し、結晶構造を有する第１
の半導体膜を得た後、所望の形状にエッチング処理して
島状に分離された半導体層５００３〜５００６を形成す
る。
【００８４】本実施例においては、基板５００１として
ガラス基板(＃１７３７基板)を用い、下地絶縁膜５００
２としては、プラズマＣＶＤ法で成膜温度４００[℃]、
原料ガスＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒
化シリコン膜５００２ａ(組成比Ｓｉ＝３２[％]、Ｏ＝
２７[％]、Ｎ＝２４[％]、Ｈ＝１７[％])を５０[nm](好
ましくは１０〜２００[nm])形成する。次いで、表面を
オゾン水で洗浄した後、表面の酸化膜を希フッ酸(１／
１００希釈)で除去する。次いでプラズマＣＶＤ法で成
膜温度４００[℃]、原料ガスＳｉＨ4、Ｎ2Ｏから作製さ
れる酸化窒化水素化シリコン膜５００２ｂ(組成比Ｓｉ
＝３２[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％])
を１００[nm](好ましくは５０〜２００[nm])の厚さに積
層形成し、さらに大気解放せずにプラズマＣＶＤ法で成
膜温度３００[℃]、成膜ガスＳｉＨ4で非晶質構造を有
する半導体膜(ここではアモルファスシリコン膜)を５４
[nm]の厚さ(好ましくは２５〜８０[nm])で形成する。
【００８５】本実施例では下地膜５００２を２層構造と
して示したが、前記絶縁膜の単層膜または２層以上積層
させた構造として形成しても良い。また、半導体膜の材
料に限定はないが、好ましくはシリコンまたはシリコン
ゲルマニウム(ＳｉXＧｅ1-X(Ｘ＝０．０００１〜０．０
２))合金などを用い、公知の手段(スパッタ法、ＬＰＣ
ＶＤ法、またはプラズマＣＶＤ法等)により形成すれば
よい。また、プラズマＣＶＤ装置は、枚葉式の装置でも
よいし、バッチ式の装置でもよい。また、同一の成膜室
で大気に触れることなく下地絶縁膜と半導体膜とを連続
成膜してもよい。
【００８６】次いで、非晶質構造を有する半導体膜の表
面を洗浄した後、オゾン水で表面に約２[nm]のごく薄い
酸化膜(図示せず)を形成する。次いで、ＴＦＴのしきい
値を制御するために微量な不純物元素(ボロンまたはリ
ン)のドーピングを行う。ここでは、ジボラン(Ｂ2Ｈ6)
を質量分離しないでプラズマ励起したイオンドープ法を
用い、ドーピング条件を加速電圧１５[kV]、ジボランを
水素で１[％]に希釈したガス流量３０[sccm]、ドーズ量
２×１０12[atoms/cm2]で非晶質シリコン膜にボロンを
添加した。
【００８７】次いで、重量換算で１０[ppm]のニッケル
を含む酢酸ニッケル塩溶液をスピナーで塗布する。塗布
に代えてスパッタ法でニッケル元素を全面に散布する方
法を用いてもよい。
【００８８】次いで、加熱処理を行い結晶化させて結晶
構造を有する半導体膜を形成する。この加熱処理は、電
気炉の熱処理または強光の照射を用いればよい。電気炉
の熱処理で行う場合は、５００[℃]〜６５０[℃]で４〜
２４時間で行えばよい。ここでは脱水素化のための熱処
理(５００[℃]、１時間)の後、結晶化のための熱処理
(５５０[℃]、４時間)を行って結晶構造を有するシリコ
ン膜を得る。なお、ここでは炉を用いた熱処理を用いて
結晶化を行ったが、ランプアニール装置で結晶化を行っ
てもよい。なお、ここではシリコンの結晶化を助長する
金属元素としてニッケルを用いた結晶化技術を用いた
が、他の公知の結晶化技術、例えば固相成長法やレーザ
ー結晶化法を用いてもよい。
【００８９】次いで、結晶構造を有するシリコン膜表面
の酸化膜を希フッ酸等で除去した後、結晶化率を高め、
結晶粒内に残される欠陥を補修するための第１のレーザ
ー光(ＸｅＣｌ：波長３０８[nm])の照射を大気中、また
は酸素雰囲気中で行う。レーザー光には波長４００[nm]
以下のエキシマレーザー光や、ＹＡＧレーザーの第２高
調波、第３高調波、またはＣＷレーザーを用いる。いず
れにしても、繰り返し周波数１０〜１０００[Hz]程度の
パルスレーザー光を用い、当該レーザー光を光学系にて
１００〜５００[mJ/cm2]に集光し、９０〜９５[％]のオ
ーバーラップ率をもって照射し、シリコン膜表面を走査
させればよい。ここでは、繰り返し周波数３０Ｈｚ、エ
ネルギー密度３９３[mJ/cm2]で第１のレーザー光の照射
を大気中で行う。なお、大気中、または酸素雰囲気中で
行うため、第１のレーザー光の照射により表面に酸化膜
が形成される。
【００９０】次いで、第１のレーザー光の照射により形
成された酸化膜を希フッ酸で除去した後、第２のレーザ
ー光の照射を窒素雰囲気、或いは真空中で行い、半導体
膜表面を平坦化する。このレーザー光(第２のレーザー
光)には波長４００[nm]以下のエキシマレーザー光や、
ＹＡＧレーザーの第２高調波、第３高調波、またはＣＷ
レーザーを用いる。第２のレーザー光のエネルギー密度
は、第１のレーザー光のエネルギー密度より大きく(好
ましくは３０〜６０[mJ/cm2]大きく)する。ここでは、
繰り返し周波数３０[Hz]、エネルギー密度４５３[mJ/cm
2]で第２のレーザー光の照射を行い、半導体膜表面にお
ける凹凸のＰ−Ｖ値が５[nm]以下となる。
【００９１】また、本実施例では第２のレーザー光の照
射を全面に行ったが、オフ電流の低減は、画素部のＴＦ
Ｔに特に効果があるため、少なくとも画素部のみに選択
的に照射する工程としてもよい。また、１回のレーザー
照射のみによる処理であっても良い。
【００９２】次いで、オゾン水で表面を１２０秒処理し
て合計１〜５[nm]の酸化膜からなるバリア層(図示せず)
を形成する。
【００９３】次いで、バリア層上にスパッタ法にてゲッ
タリングサイトとなるアルゴン元素を含む非晶質シリコ
ン膜を膜厚１５０[nm]で形成する。本実施例のスパッタ
法による成膜条件は、成膜圧力を０．３[Pa]とし、ガス
(Ａｒ)流量を５０[sccm]とし、成膜パワーを３[kW]と
し、基板温度を１５０[℃]とする。なお、上記条件での
非晶質シリコン膜に含まれるアルゴン元素の原子濃度
は、３×１０20〜６×１０ 20[atoms/cm3]、酸素の原子
濃度は１×１０19〜３×１０19[atoms/cm3]である。そ
の後、ランプアニール装置を用いて６５０[℃]、３分の
熱処理を行いゲッタリングする。
【００９４】次いで、バリア層をエッチングストッパー
として、ゲッタリングサイトであるアルゴン元素を含む
非晶質シリコン膜を選択的に除去した後、バリア層を希
フッ酸で選択的に除去する。なお、ゲッタリングの際、
ニッケルは酸素濃度の高い領域に移動しやすい傾向があ
るため、酸化膜からなるバリア層をゲッタリング後に除
去することが望ましい。
【００９５】次いで、得られた結晶構造を有するシリコ
ン膜(ポリシリコン膜とも呼ばれる)の表面にオゾン水で
薄い酸化膜を形成した後、レジストからなるマスクを形
成し、所望の形状にエッチング処理して島状に分離され
た半導体層５００３〜５００６を形成する。半導体層を
形成した後、レジストからなるマスクを除去する。
【００９６】次いで、フッ酸を含むエッチャントで酸化
膜を除去すると同時にシリコン膜の表面を洗浄した後、
ゲート絶縁膜５００７となる珪素を主成分とする絶縁膜
を形成する。本実施例では、プラズマＣＶＤ法により１
１５[nm]の厚さで酸化窒化シリコン膜(組成比Ｓｉ＝３
２[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％])で形
成する。
【００９７】次いで、ゲート絶縁膜５００７上に膜厚２
０〜１００[nm]の第１の導電膜５００８と、膜厚１００
〜４００[nm]の第２の導電膜５００９とを積層形成す
る。本実施例では、ゲート絶縁膜５００７上に膜厚５０
[nm]の窒化タンタル(ＴａＮ)膜、膜厚３７０[nm]のタン
グステン(Ｗ)膜を順次積層する(図１６(Ａ))。
【００９８】第１の導電膜及び第２の導電膜を形成する
導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成する。また、第１の導電
膜及び第２の導電膜としてリン等の不純物元素をドーピ
ングした多結晶シリコン膜に代表される半導体膜や、Ａ
ｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定
されず、例えば、膜厚５０[nm]のタングステン膜、膜厚
５００[nm]のアルミニウムとシリコンの合金(Ａｌ−Ｓ
ｉ)膜、膜厚３０[nm]の窒化チタン膜を順次積層した３
層構造としてもよい。また、３層構造とする場合、第１
の導電膜のタングステンに代えて窒化タングステンを用
いてもよいし、第２の導電膜のアルミニウムとシリコン
の合金(Ａｌ−Ｓｉ)膜に代えてアルミニウムとチタンの
合金膜(Ａｌ−Ｔｉ)を用いてもよいし、第３の導電膜の
窒化チタン膜に代えてチタン膜を用いてもよい。また、
単層構造であってもよい。
【００９９】次に、図１６(Ｂ)に示すように光露光工程
によりレジストからなるマスク５０１０を形成し、ゲー
ト電極及び配線を形成するための第１のエッチング処理
を行う。第１のエッチング処理では第１及び第２のエッ
チング条件で行う。エッチングにはＩＣＰ(Inductively
Coupled Plasma：誘導結合型プラズマ)エッチング法を
用いると良い。ＩＣＰエッチング法を用い、エッチング
条件(コイル型の電極に印加される電力量、基板側の電
極に印加される電力量、基板側の電極温度等)を適宜調
節することによって所望のテーパー形状に膜をエッチン
グすることができる。なお、エッチング用ガスとして
は、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表と
する塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表
とするフッ素系ガス、またはＯ2を適宜用いることがで
きる。
【０１００】本実施例では、基板側(試料ステージ)にも
１５０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実
質的に負の自己バイアス電圧を印加する。この第１のエ
ッチング条件によりＷ膜をエッチングして第１の導電層
の端部をテーパー形状とする。第１のエッチング条件で
のＷに対するエッチング速度は２００．３９[nm/min]、
ＴａＮに対するエッチング速度は８０．３２[nm/min]で
あり、ＴａＮに対するＷの選択比は約２．５である。ま
た、この第１のエッチング条件によって、Ｗのテーパー
角は、約２６°となる。この後、レジストからなるマス
ク５０１０を除去せずに第２のエッチング条件に変え、
エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれの
ガス流量比を３０／３０[sccm]とし、１．０[Pa]の圧力
でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MH
z])電力を投入してプラズマを生成して約３０秒程度の
エッチングを行った。基板側(試料ステージ)にも２０
[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に
負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合
した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同
程度にエッチングされる。第２のエッチング条件でのＷ
に対するエッチング速度は５８．９７[nm/min]、ＴａＮ
に対するエッチング速度は６６．４３[nm/min]である。
なお、ゲート絶縁膜上に残渣を残すことなくエッチング
するためには、１０〜２０[％]程度の割合でエッチング
時間を増加させると良い。
【０１０１】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°とすればよい。
【０１０２】こうして、第１のエッチング処理により第
１の導電層と第２の導電層から成る第１の形状の導電層
５０１１〜５０１６(第１の導電層５０１１ａ〜５０１
６ａと第２の導電層５０１１ｂ〜５０１６ｂ)を形成す
る。ゲート絶縁膜となる絶縁膜５００７において、第１
の形状の導電層５０１１〜５０１６で覆われない領域は
１０〜２０[nm]程度エッチングされて薄くなる。
【０１０３】次いで、レジストからなるマスクを除去せ
ずに第２のエッチング処理を行う。ここでは、エッチン
グ用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガ
ス流量比を２４／１２／２４[sccm]とし、１．３[Pa]の
圧力でコイル型の電極に７００[Ｗ]のＲＦ(１３．５６
[MHz])電力を投入してプラズマを生成してエッチングを
２５秒行った。基板側(試料ステージ)にも１０[Ｗ]のＲ
Ｆ(１３．５６[MHz])電力を投入し、実質的に負の自己
バイアス電圧を印加する。第２のエッチング処理でのＷ
に対するエッチング速度は２２７．３[nm/min]、ＴａＮ
に対するエッチング速度は３２．１[nm/min]であり、Ｔ
ａＮに対するＷの選択比は７．１であり、ゲート絶縁膜
５００７であるＳｉＯＮに対するエッチング速度は３
３．７[nm/min]であり、ＳｉＯＮに対するＷの選択比は
６．８３である。このようにエッチングガス用ガスにＳ
Ｆ6を用いた場合、ゲート絶縁膜５００７との選択比が
高いので膜減りを抑えることができる。本実施例ではゲ
ート絶縁膜５００７において約８[nm]しか膜減りが起き
ない。
【０１０４】この第２のエッチング処理によりＷのテー
パー角は７０°となった。この第２のエッチング処理に
より第２の形状の導電層５０１７〜５０２２を形成す
る。このとき、第１の導電層はほとんどエッチングされ
ず、第１の導電層５０１７ａ〜５０２２ａとなる。な
お、第１の導電層５０１７ａ〜５０２２ａは、第１の導
電層５０１１ａ〜５０１６ａとほぼ同一サイズである。
実際には第２のエッチング処理によって、第１の導電層
の幅は、第２のエッチング処理前に比べて約０．３[μ
m]程度、即ち線幅全体で０．６[μm]程度後退する場合
もあるがほとんどサイズに変化がない。
【０１０５】また、２層構造に代えて、膜厚５０[nm]の
タングステン膜、膜厚５００[nm]のアルミニウムとシリ
コンの合金(Ａｌ−Ｓｉ)膜、膜厚３０[nm]の窒化チタン
膜を順次積層した３層構造とした場合、第１のエッチン
グ処理の第１のエッチング条件としては、ＢＣｌ3とＣ
ｌ2とＯ2とを原料ガスに用い、それぞれのガス流量比を
６５／１０／５[sccm]とし、基板側(試料ステージ)に３
００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、１．
２[Pa]の圧力でコイル型の電極に４５０[Ｗ]のＲＦ(１
３．５６[MHz])電力を投入してプラズマを生成して１１
７秒のエッチングを行えばよく、第１のエッチング処理
の第２のエッチング条件としては、ＣＦ 4とＣｌ2とＯ2
とを用い、それぞれのガス流量比を２５／２５／１０[s
ccm]とし、基板側(試料ステージ)にも２０[Ｗ]のＲＦ
(１３．５６[MHz])電力を投入し、１．０[Pa]の圧力で
コイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])
電力を投入してプラズマを生成して約３０秒程度のエッ
チングを行えばよく、第２のエッチング処理としてはＢ
Ｃｌ3とＣｌ2を用い、それぞれのガス流量比を２０／６
０[sccm]とし、基板側(試料ステージ)には１００[Ｗ]の
ＲＦ(１３．５６[MHz])電力を投入し、１．２[Pa]の圧
力でコイル型の電極に６００[Ｗ]のＲＦ(１３．５６[MH
z])電力を投入してプラズマを生成してエッチングを行
えばよい。
【０１０６】次いで、レジストからなるマスクを除去し
た後、第１のドーピング処理を行って図１６(Ｄ)の状態
を得る。ドーピング処理はイオンドープ法、もしくはイ
オン注入法で行えば良い。イオンドープ法の条件はドー
ズ量を１．５×１０14[atoms/cm2]とし、加速電圧を６
０〜１００[keV]として行う。Ｎ型を付与する不純物元
素として、典型的にはリン(Ｐ)または砒素(Ａｓ)を用い
る。この場合、第１の導電層及び第２の導電層５０１７
〜５０２１がＮ型を付与する不純物元素に対するマスク
となり、自己整合的に第１の不純物領域５０２３〜５０
２６が形成される。第１の不純物領域５０２３〜５０２
６には１×１０16〜１×１０17[atoms/cm3]の濃度範囲
でＮ型を付与する不純物元素を添加する。ここでは、第
１の不純物領域と同じ濃度範囲の領域をＮ‐‐領域とも
呼ぶ。
【０１０７】なお、本実施例ではレジストからなるマス
クを除去した後、第１のドーピング処理を行ったが、レ
ジストからなるマスクを除去せずに第１のドーピング処
理を行ってもよい。
【０１０８】次いで、図１７(Ａ)に示すようにレジスト
からなるマスク５０２７を形成し第２のドーピング処理
を行う。第２のドーピング処理におけるイオンドープ法
の条件はドーズ量を１．５×１０15[atoms/cm2]とし、
加速電圧を６０〜１００[keV]としてリン(Ｐ)をドーピ
ングする。ここでは、第２の導電層５０１７ｂ〜５０２
１ｂをマスクとして各半導体層に不純物領域が自己整合
的に形成される。勿論、マスク５０２７で覆われた領域
には添加されない。こうして、第２の不純物領域５０２
８、５０２９と、第３の不純物領域５０３０が形成され
る。第２の不純物領域５０２８、５０２９には１×１０
20〜１×１０20[atoms/cm3]の濃度範囲でＮ型を付与す
る不純物元素を添加されている。ここでは、第２の不純
物領域と同じ濃度範囲の領域をＮ+領域とも呼ぶ。
【０１０９】また、第３の不純物領域は第１の導電層５
０１７ａにより第２の不純物領域よりも低濃度に形成さ
れ、１×１０18〜１×１０19[atoms/cm3]の濃度範囲で
Ｎ型を付与する不純物元素を添加されることになる。な
お、第３の不純物領域は、テーパー形状である第１の導
電層５０１７ａの部分を通過させてドーピングを行うた
め、テーパ−部の端部に向かって不純物濃度が増加する
濃度勾配を有している。ここでは、第３の不純物領域と
同じ濃度範囲の領域をＮ-領域とも呼ぶ。また、マスク
５０２７で覆われた領域５０３１は、第２のドーピング
処理で不純物元素が添加されず、第１の不純物領域がそ
のまま残される。
【０１１０】次いで、レジストからなるマスク５０２７
を除去した後、新たにレジストからなるマスク５０３２
を形成して図１７(Ｂ)に示すように第３のドーピング処
理を行う。
【０１１１】駆動回路において、上記第３のドーピング
処理により、Ｐチャネル型ＴＦＴを形成する半導体層お
よび保持容量を形成する半導体層にＰ型の導電型を付与
する不純物元素が添加された第４の不純物領域５０３
３、５０３４及び第５の不純物領域５０３５、５０３６
を形成する。
【０１１２】また、第４の不純物領域５０３３、５０３
４には１×１０20〜１×１０21[atoms/cm3]の濃度範囲
でＰ型を付与する不純物元素が添加されるようにする。
尚、第４の不純物領域５０３３、５０３４は、当初は先
の工程でリン(Ｐ)が添加された領域(ｎ--領域)となって
いるが、Ｐ型を付与する不純物元素の濃度がその１．５
〜３倍添加されていて導電型はＰ型となっている。ここ
では、第４の不純物領域と同じ濃度範囲の領域をＰ+領
域とも呼ぶ。
【０１１３】また、第５の不純物領域５０３５、５０３
６は第２の導電層５０１８ａ、５０２１ａのテーパー部
と重なる領域に形成されるものであり、１×１０18〜１
×１０20[atoms/cm3]の濃度範囲でＰ型を付与する不純
物元素が添加されるようにする。ここでは、第５の不純
物領域と同じ濃度範囲の領域をＰ-領域とも呼ぶ。
【０１１４】以上までの工程でそれぞれの半導体層にＮ
型またはＰ型の導電型を有する不純物領域が形成され
る。導電層５０１７〜５０２０はＴＦＴのゲート電極と
なる。また、導電層５０２１は画素部において保持容量
を形成する一方の電極となる。さらに、導電層５０２２
は画素部においてソース信号線を形成する。
【０１１５】次いで、ほぼ全面を覆う絶縁膜(図示せず)
を形成する。本実施例では、プラズマＣＶＤ法により膜
厚５０[nm]の酸化シリコン膜を形成した。勿論、この絶
縁膜は酸化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。
【０１１６】次いで、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この活性化工
程は、ランプ光源を用いたラピッドサーマルアニール法
(ＲＴＡ法)、或いはＹＡＧレーザーまたはエキシマレー
ザーを裏面から照射する方法、或いは炉を用いた熱処
理、或いはこれらの方法のうち、いずれかと組み合わせ
た方法によって行う。
【０１１７】また、本実施例では、上記活性化の前に絶
縁膜を形成した例を示したが、上記活性化を行った後、
絶縁膜を形成する工程としてもよい。
【０１１８】次いで、窒化シリコン膜からなる第１の層
間絶縁膜５０３７を形成して熱処理(３００〜５５０
[℃]で１〜１２時間の熱処理)を行い、半導体層を水素
化する工程を行う(図１７(Ｃ))。この工程は第１の層間
絶縁膜５０３７に含まれる水素により半導体層のダング
リングボンドを終端する工程である。酸化シリコン膜か
らなる絶縁膜(図示しない)の存在に関係なく半導体層を
水素化することができる。ただし、第２の導電層として
アルミニウムを主成分とする材料を用いている場合に
は、水素化する工程において第２の導電層が耐え得る熱
処理条件とすることが重要である。水素化の他の手段と
して、プラズマ水素化(プラズマにより励起された水素
を用いる)を行っても良い。
【０１１９】次いで、第１の層間絶縁膜５０３７上に有
機絶縁物材料から成る第２の層間絶縁膜５０３８を形成
する。本実施例では膜厚１．６[μm]のアクリル樹脂膜
を形成する。次いで、各電極もしくは不純物領域に達す
るコンタクトホールを開口する。本実施例では複数のエ
ッチング処理を順次行う。本実施例では第１の層間絶縁
膜５０３７をエッチングストッパーとして第２の層間絶
縁膜５０３８をエッチングした後、絶縁膜(図示しない)
をエッチングストッパーとして第１の層間絶縁膜５０３
７をエッチングしてから絶縁膜(図示しない)をエッチン
グした。
【０１２０】その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用い
て配線及び画素電極を形成する。これらの電極及び画素
電極の材料は、ＡｌまたはＡｇを主成分とする膜、また
はそれらの積層膜等で反射性に優れた材料を用いること
が望ましい。こうして、配線５０３９〜５０４２、画素
電極５０４３、ゲート信号線５０４４が形成される。
【０１２１】以上の様にして、Ｎチャネル型ＴＦＴ、Ｐ
チャネル型ＴＦＴを有する駆動回路と、Ｎチャネル型Ｔ
ＦＴからなる画素ＴＦＴ、保持容量とを有する画素部と
を同一基板上に形成することができる(図１７(Ｄ))。本
明細書中ではこのような基板を便宜上アクティブマトリ
クス基板と呼ぶ。
【０１２２】図１７(Ｄ)に示したアクティブマトリクス
基板において、Ｎチャネル型ＴＦＴは２種類の構造を有
している。１つは、駆動回路のＮチャネル型ＴＦＴに見
られるような、ゲート電極に重なる第３の不純物領域を
有するＧＯＬＤ構造、もう１つは、画素ＴＦＴに見られ
るような、ゲート電極に重ならない第１の不純物領域を
有するＬＤＤ構造である。
【０１２３】前者は、ホットキャリア劣化等の抑制に有
効な構造であり、特に動作に信頼性が求められる箇所に
適している。後者は、オフ電流のリーク低減に有効な構
造であり、負のバイアス電圧が印加される機会の多い回
路や、画素部を制御する回路等に適している。
【０１２４】一方、対向基板５０４５を用意する。対向
基板側には、透明導電膜でなる対向電極５０４６を形成
する。
【０１２５】続いて、アクティブマトリクス基板および
対向基板に、それぞれ配向膜５０４７、５０４８を形成
し、ラビング処理を行う。なお、本実施例においては、
配向膜５０４８をアクティブマトリクス基板側に形成す
る前に、アクリル樹脂等の有機樹脂膜を用いて、基板間
の空隙を確保するための柱状スペーサ(図示せず)を所望
の位置に形成した。また、柱状スペーサに代えて、球状
のスペーサを基板全面に散布しても良い。
【０１２６】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材(図示
せず)で貼り合わせる。シール材にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
空隙を持って２枚の基板が貼り合わせられる。その後、
両基板間の空隙に液晶材料５０４９を注入し、封止剤
(図示せず)によって完全に封止する。液晶材料５０４９
には公知の液晶材料を用いれば良い。そして、必要があ
れば、アクティブマトリクス基板または対向基板を所望
の形状に分断する。さらに、公知の技術を用いて偏光板
等を適宜設けた。そして、公知の技術を用いてＦＰＣを
貼り付ける。このようにして図１８(Ａ)に示すアクティ
ブマトリクス型液晶表示装置が完成する。
【０１２７】なお、本実施例においては液晶表示装置の
作製方法について説明したが、特に本発明を液晶表示装
置のみへの用途に限定するものではない。ＥＬ素子等を
用いた発光装置を作製する際にも、アクティブマトリク
ス基板の作製は、図１６〜図１７に示した本実施例の方
法に従えば良い。以後、アクティブマトリクス基板上に
陽極、正孔輸送層、発光層、電子注入層、陰極等でなる
ＥＬ素子を形成すれば、アクティブマトリクス型の発光
装置を作製することが出来る。
【０１２８】[実施例６]本発明は、様々な電子機器に用
いられている表示装置の作製に適用が可能である。この
ような電子機器には、ディスプレイ装置、携帯情報端末
(電子手帳、モバイルコンピュータ、携帯電話等)、携帯
電話等が挙げられる。それらの一例を図１３に示す。
【０１２９】図１３(Ａ)は液晶ディスプレイもしくはＥ
Ｌディスプレイであり、筐体３００１、支持台３００
２、表示部３００３等を有している。本発明は表示部３
００１に適用が可能である。また、このような卓上据付
型のディスプレイにおいて縦横表示切り替えを行う場合
には、支持台３００２への筐体３００１の取り付け部に
回転機構を設け、筐体３００１自体を回転可能にすると
良い。
【０１３０】図１３(Ｂ)は、携帯情報端末であり、本体
３０３１、スタイラス３０３２、表示部３０３３、操作
ボタン３０３４、外部インターフェイス３０３５等を有
している。本発明は表示部３０３３に適用が可能であ
る。
【０１３１】図１３(Ｃ)は、携帯電話であり、本体３０
６１、音声出力部３０６２、音声入力部３０６３、表示
部３０６４、操作ボタン３０６５、アンテナ３０６６等
を有している。本発明は表示部３０６４に適用が可能で
ある。
【０１３２】なお、本実施例に示した例はごく一例であ
り、これらの用途に限定するものではないことを付記す
る。
【発明の効果】本発明により、画面表示の縦横切り替え
をフレームメモリ等を用いることなく容易に行うことが
可能な表示装置の提供が可能となる。よって、部品点数
の限られる小型携帯端末等にも、容易に適用が可能とな
る。
【図面の簡単な説明】
【図１】 本発明の一実施形態を示す図。
【図２】 従来用いられている表示装置の概要を示す
図。
【図３】 縦横表示の切り替えの様子を説明する図。
【図４】 縦横表示の切り替えにフレームメモリを用
いる場合の処理の流れ、およびフォーマット変換につい
て示す図。
【図５】 表示装置を駆動する際のタイミングについ
て説明する図。
【図６】 ソース信号線駆動回路の構成およびタイミ
ングチャートを示す図。
【図７】 ゲート信号線駆動回路の構成およびタイミ
ングチャートを示す図。
【図８】 通常表示と縦横切り替え表示における、映
像信号の書き込み順を説明する図。
【図９】 走査方向切り替え回路を有するゲート信号
線駆動回路の構成を示す図。
【図１０】 縦横表示を切り替えた場合に表示装置を
駆動する際のタイミングについて説明する図。
【図１１】 本発明をＥＬ表示装置に適用する場合の
構成を示す図。
【図１２】 本発明の一実施例である、独立した２組
の駆動回路を有する表示装置の構成を示す図。
【図１３】 本発明の適用が可能な電子機器の一例を
示す図。
【図１４】 分割駆動を行う場合のソース信号線駆動
回路の構成を示す図。
【図１５】 分割駆動を行う表示装置において本発明
を実施する場合の表示と映像信号の入力順序について説
明する図。
【図１６】 アクティブマトリクス型液晶表示装置の
作製工程例を示す図。
【図１７】 アクティブマトリクス型液晶表示装置の
作製工程例を示す図。
【図１８】 アクティブマトリクス型液晶表示装置の
作製工程例を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/00 ３４８ Ｇ０９Ｆ 9/00 ３４８Ｃ ５Ｃ０９４ 9/30 ３３８ 9/30 ３３８ ５Ｆ１１０ Ｇ０９Ｇ 3/30 Ｇ０９Ｇ 3/30 Ｊ ５Ｇ４３５ 3/36 3/36 Ｈ０１Ｌ 29/786 Ｈ０４Ｎ 5/66 １０２Ｂ Ｈ０４Ｎ 5/66 １０２ Ｈ０１Ｌ 29/78 ６１２Ｂ Ｆターム(参考） 2H092 JA24 JB42 MA43 NA25 PA06 2H093 NA16 NC22 NC34 NC40 ND49 ND57 NE07 5C006 AB05 AF22 BB14 BB16 BC02 BC03 BC06 BC20 5C058 AA09 AA12 AB01 AB06 BA01 BA03 BA35 BB17 5C080 AA06 AA10 BB05 DD21 EE23 FF11 JJ01 JJ02 JJ04 JJ06 KK07 KK47 5C094 AA15 BA03 BA43 CA19 DB01 DB04 EA04 EA07 EB02 5F110 AA30 BB02 BB04 CC02 DD02 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE15 EE23 FF04 FF30 FF35 GG01 GG02 GG13 GG25 GG32 GG34 GG43 GG45 GG47 GG51 GG58 HJ01 HJ04 HJ12 HJ23 HL02 HL03 HL04 HM15 NN03 NN05 NN23 NN24 NN27 NN35 NN72 NN73 NN78 PP01 PP02 PP03 PP04 PP05 PP10 PP13 PP29 PP34 PP35 QQ04 QQ09 QQ11 QQ23 QQ25 QQ28 5G435 AA18 BB05 BB12 CC09 EE33 EE37 GG21

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】ソース信号線駆動回路と、第１のゲート信
    号線駆動回路と、第２のゲート信号線駆動回路と、複数
    の画素とを有する表示装置であって、 前記ソース信号線駆動回路と、前記第１のゲート信号線
    駆動回路と、前記第２のゲート信号線駆動回路と、前記
    複数の画素とはいずれも同一基板上に形成され、 前記第１のゲート信号線駆動回路の走査方向と、前記第
    ２のゲート信号線駆動回路の走査方向とが直交すること
    を特徴とする表示装置。
  2. 【請求項２】ソース信号線駆動回路と、第１のゲート信
    号線駆動回路と、第２のゲート信号線駆動回路と、複数
    の画素とを有する表示装置であって、 前記ソース信号線駆動回路と、前記第１のゲート信号線
    駆動回路と、前記第２のゲート信号線駆動回路と、前記
    複数の画素とはいずれも同一基板上に形成され、 前記複数の画素は、ソース信号線と、第１のゲート信号
    線と、前記第１のゲート信号線に直交する第２のゲート
    信号線と、第１のトランジスタと、第２のトランジスタ
    とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲ
    ート信号線と電気的に接続され、入力電極は、前記ソー
    ス信号線と電気的に接続され、出力電極は、前記第２の
    トランジスタの入力電極と電気的に接続され、 前記第２のトランジスタのゲート電極は、前記第２のゲ
    ート信号線と電気的に接続されていることを特徴とする
    表示装置。
  3. 【請求項３】請求項１もしくは請求項２において、 第１の表示を行う際には、前記ソース信号線駆動回路の
    駆動周波数は、第１のゲート信号線駆動回路の駆動周波
    数よりも高く、 第２の表示を行う際には、前記ソース信号線駆動回路の
    駆動周波数は、第１のゲート信号線駆動回路の駆動周波
    数よりも低いことを特徴とする表示装置。
  4. 【請求項４】第１のソース信号線駆動回路と、第２のソ
    ース信号線駆動回路と、第１のゲート信号線駆動回路
    と、第２のゲート信号線駆動回路と、複数の画素とを有
    する表示装置であって、 前記第１のソース信号線駆動回路と、前記第２のソース
    信号線駆動回路と、前記第１のゲート信号線駆動回路
    と、前記第２のゲート信号線駆動回路と、前記複数の画
    素とはいずれも同一基板上に形成され、 前記第１のゲート信号線駆動回路の走査方向と、前記第
    ２のゲート信号線駆動回路の走査方向とが直交すること
    を特徴とする表示装置。
  5. 【請求項５】第１のソース信号線駆動回路と、第２のソ
    ース信号線駆動回路と、第１のソース信号線駆動回路
    と、第２のゲート信号線駆動回路と、複数の画素とを有
    する表示装置であって、 前記第１のソース信号線駆動回路と、前記第２のソース
    信号線駆動回路と、前記第１のゲート信号線駆動回路
    と、前記第２のゲート信号線駆動回路と、前記複数の画
    素とはいずれも同一基板上に形成され、 前記複数の画素は、第１のソース信号線と、第２のソー
    ス信号線と、第１のゲート信号線と、前記第１のゲート
    信号線に直交する第２のゲート信号線と、第１のトラン
    ジスタと、第２のトランジスタとを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲ
    ート信号線と電気的に接続され、入力電極は前記第１の
    ソース信号線と電気的に接続され、 前記第２のトランジスタのゲート電極は、前記第２のゲ
    ート信号線と電気的に接続され、入力電極は前記第２の
    ソース信号線と電気的に接続されていることを特徴とす
    る表示装置。
  6. 【請求項６】請求項１乃至請求項５のいずれか１項にお
    いて、 第１の表示を行う際には、映像は前記第１のゲート信号
    線駆動回路の走査方向に従った向きで表示され、 第２の表示を行う際には、映像は前記第２のゲート信号
    線駆動回路の走査方向に従った向きで表示されることを
    特徴とする表示装置。
  7. 【請求項７】請求項１乃至請求項６のいずれか１項にお
    いて、 前記複数の画素はそれぞれ、液晶素子もしくは発光素子
    を有することを特徴とする表示装置。
  8. 【請求項８】請求項１乃至請求項７のいずれか１項に記
    載の表示装置を用いることを特徴とする電子機器。
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