JP2003233326A

JP2003233326A - アクティブマトリクス型表示装置及びその作製方法

Info

Publication number: JP2003233326A
Application number: JP2002339235A
Authority: JP
Inventors: Kiyoshi Kato; 清加藤; Tadashi Ozaki; 匡史尾崎; Kohei Mutaguchi; 浩平牟田口; Akira Ishikawa; 明石川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-11-30
Filing date: 2002-11-22
Publication date: 2003-08-22

Abstract

(57)【要約】【課題】アクティブマトリクス型表示装置において、Ｉ
Ｃチップの実装に要する表示部以外の面積を低減し、小
型化、狭額縁化を達成する。また、ＩＣチップの実装に
伴う信号線の接続不良を低減する。【解決手段】アクティブマトリクス型表示装置におい
て、対向基板上にＴＦＴを作製し、所望のロジック回路
を作製することで、従来は外付けで実装されていたロジ
ック回路を対向基板上に形成する。また、画素基板上の
画素あるいは駆動回路と、対向基板上のロジック回路
と、をそれぞれ最適なＴＦＴ構造や電源電圧とすること
で、アクティブマトリクス型表示装置の高速化、高性能
化を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、ＴＦＴと表記する）を
形成してなるアクティブマトリクス方式の表示部を有す
る液晶表示装置、ＥＬ表示装置その他のアクティブマト
リクス型表示装置に関する。

【０００２】

【従来の技術】近年の半導体装置、特に半導体表示装置
を搭載した電子機器の発展はめざましく、その応用例
は、ゲーム機、ノートパソコン、携帯電話をはじめとす
る携帯機器、液晶テレビ、液晶ディスプレイ（液晶表示
装置）、ＯＬＥＤディスプレイ（ＥＬ表示装置）等、さ
まざまである。半導体装置や半導体表示装置は、従来の
ＣＲＴと比較して軽量薄型化が可能であり、消費電力が
小さいことを特徴とする。

【０００３】半導体表示装置としては、画素領域にＴＦ
Ｔをマトリクス状に配置したアクティブマトリクス方式
の半導体表示装置（アクティブマトリクス型表示装置）
が知られている。

【０００４】アクティブマトリクス型表示装置では、画
素を駆動する駆動回路（例えば、ゲート信号線駆動回路
やソース信号線駆動回路）以外のロジック回路は、画素
基板とは別にシリコン基板等上に形成され、画素基板に
外付けで実装される。なお、画素基板上のＴＦＴの活性
層としてアモルファスシリコン（非晶質珪素膜）を用い
て形成するときは、ロジック回路は外付けで実装される
ことが多いが、活性層をポリシリコン（結晶質珪素膜）
を用いて形成する場合、ロジック回路は画素基板上に一
体形成することも可能である。

【０００５】なお、本明細書中において、画素基板と
は、画素領域が形成された基板を指す。より正確には、
各画素に配置されるＴＦＴ（画素ＴＦＴ）が形成される
基板を指す。

【０００６】アモルファスシリコンを活性層として用い
たＴＦＴ（以下、アモルファスＴＦＴとも呼ぶ）による
アクティブマトリクス型表示装置の構成を図４に示す。
ゲート信号線駆動回路（走査線駆動回路ともいう）１０
１及びソース信号線駆動回路（信号線駆動回路ともい
う）１０２は、ＴＡＢ（Tape automated bonding）など
の方法によりＦＰＣ１０３に実装され、画素領域１００
が形成される基板（画素基板）１０４に外付けされる。
ゲート信号線駆動回路１０１及びソース信号線駆動回路
１０２の制御信号や画像データはＦＰＣ１０３を伝わっ
て外部から入力される。

【０００７】ポリシリコンを活性層として用いたＴＦＴ
（以下、ポリシリコンＴＦＴとも呼ぶ）によるアクティ
ブマトリクス方式半導体表示装置の構成を図２に示す。
ゲート信号線駆動回路２０３及びソース信号線駆動回路
２０２は画素基板２００上に一体形成される。ゲート信
号線駆動回路及びソース信号線駆動回路の制御信号や画
像データはＦＰＣ２０４を伝って外部から入力される。

【０００８】図３（Ａ）には、従来型のポリシリコンＴ
ＦＴによるアクティブマトリクス型表示装置（具体的に
はアクティブマトリクス型液晶表示装置）の一例を示
す。ゲート信号線駆動回路３０２及びソース信号線駆動
回路３０３は、画素領域３０４が形成された基板３００
上に一体形成されている。基板３００はインターフェー
ス回路３０５を介してシステムバス３１０に接続され
る。基板３００とインターフェース回路３０５はＦＰＣ
３２１により電気的に接続される。システムバスにはさ
らに、画像処理回路３０６、ＶＲＡＭ３０７、ＣＰＵ３
１１、メモリ３０８及び外部装置と通信するためのイン
ターフェース回路３０９などが接続されている。

【０００９】なお、ＶＲＡＭとは画像データを一時的に
格納するためのメモリである。また、インターフェース
回路とは、信号のフォーマット変換や増幅等の外部装置
との通信の仲介をする回路である。

【００１０】図３（Ｂ）は、図３（Ａ）に示した線分Ａ
Ｂでの断面図を示す。また、画素領域及びゲート信号線
駆動回路には複数のＴＦＴが含まれるが、ここでは代表
的に、画素領域を形成するｎチャネル型ＴＦＴ、ゲート
信号線駆動回路部を形成するｎチャネル型ＴＦＴ及びｐ
チャネル型ＴＦＴを図示する。また、アクティブマトリ
クス方型液晶表示装置には反射型と透過型があるが、こ
こでは反射型のアクティブマトリクス型液晶表示装置の
断面図を示す。

【００１１】図３（Ｂ）において、ガラス基板３１２、
対向基板３０１及びシール剤３１５により囲まれる空間
に液晶３１４が充填されている。ガラス基板上に形成さ
れるＴＦＴの上には、層間絶縁膜（平坦化膜）３１８が
形成され、その上に画素ＴＦＴのドレイン電極と電気的
に接続する反射電極３１７が形成され、その上に配向膜
３１９が形成される。対向基板上には、まず平坦化膜３
２２が形成され、その上に透明電極（ＩＴＯ）からなる
対向電極３１３、そして配向膜３２０が形成される。

【００１２】そして矢印で示すように、太陽光や室内灯
などの外光が反射電極３１７に反射し、表示を認識す
る。これは屋外での使用が多いモバイル製品に用いられ
ている。

【００１３】また低温ポリシリコンプロセスにより形成
される液晶表示装置では、ドライバ回路を構成する薄膜
TFTは画素スイッチング素子と比較して設計ルールが微
細なため、画素スイッチング素子とドライバ回路を、Ｔ
ＦＴ基板と対向基板にそれぞれ分離して形成するものが
ある（例えば、特許文献１参照）。

【００１４】

【特許文献１】特開２００１−８３５３５号公報

【００１５】

【発明が解決しようとする課題】上述した表示装置を搭
載した電子機器においては、ゲート信号線駆動回路及び
ソース信号線駆動回路以外のロジック回路は、画素基板
とは別の基板に形成され、実装されている。

【００１６】携帯型の電子機器の普及等を背景に、電子
機器の小型化が重要な課題となっているが、画素領域と
は別に、ＩＣチップを複数実装することが必要となる従
来のような構成では小型化が難しい。理由の１つとし
て、ＩＣチップ内のロジック回路は小さくできても、実
装するためのマージンが大きいことが挙げられる。

【００１７】一方、小型化を実現するために実装するた
めのマージンを減らそうとすると、高度な実装技術が必
要となり、コスト面、実装部分での信頼性において問題
が生じてくる。

【００１８】本発明では、小型化が可能なアクティブマ
トリクス型表示装置を提供することを課題とする。ま
た、ＩＣ等を基板に接続する際に発生する、接続不良を
低減したアクティブマトリクス型表示装置を提供するこ
とを課題とする。更に本発明のアクティブマトリクス型
表示装置を備えた電子機器を提供することを課題とす
る。

【００１９】

【課題を解決するための手段】そこで本発明は、アクテ
ィブマトリクス型表示装置において、液晶層又は発光層
を挟んで、画素が形成される基板に対向する基板（以
下、対向基板と表記する）上にＴＦＴを形成し、所望の
ロジック回路を作製する。

【００２０】これを実現するために、本発明では画像を
画素基板から見る構成とする。つまり、液晶素子を用い
る場合には反射型の表示方式を、ＯＬＥＤ素子のような
発光素子を用いる場合には下面出射方式を採用する。

【００２１】本発明により、従来は外付けであったロジ
ック回路を対向基板上に形成するアクティブマトリクス
型表示装置の小型化を実現でき、またアクティブマトリ
クス型表示装置の狭額縁化も実現することも可能であ
る。また、ＩＣ等の実装を大幅に削減することができ、
実装面での信頼性が向上する。

【００２２】また、本発明のアクティブマトリクス型表
示装置は、装置を構成するロジック回路を対向基板上に
形成するため、従来ＩＣと画素基板間を電気的に接続す
る際に用いられてきた、ＦＰＣ等の配線容量の大きな方
法が避けられるため、消費電力が低減される。

【００２３】なお、絶縁表面を有する基板上にＴＦＴを
用いてロジック回路を作製する場合には、シリコン基板
上で作製したロジック回路と比較して動作速度が問題に
なる場合が多い。従って、絶縁表面を有する基板上にＴ
ＦＴを用いてロジック回路を作製する場合には、特に電
界効果移動度やしきい値電圧という電気的特性におい
て、優れた特性のＴＦＴを作製することが好ましい。

【００２４】特に高移動度のＴＦＴを必要とする場合に
は、連続発振レーザを用いた半導体膜の結晶化又は活性
化の方法を用いるとよい。このような高移動度のＴＦＴ
を作製するプロセスを用いることによって、より多様な
ロジック回路を、絶縁表面を有する基板上に作製するこ
とが可能となり、より小型で多様なアクティブマトリク
ス型表示装置が実現される。

【００２５】また、本発明のアクティブマトリクス型表
示装置は、画素（及びソース信号線駆動回路回路やゲー
ト信号線駆動回路等の駆動回路）とロジック回路とを別
の基板に作製するために、画素基板と対向基板のそれぞ
れに対して、最適なＴＦＴ構造や回路仕様を採用するこ
とができる。例えば、画素基板と対向基板とで、ＴＦＴ
のＬＤＤ構造を変えたり、電源電圧を変えたりすること
も可能である。

【００２６】なお、画素ＴＦＴの活性層に光が入射する
ことにより画質が低下することを避けるために、画素Ｔ
ＦＴの下部に遮光膜を設けてもよい。

【００２７】なお、本発明のいうアクティブマトリクス
型表示装置とは、半導体特性を利用することで機能する
装置全般を指し、例えば、液晶表示装置や発光装置に代
表される半導体表示装置や、半導体表示部を有する電子
機器をその範疇に含む。なお、表示部とは、絶縁表面を
有する基板上に電極又は薄膜トランジスタを形成してな
る表示部を言い、例えば、液晶表示部、発光表示部その
他のアクティブマトリクス型表示部をその範疇に含む。

【００２８】また、本発明のいうロジック回路とは、ト
ランジスタ、容量素子、抵抗素子等の回路素子によって
構成された特定の機能を有する電気回路全体を指し、レ
ジスタ、デコーダ、カウンタ、分周回路、メモリ、制御
回路、ＣＰＵ等をその範疇に含む。また、電気回路とロ
ジック回路とは同義で用いる。

【００２９】特に、ロジック回路を、絶縁表面を有する
基板上に形成するため、ＴＦＴがロジック回路の主な構
成素子となる。なおＴＦＴとは、ＳＯＩ技術を用いて形
成されるトランジスタの全体を含む。

【００３０】本発明によって、絶縁表面を有する第１の
基板と、前記第１の基板に対向する絶縁表面を有する第
２の基板と、を有し、前記第１の基板は複数のトランジ
スタで構成される画素領域が設けられ、前記第２の基板
は複数のトランジスタで構成される電気回路が設けられ
るアクティブマトリクス型表示装置であって、前記画素
領域と、前記電気回路が設けられる領域とは重なること
を特徴とするアクティブマトリクス型表示装置が提供さ
れる。

【００３１】本発明によって、絶縁表面を有する第１の
基板と、前記第１の基板に対向する絶縁表面を有する第
２の基板と、を有し、前記第１の基板は複数のトランジ
スタで構成される画素領域が設けられ、前記第２の基板
は複数のトランジスタで構成される電気回路及びソース
信号線駆動回路が設けられるアクティブマトリクス型表
示装置であって、前記画素領域と、前記電気回路が設け
られる領域とは重なることを特徴とするアクティブマト
リクス型表示装置が提供される。

【００３２】本発明によって、絶縁表面を有する第１の
基板と、前記第１の基板に対向する絶縁表面を有する第
２の基板と、を有し、前記第１の基板は複数のトランジ
スタで構成される画素領域が設けられ、前記第２の基板
は複数のトランジスタで構成される電気回路、ソース信
号線駆動回路及びゲート信号線駆動回路が設けられるア
クティブマトリクス型表示装置であって、前記画素領域
と、前記電気回路が設けられる領域とは重なることを特
徴とするアクティブマトリクス型表示装置が提供され
る。

【００３３】本発明によって、絶縁表面を有する第１の
基板と、前記第１の基板に対向する絶縁表面を有する第
２の基板と、を有し、前記第１の基板は複数のトランジ
スタで構成される画素領域、ソース信号線駆動回路及び
ゲート信号線駆動回路が設けられ、前記第２の基板は複
数のトランジスタで構成される電気回路が設けられるア
クティブマトリクス型表示装置であって、前記画素領域
と、前記電気回路が設けられる領域とは重なることを特
徴とするアクティブマトリクス型表示装置が提供され
る。

【００３４】また本発明において、前記第１の基板と前
記第２の基板との間には、液晶素子又は発光素子が設け
られていてもよい。

【００３５】また本発明において、前記第１の基板に設
けられたトランジスタと、前記第２の基板に設けられた
トランジスタとは、前記液晶素子又は発光素子を介して
対称な構造を有するようにに設けられていてもよい。

【００３６】また本発明において、前記第１の基板上に
は透明電極が形成されており、前記第２の基板上には反
射電極が形成されていてもよい。

【００３７】また本発明において、前記第１の基板上に
形成された第１のＴＦＴはＬＤＤ構造を有し、すなわち
チャネル形成領域と、ソース領域及びドレイン領域との
間に低濃度不純物領域を有し、且つ前記第２の基板上に
形成された第２のＴＦＴはＬＤＤ構造を有さない、すな
わちチャネル形成領域とソース領域及びドレイン領域と
が接していてもよい。

【００３８】また本発明において、前記第１の基板上に
形成されたＴＦＴの第１の駆動電圧と前記第２の基板上
に形成されたＴＦＴの第２の駆動電圧とは異なってもよ
い。更に、前記第１の駆動電圧は、前記第２の駆動電圧
よりも高くてもよい。

【００３９】また本発明において、前記トランジスタは
絶縁表面上に設けられた薄膜トランジスタであってもよ
い。

【００４０】また本発明において、前記電気回路を構成
する薄膜トランジスタの活性層は結晶性半導体膜（多結
晶半導体膜）を有すると好ましい。

【００４１】また本発明において、前記電気回路を構成
する薄膜トランジスタの活性層は結晶性半導体膜を有
し、前記結晶性半導体膜は、半導体膜に連続発振レーザ
光を照射し、当該レーザ光を前記半導体膜に対して一方
向に走査することによって得ると好ましい。

【００４２】また本発明において、前記電気回路を構成
する薄膜トランジスタのチャネル長方向と前記レーザ光
の走査方向とのなす角は−３０°〜３０°であると好ま
しい。

【００４３】また本発明において、前記電気回路を構成
する薄膜トランジスタの活性層は結晶性半導体膜を有
し、前記結晶性半導体膜を構成する結晶粒は一軸方向に
延在することが好ましい。

【００４４】また本発明において、前記電気回路を構成
する薄膜トランジスタのチャネル方向と前記一軸方向と
のなす角は−３０°〜３０°であることが好ましい。

【００４５】また本発明において、前記第１の基板又は
前記第２の基板は、プラスチック基板、ガラス基板ある
いは石英基板のうちのいずれか一つであってもよい。

【００４６】また本発明において、前記第２の基板上に
は、ＳＲＡＭ、ＤＲＡＭ、フレームメモリ、タイミング
生成回路、画像処理回路、ＣＰＵ、ＤＳＰ及びマスクＲ
ＯＭのいずれかが形成されていてもよい。

【００４７】また本発明において、前記ＳＲＡＭの読み
出しサイクル時間は２００ｎｓｅｃ以下、前記ＤＲＡＭ
の読み出しサイクル時間は１μｓｅｃ以下、前記画像処
理回路の動作周波数は５ＭＨｚ以上、前記ＣＰＵの動作
周波数は５ＭＨｚ以上、前記ＤＳＰの動作周波数は５Ｍ
Ｈｚ以上であることが好ましい。

【００４８】このように本発明は、画素基板には画素領
域だけを設け、更に画素領域上方の対向基板に駆動回路
及びロジック回路を形成することにより、画面サイズと
同程度の非常に小型のアクティブマトリクス型表示装
置、すなわち狭額縁化を達成するアクティブマトリクス
型表示装置を実現する事も可能となる。

【００４９】

【発明の実施の形態】（実施の形態１）本発明の表示部
を有するアクティブマトリクス型表示装置の一形態を、
図１を用いて説明する。

【００５０】図１（Ａ）は、液晶層がガラス基板（画素
基板）４００と対向基板４０６とによって挟まれてなる
アクティブマトリクス方式液晶表示部を有するアクティ
ブマトリクス型表示装置の模式図を示す。図１（Ａ）に
おいて、ガラス基板４００上には、画素領域４０１及び
ゲート信号線駆動回路４０２が、対向基板４０６上に
は、ソース信号線駆動回路４０３及びロジック回路４０
４が、それぞれ形成されている。また、図１（Ｂ）は、
図１（Ａ）の面ＡＢＣＤにおける断面図である。

【００５１】図１（Ｂ）において、ガラス基板４００上
に形成された画素領域４０１とゲート信号線駆動回路４
０２と、及び対向基板４０６上に形成されたソース信号
線駆動回路４０３とロジック回路４０４と、を囲むよう
にしてシール剤４０５が設けられている。ガラス基板
（画素基板）４００とシール剤４０５と対向基板４０６
とで囲まれた空間に液晶４０７が充填されている。

【００５２】また、画素領域４０１と、ゲート信号線駆
動回路４０２、ソース信号線駆動回路４０３及びロジッ
ク回路４０４は複数のＴＦＴによって主に構成されてい
る。図１（Ｂ）では、ゲート信号線駆動回路を代表して
ＴＦＴ４１４を、画素領域を代表して画素ＴＦＴ４１３
を、ソース信号線駆動回路及びロジック回路を代表して
ＴＦＴ４１５を図示した。

【００５３】本実施の形態では、ガラス基板４００上に
形成されたゲート信号線駆動回路４０２に含まれるＴＦ
Ｔ４１４には、公知の方法で作製されたｐチャネル型Ｔ
ＦＴあるいはｎチャネル型ＴＦＴが用いられ、画素ＴＦ
Ｔ４１３には公知の方法で作製されたｎチャネル型ＴＦ
Ｔが用いられる。

【００５４】ゲート信号線駆動回路４０２に含まれるＴ
ＦＴ４１４及び画素ＴＦＴ４１３上には層間絶縁膜（平
坦化膜）４１６が形成され、その上に画素ＴＦＴ４１３
のドレインと電気的に接続する画素電極４１１が形成さ
れ、その上に配向膜４１８が形成される。

【００５５】次に対向基板を用意する。

【００５６】対向基板４０６上に形成されたソース信号
線駆動回路及びロジック回路を代表とするＴＦＴ４１５
には、公知の方法、又は高速動作が要求される場合に
は、連続発振レーザを用いるレーザ結晶化の方法を用い
て作製されたｐチャネル型ＴＦＴあるいはｎチャネル型
ＴＦＴが用いられる。対向基板４０６上に形成されたＴ
ＦＴ４１５の上には、層間絶縁膜４１７が形成される。

【００５７】そして、層間絶縁膜４１７の上に反射電極
４１０、配向膜４１９が形成される。

【００５８】あるいは、対向基板４０６に設けられたＴ
ＦＴ４１５について、図１（Ｃ）に示すように、ソース
信号線駆動回路又はロジック回路を形成するＴＦＴ４２
３を対向基板の上面とは反対側の面（液晶材料と接しな
い側の面）に形成し、ＴＦＴ４２３の下部に反射電極４
２０、配向膜４２１を形成してもよい。すなわち、ＴＦ
Ｔ４２３をＴＦＴ４１３及びＴＦＴ４１４と同様に活性
層の上方にゲート電極を形成し、対向基板４０６の下部
に反射電極４２０、配向膜４２１を形成してもよい。

【００５９】こうして用意されたガラス基板４００と対
向基板４０６は、シール剤４０５で貼り合わせる。ガラ
ス基板４００と対向基板４０６の間は、スペーサ（図示
せず）により一定の間隔に保たれる。

【００６０】なお、図１では図示していないが、カラー
フィルターや偏向板を適宜設ける。

【００６１】以上のようにして、画素電極４１１、液晶
４０７、及び反射電極４１０を有する液晶セルが形成さ
れる。本実施の形態において、液晶セルの対向基板上に
は、所望のロジック回路４０４やソース信号線駆動回路
４０３が形成されている点が特徴である。

【００６２】なお、ロジック回路４０４としては、タイ
ミングジェネレータ、ＳＲＡＭ、ＤＲＡＭ、画像処理回
路、外部インターフェース回路、ＣＰＵ、ＤＳＰ、グラ
フィックアクセラレータ等が挙げられる。

【００６３】また、対向基板と画素基板とに設けられた
各ＴＦＴや各配線の接続方法としては、公知のどのよう
な方法を用いても良い。例えば、いったんＦＰＣを介し
て接続しても良いし、画素基板と対向基板上の入出力端
子が共に液晶層側に形成されている場合（例えば、図１
（Ｂ）の場合）には、ＦＰＣを介さずに、導電性フィラ
ーを含む異方導電性フィルムによって直接接続してもよ
い。また、対向基板上の入出力端子が液晶層と反対側に
形成されている場合（例えば、図１（Ｃ）の場合）に
は、ワイヤボンディング法等によって接続してもよい。

【００６４】また、対向基板や画素基板間からの他の半
導体部品への入出力端子は必要に応じて設けられ、ＦＰ
Ｃ等を介して他の半導体部品と接続される。勿論、入出
力端子は基板４００及び対向基板４０６の四辺のどこか
ら取り出しても構わない。また接続方法は公知のどのよ
うな方法であってもよい。

【００６５】本実施の形態では、ゲート信号線駆動回路
と画素を基板４００上に、ソース信号線駆動回路とロジ
ック回路を対向基板４０６上に形成する場合を示した
が、本発明はこれに限定されない。ゲート信号線駆動回
路及びソース信号線駆動回路の両方を、ガラス基板（画
素基板）４００上に形成しても良いし、ゲート信号線駆
動回路及びソース信号線駆動回路の両方を、対向基板４
０６上に形成しても良い。あるいは、画素が形成された
ガラス基板と対向基板を接続するＦＰＣにＴＡＢで実装
するというような構成であっても構わない。本発明の半
導体装置や半導体表示装置がとり得る形態は様々である
が、本発明の本質は、対向基板の任意の領域に、ソース
信号線駆動回路あるいはゲート信号線駆動回路といった
駆動回路又は任意のロジック回路を形成する形態にあ
る。

【００６６】特に、画素基板には画素領域だけを設け、
更に画素領域上方の対向基板に駆動回路及びロジック回
路を形成することにより、画面サイズと同程度の非常に
小型、すなわち狭額縁化を達成するアクティブマトリク
ス型表示装置を実現する事も可能となる。

【００６７】なお、本実施の形態では、表示部を有する
電子機器（つまり半導体表示装置）として、液晶表示部
を用いたものを示したが、電界が生じると発光する有機
化合物層を、陽極及び陰極で挟んだ構造を有する素子
（例えばＯＬＥＤ素子）を、画素ごとに発光素子として
用いた発光表示部であってもよい。

【００６８】なお、ＯＬＥＤ素子には、一重項励起子か
ら基底状態に遷移する際の発光（蛍光）を利用するもの
と、三重項励起子から基底状態に遷移する際の発光（燐
光）を利用するものとが含まれる。

【００６９】また、本の実施の形態において、画素基板
及び対向基板としてガラス基板を用いてもよいし、ＴＦ
Ｔの作製工程の処理温度に耐えうるプラスチック基板を
用いてもよい。

【００７０】また、本発明の実施の形態において、ＴＦ
Ｔの構造として、トップゲート型（プレーナー型）、ボ
トムゲート型（逆スタガ型）、あるいはチャネル領域の
上下にゲート絶縁膜を介して配置された２つのゲート電
極を有する、デュアルゲート型のいずれの構造とするこ
とも可能である。

【００７１】このように、本発明のアクティブマトリク
ス型表示装置は、対向基板上にＴＦＴを作製することに
よって、従来は表示部を構成する基板とは異なる基板上
に形成され実装されていたロジック回路を、対向基板上
に形成することを特徴とする。その結果、小型のアクテ
ィブマトリクス型表示装置を実現する事ができると共
に、ＩＣチップ等の実装を大幅に簡略化することが可能
となり、実装面での信頼性を向上する事ができる。

【００７２】（実施の形態２）ガラス基板上にＴＦＴを
形成する場合には、主に、活性層としてアモルファスシ
リコンを用いる場合と、ポリシリコンを用いる場合とが
ある。ロジック回路の動作速度の観点からは、ＴＦＴの
電界効果移動度が高いことが好ましく、アモルファスＴ
ＦＴよりもポリシリコンＴＦＴでロジック回路を形成す
ることが好ましい。一方、用途上、ロジック回路の高速
動作が必要とならない場合には、簡単なプロセスかつ低
コストで形成されるアモルファスＴＦＴを用いることが
好ましい。

【００７３】例えば、画素が形成される基板上にゲート
信号線駆動回路又はソース信号線駆動回路を一体形成し
ないならアモルファスＴＦＴ、一体形成するならポリシ
リコンＴＦＴが好ましい。一体形成する例として、画素
基板上に画素部、ソース信号線駆動回路及びゲート信号
線駆動回路を設け、対向基板にロジック回路を設ければ
よい。更に対向基板においても、動作速度を考慮して、
アモルファスシリコンとポリシリコンを使い分けてもよ
い。

【００７４】さらに複雑なロジック回路を形成する場合
には、必要に応じて、より高い電界効果移動度を実現で
きるプロセスを用いてＴＦＴを作製することが好まし
い。例えば、特開平７−１８３５４０号公報において開
示されている金属触媒を用いた半導体膜の熱結晶化の方
法又は連続発振レーザを用いた半導体膜の結晶化法、更
にはそれらを合わせた方法で作製されたＴＦＴを用いる
ことができる。

【００７５】（実施の形態３）本発明のアクティブマト
リクス型表示装置は、画素とロジック回路とを別の基板
に作製するために、画素基板と対向基板のそれぞれに対
して、最適なＴＦＴ構造や回路仕様を採用することがで
きる。本実施の形態では、対向基板上のロジック回路と
画素基板上のロジック回路とで、ＴＦＴ構造や回路の駆
動電圧が異なる形態について説明する。

【００７６】通常、画素領域と画素を駆動する駆動回路
は、素子に必要な電圧より高い電源電圧を必要とするた
め、ロジック回路に必要な電源電圧よりも高い場合が多
い。例えば、ロジック回路では３Ｖ〜５Ｖの電源が必要
であるのに対して、液晶表示部では１６Ｖ程度、ＥＬ表
示部では１２Ｖ程度が必要となる。

【００７７】本発明において、例えば、対向基板の電源
は５Ｖ、画素基板の電源は１６Ｖとし、基板によって異
なる電源電圧を選択することができる。その場合には、
動作電圧による信頼性を考慮して、対向基板上に形成す
るＴＦＴはシングルドレイン構造とし、画素基板上に形
成するＴＦＴはＬＤＤを有する（チャネル形成領域とソ
ース及びドレイン領域との間に低濃度不純物領域を有す
る）信頼性の高い構造とすることも好ましい。

【００７８】また、対向基板上のＴＦＴと、画素基板上
のＴＦＴとにおいて、ゲート構造だけでなく活性層や配
線構造を含めて独立に最適化することができる。

【００７９】例えば、対向基板に形成されたロジック回
路の駆動周波数が、画素基板上で必要となる駆動周波数
より高い場合には、画素基板上では通常のポリシリコン
を活性層（活性層は薄膜トランジスタのチャネル形成領
域、ソース領域及びドレイン領域を含む）とするＴＦＴ
を用い、対向基板上では連続発振レーザを用いて結晶化
を行った活性層を有するＴＦＴを用いる構成とすること
も好ましい。

【００８０】また、例えば、駆動回路は対向基板上に形
成し、画素基板上には画素ＴＦＴだけを作製する構成と
し、画素基板上のＴＦＴはアモルファスシリコンを活性
層とするＴＦＴを用い、対向基板上では通常のポリシリ
コンあるいは連続発振レーザを用いて結晶化を行った活
性層を有するＴＦＴを用いる構成とすることも可能であ
る。

【００８１】また、例えば、画素基板上には画素領域と
駆動回路を形成し、対向基板上にはＣＰＵ等の複雑なロ
ジック回路を形成する場合には、画素基板上ではゲート
配線と１層のメタル配線構造とし、対向基板上ではゲー
ト配線と２層以上のメタル配線構造ととすることも好ま
しい。

【００８２】このように、画素基板上の画素あるいは駆
動回路と、対向基板上のロジック回路と、をそれぞれ最
適なＴＦＴ構造や電源電圧とすることで、処理速度の高
速化、アクティブマトリクス型表示装置の高性能化を実
現することができる。

【００８３】（実施の形態４）本明細書ではＣＭＯＳ回
路で構成される駆動回路部と、スイッチング用ＴＦＴ及
び駆動用ＴＦＴを有する画素領域（画素部）とが同一基
板（画素基板）上に形成された場合の基板を便宜上アク
ティブマトリクス基板と呼ぶ。そして本実施の形態で
は、アクティブマトリクス基板の作製工程及びアクティ
ブマトリクス基板を備える液晶表示装置の作製工程につ
いて図５、図６を用いて説明する。

【００８４】基板５０００は、石英基板の表面に絶縁膜
を形成したものを用いる。また本作製工程の処理温度に
耐えうる耐熱性を有するプラスチック基板を用いても良
い。本実施の形態ではバリウムホウケイ酸ガラス、アル
ミノホウケイ酸ガラス等のガラスからなる基板５０００
を用いた。

【００８５】次いで、図５（Ａ）に示すように基板５０
００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜な
どの絶縁膜から成る下地膜５００１を形成する。本実施
の形態の下地膜５００１は２層構造で形成したが、前記
絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた
構造であっても良い。

【００８６】本実施の形態では、下地膜５００１の１層
目として、プラズマＣＶＤ法を用いて、ＳｉＨ₄、Ｎ
Ｈ₃、及びＮ₂Ｏを反応ガスとして成膜される窒化酸化珪
素膜５００１ａを１０〜２００ｎｍ(好ましくは５０〜
１００ｎｍ)の厚さに形成する。本実施の形態では、窒
化酸化珪素膜５００１ａを５０ｎｍの厚さに形成した。
次いで下地膜５００１の２層目として、プラズマＣＶＤ
法を用いて、ＳｉＨ₄及びＮ₂Ｏを反応ガスとして成膜さ
れる酸化窒化珪素膜５００１ｂを５０〜２００ｎｍ(好
ましくは１００〜１５０ｎｍ)の厚さに形成する。本実
施の形態では、酸化窒化珪素膜５００１ｂを１００ｎｍ
の厚さに形成した。

【００８７】続いて、下地膜５００１上に半導体層５０
０２〜５００５を形成する。半導体層５００２〜５００
５は公知の手段(スパッタ法、ＬＰＣＶＤ法、プラズマ
ＣＶＤ法等)により２５〜８０ｎｍ(好ましくは３０〜６
０ｎｍ)の厚さで半導体膜を成膜すればよい。次いで前
記半導体膜を公知の結晶化法(レーザ結晶化法、ＲＴＡ
又はファーネスアニール炉を用いる熱結晶化法、結晶化
を助長する金属元素を用いる熱結晶化法等)を用いて結
晶化させればよい。

【００８８】なおレーザ結晶化法で結晶質半導体膜を作
製する場合のレーザは、連続発振又はパルス発振の気体
レーザ又は固体レーザを用いれば良い。前者の気体レー
ザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ₄
レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレー
ザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いる
ことができる。また後者の固体レーザとしては、Ｃｒ、
Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピ
ングされたＹＡＧ、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの
結晶を使ったレーザを用いることができる。当該レーザ
の基本波はドーピングする材料によって異なり、１μｍ
前後の基本波を有するレーザ光が得られる。基本波に対
する高調波は、非線形光学素子を用いることで得ること
ができる。なお非晶質半導体膜の結晶化に際し、大粒径
に結晶を得るためには、連続発振が可能な固体レーザを
用い、基本波の第２高調波〜第４高調波を適用するのが
好ましい。代表的には、Ｎｄ:ＹＶＯ₄レーザー(基本波
１０６４ｎｍ)の第２高調波(５３２ｎｍ)や第３高調波
(３５５ｎｍ)を適用する。

【００８９】また出力１０Ｗの連続発振のＹＶＯ₄レー
ザから射出されたレーザ光は、非線形光学素子により高
調波に変換する。さらに、共振器の中にＹＶＯ₄結晶と
非線形光学素子を入れて、高調波を射出する方法もあ
る。そして、好ましくは光学系により照射面にて矩形状
又は楕円形状のレーザ光に成形して、被処理体に照射す
る。このときのエネルギー密度は０．０１〜１００ＭＷ
/ｃｍ²程度(好ましくは０．１〜１０ＭＷ/ｃｍ²)が必要
である。そして、１０〜２０００[cm／s]程度の速度で
レーザ光に対して相対的に半導体膜を移動させて照射す
る。

【００９０】また上記のレーザを用いる場合には、レー
ザ発振器から放射されたレーザビームを光学系で線状に
集光して、半導体膜に照射すると良い。結晶化の条件は
適宜設定されるが、エキシマレーザを用いる場合はパル
ス発振周波数３００Ｈｚとし、レーザエネルギー密度を
１００〜７００ｍＪ/ｃｍ²(代表的には２００〜３００
ｍＪ/ｃｍ²)とすると良い。またＹＡＧレーザを用いる
場合には、その第２高調波を用いてパルス発振周波数１
〜３００Ｈｚとし、レーザエネルギー密度を３００〜１
０００ｍＪ/ｃｍ²(代表的には３５０〜５００ｍＪ/ｃｍ
²)とすると良い。そして幅１００〜１０００μｍ(好ま
しくは幅４００μｍ)で線状に集光したレーザ光を基板
全面に渡って照射し、このときの線状ビームの重ね合わ
せ率(オーバーラップ率)を５０〜９８％として行っても
良い。

【００９１】特に、レーザ結晶化を用いる場合には、連
続発振レーザを用いる方法で半導体膜を形成することに
より、単結晶半導体を用いたＴＦＴと同程度の電界効果
移動度を有するＴＦＴが得られる。

【００９２】なお前記半導体膜としては、非晶質半導体
膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素
ゲルマニウム膜などの非晶質構造を有する化合物半導体
膜などを用いてもよい。

【００９３】そこで本実施の形態では、プラズマＣＶＤ
法を用いて、膜厚５５ｎｍの非晶質珪素膜を成膜した。
そして、ニッケルを含む溶液を非晶質珪素膜上に保持さ
せ、この非晶質珪素膜に脱水素化(５００℃、１時間)を
行った後、熱結晶化(５５０℃、４時間)を行って結晶質
珪素膜を形成した。

【００９４】しかしながら本実施の形態では、結晶化を
助長する金属元素を用いて非晶質珪素膜の結晶化を行っ
たため、前記金属元素が結晶質珪素膜中に残留してい
る。そのため、前記結晶質珪素膜上に５０〜１００ｎｍ
の非晶質珪素膜を形成し、加熱処理(ＲＴＡ法やファー
ネスアニール炉を用いた熱アニール等)を行って、該非
晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪
素膜は加熱処理後にエッチングを行って除去する。その
結果、前記結晶質珪素膜中の金属元素の含有量を低減又
は除去することができる。その後、フォトリソグラフィ
法を用いたパターニング処理によって半導体層５００２
〜５００５を形成した。

【００９５】なお半導体層５００２〜５００５を形成し
た後、ＴＦＴのしきい値を制御するために微量な不純物
元素(ボロン又はリン)のドーピングを行ってもよい。

【００９６】次いで、半導体層５００２〜５００５を覆
うゲート絶縁膜５００６を形成する。ゲート絶縁膜５０
０６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を
４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。
本実施の形態では、ゲート絶縁膜５００６としてプラズ
マＣＶＤ法により酸化窒化珪素膜を１１５ｎｍの厚さに
形成した。勿論、ゲート絶縁膜５００６は酸化窒化珪素
膜に限定されるものでなく、他の珪素を含む絶縁膜を単
層又は積層構造として用いても良い。

【００９７】なおゲート絶縁膜５００６として酸化珪素
膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tet
raethyl Orthosilicate)とＯ₂とを混合し、反応圧力４
０Ｐａ、基板温度３００〜４００℃とし、高周波(１
３．５６ＭＨｚ)電力密度０．５〜０．８Ｗ/ｃｍ²で放
電させて形成しても良い。上記の工程により作製される
酸化珪素膜は、その後４００〜５００℃の熱アニールに
よって、ゲート絶縁膜５００６として良好な特性を得る
ことができる。

【００９８】次いで、ゲート絶縁膜５００６上に膜厚２
０〜１００ｎｍの第１の導電膜５００７と、膜厚１００
〜４００ｎｍの第２の導電膜５００８とを積層形成す
る。本実施の形態では、膜厚３０ｎｍのＴａＮ膜からな
る第１の導電膜５００７と、膜厚３７０ｎｍのＷ膜から
なる第２の導電膜５００８を積層形成した。

【００９９】本実施の形態では、第１の導電膜５００７
であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲッ
トを用いて、窒素を含む雰囲気内でスパッタ法により形
成した。また第２の導電膜５００８であるＷ膜は、Ｗの
ターゲットを用いたスパッタ法により形成した。その他
に６フッ化タングステン(ＷＦ₆)を用いる熱ＣＶＤ法で
形成することもできる。いずれにしてもゲート電極とし
て使用するためには低抵抗化を図る必要があり、Ｗ膜の
抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜
は結晶粒を大きくすることで低抵抗率化を図ることがで
きるが、Ｗ膜中に酸素などの不純物元素が多い場合には
結晶化が阻害され高抵抗化する。従って、本実施の形態
では、高純度のＷ(純度９９．９９９９％)のターゲット
を用いたスパッタ法で、さらに成膜時に気相中からの不
純物の混入がないように十分配慮してＷ膜を形成するこ
とにより、抵抗率９〜２０μΩｃｍを実現することがで
きた。

【０１００】なお本実施の形態では、第１の導電膜５０
０７をＴａＮ膜、第２の導電膜５００８をＷ膜とした
が、第１の導電膜５００７及び第２の導電膜５００８を
構成する材料は特に限定されない。第１の導電膜５００
７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍ
ｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、又は
前記元素を主成分とする合金材料若しくは化合物材料で
形成してもよい。また、リン等の不純物元素をドーピン
グした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣ
ｕ合金で形成してもよい。

【０１０１】次いで、フォトリソグラフィ法を用いてレ
ジストからなるマスク５００９を形成し、電極及び配線
を形成するための第１のエッチング処理を行う。第１の
エッチング処理では第１及び第２のエッチング条件で行
う。(図５(Ｂ))

【０１０２】本実施の形態では第１のエッチング条件と
して、ＩＣＰ(Inductively CoupledPlasma：誘導結合型
プラズマ)エッチング法を用い、エッチング用ガスにＣ
Ｆ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２
５：２５：１０ｓｃｃｍとし、１．０Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ(１３．５６ＭＨｚ)電力を
投入してプラズマを生成してエッチングを行った。基板
側(試料ステージ)にも１５０ＷのＲＦ(１３．５６ＭＨ
ｚ)電力を投入し、実質的に負の自己バイアス電圧を印
加した。そしてこの第１のエッチング条件によりＷ膜を
エッチングして第１の導電層５００７の端部をテーパー
形状とした。

【０１０３】続いて、レジストからなるマスク５００９
を除去せずに第２のエッチング条件に変更し、エッチン
グ用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量
比を３０：３０ｓｃｃｍとし、１．０Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ(１３．５６ＭＨｚ)電力を
投入してプラズマを生成して１５秒程度のエッチングを
行った。基板側(試料ステージ)にも２０ＷのＲＦ(１
３．５６ＭＨｚ)電力を投入し、実質的に負の自己バイ
アス電圧を印加した。第２のエッチング条件では第１の
導電層５００７及び第２の導電層５００８とも同程度に
エッチングが行われた。なお、ゲート絶縁膜５００６上
に残渣を残すことなくエッチングするためには、１０〜
２０％程度の割合でエッチング時間を増加させると良
い。

【０１０４】上記の第１のエッチング処理では、レジス
トからなるマスクの形状を適したものとすることによる
基板側に印加するバイアス電圧の効果により、第１の導
電層５００７及び第２の導電層５００８の端部がテーパ
ー形状となる。こうして、第１のエッチング処理により
第１の導電層５００７と第２の導電層５００８から成る
第１の形状の導電層５０１０〜５０１４を形成した。ゲ
ート絶縁膜５００６においては、第１の形状の導電層５
０１０〜５０１４で覆われない領域が２０〜５０nm程度
エッチングされたため、膜厚が薄くなった領域が形成さ
れた。

【０１０５】次いで、レジストからなるマスク５００９
を除去せずに第２のエッチング処理を行う。(図５(Ｃ))
第２のエッチング処理では、エッチングガスにＳＦ₆と
Ｃｌ₂とＯ₂を用い、それぞれのガス流量比を２４：１
２：２４ｓｃｃｍとし、１．３Ｐａの圧力でコイル側の
電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズ
マを生成して２５秒程度のエッチングを行った。基板側
(試料ステージ)にも１０ＷのＲＦ(13.56MHz)電力を投入
し、実質的に負の自己バイアス電圧を印加した。こうし
て、Ｗ膜を選択的にエッチングして、第２の形状の導電
層５０１５〜５０１９を形成した。このとき、第１の導
電層５０１５ａ〜５０１８ａは、ほとんどエッチングさ
れない。

【０１０６】そして、レジストからなるマスク５００９
を除去せずに第１のドーピング処理を行い、半導体層５
００２〜５００５にＮ型を付与する不純物元素を低濃度
に添加する。第１のドーピング処理はイオンドープ法又
はイオン注入法で行えば良い。イオンドープ法の条件は
ドーズ量を１×１０¹³〜５×１０¹⁴／ｃｍ²とし、加速
電圧を４０〜８０ｋｅＶとして行う。本実施の形態では
ドーズ量を５．０×１０¹³／ｃｍ²とし、加速電圧を５
０ｋｅＶとして行った。Ｎ型を付与する不純物元素とし
ては、１５族に属する元素を用いれば良く、代表的には
リン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施の形態
ではリン(Ｐ)を用いた。この場合、第２の形状の導電層
５０１５〜５０１９がＮ型を付与する不純物元素に対す
るマスクとなって、自己整合的に第１の不純物領域(Ｎ-
-領域)５０２０〜５０２３を形成した。そして第１の不
純物領域５０２０〜５０２３には１×１０¹⁸〜１×１０
²⁰／ｃｍ³の濃度範囲でＮ型を付与する不純物元素が添
加された。

【０１０７】続いてレジストからなるマスク５００９を
除去した後、新たにレジストからなるマスク５０２４を
形成して、第１のドーピング処理よりも高い加速電圧で
第２のドーピング処理を行う。イオンドープ法の条件は
ドーズ量を１×１０¹³〜３×１０¹⁵／ｃｍ²とし、加速
電圧を６０〜１２０ｋｅＶとして行う。本実施の形態で
は、ドーズ量を３．０×１０¹⁵／ｃｍ²とし、加速電圧
を６５ｋｅＶとして行った。第２のドーピング処理は第
２の導電層５０１５ｂ〜５０１９ｂを不純物元素に対す
るマスクとして用い、第１の導電層５０１５ａ〜５０１
９ａのテーパー部の下方の半導体層に不純物元素が添加
されるようにドーピングを行う。続いて第２のドーピン
グ処理より加速電圧を下げて第３のドーピング処理を行
う。イオンドープ法の条件はドーズ量を１×１０¹⁵〜１
×１０¹⁷／ｃｍ²とし、加速電圧を５０〜１００ｋｅＶ
として行う。

【０１０８】上記の第２及び第３のドーピング処理を行
った結果、図５（Ｄ）に示すように、第１の導電層と重
なる第２の不純物領域(Ｎ−領域、Lov領域)５０２６に
は１×１０¹⁸〜５×１０¹⁹／ｃｍ³の濃度範囲でＮ型を
付与する不純物元素を添加された。また第３の不純物領
域(Ｎ＋領域)５０２５、５０２８には１×１０¹⁹〜５×
１０²¹／ｃｍ³の濃度範囲でＮ型を付与する不純物元素
を添加された。また、第１、第２のドーピング処理を行
った後、半導体層５００２〜５００５において、不純物
元素が全く添加されない領域又は微量の不純物元素が添
加された領域が形成された。本実施の形態では、不純物
元素が全く添加されない領域又は微量の不純物元素が添
加された領域をチャネル領域５０２７、５０３０とよ
ぶ。また前記第１のドーピング処理により形成された第
１の不純物領域(Ｎ--領域)５０２０〜５０２３のうち、
第２のドーピング処理においてレジスト５０２４で覆わ
れていた領域が存在するが、本実施の形態では、引き続
き第１の不純物領域(Ｎ--領域、LDD領域)５０２９とよ
ぶ。

【０１０９】なお本実施の形態では、第２乃び３のドー
ピング処理により、第２の不純物領域(Ｎ−領域)５０２
６及び第３の不純物領域(Ｎ＋領域)５０２５、５０２８
を形成したが、これに限定されない。ドーピング処理を
行う条件を適宜変えて、１回あるいは複数回のドーピン
グ処理で形成しても良い。

【０１１０】次いで図６(Ａ)に示すように、レジストか
らなるマスク５０２４を除去した後、新たにレジストか
らなるマスク５０３１を形成する。その後、第４のドー
ピング処理を行う。第４のドーピング処理により、Ｐチ
ャネル型ＴＦＴの活性層となる半導体層に、前記第１の
導電型とは逆の導電型を付与する不純物元素が添加され
た第４の不純物領域(Ｐ＋領域)及び第５の不純物領域
(Ｐ−領域)が形成される。本実施の形態の第４のドーピ
ング処理では、ジボラン(Ｂ₂Ｈ₆)を用いたイオンドープ
法で形成する。イオンドープ法の条件としては、ドーズ
量を１×１０¹⁶／ｃｍ²とし、加速電圧を８０ｋｅＶと
した。そして第２の導電層５０１６ｂ、５０１８ｂを不
純物元素に対するマスクとして、Ｐ型を付与する不純物
元素を添加し、自己整合的に第４の不純物領域(Ｐ＋領
域)５０３２、５０３４及び第５の不純物領域(Ｐ−領
域)５０３３、５０３５を形成する。

【０１１１】なお、第４のドーピング処理の際には、Ｎ
チャネル型ＴＦＴを形成する半導体層はレジストからな
るマスク５０３１によって覆われている。

【０１１２】ここで、第１乃至第３のドーピング処理に
よって、第４の不純物領域(Ｐ＋領域)５０３２、５０３
４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５
にはそれぞれリンが添加されている。しかし、第４の不
純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純
物領域(Ｐ−領域)５０３３、５０３５のいずれの領域に
おいても、第４のドーピング処理によって、Ｐ型を付与
する不純物元素の濃度が１×１０¹⁹〜５×１０²¹／ｃｍ
³となるようにドーピング処理される。こうして、第４
の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の
不純物領域(Ｐ−領域)５０３３、５０３５は、Ｐチャネ
ル型ＴＦＴのソース領域及びドレイン領域として問題な
く機能する。

【０１１３】なお本実施の形態では、第４のドーピング
処理のみにより、第４の不純物領域(Ｐ＋領域)５０３
２、５０３４及び第５の不純物領域(Ｐ−領域)５０３
３、５０３５を形成したが、これに限定されない。ドー
ピング処理を行う条件を適宜変えて、複数回のドーピン
グ処理で形成しても良い。

【０１１４】次いで図６(Ｂ)に示すように、レジストか
らなるマスク５０３１を除去して第１の層間絶縁膜５０
３６を形成する。この第１の層間絶縁膜５０３６として
は、プラズマＣＶＤ法又はスパッタ法を用い、厚さを１
００〜２００ｎｍとして珪素を含む絶縁膜で形成する。
本実施の形態では、プラズマＣＶＤ法により膜厚１００
ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層間絶
縁膜５０３６は酸化窒化珪素膜に限定されるものでな
く、他の珪素を含む絶縁膜を単層又は積層構造として用
いても良い。

【０１１５】次いで、図６(Ｃ)に示すように、加熱処理
(熱処理)を行って、半導体層の結晶性の回復、半導体層
に添加された不純物元素の活性化を行う。この加熱処理
はファーネスアニール炉を用いる熱アニール法で行う。
熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下の窒素雰囲気中、４００〜７０
０℃で行えばよく、本実施の形態では４１０℃、１時間
の熱処理で活性化処理を行った。なお、熱アニール法の
他に、レーザアニール法、又はラピッドサーマルアニー
ル法(ＲＴＡ法)を適用することができる。

【０１１６】また、第１の層間絶縁膜５０３６を形成す
る前に加熱処理を行っても良い。ただし、第１の導電層
５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ
〜５０１９ｂを構成する材料が熱に弱い場合には、本実
施の形態のように配線等を保護するため第１の層間絶縁
膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪
素膜)を形成した後で熱処理を行うことが好ましい。

【０１１７】上記の様に、第１の層間絶縁膜５０３６
(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成
した後に熱処理することにより、活性化処理と同時に、
半導体層の水素化も行うことができる。水素化の工程で
は、第１の層間絶縁膜５０３６に含まれる水素により半
導体層のダングリングボンドが終端される。

【０１１８】なお、活性化処理のための加熱処理とは別
に、水素化のための加熱処理を行っても良い。

【０１１９】ここで、第１の層間絶縁膜５０３６の存在
に関係なく、半導体層を水素化することもできる。水素
化の他の手段として、プラズマにより励起された水素を
用いる手段(プラズマ水素化)や、３〜１００％の水素を
含む雰囲気中において、３００〜４５０℃で１〜１２時
間の加熱処理を行う手段でも良い。

【０１２０】次いで、第１の層間絶縁膜５０３６上に、
第２の層間絶縁膜５０３７を形成する。第２の層間絶縁
膜５０３７としては、無機絶縁膜を用いることができ
る。例えば、ＣＶＤ法によって形成された酸化珪素膜
や、ＳＯＧ(Spin On Glass)法によって塗布された酸化
珪素膜等を用いることができる。また、第２の層間絶縁
膜５０３７として、有機絶縁膜を用いることができる。
例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシク
ロブテン)、アクリル等の膜を用いることができる。ま
た、アクリル膜と酸化窒化珪素膜の積層構造を用いても
良い。

【０１２１】本実施の形態では、膜厚１.６μｍのアク
リル膜を形成した。第２の層間絶縁膜５０３７によっ
て、基板上５０００に形成されたＴＦＴによる凹凸を緩
和し、平坦化することができる。特に、第２の層間絶縁
膜５０３７は平坦化の意味合いが強いので、平坦性に優
れた膜が好ましい。

【０１２２】次いで、ドライエッチング又はウエットエ
ッチングを用い、第２の層間絶縁膜５０３７、第１の層
間絶縁膜５０３６、及びゲート絶縁膜５００６をエッチ
ングし、第３の不純物領域５０２５、５０２８、第４の
不純物領域５０３２、５０３４に達するコンタクトホー
ルを形成する。

【０１２３】続いて、各不純物領域とそれぞれ電気的に
接続する配線５０３８〜５０４１及び画素電極５０４２
を形成する。なお、これらの配線は、膜厚５０ｎｍのＴ
ｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉの合金
膜）との積層膜をパターニングして形成する。もちろ
ん、二層構造に限らず、単層構造でも良いし、三層以上
の積層構造にしても良い。また、配線材料としては、Ａ
ｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌ膜やＣ
ｕ膜を形成し、さらにＴｉ膜を形成した積層膜をパター
ニングして配線を形成しても良いが、反射性に優れた材
料を用いることが望ましい。

【０１２４】続いて、画素電極５０４２を少なくとも含
む部分上に配向膜５０４３を形成しラビング処理を行
う。なお、本実施の形態では配向膜５０４３を形成する
前に、アクリル樹脂膜等の有機樹脂膜をパターニングす
ることによって基板間隔を保持するための柱状のスペー
サ５０４５を所望の位置に形成した。また、柱状のスペ
ーサに代えて、球状のスペーサを基板全面に散布しても
よい。また、配向膜５０４３を形成する前に、適宜カラ
ーフィルターを形成してもよい。

【０１２５】次いで、ロジック回路を形成した対向基板
５０４６を用意する。

【０１２６】ガラス基板５０００上に下地膜形成、半導
体層形成、ゲート絶縁膜形成、第１及び第２の導電層形
成、第１及び第２のエッチング処理、第１乃至第４のド
ーピング処理、第１及び第２の層間絶縁膜形成、配線、
コンタクトホール形成が施されたのと同様な方法で、あ
るいは必要に応じて以下の実施の形態５及び６に示す方
法で形成した半導体膜を用いて、対向基板５０４６上に
ＴＦＴが作製される。

【０１２７】次いで、平坦化膜５０５０上に反射電極５
０５１を少なくとも画素領域に形成し、対向基板の全面
に配向膜５０５２を形成し、ラビング処理を施した。

【０１２８】そして、画素領域と駆動回路が形成された
アクティブマトリクス基板と対向基板とをシール材５０
４４で貼り合わせる。シール材５０４４にはフィラーが
混入されていて、このフィラーと柱状スペーサによって
均一な間隔を持って２枚の基板が貼り合わせられる。そ
の後、両基板の間に液晶材料５０５３を注入し、封止剤
（図示せず）によって完全に封止する。液晶材料５０５
３には公知の液晶材料を用いれば良い。このようにして
図６（Ｄ）に示す液晶表示装置が完成する。そして、必
要があれば、アクティブマトリクス基板又は対向基板を
所望の形状に分断する。さらに、偏光板及びＦＰＣ（図
示せず）を貼りつけてもよい。

【０１２９】なお、本実施の形態は実施の形態１乃至３
と組み合わせて実施することが可能である。

【０１３０】（実施の形態５）本実施の形態では、本発
明のアクティブマトリクス型表示装置が有するＴＦＴの
半導体からなる活性層を作製する上で、半導体膜を結晶
化する手法の例を示す。

【０１３１】ガラス基板上に下地膜として、プラズマＣ
ＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ
＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成し
た。続いて、前記下地膜上に半導体膜として、プラズマ
ＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そ
して、５００℃で３時間の熱処理を行って、半導体膜が
含有する水素を放出させた後、レーザアニール法により
半導体膜の結晶化を行った。

【０１３２】レーザアニール法に用いるレーザとして
は、連続発振のＹＶＯ₄レーザを用いた。レーザアニー
ル法の条件は、レーザ光としてＹＶＯ₄レーザの第２高
調波（波長５３２ｎｍ）を用いた。レーザ光を光学系に
より所定の形状のビームとして、基板表面上に形成した
半導体膜を照射した。

【０１３３】なお、基板上に照射されるビームの形状
は、レーザの種類や、光学系によって変化させることが
できる。こうして、基板上に照射されるビームのアスペ
クト比やエネルギー密度の分布を変えることができる。
例えば、基板上に照射されるビームの形状は、線状、矩
形状、楕円状など、様々な形状とすることができる。本
実施の形態では、ＹＶＯ₄レーザの第２高調波を、光学
系によって２００μｍ×５０μｍの楕円状にし、半導体
膜に照射した。

【０１３４】ここで、レーザ光を基板表面上に形成した
半導体膜に照射する際に用いる、光学系の模式図を図７
に示す。

【０１３５】レーザ７０１から射出されたレーザ光（Ｙ
ＶＯ₄レーザの第２高調波）は、ミラー７０２を経由し
て、凸レンズ７０３に入射する。レーザ光は凸レンズ７
０３に対して斜めに入射させる。このようにすること
で、非点収差などの収差により焦点位置がずれ、照射面
又はその近傍において楕円状ビーム７０６を形成するこ
とができる。

【０１３６】そして、このようにして形成される楕円状
ビーム７０６を照射しながら、例えば７０７で示す方向
又は７０８で示す方向にガラス基板７０５を移動させ
た。こうして、ガラス基板７０５上に形成された半導体
膜７０４において、楕円状ビーム７０６を相対的に移動
させながら照射した。

【０１３７】なお、楕円状ビーム７０６の相対的な走査
方向は、楕円状ビーム７０６の長軸に垂直な方向とし
た。

【０１３８】本実施の形態では、凸レンズ７０３に対す
るレーザ光の入射角φを約２０°として２００μｍ×５
０μｍの楕円状ビームを形成し、ガラス基板７０５を５
０ｃｍ／ｓの速度で移動させながら照射して、半導体膜
の結晶化を行った。

【０１３９】このようにして得られた結晶性半導体膜に
セコエッチングを行って、ＳＥＭにより５００倍にて表
面を観察した結果を図８に示す。なお、セコエッチング
におけるセコ液はＨＦ：Ｈ₂Ｏ＝２：１に添加剤として
Ｋ₂Ｃｒ₂Ｏ₇を用いて作製されるものである。図８は、
図中の矢印で示す方向にレーザ光を相対的に走査させて
得られたものである。レーザ光の走査方向に平行に大粒
径の結晶粒が形成されている様子がわかる。つまり、レ
ーザ光の走査方向に対して延在するように結晶成長がな
される。

【０１４０】このように、本実施の形態の手法を用いて
結晶化を行った半導体膜には大粒径の結晶粒が形成され
ている。そのため、前記半導体膜を半導体活性層として
用いてＴＦＴを作製すると、前記ＴＦＴのチャネル形成
領域に含まれる結晶粒界の本数を少なくすることができ
る。また、個々の結晶粒の内部は実質的に単結晶と見な
せる結晶性を有することから、単結晶半導体を用いたト
ランジスタと同等の高いモビリティ（電界効果移動度）
を得ることも可能である。

【０１４１】さらに、ＴＦＴをそのキャリアの移動方向
が、形成された結晶粒の延在する方向と揃うように配置
すれば、キャリアが結晶粒界を横切る回数を極端に減ら
すことができる。そのため、オン電流値（ＴＦＴがオン
状態にある時に流れるドレイン電流値）、オフ電流値
（ＴＦＴがオフ状態にある時に流れるドレイン電流
値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツ
キを低減することも可能となり、電気的特性は著しく向
上する。

【０１４２】なお、半導体膜の広い範囲に楕円状ビーム
７０６を照射するため、楕円状ビーム７０６をその長軸
に垂直な方向に走査して半導体膜に照射する動作（以
下、スキャンと表記する）を、複数回行っている。ここ
で、１回のスキャン毎に、楕円状ビーム７０６の位置
は、その長軸に平行な方向にずらされる。また、連続す
るスキャン間では、その走査方向を逆にする。ここで、
連続する２回のスキャンにおいて、一方を往路のスキャ
ン、もう一方を復路のスキャンと呼ぶことにする。

【０１４３】楕円状ビーム７０６の位置を、１回のスキ
ャン毎にその長軸に平行な方向にずらす大きさを、ピッ
チｄと表現する。また、往路のスキャンにおいて、図８
に示したような大粒径の結晶粒が形成された領域の、楕
円状ビーム７０６の走査方向に垂直な方向の長さを、Ｄ
１と表記する。復路のスキャンにおいて、図８に示した
ような大粒径の結晶粒が形成された領域の、楕円状ビー
ム７０６の走査方向に垂直な方向の長さを、Ｄ２と表記
する。また、Ｄ１とＤ２の平均値を、Ｄとする。

【０１４４】このとき、オーバーラップ率Ｒ_O.L［％］
を式１で定義する。

【０１４５】Ｒ_O.L＝（１−ｄ／Ｄ）×１００・・・式１

【０１４６】本実施の形態では、オーバーラップ率Ｒ
_O.Lを０［％］とした。

【０１４７】（実施の形態６）本実施の形態では、本発
明のアクティブマトリクス型表示装置が有するＴＦＴの
半導体からなる活性層を作製する上で、半導体膜を結晶
化する手法において、実施の形態５とは異なる例を示
す。

【０１４８】半導体膜として非晶質珪素膜を形成するま
での工程は、実施の形態５と同様である。その後、特開
平７−１８３５４０号公報に記載された方法を利用し、
前記半導体膜上にスピンコート法にて酢酸ニッケル水溶
液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、
５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気
で１２時間の熱処理を行った。続いて、レーザアニール
法により、半導体膜の結晶性の向上を行った。

【０１４９】レーザアニール法に用いるレーザとして
は、連続発振のＹＶＯ₄レーザを用いた。レーザアニー
ル法の条件は、レーザ光としてＹＶＯ₄レーザの第２高
調波（波長５３２ｎｍ）を用い、図７で示した光学系に
おける凸レンズ７０３に対するレーザ光の入射角φを約
２０°として、２００μｍ×５０μｍの楕円状ビームを
形成した。ガラス基板７０５を５０ｃｍ／ｓの速度で移
動させながら、前記楕円ビームを照射して、半導体膜の
結晶性の向上を行った。

【０１５０】なお、楕円状ビーム７０６の相対的な走査
方向は、楕円状ビーム７０６の長軸に垂直な方向とし
た。

【０１５１】このようにして得られた結晶性半導体膜に
セコエッチングを行って、ＳＥＭにより５００倍にて表
面を観察した。その結果を図９に示す。図９は、図中の
矢印で示す方向にレーザ光を相対的に走査させて得られ
たものであり、走査方向に対して延在して大粒径の結晶
粒が形成されている様子がわかる。

【０１５２】このように、本実施の形態を用いて結晶化
を行った半導体膜には大粒径の結晶粒が形成されている
ため、前記半導体膜を用いてＴＦＴを作製すると、その
チャネル形成領域に含まれる結晶粒界の本数を少なくす
ることができる。また、個々の結晶粒は実質的に単結晶
と見なせる結晶性を有することから、単結晶半導体を用
いたトランジスタと同等の高いモビリティ（電界効果移
動度）を得ることも可能である。

【０１５３】さらに、形成された結晶粒が一方向に揃っ
ている。そのため、ＴＦＴを、そのキャリアの移動方向
が、形成された結晶粒の延在する方向と揃うように配置
すれば、キャリアが結晶粒界を横切る回数を極端に減ら
すことができる。そのため、オン電流値、オフ電流値、
しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低
減することも可能となり、電気的特性は著しく向上す
る。

【０１５４】なお、半導体膜の広い範囲に楕円状ビーム
７０６を照射するため、楕円状ビーム７０６をその長軸
に垂直な方向に走査して半導体膜に照射する動作（スキ
ャン）を、複数回行っている。ここで、１回のスキャン
毎に、楕円状ビーム７０６の位置は、その長軸に平行な
方向にずらされる。また、連続するスキャン間では、そ
の走査方向を逆にする。すなわち実施の形態５と同様
に、連続する２回のスキャンにおいて、一方を往路のス
キャン、もう一方を復路のスキャンと呼ぶ。

【０１５５】楕円状ビーム７０６の位置を、１回のスキ
ャン毎にその長軸に平行な方向にずらす大きさを、ピッ
チｄと表現する。また、往路のスキャンにおいて、図９
に示したような大粒径の結晶粒が形成された領域の、楕
円状ビーム７０６の走査方向に垂直な方向の長さを、Ｄ
１と表記する。復路のスキャンにおいて、図９に示した
ような大粒径の結晶粒が形成された領域の、楕円状ビー
ム１０６の走査方向に垂直な方向の長さを、Ｄ２と表記
する。また、Ｄ１とＤ２の平均値を、Ｄとする。

【０１５６】このとき、式１と同様に、オーバーラップ
率Ｒ_O.L［％］を定義する。本実施の形態では、オーバ
ーラップ率Ｒ_O.Lを０［％］とした。

【０１５７】また、上記結晶化の手法によって得られた
半導体膜（図中、Improved CG−Siliconと表記）のラマ
ン散乱分光の結果を図１０に太線で示す。ここで、比較
のため、単結晶シリコン（図中、ref.(100)Si Waferと
表記）のラマン散乱分光の結果を細線で示した。また、
非晶質珪素膜を形成後、熱処理を行って半導体膜が含有
する水素を放出させた後、パルス発振のエキシマレーザ
を用い結晶化を行った半導体膜（図中、excimer laser
annealingと表記）のラマン散乱分光の結果を図１０に
点線で示した。

【０１５８】本実施の形態の手法によって得られた半導
体膜のラマンシフトは、５１７．３ｃｍ^-1のピークを有
する。また、半値幅は、４．９６ｃｍ^-1である。一方、
単結晶シリコンのラマンシフトは、５２０．７ｃｍ^-1の
ピークを有する。また、半値幅は、４．４４ｃｍ^-1であ
る。パルス発振のエキシマレーザを用い結晶化を行った
半導体膜のラマンシフトは、５１６．３ｃｍ^-1である。
また、半値幅は、６．１６ｃｍ^-1である。

【０１５９】図１０の結果により、本実施の形態に示し
た結晶化の手法によって得られた半導体膜の結晶性が、
パルス発振のエキシマレーザを用い結晶化を行った半導
体膜の結晶性と比べて、単結晶シリコンに近いことがわ
かる。

【０１６０】（実施の形態７）本実施の形態では、実施
の形態５に示した手法によって結晶化した半導体膜を用
いてＴＦＴを作製した例について、図１１を用いて説明
し、更にそれらＴＦＴの電気的特性について、図１２を
用いて説明する。

【０１６１】本実施の形態では基板２０として、ガラス
基板を用い、ガラス基板上に下地膜２１として、プラズ
マＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２
％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、
酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ
＝７％、Ｈ＝２％）１００ｎｍを積層した。次いで、下
地膜２１上に半導体膜２２として、プラズマＣＶＤ法に
より非晶質珪素膜１５０ｎｍを形成した。そして、５０
０℃で３時間の熱処理を行って、半導体膜が含有する水
素を放出させた。（図１１（Ａ））

【０１６２】その後、レーザ光として連続発振のＹＶＯ
₄レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を
用い、図７で示した光学系における凸レンズ７０３に対
するレーザ光の入射角φを約２０°として２００μｍ×
５０μｍの楕円状ビームを形成した。前記楕円ビーム
を、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜
２３に照射した。（図１１（Ｂ））

【０１６３】そして、第１のドーピング処理を行う。こ
れはしきい値を制御するためのチャネルドープである。
材料ガスとしてＢ₂Ｈ₆を用い、ガス流量３０ｓｃｃｍ、
電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量
１×１０¹⁴／ｃｍ²として行った。（図１１（Ｃ））

【０１６４】続いて、パターニングを行って、半導体膜
２４を所望の形状にエッチングした後、エッチングされ
た半導体膜を覆うゲート絶縁膜２７としてプラズマＣＶ
Ｄ法により膜厚１１５ｎｍの酸化窒化珪素膜を形成す
る。次いで、ゲート絶縁膜２７上に導電膜として膜厚３
０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ膜２９を
積層形成する。（図１１（Ｄ））

【０１６５】フォトリソグラフィ法を用いてレジストか
らなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ
膜、ゲート絶縁膜をエッチングする。

【０１６６】そして、レジストからなるマスクを除去
し、新たにマスク３３を形成して第２のドーピング処理
を行い、半導体膜にｎ型を付与する不純物元素を導入す
る。この場合、導電層３０、３１がｎ型を付与する不純
物元素に対するマスクとなり、自己整合的に不純物領域
３４が形成される。本実施の形態では第２のドーピング
処理は、半導体膜の膜厚が１５０ｎｍと厚いため２条件
に分けて行った。本実施の形態では、材料ガス（原料ガ
ス）としてフォスフィン（ＰＨ₃）を用い、ドーズ量を
２×１０¹³／ｃｍ²とし、加速電圧を９０ｋｅＶとして
行った後、ドーズ量を５×１０¹⁴／ｃｍ²とし、加速電
圧を１０ｋｅＶとして行った。（図１１（Ｅ））

【０１６７】次いで、レジストからなるマスク３３を除
去した後、新たにレジストからなるマスク３５を形成し
て第３のドーピング処理を行う。第３のドーピング処理
により、ｐチャネル型ＴＦＴの活性層となる半導体膜に
前記一導電型とは逆の導電型を付与する不純物元素が添
加された不純物領域３６を形成する。導電層３０、３１
を不純物元素に対するマスクとして用い、ｐ型を付与す
る不純物元素を添加して自己整合的に不純物領域３６を
形成する。本実施の形態では第３のドーピング処理にお
いても、半導体膜の膜厚が１５０ｎｍと厚いため２条件
に分けて行った。本実施の形態では、材料ガスとしてジ
ボラン（Ｂ₂Ｈ₆）を用い、ドーズ量を２×１０¹³／ｃｍ
²とし、加速電圧を９０ｋｅＶとして行った後、ドーズ
量を１×１０¹⁵／ｃｍ²とし、加速電圧を１０ｋｅＶと
して行った。（図１１（Ｆ））

【０１６８】以上までの工程で、それぞれの半導体層に
不純物領域３４、３６が形成される。

【０１６９】次いで、レジストからなるマスク３５を除
去して、プラズマＣＶＤ法により第１の層間絶縁膜３７
として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３
２．８％、Ｏ＝６３．７％、N＝３．５％）を形成し
た。

【０１７０】次いで、熱処理により、半導体層の結晶性
の回復、それぞれの半導体層に添加された不純物元素の
活性化を行う。本実施の形態ではファーネスアニール炉
を用いた熱アニール法により、窒素雰囲気中にて５５０
度４時間の熱処理を行った。（図１１（Ｇ））

【０１７１】次いで、第１の層間絶縁膜３７上に無機絶
縁膜材料又は有機絶縁物材料から成る第２の層間絶縁膜
３８を形成する。本実施の形態では、ＣＶＤ法により膜
厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍ
の酸化珪素膜を形成した。

【０１７２】そして、熱処理を行うと水素化処理を行う
ことができる。本実施の形態では、ファーネスアニール
炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理
を行った。

【０１７３】続いて、各不純物領域とそれぞれ電気的に
接続する配線３９を形成する。本実施の形態では、膜厚
５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜
と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングし
て形成した。もちろん、二層構造に限らず、単層構造で
もよいし、三層以上の積層構造にしてもよい。また、配
線の材料としては、ＡｌとＴｉに限らない。例えば、Ｔ
ａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成し
た積層膜をパターニングして配線を形成してもよい。
（図１１（Ｈ））

【０１７４】以上の様にして、チャネル長６μｍ、チャ
ネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型
ＴＦＴ５２が形成された。

【０１７５】これらの電気的特性を測定した結果を図１
２に示す。ｎチャネル型ＴＦＴ５１の電気的特性を図１
２（Ａ）に、ｐチャネル型ＴＦＴ５２の電気的特性を図
１２（Ｂ）に示す。電気的特性の測定条件は、測定点を
それぞれ２点とし、ゲート電圧Ｖｇ＝−１６〜１６Ｖの
範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。ま
た、図１２において、ドレイン電流（ＩＤ）、ゲート電
流（ＩＧ）は実線で、電界効果移動度（μＦＥ）は点線
で示している。

【０１７６】本実施の形態を用いて結晶化を行った半導
体膜には大粒径の結晶粒が形成されているため、前記半
導体膜を用いてＴＦＴを作製すると、そのチャネル形成
領域に含まれる結晶粒界の本数を少なくすることができ
る。さらに、形成された結晶粒は一方向に揃っているた
め、キャリアが結晶粒界を横切る回数を極端に減らすこ
とができる。そのため、図１２に示したように電気的特
性の良いＴＦＴが得られる。特に電界効果移動度が、ｎ
チャネル型ＴＦＴにおいて５２４ｃｍ²／Ｖｓ、ｐチャ
ネル型ＴＦＴにおいて２０５ｃｍ²／Ｖｓとなることが
わかる。このようなＴＦＴを用いてアクティブマトリク
ス型表示装置を作製すれば、その動作特性及び信頼性を
も向上することが可能となる。

【０１７７】（実施の形態８）本実施の形態では、実施
の形態７とは異なる方法で半導体膜の結晶化を行い、前
記半導体膜を用いてＴＦＴを作製した例について、図１
３を用いて説明し、それらＴＦＴの電気的特性について
図１４〜図１６を用いて説明する。

【０１７８】半導体膜として非晶質珪素膜を形成するま
での工程は、実施の形態７と同様である。なお、非晶質
珪素膜は、１５０ｎｍの厚さで形成した。（図１３
（Ａ））

【０１７９】その後、特開平７−１８３５４０号公報に
記載された方法を利用し、前記半導体膜上にスピンコー
ト法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、
体積１０ｍｌ）を塗布して金属含有層４１を形成する。
そして、５００℃の窒素雰囲気で１時間、５５０℃の窒
素雰囲気で１２時間の熱処理を行った。こうして半導体
膜４２を得た。（図１３（Ｂ））

【０１８０】続いて、レーザアニール法により、半導体
膜４２の結晶性の向上を行う。

【０１８１】レーザアニール法の条件は、レーザ光とし
て連続発振のＹＶＯ₄レーザの第２高調波（波長５３２
ｎｍ、５．５Ｗ）を用い、図７で示した光学系における
凸レンズ７０３に対するレーザ光の入射角φを約２０°
として２００μｍ×５０μｍの楕円状ビームを形成し
た。前記楕円状ビームを、基板を２０ｃｍ／ｓ又は５０
ｃｍ／ｓの速度で移動させながら照射して、半導体膜４
２の結晶性の向上を行った。こうして半導体膜４３を得
た。（図１３（Ｃ））

【０１８２】図１３（Ｃ）の半導体膜の結晶化の後の工
程は、実施の形態７において示した図１１（Ｃ）〜図１
１（Ｈ）の工程と同様である。こうして、チャネル長６
μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐ
チャネル型ＴＦＴ５２が形成された。これらの電気的特
性を測定した。

【０１８３】上記工程によって作製したＴＦＴの電気的
特性を、図１４、図１５、図１６に示す。

【０１８４】図１４（Ａ）及び図１４（Ｂ）に、図１３
（Ｃ）のレーザアニール工程において、基板の速度を２
０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を
示す。図１４（Ａ）に、ｎチャネル型ＴＦＴ５１の電気
的特性を示す。また図１４（Ｂ）に、ｐチャネル型ＴＦ
Ｔ５２の電気的特性を示す。また、図１５（Ａ）及び図
１５（Ｂ）に、図１３（Ｃ）のレーザアニール工程にお
いて、基板の速度を５０ｃｍ／ｓで移動させて作製した
ＴＦＴの電気的特性を示す。図１５（Ａ）に、ｎチャネ
ル型ＴＦＴ５１の電気的特性を示す。また図１５（Ｂ）
に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。

【０１８５】なお、電気的特性の測定条件は、ゲート電
圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝
１Ｖ及び５Ｖとした。また、図１４、図１５において、
ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、
電界効果移動度（μＦＥ）は点線で示している。

【０１８６】本発明を用いて結晶化を行った半導体膜に
は大粒径の結晶粒が形成されているため、前記半導体膜
を用いてＴＦＴを作製すると、そのチャネル形成領域に
含まれる結晶粒界の本数を少なくすることができる。さ
らに、形成された結晶粒は一方向に揃っており、レーザ
光の相対的な走査方向に対して交差する方向に形成され
る粒界が少ないため、キャリアが結晶粒界を横切る回数
を極端に減らすことができる。

【０１８７】そのため、図１４及び図１５に示したよう
に電気的特性の良いＴＦＴが得られる。特に電界効果移
動度が、図１４ではｎチャネル型ＴＦＴにおいて５１０
ｃｍ ²／Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ²
／Ｖｓ、また、図１５ではｎチャネル型ＴＦＴにおいて
５９５ｃｍ²／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９
９ｃｍ²／Ｖｓと非常に優れていることがわかる。そし
て、このようなＴＦＴを用いてアクティブマトリクス型
表示装置を作製すれば、その動作特性及び信頼性をも向
上することが可能となる。

【０１８８】また、図１６に、図１３（Ｃ）のレーザア
ニール工程において、基板の速度を５０ｃｍ／ｓで移動
させて作製したＴＦＴであって、図１５と異なるＴＦＴ
を測定した電気的特性を示す。図１６（Ａ）に、ｎチャ
ネル型ＴＦＴ５１の電気的特性を示す。また図１６
（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示
す。

【０１８９】なお、電気的特性の測定条件は、ゲート電
圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝
０．１Ｖ及び５Ｖとした。

【０１９０】図１６に示したように電気的特性の良いＴ
ＦＴが得られる。特に電界効果移動度が、図１６（Ａ）
に示したｎチャネル型ＴＦＴにおいて６５７ｃｍ²／Ｖ
ｓ、図１６（Ｂ）に示したｐチャネル型ＴＦＴにおいて
２１９ｃｍ²／Ｖｓと非常に優れていることがわかる。
そして、このようなＴＦＴを用いて半導体装置や半導体
表示装置を作製すれば、その動作特性及び信頼性をも向
上することが可能となる。

【０１９１】（実施の形態９）図１７は対向基板１７０
５上にロジック回路を形成したアクティブマトリクス型
表示装置の一例を示したものである。

【０１９２】図１７に示した表示部を有するアクティブ
マトリクス型表示装置の動作について説明する。図１７
には、対向基板１７０５上に設けられた画像処理回路１
７００、ワークメモリ１７０１、ゲート信号線駆動回路
１７０２、ソース信号線駆動回路１７０３、フレームメ
モリ１７０４、ＤＳＰ（Digital Signal Processor）１
７０６を示す。そして、インターフェース回路を介して
外部装置から受け取ったデータは、画像処理回路で画像
データの処理を行う。デジタル信号の処理はＤＳＰ１７
０６が行う。画像処理回路１７００は制御信号あるいは
画像データを作成する際のデータの一時的な格納場所で
あるワークメモリ１７０１との間で、随時データの読み
書きを行う。さらに、画像処理回路１７００はフレーム
メモリ１７０４に二次元的にアクセスし、ディスプレイ
に表示すべき画像データを書き込む。フレームメモリ１
７０４に書き込まれた画像データは、ゲート信号線駆動
回路１７０２及びソース信号線駆動回路１７０３により
画素に表示される。

【０１９３】本実施の形態において、実施の形態５乃至
８で示した方法で形成した半導体膜を用いて対向基板１
７０５上のＴＦＴを作製することにより、ＤＳＰ１７０
６及び画像処理回路１７００は５ＭＨｚ以上の動作速度
を実現できる。また、ワークメモリ１７０１やフレーム
メモリ１７０４として、ＳＲＡＭやＤＲＡＭが用いられ
るが、ＳＲＡＭの場合２００ｎｓｅｃ以下、ＤＲＡＭの
場合１μｓｅｃ以下の読み出しサイクル時間が実現され
る。

【０１９４】ただし、上記ロジック回路のうちの一部が
外付けで実装されていてもよい。

【０１９５】なお、本実施の形態のロジック回路は実施
の形態１乃至４と組み合わせて実施することが可能であ
る。

【０１９６】（実施の形態１０）図１８は対向基板１８
０５上にロジック回路を形成したアクティブマトリクス
型表示装置の一例を示したものである。

【０１９７】図１８に示した表示部を有する半導体装置
の動作について説明する。タイミング生成回路（タイミ
ングジェネレータ）１８００で、ゲート信号線駆動回路
１８０１及びソース信号線駆動回路１８０２の動作タイ
ミングを決めるクロック信号を生成する。階調電源生成
部１８０４で、階調基準を決める電圧を出力する。フォ
ーマット変換部１８０３で、圧縮符号化された入力信号
の伸長復号、画像の補間やリサイズなどの画像処理が行
われる。フォーマット変換された画像データは、ゲート
信号線駆動回路１８０１及びソース信号線駆動回路１８
０２により画素に表示される。

【０１９８】ただし、上記ロジック回路のうちの一部が
外付けで実装されていてもよい。

【０１９９】なお、本実施の形態のロジック回路のＴＦ
Ｔは実施の形態５乃至８に記載の方法で作製すればよ
い。また本実施の形態のロジック回路は実施の形態１乃
至４と組み合わせて実施することが可能である。

【０２００】（実施の形態１１）図１９は対向基板１９
０４上に第１のゲート信号線駆動回路１９０１、第２の
ゲート信号線駆動回路１９０３及び、第１のソース信号
線駆動回路１９００、第２のソース信号線駆動回路１９
０２が、基板の４辺に沿うように形成された、アクティ
ブマトリクス型表示装置の一例を示したものである。本
実施の形態では、第１のゲート信号線駆動回路及び第１
のソース信号線駆動回路で背景画の表示を行い、第２の
ゲート信号線駆動回路及び第２のソース信号線駆動回路
で背景画の表示とは独立にテキストモードの表示を行
う。

【０２０１】なお、駆動回路の分割数や配置方法は上記
の方法に限定されない。また、駆動回路のうちの一部が
外付けで実装されていてもよい。

【０２０２】なお、本実施の形態のロジック回路のＴＦ
Ｔは実施の形態５乃至８に記載の方法で作製すればよ
い。また本実施の形態のロジック回路は実施の形態１乃
至４と組み合わせて実施することが可能である。

【０２０３】（実施の形態１２）図２０は、本発明の表
示装置を利用した携帯ゲーム機の表示部において、対向
基板２００８上に形成されたロジック回路のブロック図
を示したものである。

【０２０４】図２０に示した表示部を有するアクティブ
マトリクス型表示装置の動作について説明する。インタ
ーフェース回路２００１を介して、対向基板２００８上
にない外部装置からシステムバス２００５にデータが送
られる。外部装置としては、たとえばＲＯＭやキーボー
ドなどが挙げられる。外部装置との通信はＣＰＵ２００
０で制御される。データはシステムバス２００５を経由
して、メモリ２００２に格納される。さらに、データは
画像処理回路２００３により画像処理が施され、ＶＲＡ
Ｍ２００４に格納される。ＶＲＡＭ２００４に格納され
た画像データは、ゲート信号線駆動回路２００６及びソ
ース信号線駆動回路２００７によって画素に表示され
る。

【０２０５】本実施の形態において、実施の形態５乃至
８で示した方法で形成した半導体膜を用いて対向基板２
００８上のＴＦＴを作製することにより、５ＭＨｚ以上
の動作周波数をもつＣＰＵ２０００を実現できる。ま
た、メモリ２００２及びＶＲＡＭ２００４として、ＳＲ
ＡＭやＤＲＡＭが用いられるが、ＳＲＡＭの場合２００
ｎｓｅｃ以下、ＤＲＡＭの場合１μｓｅｃ以下の読み出
しサイクル時間が実現される。

【０２０６】ただし、上記ロジック回路のうちの一部が
外付けで実装されていてもよい。

【０２０７】なお、本実施の形態のロジック回路は、実
施の形態１乃至４と組み合わせて実施することが可能で
ある。

【０２０８】（実施の形態１３）本発明を用いた電子機
器として、ビデオカメラ、デジタルカメラ、ゴーグル型
ディスプレイ（ヘッドマウントディスプレイ）、ナビゲ
ーションシステム、音響再生装置（カーオーディオ、オ
ーディオコンポ等）、ノート型パーソナルコンピュー
タ、ゲーム機器、携帯情報端末（モバイルコンピュー
タ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録
媒体を備えた画像再生装置（具体的にはDigital Versat
ile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を
表示しうるディスプレイを備えた装置）などが挙げられ
る。それらの電子機器の具体例を図２１に示す。

【０２０９】図２１（Ａ）は表示装置であり、筐体２１
０１、支持台２１０２、表示部２１０３を含む。本発明
は表示部２１０３を有する表示装置に適用が可能であ
る。

【０２１０】図２１（Ｂ）はビデオカメラであり、本体
２１１１、表示部２１１２、音声入力２１１３、操作ス
イッチ２１２１、バッテリー２１１５、受像部２１１６
などによって構成されている。本発明は表示部２１１２
を有する表示装置に適用が可能である。

【０２１１】図２１（Ｃ）はノート型のパーソナルコン
ピュータであり、本体２１２１、筐体２１２２、表示部
２１２３、キーボード２１２４などによって構成されて
いる。本発明は表示部２１２３を有する表示装置に適用
が可能である。

【０２１２】図２１（Ｄ）は携帯情報端末であり、本体
２１３１、スタイラス２１３２、表示部２１３３、操作
ボタン２１３４、外部インターフェース２１３５などに
よって構成されている。本発明は表示部２１３３を有す
る表示装置に適用が可能である。

【０２１３】図２１（Ｅ）は音響再生装置、具体的には
車載用のオーディオ装置であり、本体２１４１、表示部
２１４２、操作スイッチ２１４３、２１４４などによっ
て構成されている。本発明は表示部２１４２を有する表
示装置に適用が可能である。また、今回は車載用オーデ
ィオ装置を例に上げたが、携帯型もしくは家庭用オーデ
ィオ装置に用いてもよい。

【０２１４】図２１（Ｆ）はデジタルカメラであり、本
体２１５１、表示部（Ａ）２１５２、接眼部２１５３、
操作スイッチ２１５４、表示部（Ｂ）２１５５、バッテ
リー２１５６などによって構成されている。本発明は表
示部（Ａ）２１５２及び表示部（Ｂ）２１５５を有する
表示装置に適用が可能である。

【０２１５】図２１（Ｇ）は携帯電話であり、本体２１
６１、音声出力部２１６２、音声入力部２１６３、表示
部２１６４、操作スイッチ２１６５、アンテナ２１６６
などによって構成されている。本発明は表示部２１６４
を有する表示装置に適用が可能である。

【０２１６】これらの電子機器に使われる表示装置はガ
ラス基板だけでなく耐熱性のプラスチック基板を用いる
こともできる。それによってよりいっそうの軽量化を図
ることができる。

【０２１７】なお、本実施の形態に示した例はごく一例
であり、これらの用途に限定するものではないことを付
記する。

【０２１８】本実施の形態は、実施の形態１乃至１２に
記載のＴＦＴの作製方法やロジック回路を自由に組み合
わせて実施することが可能である。

【０２１９】（実施の形態１４）本実施の形態では、画
素基板上に画素部、ソース信号線駆動回路及びゲート信
号線駆動回路を一体形成し、対向基板にロジック回路を
設ける場合を説明する。

【０２２０】図２２（Ａ）には、画素基板５００に画素
部５０１、ソース信号線駆動回路５０２及びゲート信号
線駆動回路５０３（以下、ソース信号線駆動回路及びゲ
ート信号線駆動回路を駆動回路と表記する）が設けられ
ている。また、対向基板５０５にロジック回路の一例で
あるＣＰＵ５０６が設けられている。

【０２２１】また画素部５０１においてソース線とゲー
ト線とが交差する各画素、ソース信号線駆動回路５０
２、ゲート信号線駆動回路５０３、ＣＰＵ５０５はそれ
ぞれＴＦＴが設けられており、実施の形態４乃至１３の
いずれかの記載を参照してＴＦＴを作製すればよい。

【０２２２】なお、画素基板５００と対向基板５０５と
の間には液晶層が設けられているが、説明の便宜上図示
しない。

【０２２３】そして駆動回路とＣＰＵとは、それぞれに
設けられた電気パッド５０７を介し、配線５０８を用い
たワイヤボンディング法により接続されている。ＣＰＵ
と駆動回路とに設けられる複数の電気バッド５０７は、
ＴＦＴを保護するために形成されるパッシベーション膜
に開口部（１００μｍ×１００μｍ程度）を設けて形成
される。また、パッシベーション膜はＳｉＮ、ＳｉＮの
応力を緩和するためにＴＥＯＳを混入させたＳｉＮ／Ｔ
ＥＯＳ、アクリル等の有機樹脂材料から形成すればよ
い。

【０２２４】図２２（Ｂ）には、図２２（Ａ）のＡ−
Ａ’での断面図を示す。図２２（Ｂ）には、画素基板５
００と対向基板５０５とを接着し、固定するためのシー
ル剤５０９が設けられている。なお、シール剤５０９は
画素基板と対向基板との間隔（ギャップ）を保持するた
めのスペーサを兼ねている。もちろんギャップを保持す
るために、適宜柱状スペーサや球状スペーサを設けても
構わない。また、シール剤５０９を画素部の一部と駆動
回路との一部とを覆うように設けてもよく、駆動回路上
に設けてもよい。但しこのような場合、画素部や駆動回
路に対するシール剤等による接着時の応力を考慮して配
置する必要がある。

【０２２５】更に、ＣＰＵの高さはスペーサと同程度で
あるため、シール剤５０９を設ける位置にＣＰＵを設け
てスペーサと機能させても構わない。この場合、駆動回
路を設ける領域（辺）にＣＰＵを設け、基板のその他の
領域（その他の辺）にシール剤を設ければよい。また、
駆動回路とＣＰＵとは導電ペースト等を用いて接続すれ
ばよい。

【０２２６】以上のような本発明では、駆動電圧の違い
に基づいて画素部５０１、ソース信号線駆動回路５０
２、ゲート信号線駆動回路５０３と、ＣＰＵ５０５とを
異なる基板に形成することを特徴とする。

【０２２７】更に本発明は、画素基板と対向基板とで、
ＴＦＴを形成するプロセスを異ならせることが可能とな
る。

【０２２８】例えば、ＣＰＵが有するＴＦＴの電気特性
は、高移動度が要求されるため、対向基板上のＴＦＴで
は、レーザ、結晶化を助長させる金属元素を用い、更に
はそれらを合わせた結晶化プロセスを採用すればよい。
一方、画素基板上のＴＦＴでも高移動度は必要である
が、ＣＰＵと比較すると、ＴＦＴの移動度は高くなくと
もよい。

【０２２９】また高速動作が要求されるＣＰＵでは、駆
動電圧の低電圧化と、それに伴うゲート絶縁膜の薄膜化
が求められる。しかしながら、画素部に用いられるＴＦ
Ｔ等では表示装置の駆動電圧の制約により、駆動電圧の
低電圧化及びゲート絶縁膜の薄膜化は難しかった。

【０２３０】本発明は、以上のように要求される特性が
異なっている各ＴＦＴを、異なる基板に設け、ＴＦＴを
それぞれ作製することを特徴とする。

【０２３１】また、図２３には図２２（Ｂ）と異なる接
続方法の例を記載する。

【０２３２】図２３（Ａ）に示すように、アクティブマ
トリクス型表示装置の外枠（一般的に樹脂等で形成され
る外枠）６０１に予め配線６０２を形成する。配線６０
２は、外枠６０１に溝を形成し、該溝にリード線を形成
して得ることができる。また、プリント基板のように導
電性物質を印刷法により形成することも可能である。更
に、印刷法により形成された配線上に、電気パッドと接
続される接続部を除き絶縁膜を印刷してもよい。このと
き、配線の間隔は電気パッドの間隔と一致することが望
ましい。またプリント基板と同様に配線を引き回し、他
の半導体素子を実装させることも可能である。

【０２３３】その後、外枠６０１にシール剤により固定
された画素基板５０１と対向基板５０５とをはめ込み、
駆動回路の電気パッドとＣＰＵとの電気パッドを接続す
る。このように外枠に配線を設けることは、各電気パッ
ドをワイヤボンディング法により接続するよりも簡単で
あり、更に接続不良を低減することができる。図２３に
示す接続法以外としては、プリント基板の要領で開口部
と電気パッドを接続したり、ソケットの要領で接続した
りすればよい。

【０２３４】本実施の形態では、ＣＰＵを駆動回路上、
すなわち画素領域上以外に設けたり、シール剤領域に設
けたりすることにより、反射型液晶表示装置に限定され
ることなく、透過型液晶表示装置とすることが可能であ
る。

【０２３５】このように、本発明の半導体装置や半導体
表示装置は、対向基板上にＴＦＴを作製することによっ
て、従来は表示部を構成する基板とは異なる基板上に形
成され実装されていたロジック回路を、対向基板上に形
成することを特徴とする。その結果、小型の半導体装置
や半導体表示装置を実現する事ができると共に、ＩＣチ
ップ等の実装を大幅に簡略化することが可能となり、実
装面での信頼性を向上することができる。

【０２３６】

【発明の効果】本発明ではアクティブマトリクス型表示
装置において、対向基板上にＴＦＴを形成し、ロジック
回路を作製する。これにより、ロジック回路から成る制
御部を表示部と一体化した、小型化された半導体表示シ
ステムを実現する。また、画素基板以外のＩＣ基板の実
装や基板間を電気的に接続する際のＦＰＣの実装等が不
要となるので、これらの実装に関わる諸問題から開放さ
れる。

【図面の簡単な説明】

【図１】本発明のアクティブマトリクス型表示装置を示
す図。

【図２】ゲート信号線駆動回路及びソース信号線駆動回
路が画素基板上に形成された従来の表示装置を示す図。

【図３】アクティブマトリクス型表示装置を用いた従来
のシステム構成例を示す図。

【図４】ゲート信号線駆動回路及びソース信号線駆動回
路が外付けされた従来の表示装置を示す図。

【図５】本発明のアクティブマトリクス型表示装置の作
製工程を示す図。

【図６】本発明のアクティブマトリクス型表示装置の作
製工程を示す図。

【図７】レーザ照射時の光学系の模式図。

【図８】本発明により得られた結晶性半導体膜のＳＥＭ
像。

【図９】本発明により得られた結晶性半導体膜のＳＥＭ
像。

【図１０】本発明により得られた半導体膜のラマンスペ
クトル。

【図１１】本発明により得られた半導体膜を用いたＴＦ
Ｔの作製工程。

【図１２】本発明により得られたＴＦＴの電気的特性。

【図１３】本発明により得られた半導体膜を用いたＴＦ
Ｔの作製工程。

【図１４】本発明により得られたＴＦＴの電気特性。

【図１５】本発明により得られたＴＦＴの電気特性。

【図１６】本発明により得られたＴＦＴの電気特性。

【図１７】本発明のアクティブマトリクス型表示装置の
一例を示すブロック図。

【図１８】本発明のアクティブマトリクス型表示装置の
一例を示すブロック図。

【図１９】本発明のアクティブマトリクス型表示装置の
一例を示すブロック図。

【図２０】本発明のアクティブマトリクス型表示装置の
一例を示すブロック図。

【図２１】本発明のアクティブマトリクス型表示装置を
用いた電子機器を示す図。

【図２２】本発明のアクティブマトリクス型表示装置を
示す図。

【図２３】本発明のアクティブマトリクス型表示装置を
示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｂ６１６Ａ６２７Ｇ６１３Ｂ６１３Ａ (72)発明者石川明神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内Ｆターム(参考） 2H092 JA24 JB57 KA04 KA05 KA18 KB01 KB25 MA08 MA13 MA18 MA19 MA27 MA29 MA30 NA25 NA27 NA28 NA29 PA01 PA06 5C094 AA15 AA32 BA03 BA27 BA43 CA19 DA09 DB01 DB05 FA02 HA08 5F052 AA02 AA17 AA24 BA04 BA07 BB02 BB04 BB05 BB07 DA01 DA02 DA03 DB02 DB03 DB07 EA15 EA16 FA06 FA19 JA01 JA02 JA04 5F110 AA04 BB01 BB02 BB03 BB04 BB05 BB06 BB07 CC02 CC07 DD01 DD02 DD03 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE11 EE14 EE23 EE30 EE44 EE45 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG15 GG25 GG28 GG29 GG32 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL01 HL02 HL03 HL04 HL06 HL11 HL12 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN34 NN35 NN36 PP01 PP02 PP03 PP04 PP05 PP06 PP10 PP13 PP24 PP29 PP34 PP35 QQ04 QQ11 QQ19 QQ23 QQ24 QQ25 QQ28 5G435 AA16 AA18 BB12 CC09 EE32 EE37 HH13 KK09 LL07 LL08

Claims

【特許請求の範囲】

【請求項１】絶縁表面を有する第１の基板と、前記第１
の基板に対向する絶縁表面を有する第２の基板と、を有
し、前記第１の基板は複数のトランジスタで構成される
画素領域が設けられ、前記第２の基板は複数のトランジ
スタで構成される電気回路が設けられるアクティブマト
リクス型表示装置であって、前記画素領域と、前記電気
回路が設けられる領域とは重なることを特徴とするアク
ティブマトリクス型表示装置。
【請求項２】絶縁表面を有する第１の基板と、前記第１
の基板に対向する絶縁表面を有する第２の基板と、を有
し、前記第１の基板は複数のトランジスタで構成される
画素領域が設けられ、前記第２の基板は複数のトランジ
スタで構成される電気回路及びソース信号線駆動回路が
設けられるアクティブマトリクス型表示装置であって、
前記画素領域と、前記電気回路が設けられる領域とは重
なることを特徴とするアクティブマトリクス型表示装
置。
【請求項３】絶縁表面を有する第１の基板と、前記第１
の基板に対向する絶縁表面を有する第２の基板と、を有
し、前記第１の基板は複数のトランジスタで構成される
画素領域が設けられ、前記第２の基板は複数のトランジ
スタで構成される電気回路、ソース信号線駆動回路及び
ゲート信号線駆動回路が設けられるアクティブマトリク
ス型表示装置であって、前記画素領域と、前記電気回路
が設けられる領域とは重なることを特徴とするアクティ
ブマトリクス型表示装置。
【請求項４】絶縁表面を有する第１の基板と、前記第１
の基板に対向する絶縁表面を有する第２の基板と、を有
し、前記第１の基板は複数のトランジスタで構成される
画素領域、ソース信号線駆動回路及びゲート信号線駆動
回路が設けられ、前記第２の基板は複数のトランジスタ
で構成される電気回路が設けられるアクティブマトリク
ス型表示装置であって、前記画素領域と、前記電気回路
が設けられる領域とは重なることを特徴とするアクティ
ブマトリクス型表示装置。
【請求項５】請求項１乃至４のいずれか一において、前
記第１の基板と前記第２の基板との間には、液晶素子又
は発光素子が設けられることを特徴とするアクティブマ
トリクス型表示装置。
【請求項６】請求項５において、前記第１の基板に設け
られたトランジスタと、前記第２の基板に設けられたト
ランジスタとは、前記液晶素子又は発光素子を介して対
称な構造を有するようにに設けられることを特徴とする
アクティブマトリクス型表示装置。
【請求項７】請求項１乃至６のいずれか一において、前
記第１の基板上には透明電極が設けられ、前記第２の基
板上には反射電極が設けられていることを特徴とするア
クティブマトリクス型表示装置。
【請求項８】請求項１乃至７のいずれか一において、前
記第１の基板上に形成されたトランジスタのチャネル形
成領域と、ソース領域及びドレイン領域との間に低濃度
不純物領域を有し、前記第２の基板上に形成されたトラ
ンジスタのチャネル形成領域と、ソース領域及びドレイ
ン領域とは接することを特徴とするアクティブマトリク
ス型表示装置。
【請求項９】請求項１乃至８のいずれか一において、前
記第１の基板上に形成されたトランジスタの駆動電圧と
前記第２の基板上に形成されたトランジスタの駆動電圧
とは異なることを特徴とするアクティブマトリクス型表
示装置。
【請求項１０】請求項１乃至９のいずれか一において、
前記第１の基板上に形成されたトランジスタの駆動電圧
は、前記第２の基板上に形成されたトランジスタの駆動
電圧よりも高いことを特徴とするアクティブマトリクス
型表示装置。
【請求項１１】請求項１乃至１０のいずれか一におい
て、前記トランジスタは絶縁表面上に設けられた薄膜ト
ランジスタであることを特徴とするアクティブマトリク
ス型表示装置。
【請求項１２】請求項１１において、前記電気回路を構
成する薄膜トランジスタの活性層は結晶性半導体膜を有
することを特徴とするアクティブマトリクス型表示装
置。
【請求項１３】請求項１１又は１２において、前記電気
回路を構成する薄膜トランジスタの活性層は結晶性半導
体膜を有し、前記結晶性半導体膜は、半導体膜に連続発
振レーザ光を照射し、当該レーザ光を前記半導体膜に対
して一方向に走査することによって得られたことを特徴
とするアクティブマトリクス型表示装置。
【請求項１４】請求項１３において、前記電気回路を構
成する薄膜トランジスタのチャネル長方向と前記レーザ
光の走査方向とのなす角は−３０°〜３０°であること
を特徴とするアクティブマトリクス型表示装置。
【請求項１５】請求項１１又は１２において、前記電気
回路を構成する薄膜トランジスタの活性層は結晶性半導
体膜を有し、前記結晶性半導体膜を構成する結晶粒は一
軸方向に延在することを特徴とするアクティブマトリク
ス型表示装置。
【請求項１６】請求項１５において、前記電気回路を構
成する薄膜トランジスタのチャネル方向と前記一軸方向
とのなす角は−３０°〜３０°であることを特徴とする
アクティブマトリクス型表示装置。
【請求項１７】請求項１乃至１６のいずれか一におい
て、前記第１の基板はプラスチック基板、ガラス基板及
び石英基板のいずれか一つであることを特徴とするアク
ティブマトリクス型表示装置。
【請求項１８】請求項１乃至１７のいずれか一におい
て、前記第１の基板はプラスチック基板、ガラス基板及
び石英基板のいずれか一つであることを特徴とするアク
ティブマトリクス型表示装置。
【請求項１９】請求項１乃至１８のいずれか一におい
て、前記第２の基板にはＳＲＡＭが設けられることを特
徴とするアクティブマトリクス型表示装置。
【請求項２０】請求項１９において、前記ＳＲＡＭの読
み出しサイクル時間は２００ｎｓｅｃ以下であることを
特徴とするアクティブマトリクス型表示装置。
【請求項２１】請求項１乃至１８のいずれか一におい
て、前記第２の基板にはＤＲＡＭが設けられることを特
徴とするアクティブマトリクス型表示装置。
【請求項２２】請求項２１において、前記ＤＲＡＭの読
み出しサイクル時間は１μｓｅｃ以下であることを特徴
とするアクティブマトリクス型表示装置。
【請求項２３】請求項１乃至１８のいずれか一におい
て、前記第２の基板にはフレームメモリが設けられるこ
とを特徴とするアクティブマトリクス型表示装置。
【請求項２４】請求項１乃至１８のいずれか一におい
て、前記第２の基板上にはタイミング生成回路が設けら
れることを特徴とするアクティブマトリクス型表示装
置。
【請求項２５】請求項１乃至１８のいずれか一におい
て、前記第２の基板上には画像処理回路が設けられるこ
とを特徴とするアクティブマトリクス型表示装置。
【請求項２６】請求項１５において、前記画像処理回路
の動作周波数は５ＭＨｚ以上であることを特徴とするア
クティブマトリクス型表示装置。
【請求項２７】請求項１乃至１８のいずれか一におい
て、前記第２の基板上にはＣＰＵが設けられることを特
徴とするアクティブマトリクス型表示装置。
【請求項２８】請求項２７において、前記ＣＰＵの動作
周波数は５ＭＨｚ以上であることを特徴とするアクティ
ブマトリクス型表示装置。
【請求項２９】請求項１乃至１８のいずれか一におい
て、前記第２の基板上にはＤＳＰが設けられることを特
徴とするアクティブマトリクス型表示装置。
【請求項３０】請求項２９において、前記ＤＳＰの動作
周波数は５ＭＨｚ以上であることを特徴とするアクティ
ブマトリクス型表示装置。
【請求項３１】請求項１乃至１８のいずれか一におい
て、前記第２の基板上にはマスクＲＯＭが設けられるこ
とを特徴とするアクティブマトリクス型表示装置。
【請求項３２】絶縁表面を有する第１の基板上に複数の
トランジスタを有する画素領域、ソース信号線駆動回路
及びゲート信号線駆動回路を形成し、絶縁表面を有する
第２の基板上に複数のトランジスタを有するロジック回
路を形成し、ワイヤボンディング法により前記ソース信
号線駆動回路及び前記ゲート信号線駆動回路と前記ロジ
ック回路とを接続することを特徴とするアクティブマト
リクス型表示装置の作製方法。
【請求項３３】絶縁表面を有する第１の基板上に複数の
トランジスタを有する画素領域、ソース信号線駆動回路
及びゲート信号線駆動回路を形成し、絶縁表面を有する
第２の基板上に複数のトランジスタを有するロジック回
路を形成し、外枠に形成された配線により前記ソース信
号線駆動回路及び前記ゲート信号線駆動回路と前記ロジ
ック回路とを接続することを特徴とするアクティブマト
リクス型表示装置の作製方法。