JP4255681B2 - パッシブマトリクス型表示装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明はパッシブマトリクス型表示装置の技術に関する。また本発明は、画像（映像や文字情報等）を表示する表示部を有するパッシブマトリクス型表示装置を搭載した電子機器に関する。
【０００２】
【従来の技術】
近年の半導体装置の発展はめざましく、その応用例は、ゲーム機、ノートパソコン、携帯電話を始めとする携帯機器、液晶テレビ、液晶ディスプレイ（液晶表示装置）、ＥＬディスプレイ（ＥＬ表示装置）等、様々である。このような半導体装置の表示部は、従来のＣＲＴと比較して軽量薄型化が可能であり、消費電力が小さいことを特徴とする。
【０００３】
従来の半導体装置の表示部としては、液晶層又は発光層を挟んで上下に、ストライプ状の電極を互いに交差するように形成した画素領域を有するパッシブマトリクス型の表示部が知られている。
【０００４】
従来の半導体装置の表示部の一例であるパッシブマトリクス型液晶表示装置の構成を図２、図４に示し、その構成について説明する。
【０００５】
図４（Ａ）はパッシブマトリクス型液晶表示装置の表示部（液晶表示部）のブロック図である。パッシブマトリクス型の液晶表示装置は、画素部１００と、信号線駆動回路１０１と、走査線駆動回路１０２とを有する。画素部１００は、信号線駆動回路１０１に接続されている信号線１０３と、走査線駆動回路１０２に接続されている走査線１０４と、が交差して形成される。
【０００６】
図４（Ｂ）は、パッシブマトリクス型液晶表示装置の構成図である。基板１０５には走査線が、基板１０６には信号線が、それぞれ形成されている。また、信号線駆動回路１０９と走査線駆動回路１０８は、画素を形成する基板とは異なる基板上に形成され実装される。図４（Ｂ）では、シリコン基板上に走査線駆動回路１０８と信号線駆動回路１０９とを形成したドライバＩＣを、ＴＡＢ方式によってＦＰＣ１１０に実装した構成となっている。ドライバＩＣを、基板１０５又は基板１０６上に実装する方式もある。
【０００７】
図２は、パッシブマトリクス型液晶表示装置の画素部の断面構造の例を示した図である。パッシブマトリクス型液晶表示装置の画素部は、液晶層２０５を挟む２枚のガラス基板（一対のガラス基板）２０１、２０８と偏光板２０９とによって構成される。そして、ガラス基板２０８上には反射電極２０７、配向膜２０６が、ガラス基板２０１上にはカラーフィルタ２０２、透明電極２０３、配向膜２０４が、それぞれ形成されている。ガラス基板２０８とガラス基板２０１とは、反射電極２０７と透明電極２０３が交差するように配置されている。偏光板２０９は、円偏光板や直線偏光板、位相差板等の組み合わせによって構成されている。
【０００８】
なお、図２では反射型液晶表示装置の例を示したが、透過型液晶表示装置の場合は、反射電極２０７の代わりに透明電極が用いられる。
【０００９】
次に、表示部を有する電子機器の構成について、図３を用いて説明する。図３は、画像の表示に関係する部分のブロック図を簡略に表した図である。
【００１０】
図３において、半導体装置３０１は、画像データを取り込み、又は作成して、画像データの加工とフォーマット変換を行い、画像を表示する機能を有する装置である。半導体装置３０１は、例えば、ゲーム機、ビデオカメラ、カーナビゲーション、パーソナルコンピュータ等と考えることができる。
【００１１】
半導体装置３０１において、画素部３１９は絶縁表面を有する基板上に形成されており、走査線駆動回路３１８、信号線駆動回路３１７、及び他のロジック回路はそれぞれ異なるシリコン基板上に形成され、ＩＣチップとして実装されている。なお幾つかのロジック回路は同一のシリコン基板上に形成される場合もある。
【００１２】
半導体装置３０１は、入力端子３１１、第１の制御回路３１２、第２の制御回路３１３、ＣＰＵ３１４、第１のメモリ３１５、第２のメモリ３１６、及び表示部３０２によって構成される。入力端子３１１からは、それぞれの電子機器に応じて、画像データの基となるデータが入力される。例えば、放送受信機ではアンテナからの入力データであり、ビデオカメラではＣＣＤからの入力データである。ＤＶテープやメモリーカードからの入力データであってもよい。入力端子３１１から入力されたデータは、第１の制御回路３１２によって画像信号に変換される。第１の制御回路３１２では、ＭＰＥＧ規格やテープフォーマット等に従って圧縮符号化された画像データの復号処理、画像の補間やリサイズといった画像信号処理が行われる。第１の制御回路３１２から出力された画像信号や、ＣＰＵ３１４が作成又は加工した画像信号は、第２の制御回路３１３に入力され、半導体装置の表示部３０２に適したフォーマット（例えば走査フォーマット等）に変換される。第２の制御回路３１３からは、フォーマット変換された画像信号と制御信号が出力される。
【００１３】
ＣＰＵ３１４は、第１の制御回路３１２、第２の制御回路３１３及び他のインターフェース回路における信号処理を効率良く制御する。また、画像データを作成したり、加工したりする。第１のメモリ３１５は、第１の制御回路３１２から出力される画像データや第２の制御回路３１３から出力される画像データを格納するメモリ領域、ＣＰＵによる制御を行う際のワークメモリ領域、ＣＰＵによって画像データを作成する際のワークメモリ領域、等として用いられる。第１のメモリ３１５としては、ＤＲＡＭやＳＲＡＭが用いられる。第２のメモリ３１６は、ＣＰＵ３１４によって画像データを作成又は加工する場合に必要となる、色データや文字データを格納するメモリ領域であり、マスクＲＯＭやＥＰＲＯＭによって構成される。
【００１４】
半導体装置の表示部３０２は、信号線駆動回路３１７、走査線駆動回路３１８、画素部３１９を有するように構成される。信号線駆動回路３１７は第２の制御回路３１３から画像信号と制御信号（クロック信号、スタートパルス等）を、走査線駆動回路３１８は第２の制御回路３１３から制御信号（クロック信号、スタートパルス等）をそれぞれ受け取り、画素部３１９において画像を表示する。
【００１５】
なお、半導体装置の表示部を有する電子機器としては、図３に示した構成以外にも様々な構成をとり得る。最も簡単な構成としては、半導体装置の表示部と入出力端子と簡単な制御回路だけによる構成が考えられ、例えば液晶ディスプレイ、ＥＬディスプレイを考えることができる。また、高性能ゲーム機のように、図３に示したアーキテクチャではＣＰＵの負担が大きすぎる場合には、新たに画像処理用のプロセッサを設けてＣＰＵの負荷を軽減した構成をとる場合もある。
【００１６】
また低温ポリシリコンプロセスにより形成される液晶表示装置では、ドライバ回路を構成する薄膜TFTは画素スイッチング素子と比較して設計ルールが微細なため、画素スイッチング素子とドライバ回路を、ＴＦＴ基板と対向基板にそれぞれ分離して形成するものがある（例えば、特許文献１参照）。
【００１７】
【特許文献１】
特開２００１−８３５３５号公報
【００１８】
【発明が解決しようとする課題】
上述した表示部を有する電子機器は、ロジック回路は、画素を形成する基板とは別の基板に形成して、実装されている場合が多い。携帯型の電子機器の普及を背景に、電子機器の小型化が重要な課題となっている。このような構成の半導体装置では、画素を形成する基板とは別にＩＣチップを多数実装することが必要となるため、小型化を実現することが難しい。特に、ＩＣチップ内のロジック回路を小さくできたとしても、実装するためのマージンが大きいため、装置全体の小型化が困難となっている。一方、装置の小型化を実現するために実装のマージンを減らそうとすると、高度な実装技術が必要となり、コスト面や実装部分での信頼性において問題が生じてくる。
【００１９】
そこで本発明は、小型化が可能な表示部を有するパッシブマトリクス型表示装置を提供することを課題にする。更に本発明は、小型化が可能な電子機器を提供することを課題とする。また、ＩＣチップ等の基板の実装に伴う不良を低減した電子機器を提供することを課題とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、本発明は、絶縁表面を有する基板上の画素領域と重なりを有する任意の領域に、ＴＦＴを代表とするトランジスタ機能を有する能動素子を作製し、能動素子からロジック回路を形成するパッシブマトリクス型表示装置を提供する。すなわち本発明は、パッシブマトリクス型表示装置において、第１の基板にロジック回路、信号線駆動回路や走査線駆動回路を形成し、前記第１の基板に対向する第２の基板とにより、パッシブマトリクス型表示装置の小型化を達成することを特徴とする。
【００２１】
本発明は、絶縁表面を有する基板上にＴＦＴを形成するパッシブマトリクス型表示装置の駆動方法を保ちつつ、画素領域と重なりをもつ任意の領域にロジック回路を形成する点が特徴である。このような構成は、反射型のパッシブマトリクス型表示装置を採用し、ロジック回路を反射電極の下部に作製することによって実現する。
【００２２】
また、信号線駆動回路及び走査線駆動回路と、ロジック回路を異なる基板に形成する場合であって、信号線駆動回路及び走査線駆動回路と、ロジック回路を重ねて形成するとき、透過型のパッシブマトリクス型表示装置を提供することができる。
【００２３】
また、本発明のいうロジック回路とは、トランジスタ、容量素子、抵抗素子等の回路素子によって構成された特定の機能を有する電気回路全体を指し、レジスタ、デコーダ、カウンタ、分周回路、メモリ、制御回路、ＣＰＵ等をその範疇に含む。また、電気回路とロジック回路とは同義で用いる。
【００２４】
なお、ＴＦＴでロジック回路を作成する場合には、高速な動作速度を得るために、移動度やＳ値、しきい値電圧等において、特性のよいＴＦＴを用いることが好ましい。特に、高移動度のＴＦＴの作製方法については、以下の実施の形態で詳しく説明する。
【００２５】
本発明では、ＴＦＴに光が照射され特性が悪化しないように、遮光膜を形成することが好ましい。遮光膜は、反射電極とＴＦＴの間に形成してもよいし、対向側の基板上に形成することも可能である。反射電極間の距離を小さくすることで遮光膜を設けない構成としてもよい。
【００２６】
本発明によって、従来は外付けであったロジック回路の全体又は一部分を、反射電極を形成する基板上の画素領域と重なりをもつ領域に形成することで、パッシブマトリクス型表示装置の小型化を実現することが可能となる。また、ＩＣチップ等の基板の実装を大幅に低減することが可能となり、ＩＣチップ等の基板の実装に伴う信頼性の問題を解決することが可能となる。
【００２７】
【発明の実施の形態】
［実施の形態１］
本発明を適用したパッシブマトリクス型表示装置を示す。そして、その代表的な形態として、反射電極を形成する第１の基板上に信号線駆動回路、走査線駆動回路、及びＴＦＴを構成要素とする任意のロジック回路が形成された形態について、図１、図５を用いて説明する。また、断面構造についても説明する。
【００２８】
図１（Ａ）及び（Ｂ）はそれぞれ、反射電極が形成された基板を上面及び斜めから見た模式図、及びパッシブマトリクス型表示装置の構成図である。図１（Ａ）及び（Ｂ）において、基板４０１上には、信号線駆動回路４０４、走査線駆動回路４０３及びロジック回路４０５が形成されている。そして基板４０１に設けられた反射電極と、基板（対向基板）４０８に設けられた透明電極とをストライプ状に配置し、画素領域を設けている。なお、駆動回路やロジック回路は、画素領域４０２と重なる基板４０１上の任意の領域に形成することが可能である。
【００２９】
信号線駆動回路４０４の出力は、反射電極である信号線４０６と接続される。接続はどのような方法を用いても良いが、本実施の形態では層間膜に形成したコンタクトホールを介して直接接続される（図５参照）。一方、走査線駆動回路４０３の出力は、対向する基板４０８上に形成された走査線（図示せず）と接続される。接続はどのような方法を用いても良いが、本実施の形態では基板４０１と対向する基板４０８とにそれぞれ設けられた導電性の端子を、導電性フィラーを含む異方導電性フィルムによって接続する（図示せず）。
【００３０】
また、基板４０１上には駆動回路を含むロジック回路からの入出力端子が必要に応じて設けられ、ＦＰＣ４０７を介して他の半導体部品と接続される。勿論、入出力端子は基板４０１の四辺のどこから取り出しても構わない。また接続方法はどのような方法であってもよい。
【００３１】
なお、図１では、反射電極が信号線である場合について説明したが、反射電極が走査線であっても構わない。その場合には、走査線駆動回路と信号線駆動回路の接続を入れ替えた構成とすればよい。また、図１に示した構成以外にも、信号線駆動回路あるいは走査線駆動回路のいずれか一方又は両方を、基板４０１上に形成せずに、ＴＡＢ方式等によって実装する構成であっても構わない。本発明のパッシブマトリクス型表示装置がとり得る形態は様々であるが、本発明の本質は、画素領域と重なる任意の領域であって、反射電極を形成する基板上（基板側）に駆動回路や他の任意のロジック回路を形成する形態にある。
【００３２】
次に、本発明のパッシブマトリクス型表示装置の断面構造について説明する。図５には、図１（Ａ）に示した反射電極が形成された基板を線分ＡＡ'で切断したときの断面図の一例を示す。なお、液晶層及びカラーフィルタ、透明電極、配向膜等が設けられた対向基板の断面構造については図２に示す構造と同様であるため、説明を省略する。
【００３３】
図５において、一点鎖線より左側及び右側は、それぞれロジック回路部と信号線駆動回路部を模式的に表したものである。ロジック回路部では、ロジック回路を構成する代表的な素子として基板５０４上に設けられるｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２を示してある。また、駆動回路部では、代表的な素子として、基板５０４上に設けられるｎチャネル型ＴＦＴ５０３とｐチャネル型ＴＦＴ５００を示してある。また、ＴＦＴ上には層間膜５０６を介して反射電極５０５が設けられ、反射電極５０５の上には配向膜５０８が設けられている。また、駆動回路出力部に示すように、反射電極５０５とＴＦＴの配線５０７との接続は、層間膜５０６に形成されたコンタクトホールを介して直接行われる。なお、層間膜と反射電極の間に遮光膜を形成してもよい（図示せず）。遮光膜は、対向側の基板上に設けることも可能である。
【００３４】
また、図５では、駆動回路部を構成するＴＦＴの構造と、ロジック部を構成するＴＦＴの構造を同じ構造としたが、異ならせてもよい。例えば、駆動回路では１６Ｖ駆動、他のロジック回路では５Ｖ駆動を行う場合には、駆動回路のＴＦＴはＬＤＤ構造を有するようにし耐圧や信頼性の異なる構造としても構わない。
【００３５】
本発明において、駆動回路以外に形成されるロジック回路としては、タイミングジェネレータ（タイミング生成回路）、ＳＲＡＭ、ＤＲＡＭ、画像処理回路、外部装置とのインターフェース回路、ＣＰＵ、グラフィックアクセラレータ、マスクＲＯＭ、ＤＳＰ等が挙げられる。
【００３６】
これらのロジック回路は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを用いて構成できるため、絶縁表面を有する基板上にＴＦＴを作製する技術を用いて作製すればよい。なお、一部のロジック回路では、抵抗素子や容量素子を用いる場合があるが、その場合は公知の作製技術によって抵抗素子や容量素子を作製することができる。例えば、抵抗素子として不純物をドープした活性層を用いればよい。また、容量素子としては、活性層とゲート絶縁膜とゲート電極とによって形成される容量素子を用いることができる。
【００３７】
なお、ガラス基板上に形成されたＴＦＴには、主に、活性層にアモルファスシリコンを用いるものと、ポリシリコンを用いるものがある。回路の動作速度の観点からは、ＴＦＴの移動度が高いことが好ましく、アモルファスシリコンを用いたＴＦＴよりもポリシリコンを用いたＴＦＴでロジック回路を形成することが好ましい。一方、高速動作が必要とならない回路の場合には、低コストで形成されるアモルファスシリコンを用いたＴＦＴを用いることが好ましい。
【００３８】
ガラス基板上にロジック回路を形成する場合には、主に動作速度が問題となる場合が多く、通常のポリシリコンよりも更に高移動度を実現できるプロセスを用いてＴＦＴを作製することが好ましい。そのようなプロセスとしては、特開平１０−２４７７３５において開示されている半導体膜の結晶化方法や、以下の実施の形態に示すような連続発振レーザを用いた結晶化方法を用いることができる。
【００３９】
このように、本発明のパッシブマトリクス型表示装置は、絶縁膜を介して反射電極と重なった領域に配置したＴＦＴによってロジック回路を形成することにより、従来は反射電極を形成する基板とは別の基板上に形成され実装されていたロジック回路を、反射電極を形成する基板上に一体形成することを特徴とする。その結果、小型の半導体装置を実現することができると共に、異なる基板間の実装が大幅に簡略化された信頼性の高い半導体装置を実現することが可能となる。
【００４０】
［実施の形態２］
本発明のパッシブマトリクス型表示装置は、反射電極を構成する基板上に任意のロジック回路を構成することができる。本実施の形態では、このようなパッシブマトリクス型表示装置を図６に基づいて説明する。
【００４１】
図６は、反射電極を構成する基板を上面から見たパッシブマトリクス型表示装置が示されている。図６に示すパッシブマトリクス型表示装置は、基板６０１、画素領域６０２、走査線駆動回路６０３、信号線駆動回路６０４、信号線６０５、ＦＰＣ６０６を有している。更に図６に示すパッシブマトリクス型表示装置では、任意のロジック回路として、ＣＰＵ６１１、第１の制御回路６０７、第２の制御回路６０８、第１のメモリ６０９、第２のメモリ６１０が形成されており、バス（配線）を介して接続されている。
【００４２】
図６に示したパッシブマトリクス型表示装置は、画像データを取り込み、又は作成して、画像データの加工とフォーマット変換を行い、画像を表示する装置である。本発明は、少なくともロジック回路と画素部とを、異なる基板に作製することを特徴とし、ロジック回路等の動作及び機能に関しては図３を参照すればよいため、本実施の形態では説明を省略する。
【００４３】
なお、ロジック回路の基板上への配置は、図６に示した例に限られるわけではなく、ブロック構成が同等であればどのような配置であってもよい。
【００４４】
なお、本発明のパッシブマトリクス型表示装置としては、図６に示した構成以外にも、様々な構成をとり得る。最も簡単な構成としては、反射電極を構成する基板上に駆動回路と入出力端子と簡単な制御回路とを作製した構成が考えられ、例えば液晶ディスプレイ、ＥＬディスプレイを考えることができる。また、高性能ゲーム機のように、図６に示したアーキテクチャにおいてＣＰＵの負担が大きすぎる場合には、反射電極を構成する基板上に画像処理用のプロセッサ等を設けてＣＰＵの負荷を軽減した構成をとることも可能である。
【００４５】
また、本実施の形態では、ロジック回路の全体を反射電極を形成する基板上に形成する例を示したが、ロジック回路の一部だけを形成した構成であっても構わない。例えば、面積の制限やＴＦＴの動作速度の制限のために形成できないロジック回路はＦＰＣ等を介して別のＩＣチップ等と接続しても構わない。
【００４６】
このように本発明のパッシブマトリクス型表示装置は、従来と比較して小型化と実装部分の簡略化による信頼性において優れている。特に、システムのほぼ全体を基板上に作り込むことができれば、画面サイズと同程度の非常に小型のパッシブマトリクス型表示装置を実現することができる。
【００４７】
［実施の形態３］
本実施の形態ではＣＭＯＳ回路で構成されるロジック回路と、パッシブマトリクス型表示装置の駆動回路部とが同一基板上に形成された基板の作製工程について図７、図８を用いて説明する。
【００４８】
まず図７（Ａ）に示すように、基板５０００は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用意する。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施の形態ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
【００４９】
次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は窒化酸化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施の形態では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００nm(好ましくは５０〜１００nm)の厚さに形成する。本実施の形態では、窒化酸化珪素膜５００１ａを５０nmの厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ｂを５０〜２００nm (好ましくは１００〜１５０nm)の厚さに形成する。本実施の形態では、窒化酸化珪素膜５００１ｂを１００nmの厚さに形成した。なお、本実施の形態の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【００５０】
次いで、下地膜上に半導体膜を形成する。半導体膜は公知の手段（スパッタ法、ＬＰＣＶＤ法、又はプラズマＣＶＤ法等）により２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで半導体膜を成膜し、レーザ結晶化法により結晶化させる。レーザ結晶化法で用いるレーザは、連続発振又はパルス発振の固体レーザ又は気体レーザ又は金属レーザが望ましい。なお、前記固体レーザとしては連続発振又はパルス発振のＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザ等があり、前記気体レーザとしては連続発振又はパルス発振のエキシマレーザ、Ａｒレーザ、Ｋｒレーザ、CO2レーザ等があり、前記金属レーザとしてはヘリウムカドミウムレーザ、銅蒸気レーザ、金蒸気レーザが挙げられる。もちろん、レーザ結晶化法だけでなく、他の公知の結晶化法（ＲＴＡやファーネスアニール炉を用いた熱結晶化法、結晶化を助長する金属元素を用いた熱結晶化法等）と組み合わせて行ってもよい。
【００５１】
また半導体膜としては、非晶質半導体膜や微結晶半導体膜、結晶性半導体膜などがあり、非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。
【００５２】
なお本実施の形態では、プラズマＣＶＤ法を用い、５０ｎｍの非晶質珪素膜を成膜し、この非晶質珪素膜に結晶化を助長する金属元素を用いた熱結晶化法及びレーザ結晶化法を行う。金属元素としてニッケルを用い、溶液塗布法により非晶質珪素膜上に導入した後、５５０℃で５時間の熱処理を行って第１の結晶性珪素膜を得る。そして、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により第２高調波に変換したのち、以下の実施の形態４乃至７のいずれか一に示す光学系により線状ビームを形成して照射して第２の結晶性珪素膜を得る。前記第１の結晶性珪素膜にレーザ光を照射して第２の結晶性珪素膜とすることで、結晶性が向上する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的にステージを動かして照射し、結晶性珪素膜を形成する。また、パルス発振のエキシマレーザを用いる場合には、周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜１０００mJ/cm2(代表的には２００〜８００mJ/cm2)とするのが望ましい。このとき、レーザ光を５０〜９８％オーバーラップさせても良い。
【００５３】
もちろん、第１の結晶性珪素膜を用いてＴＦＴを作製することもできるが、第２の結晶性珪素膜は結晶性が向上しているため、ＴＦＴの電気的特性が向上するので望ましい。例えば、第１の結晶性珪素膜を用いてＴＦＴを作製すると、移動度は３００ｃｍ2／Ｖｓ程度であるが、第２の結晶性珪素膜を用いてＴＦＴを作製すると、移動度は５００〜６００ｃｍ2／Ｖｓ程度と著しく向上する。
【００５４】
このようにして得られた結晶性半導体膜を、フォトリソグラフィ法を用いたパターニング処理により、半導体層５００２〜５００５を形成する。
【００５５】
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素(ボロン又はリン)のドーピングを行ってもよい。
【００５６】
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０nmとして珪素を含む絶縁膜で形成する。本実施の形態では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により窒化酸化珪素膜を１１０nmの厚さに形成する。勿論、ゲート絶縁膜５００６は窒化酸化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層又は積層構造として用いても良い。
【００５７】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波(１３．５６MHz)電力密度０．５〜０．８W/cm2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
【００５８】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００nmの第１の導電膜５００７と、膜厚１００〜４００nmの第２の導電膜５００８とを積層形成する。本実施の形態では、膜厚３０nmのＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０nmのＷ膜からなる第２の導電膜５００８を積層形成する。
【００５９】
本実施の形態では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法により形成する。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法により形成する。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。
【００６０】
なお本実施の形態では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【００６１】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。(図７(Ｂ))
【００６２】
本実施の形態では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１５０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【００６３】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)にも２０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００６４】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領域が形成された。
【００６５】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う（図７(Ｃ)）。第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２４：１２：２４(ｓｃｃｍ)とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側(試料ステージ)にも１０WのＲＦ(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５０１８ａは、ほとんどエッチングされない。
【００６６】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を４０〜８０keVとして行う。本実施の形態ではドーズ量を５．０×１０13atoms/cm2とし、加速電圧を５０keVとして行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施の形態ではリン(Ｐ)を用いた。この場合、第２の形状の導電層５０１５〜５０１８がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３を形成した。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20atoms/cm3の濃度範囲でＮ型を付与する不純物元素が添加された。
【００６７】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15atoms/cm2とし、加速電圧を６０〜１２０keVとして行う。本実施の形態では、ドーズ量を３．０×１０15atoms/cm2とし、加速電圧を６５keVとして行った。第２のドーピング処理は第２の導電層５０１５ｂ、レジスト５０２４を不純物元素に対するマスクとして用い、第１の導電層５０１５ａのテーパー部の下方の半導体層及び半導体膜５００４のマスクで覆われていない領域に不純物元素が添加されるようにドーピングを行う。続いて、第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行って図７（Ｄ）の状態を得る。イオンドープ法の条件はドーズ量を１×１０15〜１×１０17atoms/cm2とし、加速電圧を５０〜１００ｋｅＶとして行う。
【００６８】
上記の第２のドーピング処理及び第３のドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域(Ｎ−領域、Lov領域)５０２６には１×１０18〜５×１０19atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また第３の不純物領域(Ｎ＋領域)５０２５、５０２８には１×１０19〜５×１０21atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施の形態では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域(Ｎ--領域)５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施の形態では、引き続き第１の不純物領域(Ｎ--領域、LDD領域)５０２９とよぶ。
【００６９】
なお本実施の形態では、第２のドーピング処理のみにより、第２の不純物領域(Ｎ−領域)５０２６及び第３の不純物領域(Ｎ＋領域)５０２５、５０２８を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【００７０】
次いで図８(Ａ)に示すように、レジストからなるマスク５０２４を除去した後、新たにレジストからなるマスク５０３１を形成する。その後、第４のドーピング処理を行う。第４のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【００７１】
第４のドーピング処理では、第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対するマスクとして用いる。こうして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【００７２】
本実施の形態では、第４の不純物領域５０３２、５０３４及び第５の不純物領域５０３３、５０３５はジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０16atoms/cm2とし、加速電圧を８０keVとした。
【００７３】
なお、第４のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３１によって覆われている。
【００７４】
ここで、第１及び２のドーピング処理によって、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５にはそれぞれ異なる濃度でリンが添加されている。しかし、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５のいずれの領域においても、第４のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０19〜５×１０21atoms/cm3となるようにドーピング処理される。こうして、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５は、Ｐチャネル型ＴＦＴのソース領域及びドレイン領域として問題なく機能する。
【００７５】
なお本実施の形態では、第４のドーピング処理のみにより、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【００７６】
次いで図８(Ｂ)に示すように、レジストからなるマスク５０３１を除去して第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法又はスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施の形態では、プラズマＣＶＤ法により膜厚１００nmの窒化酸化珪素膜を形成した。勿論、第１の層間絶縁膜５０３６は窒化酸化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層又は積層構造として用いても良い。
【００７７】
次いで、図８(Ｃ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施の形態では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、又はラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【００７８】
また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成する材料が熱に弱い場合には、本実施の形態のように配線等を保護するため第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【００７９】
上記の様に、第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。
【００８０】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【００８１】
ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【００８２】
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。また、アクリル膜と窒化酸化珪素膜の積層構造を用いても良い。
【００８３】
本実施の形態では、膜厚１.６μmのアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【００８４】
次いで、ドライエッチング又はウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６、及びゲート絶縁膜５００６をエッチングし、第３の不純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクトホールを形成する。
【００８５】
続いて、各不純物領域とそれぞれ電気的に接続する配線５０３８〜５０４１及び画素電極５０４２を形成する。なお、これらの配線は、膜厚５０nmのＴｉ膜と、膜厚５００nmの合金膜（ＡｌとＴｉの合金膜）との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でも良いし、三層以上の積層構造にしても良い。また、配線材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌ膜やＣｕ膜を形成し、更にＴｉ膜を形成した積層膜をパターニングして配線を形成しても良いが、反射性に優れた材料を用いることが望ましい。
【００８６】
次いで、第３の層間絶縁膜５０５３を形成する。第３の層間絶縁膜としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜、スパッタ法によって形成された窒化珪素膜又は窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【００８７】
第２の層間絶縁膜５０３７と第３の層間絶縁膜５０５３との組み合わせの例を以下に挙げる。
【００８８】
第２の層間絶縁膜５０３７として、アクリルと、スパッタ法によって形成された窒化珪素膜又は窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０５３として、スパッタ法によって形成された窒化珪素膜又は窒化酸化珪素膜を用いる組み合わせがある。第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０５３としてもプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０５３としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０５３としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルを用い、第３の層間絶縁膜５０５３としてもアクリルを用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０５３としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０５３としてアクリルを用いる組み合わせがある。
【００８９】
続いて、第３の層間膜５０５３上のロジック回路部を含む領域に遮光膜５０５２を形成する。遮光膜５０５２は、画素の下部領域全面を覆うように形成する。遮光膜５０５２としては、例えばアクリルなどの樹脂、又は、遮光膜として例えばアルミニウムにチタンを積層したものや、クロムなどの金属を用いることもできる。ただし遮光膜として金属を用いる場合は、金属の表面に層間絶縁膜を形成する等の工程を要し、後に示す反射電極５０５１と電気的に分離しなければならない。また、遮光膜５０５２を形成せずに、後に示す反射電極５０５１が形成されていない領域もしくは画素の開口部以外の領域において、後に示す対向基板上に形成する着色層５０４９に前記着色層とは別の色を有する着色層を重ねることにより遮光することもできる。本実施の形態では遮光膜５０５２を用い、遮光膜５０５２としてアクリルを用いた。
【００９０】
次いで、ドライエッチング又はウエットエッチングを用い、遮光膜５０５２、第３の層間絶縁膜５０５３をエッチングし、画素電極５０４２に達するコンタクトホールを形成する。
【００９１】
次に、遮光膜５０５２の上に反射電極５０５１を形成する。
【００９２】
続いて、反射電極５０５１を少なくとも含む部分上に配向膜５０５４を形成しラビング処理を行う。
【００９３】
次いで、対向基板５０４６を用意する。対向基板５０４６上に着色層（カラーフィルタ）５０４９、平坦化膜５０５５を形成する。ただし、平坦化膜５０５５は必要なければ形成しなくても良い。
【００９４】
次いで、平坦化膜５０５５の上に透明導電膜からなる対向電極５０４８を形成し、対向基板の全面に配向膜５０４７を形成し、ラビング処理を施した。なお、図２で示したように対向電極５０４８と反射電極５０５１とはストライプ状になるように交差して設けられている。
【００９５】
そして、ＴＦＴが形成された基板と対向基板とをシール材５０４４で貼り合わせる。シール材５０４４にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０５０を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０５０には公知の液晶材料を用いれば良い。このようにして図８（Ｄ）に示す液晶表示装置が完成する。そして、必要があれば、ＴＦＴが形成された基板又は対向基板を所望の形状に分断する。更に、偏光板及びＦＰＣ（図示せず）を貼りつけ、製品として完成する。
【００９６】
本実施の形態のように製造されたパッシブマトリクス型表示装置は、ロジック回路が画素領域の下部に形成されており、製品の小型化が実現可能である。また、本実施の形態で製造されるＴＦＴは、ボトムゲート構造やデュアルゲート構造としてもよい。
【００９７】
なお、本実施の形態は他の実施の形態と組み合わせて実施することが可能である。
［実施の形態４］
本実施の形態では、本発明のパッシブマトリクス型表示装置が有するＴＦＴの活性層（チャネル形成領域、ソース領域及びドレイン領域を含む）を作製する上で、半導体膜を結晶化する手法の例を示す。
【００９８】
ガラス基板上に下地膜として、プラズマＣＶＤ法により窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成した。続いて、前記下地膜上に半導体膜として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた後、レーザアニール法により半導体膜の結晶化を行った。
【００９９】
レーザアニール法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用いた。レーザ光を光学系により所定の形状のビームとして、基板表面上に形成した半導体膜の照射した。
【０１００】
なお、基板上に照射されるビームの形状は、レーザの種類や、光学系によって変化させることができる。すなわち、基板上に照射されるビームのアスペクト比やエネルギー密度の分布を変えることができる。例えば、基板上に照射されるビームの形状は、線状、矩形状、楕円状など、様々な形状とすることができる。本実施の形態では、ＹＶＯ4レーザの第２高調波を、光学系によって２００μｍ×５０μｍの楕円状にし、半導体膜に照射した。
【０１０１】
ここで、レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図を図９に示す。
【０１０２】
レーザ１５１から射出されたレーザ光（ＹＶＯ4レーザの第２高調波）は、ミラー１５２を経由して、凸レンズ１５３に入射する。レーザ光は凸レンズ１５３に対して斜めに入射させる。このようにすると、非点収差などの収差により焦点位置がずれ、照射面又はその近傍において楕円状ビーム１５６を形成することができる。
【０１０３】
そして、このようにして形成される楕円状ビーム１５６を照射しながら、例えば１５７で示す方向又は１５８で示す方向にガラス基板１５５を移動させた。こうして、ガラス基板１５５上に形成された半導体膜１５４において、楕円状ビーム１５６を相対的に移動させながら照射した。
【０１０４】
なお、楕円状ビーム１５６の相対的な走査方向は、楕円状ビーム１５６の長軸に垂直な方向とした。
【０１０５】
本実施の形態では、凸レンズ１５３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成し、ガラス基板１５５を５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜の結晶化を行った。
【０１０６】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した結果を図１０に示す。なお、セコエッチングにおけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて作製されるものである。図１０は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものである。レーザ光の走査方向に平行に大粒径の結晶粒が形成されている様子がわかる。つまり、レーザ光の走査方向に対して延在するように結晶成長がなされる。
【０１０７】
このように、本実施の形態の手法を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されている。そのため、前記半導体膜をＴＦＴの活性層として用いて作製すると、前記ＴＦＴのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒の内部は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１０８】
更に、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値（ＴＦＴがオン状態にある時に流れるドレイン電流値）、オフ電流値（ＴＦＴがオフ状態にある時に流れるドレイン電流値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１０９】
なお、半導体膜の広い範囲に楕円状ビーム１５６を照射するため、楕円状ビーム１５６をその長軸に垂直な方向に走査して半導体膜に照射する動作（以下、スキャンと表記する）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム１５６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０１１０】
楕円状ビーム１５６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１０に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１５６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１０に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１５６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１１１】
このとき、オーバーラップ率ＲO.L％を式(１)にて定義する。
【０１１２】
ＲO.L＝（１−ｄ／Ｄ）×１００・・・(１)
【０１１３】
なお本実施の形態では、オーバーラップ率ＲO.Lを０％とした。
【０１１４】
［実施の形態５］
本実施の形態では、本発明のパッシブマトリクス型表示装置が有するＴＦＴの活性層を作製する上で、半導体膜を結晶化する手法において、実施の形態４とは異なる例を示す。
【０１１５】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施の形態４と同様である。その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。続いて、レーザアニール法により、半導体膜の結晶性の向上を行った。
【０１１６】
レーザアニ−ル法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用い、図９で示した光学系における凸レンズ１５３に対するレーザ光の入射角φを約２０°として、２００μｍ×５０μｍの楕円状ビームを形成した。ガラス基板１５５を５０ｃｍ／ｓの速度で移動させながら、前記楕円状ビームを照射して、半導体膜の結晶性の向上を行った。なお、楕円状ビーム１５６の相対的な走査方向は、楕円状ビーム１５６の長軸に垂直な方向とした。
【０１１７】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した。その結果を図１１に示す。図１１は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものであり、走査方向に対して延在して大粒径の結晶粒が形成されている様子がわかる。
【０１１８】
このように、本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１１９】
更に、形成された結晶粒が一方向に揃っている。そのため、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値、オフ電流値、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１２０】
なお、半導体膜の広い範囲に楕円状ビーム１５６を照射するため、楕円状ビーム１５６をその長軸に垂直な方向に走査して半導体膜に照射する動作（スキャン）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム１５６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで実施の形態４と同様に、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０１２１】
楕円状ビーム１５６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１１に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１５６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１１に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１５６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１２２】
このとき、式（１）と同様に、オーバーラップ率ＲO.L％が定義され、本実施の形態では、オーバーラップ率ＲO.Lを０％とした。
【０１２３】
また、上記結晶化の手法によって得られた半導体膜（図中、Improved CG−Siliconと表記）のラマン散乱分光の結果を図１２に太線で示す。ここで、比較のため、単結晶シリコン（図中、ref.(100)Si Waferと表記）のラマン散乱分光の結果を細線で示した。また、非晶質珪素膜を形成後、熱処理を行って半導体膜が含有する水素を放出させた後、パルス発振のエキシマレーザを用い結晶化を行った半導体膜（図中、excimer laser annealingと表記）のラマン散乱分光の結果を図１２に点線で示した。
【０１２４】
本実施の形態の手法によって得られた半導体膜のラマンシフトは、５１７．３ｃｍ-1のピークを有する。また、半値幅は、４．９６ｃｍ-1である。一方、単結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピークを有する。また、半値幅は、４．４４ｃｍ-1である。パルス発振のエキシマレーザを用い結晶化を行った半導体膜のラマンシフトは、５１６．３ｃｍ-1である。また、半値幅は、６．１６ｃｍ-1である。
【０１２５】
図１２の結果により、本実施の形態に示した結晶化の手法によって得られた半導体膜の結晶性が、パルス発振のエキシマレーザを用い結晶化を行った半導体膜の結晶性と比べて、単結晶シリコンに近いことがわかる。
【０１２６】
［実施の形態６］
本実施の形態では、実施の形態３に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１３を用いて説明し、作製されたＴＦＴの電気的特性について図１４を用いて説明する。
【０１２７】
本実施の形態では基板２０として、ガラス基板を用い、ガラス基板上に下地膜２１として、プラズマＣＶＤ法により窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜２１上に半導体膜２２として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた。（図１３（Ａ））
【０１２８】
その後、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図９で示した光学系における凸レンズ１５３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜２２に照射した。こうして半導体膜２３を形成した。（図１３（Ｂ））
【０１２９】
そして、第１のドーピング処理を行う。これはしきい値を制御するためのチャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行った。こうして、半導体膜２４を形成した。（図１３（Ｃ））
【０１３０】
続いて、パターニングを行って、半導体膜２４を所望の形状にエッチングした後、エッチングされた半導体膜を覆うゲート絶縁膜２７としてプラズマＣＶＤ法により膜厚１１５ｎｍの窒化酸化珪素膜を形成する。次いで、ゲート絶縁膜２７上に導電膜として膜厚３０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ膜２９を積層形成する。（図１３（Ｄ））
【０１３１】
フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ膜、ゲート絶縁膜をエッチングする。こうして導電層３０、３１、ゲート絶縁膜３２を形成した。
【０１３２】
そして、レジストからなるマスクを除去し、新たにマスク３３を形成して第２のドーピング処理を行い、半導体膜にｎ型を付与する不純物元素を導入する。この場合、導電層３０、３１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域３４が形成される。本実施の形態では第２のドーピング処理は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施の形態では、材料ガスとしてフォスフィン（ＰＨ3）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を５×１０14／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１３（Ｅ））
【０１３３】
次いで、レジストからなるマスク３３を除去した後、新たにレジストからなるマスク３５を形成して第３のドーピング処理を行う。第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体膜に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域３６を形成する。導電層３０、３１を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域３６を形成する。本実施の形態では第３のドーピング処理においても、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施の形態では、材料ガスとしてジボラン（Ｂ2Ｈ6）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を１×１０15／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１３（Ｆ））
【０１３４】
以上までの工程で、それぞれの半導体層に不純物領域３４、３６が形成される。
【０１３５】
次いで、レジストからなるマスク３５を除去して、プラズマＣＶＤ法により第１の層間絶縁膜３７として膜厚５０ｎｍの窒化酸化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、Ｎ＝３．５％）を形成した。
【０１３６】
次いで、熱処理により、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。本実施の形態ではファーネスアニール炉を用いた熱アニール法により、窒素雰囲気中にて５５０度４時間の熱処理を行った。（図１３（Ｇ））
【０１３７】
次いで、第１の層間絶縁膜３７上に無機絶縁膜材料又は有機絶縁物材料から成る第２の層間絶縁膜３８を形成する。本実施の形態では、ＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの酸化珪素膜を形成した。
【０１３８】
そして、熱処理を行うと水素化処理を行うことができる。本実施の形態では、ファーネスアニール炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理を行った。
【０１３９】
続いて、各不純物領域とそれぞれ電気的に接続する配線３９を形成する。本実施の形態では、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ−Ｓｉ膜と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成した。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、更にＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。（図１３（Ｈ））
【０１４０】
以上の様にして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。
【０１４１】
これらの電気的特性を測定した結果を図１４に示す。ｎチャネル型ＴＦＴ５１の電気的特性を図１４（Ａ）に、ｐチャネル型ＴＦＴ５２の電気的特性を図１４（Ｂ）に示す。電気的特性の測定条件は、測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１４において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０１４２】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。更に、形成された結晶粒は一方向に揃っているため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、図１４に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、ｎチャネル型ＴＦＴにおいて５２４ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２０５ｃｍ2／Ｖｓとなることがわかる。このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１４３】
本実施の形態に示すようなプロセスを用いて作製したＴＦＴは高移動度を有するため、高速動作のロジック回路を実現することが可能となる。例えば、ＣＰＵ、ＤＳＰ、グラフィックアクセラレータ、画像処理回路、タイミングジェネレータ等における動作周波数として５ＭＨｚ以上を実現することが可能となる。また、ＳＲＡＭの読み出し速度として２００ｎｓｅｃ以下を実現することが可能である。また、ＤＲＡＭの読み出し速度として１μｓｅｃ以下を実現することが可能である。このような高速なロジック回路を実現することによって、より複雑なシステムを絶縁表面を有する基板上に作製することが可能となる。
【０１４４】
いいかえると、動作速度の制限が少なくなったことにより、より多様なロジック回路あるいはシステムを一体形成することが可能となり、より高機能で且つ小型の半導体装置を実現することが可能となる。
【０１４５】
［実施の形態７］
本実施の形態では、実施の形態５に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１５を用いて説明し、作製されたＴＦＴの電気的特性について図１６〜図１８を用いて説明する。
【０１４６】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施の形態６と同様である。なお、非晶質珪素膜は、１５０ｎｍの厚さで形成した。（図１５（Ａ））
【０１４７】
その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布して金属含有層４１を形成する。そして、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。こうして半導体膜４２を得た。（図１５（Ｂ））
【０１４８】
続いて、レーザアニール法により、半導体膜４２の結晶性の向上を行う。
【０１４９】
レーザアニール法の条件は、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図９で示した光学系における凸レンズ１５３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、基板を２０ｃｍ／ｓ又は５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜４２の結晶性の向上を行った。こうして半導体膜４３を得た。（図１５（Ｃ））
【０１５０】
図１５（Ｃ）の半導体膜の結晶化の後の工程は、実施の形態６において示した図１３（Ｃ）〜図１３（Ｈ）の工程と同様である。こうして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。これらの電気的特性を測定した。
【０１５１】
上記工程によって作製したＴＦＴの電気的特性を、図１６〜図１８に示す。
【０１５２】
図１６（Ａ）及び図１６（Ｂ）に、図１５（Ｃ）のレーザアニール工程において、基板の速度を２０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１６（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１６（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。また、図１７（Ａ）及び図１７（Ｂ）に、図１５（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１７（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１７（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１５３】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１６、図１７において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０１５４】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。更に、形成された結晶粒は一方向に揃っており、レーザ光の相対的な走査方向に対して交差する方向に形成される粒界が少ないため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。
【０１５５】
そのため、図１６及び図１７に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図１６ではｎチャネル型ＴＦＴにおいて５１０ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ2／Ｖｓ、また、図１７ではｎチャネル型ＴＦＴにおいて５９５ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１５６】
また、図１８に、図１５（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴであって、図１７のＴＦＴと異なるＴＦＴの電気的特性を示す。図１８（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１８（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１５７】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝０．１Ｖ及び５Ｖとした。
【０１５８】
図１８に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図１８（Ａ）に示したｎチャネル型ＴＦＴにおいて６５７ｃｍ2／Ｖｓ、図１８（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１５９】
本実施の形態に示すようなプロセスを用いて作製したＴＦＴは高移動度を有するため、高速動作のロジック回路を実現することが可能となる。例えば、ＣＰＵ、ＤＳＰ、グラフィックアクセラレータ、画像処理回路、タイミングジェネレータ等における動作周波数として５ＭＨｚ以上を実現することが可能となる。また、ＳＲＡＭの読み出し速度として２００ｎｓｅｃ以下を実現することが可能である。また、ＤＲＡＭの読み出し速度として１μｓｅｃ以下を実現することが可能である。このような高速なロジック回路を実現することによって、より複雑なシステムを絶縁表面を有する基板上に作製することが可能となる。
【０１６０】
いいかえると、動作速度の制限が少なくなったことにより、より多様なロジック回路あるいはシステムを一体形成することが可能となり、より高機能で且つ小型の半導体装置を実現することが可能となる。
【０１６１】
[実施の形態８]
図１９は基板７０５上にパッシブマトリクス型表示装置の画素部と、前記画素部の下部領域に形成されたロジック回路を示すブロック図である。画像処理回路７００は、インターフェース回路７０６を介して外部装置からデータを受け取る。また、画像処理回路７００は制御信号あるいは画像データを作成する際のデータの一時的な格納場所であるワークメモリ７０１との間で、随時データの読み書きを行う。更に、画像処理回路７００はフレームメモリ７０４に二次元的にアクセスし、ディスプレイに表示すべき画像データを書き込む。フレームメモリ７０４に書き込まれた画像データは、信号線駆動回路７０３及び走査線駆動回路７０２に送られ、画素に表示される。ワークメモリ７０１、フレームメモリ７０４としてＤＲＡＭやＳＲＡＭが用いられる。ただし、フレームメモリは不要であればなくてもよい。また、ロジック回路のうちの一部が外付けで実装されていてもよい。
【０１６２】
なお、本実施の形態のＴＦＴの作製方法は、実施の形態３乃至７と組み合わせて実施することが可能である。
【０１６３】
[実施の形態９]
図２０は同一基板８０５上にパッシブマトリクス型表示装置の画素部と、前記画素部の下部領域に形成されたロジック回路を示すブロック図である。タイミングジェネレータ８００で、走査線駆動回路８０１及び信号線駆動回路８０２の動作タイミングを決めるクロック信号を生成する。階調電源生成部８０４で、階調基準を決める電圧を出力する。フォーマット変換部８０３で、圧縮符号化された入力信号の伸長復号、画像の補間やリサイズなどの画像処理が行われる。フォーマット変換された画像データは、走査線駆動回路８０１及び信号線駆動回路８０２により画素に表示される。また、上記ロジック回路のうちの一部が外付けで実装されていてもよい。
【０１６４】
なお、本実施の形態のＴＦＴの作製方法は実施の形態３乃至７と組み合わせて実施することが可能である。
【０１６５】
[実施の形態１０]
図２１は基板９０４上にパッシブマトリクス型表示装置の画素部と、前記画素部の下部領域に形成されたロジック回路を示すブロック図である。図２１では、前記ロジック回路として、第１の走査線駆動回路９０１、第２の走査線駆動回路９０３、第１の信号線駆動回路９００、第２の信号線駆動回路９０２が、基板の４辺に沿うように形成されたパッシブマトリクス型表示装置を示している。本実施の形態では、第１の信号線駆動回路９００から第１の信号線（図示せず）に出力された背景画を第１の走査線駆動回路９０１が走査することで背景画を表示させ、更に、第２の信号線駆動回路９０２から第２の信号線（図示せず）に出力された文字データを第２の走査線駆動回路９０３が走査することで背景画の表示とは独立に文字の表示を行う。
【０１６６】
なお、駆動回路の分割数や配置方法は上記の方法に限定されない。また、駆動回路のうちの一部が外付けで実装されていてもよい。
【０１６７】
なお、本実施の形態におけるＴＦＴの作製方法は、実施の形態３乃至７と組み合わせて実施することが可能である。
【０１６８】
[実施の形態１１]
図２２は携帯ゲーム機にパッシブマトリクス型表示装置を用い、画素部の下部領域であって基板１００８上に形成されたロジック回路を示すブロック図である。
【０１６９】
インターフェース回路１００１を介して、基板１００８上にない外部装置からシステムバス１００５にデータが送られる。外部装置としては、たとえばＲＯＭやキーボードなどが挙げられる。外部装置との通信はＣＰＵ１０００で制御される。データはシステムバス１００５を経由して、メモリ１００２に格納される。更に、データは画像処理回路１００３により画像処理が施され、ＶＲＡＭ１００４に格納される。ＶＲＡＭ１００４に格納された画像データは、走査線駆動回路１００６及び信号線駆動回路１００７によって画素に表示される。メモリ１００２及びＶＲＡＭ１００４として、ＤＲＡＭやＳＲＡＭが用いられる。また、上記ロジック回路のうちの一部が外付けで実装されていてもよい。
【０１７０】
なお、本実施の形態のＴＦＴの作製方法は実施の形態３乃至７と組み合わせて実施することが可能である。
【０１７１】
[実施の形態１２]
本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図２３に示す。
【０１７２】
図２３（Ａ）は表示装置であり、筐体１４０１、支持台１４０２、表示部１４０３を含む。本発明は表示部１４０３を有する表示装置に適用が可能である。
【０１７３】
図２３（Ｂ）はビデオカメラであり、本体１４１１、表示部１４１２、音声入力１４１３、操作スイッチ１４１４、バッテリー１４１５、受像部１４１６などによって構成されている。本発明は表示部１４１２を有する表示装置に適用が可能である。
【０１７４】
図２３（Ｃ）はノート型のパーソナルコンピュータであり、本体１４２１、筐体１４２２、表示部１４２３、キーボード１４２４などによって構成されている。本発明は表示部１４２３を有する表示装置に適用が可能である。
【０１７５】
図２３（Ｄ）は携帯情報端末であり、本体１４３１、スタイラス１４３２、表示部１４３３、操作ボタン１４３４、外部インターフェース１４３５などによって構成されている。本発明は表示部１４３３を有する表示装置に適用が可能である。
【０１７６】
図２３（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１４４１、表示部１４４２、操作スイッチ１４４３、１４４４などによって構成されている。本発明は表示部１４４２を有する表示装置に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。
【０１７７】
図２３（Ｆ）はデジタルカメラであり、本体１４５１、表示部（Ａ）１４５２、接眼部１４５３、操作スイッチ１４５４、表示部（Ｂ）１４５５、バッテリー１４５６などによって構成されている。本発明は表示部（Ａ）１４５２及び表示部（Ｂ）１４５５を有する表示装置に適用が可能である。
【０１７８】
図２３（Ｇ）は携帯電話であり、本体１４６１、音声出力部１４６２、音声入力部１４６３、表示部１４６４、操作スイッチ１４６５、アンテナ１４６６などによって構成されている。本発明は表示部１４６４を有する表示装置に適用が可能である。
【０１７９】
これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。
【０１８０】
なお、本実施の形態に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【０１８１】
本実施の形態は、実施の形態１乃至１１と自由に組み合わせて実施することが可能である。
【０１８２】
［実施の形態１３］
本実施の形態では、絶縁表面を有する第１の基板（画素基板ともいう）に信号線駆動回及び走査線駆動回路を形成し、第１の基板に対向する第２の基板（対向基板ともいう）にロジック回路の一例であるＣＰＵを形成し、ワイヤボンディング法で信号線駆動回路や走査線駆動回路（以下、信号線駆動回路及び走査線駆動回路を駆動回路と表記する）と、ＣＰＵとを接続する例を、図２４を用いて説明する。
【０１８３】
図２４（Ａ）には、信号線駆動回路５２と、走査線駆動回路５３と、信号線駆動回路に接続される第１の電極５４とが設けられる第１の基板５０と、対向電極となる第２の電極５４’とＣＰＵ５６とが設けられる第２の基板５５とを有するパッシブマトリクス型表示装置を示す。なお、信号線駆動回路、走査線駆動回路及びＣＰＵはＴＦＴを有している。
【０１８４】
なお第２の電極５４’は、第２の基板５５における第１の基板と対向する面（以下、第１の面と表記）に設けられている。またＣＰＵ５６は、第２の基板５５のける第１の面の反対側の面（以下、第２の面と表記）に設けられている。
【０１８５】
また図２４（Ｂ）は、図２４（Ａ）のＡ−Ａ’における断面を示す。なお、第１の基板５０と第２の基板５５との間には液晶材料（液晶層）が設けられているが、説明の便宜上図示しない。
【０１８６】
そして、第１の基板に設けられる信号線駆動回路や走査線駆動回路のＴＦＴ及び第１の電極５４は、実施の形態３乃至１１のいずれかに記載の方法で作製すればよい。
【０１８７】
次に、第２の基板に設けられる第２の電極５４’とＣＰＵ５６の作製方法について説明する。
【０１８８】
まず実施の形態３乃至１１のいずれかに記載の方法を参照し、第２の基板の第２の面に、ＣＰＵとして機能するＴＦＴを形成する。その後、ＴＦＴ上にダミー基板を設け、第２の基板の第１の面に第２の電極５４’、必要に応じてカラーフィルタ、平坦化膜等を形成する。そして、ダミー基板を剥離しＣＰＵと第２の電極とが形成される第２の基板を得る。
【０１８９】
また第２の電極５４’を形成後、第２の電極上にダミー基板を設け、その後ＴＦＴを形成しても構わない。但しこの場合、ＴＦＴの作製工程における加熱に耐えうる材料を第２の電極５４’として使用したり、ＴＦＴの作製工程において、第２の電極に影響を与えない程度で結晶化や活性化（例えばレーザー処理）を行ったりする必要がある。
【０１９０】
また、ＴＦＴを保護するために形成されるパッシベーション膜に開口部（１００μｍ×１００μｍ程度）を設け、ＣＰＵ５６の一部（周辺）に複数の電極パッド５７を形成する。なお、パッシベーション膜はＳｉＮ膜、ＳｉＮの応力を緩和するためにＴＥＯＳを混入させたＳｉＮ／ＴＥＯＳ膜、又はアクリル等の有機樹脂材料を有する膜から形成すればよい。また同様に、駆動回路においてパッシベーション膜に開口部を設け、電極パッド５７を形成する。
【０１９１】
次いで、画素部と駆動回路との間に設けられるシール剤５９により第１の基板５０と、第２の基板５５と張り合わせる。このときシール剤５９は、第１の基板と第２の基板との間隔（ギャップ）を保持するためのスペーサを兼ねてもよい。もちろんギャップを正確に保持するために、適宜柱状スペーサや球状スペーサを設けても構わない。
【０１９２】
また、シール剤５９は、駆動回路の外側に設けてもよく、更には画素部の一部や駆動回路の一部とを覆うように設けてもよい。但し画素部上や駆動回路上に設ける場合、画素部や駆動回路に対する接着時の応力を考慮してシール剤を配置する必要がある。
【０１９３】
その後、配線５８を用いたワイヤボンディング法により、ＣＰＵの電極パッドと、駆動回路の電極パッドとが接続される。
【０１９４】
このように本発明は、ＣＰＵを駆動回路上の第２の基板に形成することができるため、パッシブマトリクス型表示装置の小型化を達成することができる。また、本実施の形態のように、ＣＰＵを駆動回路上方のみ形成することにより、透過型のパッシブマトリクス表示装置を提供することができる。
【０１９５】
更に、駆動電圧が十数Ｖと比較的高い信号線駆動回路５２や走査線駆動回路５３と、駆動電圧が数Ｖと比較的低いＣＰＵ５５とを異なる基板に形成することにより、駆動電圧の異なるＴＦＴの作製工程を異ならせることを可能とする。従って、第１の基板５０と第２の基板５５とにおいて、半導体膜の結晶化工程やゲート絶縁膜の膜厚といったＴＦＴを形成するプロセスを異ならせることができ、目的に応ずるＴＦＴを形成することができる。
【０１９６】
例えば、ＣＰＵが有するＴＦＴの電気特性は、高移動度が要求されるため、対向基板上のＴＦＴでは、レーザ、結晶化を助長させる金属元素を用いる。更にはそれらを合わせた結晶化プロセスを採用すればよい。一方、画素基板上のＴＦＴでも高移動度は必要であるが、ＣＰＵと比較すると、ＴＦＴの移動度は高くなくともよい。
【０１９７】
また高速動作が要求されるＣＰＵでは、駆動電圧の低電圧化と、それに伴うゲート絶縁膜の薄膜化が求められる。しかしながら、画素部に用いられるＴＦＴ等では表示装置の駆動電圧の制約により、駆動電圧の低電圧化及びゲート絶縁膜の薄膜化は難しかった。
【０１９８】
以上のように各ＴＦＴに要求される特性が異なっているが本発明は、各ＴＦＴにプロセスを異ならせることができるため、異なる基板毎に各ＴＦＴを設けることを特徴とする。
【０１９９】
また本実施の形態において、第２の基板の第１の面及び第２の面にそれぞれ第２の電極とＣＰＵとを形成する場合を説明したが、第２の基板の同一面に第２の電極及びＣＰＵを設けてもよい。この場合、導電性を有するＦＰＣによりＣＰＵと駆動回路とを接続すればよい。
【０２００】
また、ＣＰＵの高さはスペーサと同程度であるため、シール剤５０９を設ける位置にＣＰＵを設けてスペーサと機能させても構わない。この場合、駆動回路を設ける領域（辺）にＣＰＵを設け、基板のその他の領域（その他の辺）にシール剤を設ければよい。また、駆動回路とＣＰＵとは導電ペースト等を用いて接続すればよい。
【０２０１】
更に本実施の形態では、ロジック回路の例としてＣＰＵで説明したが、レジスタ、デコーダ、カウンタ、分周回路、メモリ、制御回路、タイミングジェネレータ（タイミング生成回路）、ＳＲＡＭ、ＤＲＡＭ、画像処理回路、外部装置とのインターフェース回路、グラフィックアクセラレータ、マスクＲＯＭ、ＤＳＰのいずれか、又は複数の回路を形成しても構わない。
【０２０２】
また、図２５にはワイヤボンディング法により接続される図２４（Ｂ）と異なる接続方法の例を記載する。
【０２０３】
図２５（Ａ）に示すように、パッシブマトリクス型表示装置の外枠（一般的に樹脂等で形成される外枠）６１に予め配線６２を形成する。配線６２は、外枠６１に溝を形成し、該溝にリード線を形成して得ることができる。このとき、配線の間隔は電極パッドの間隔にあわせるようにする。その後、外枠６１にシール剤により固定された第１の基板５１と第２の基板５５とをはめ込み、駆動回路の電極パッドとＣＰＵとの電極パッドを接続する。このように外枠に配線を設けることは、各電極パッドをワイヤボンディング法により接続するよりも簡単であり、更に接続不良を低減することができる。図２５に示す接続法以外としては、プリント基板の要領で開口部と電極パッドを接続したり、ソケットの要領で接続したり、基板上に形成されたハンダバンプにより接続すればよい。
【０２０４】
このように、本発明のパッシブマトリクス型表示装置は、対向基板上にＴＦＴを作製することによって、従来は表示部を構成する基板とは異なる基板上に形成され実装されていたロジック回路を、対向基板上に形成することを特徴とする。その結果、小型のパッシブマトリクス型表示装置を実現することができると共に、ＩＣチップ等の実装を大幅に簡略化することが可能となり、実装面での信頼性を向上することができる。
【０２０５】
【発明の効果】
本発明によって、従来は外付けであったロジック回路の全体又は一部分を、反射電極を形成する基板上の画素領域と重なりをもつ領域に形成することで、パッシブマトリクス型表示装置の小型化を実現することが可能となる。また、ＩＣチップ等の基板の実装を大幅に低減することが可能となり、ＩＣチップ等の基板の実装に伴う信頼性の問題を解決することが可能となる。
【図面の簡単な説明】
【図１】 画素部の下部にロジック回路を形成した反射型のパッシブマトリクス型表示装置の模式図を示す図。
【図２】 反射型パッシブマトリクス型表示装置の画素部の断面図。
【図３】 液晶ディスプレイを搭載した従来の半導体装置の回路構成の例を示した模式図。
【図４】 従来のパッシブマトリクス型液晶表示装置の画素部と駆動回路部を表した模式図。
【図５】 同一基板上に形成された反射電極とＴＦＴを示した断面図。
【図６】 ディスプレイ下部に電気回路が形成されたパッシブマトリクス型表示装置の模式図。
【図７】 画素及びロジック回路のＴＦＴの作製工程を示した断面図。
【図８】 画素及びロジック回路のＴＦＴの作製工程を示した断面図。
【図９】 レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図。
【図１０】 結晶性半導体膜の表面のＳＥＭ像である。
【図１１】 結晶性半導体膜の表面のＳＥＭ像である。
【図１２】 半導体膜のラマン散乱分光の結果を示したグラフ。
【図１３】 ＴＦＴの作製工程を示した断面図。
【図１４】 図１４（Ａ）はｎチャネル型ＴＦＴの電気的特性を示したグラフ。図１４（Ｂ）はｐチャネル型ＴＦＴの電気的特性を示したグラフ。
【図１５】 半導体の結晶化の工程を示した断面図。
【図１６】 図１６（Ａ）はｎチャネル型ＴＦＴの電気的特性を示したグラフ。図１６（Ｂ）はｐチャネル型ＴＦＴの電気的特性を示したグラフ。
【図１７】 図１７（Ａ）はｎチャネル型ＴＦＴの電気的特性を示したグラフ。図１７（Ｂ）はｐチャネル型ＴＦＴの電気的特性を示したグラフ。
【図１８】 図１８（Ａ）はｎチャネル型ＴＦＴの電気的特性を示したグラフ。図１８（Ｂ）はｐチャネル型ＴＦＴの電気的特性を示したグラフ。
【図１９】 パッシブマトリクス型表示装置の画素部の下部領域に形成されたロジック回路を示した模式図。
【図２０】 パッシブマトリクス型表示装置の画素部の下部領域に形成されたロジック回路を示した模式図。
【図２１】 パッシブマトリクス型表示装置の画素部の下部領域に形成されたロジック回路を示した模式図。
【図２２】 パッシブマトリクス型表示装置の画素部の下部領域に形成されたロジック回路を示した模式図。
【図２３】 パッシブマトリクス型表示装置を搭載した電子機器。
【図２４】 パッシブマトリクス型表示装置の模式図を示す図。
【図２５】 パッシブマトリクス型表示装置の模式図を示す図。
【発明が属する技術分野】
本発明はパッシブマトリクス型表示装置の技術に関する。また本発明は、画像（映像や文字情報等）を表示する表示部を有するパッシブマトリクス型表示装置を搭載した電子機器に関する。
【０００２】
【従来の技術】
近年の半導体装置の発展はめざましく、その応用例は、ゲーム機、ノートパソコン、携帯電話を始めとする携帯機器、液晶テレビ、液晶ディスプレイ（液晶表示装置）、ＥＬディスプレイ（ＥＬ表示装置）等、様々である。このような半導体装置の表示部は、従来のＣＲＴと比較して軽量薄型化が可能であり、消費電力が小さいことを特徴とする。
【０００３】
従来の半導体装置の表示部としては、液晶層又は発光層を挟んで上下に、ストライプ状の電極を互いに交差するように形成した画素領域を有するパッシブマトリクス型の表示部が知られている。
【０００４】
従来の半導体装置の表示部の一例であるパッシブマトリクス型液晶表示装置の構成を図２、図４に示し、その構成について説明する。
【０００５】
図４（Ａ）はパッシブマトリクス型液晶表示装置の表示部（液晶表示部）のブロック図である。パッシブマトリクス型の液晶表示装置は、画素部１００と、信号線駆動回路１０１と、走査線駆動回路１０２とを有する。画素部１００は、信号線駆動回路１０１に接続されている信号線１０３と、走査線駆動回路１０２に接続されている走査線１０４と、が交差して形成される。
【０００６】
図４（Ｂ）は、パッシブマトリクス型液晶表示装置の構成図である。基板１０５には走査線が、基板１０６には信号線が、それぞれ形成されている。また、信号線駆動回路１０９と走査線駆動回路１０８は、画素を形成する基板とは異なる基板上に形成され実装される。図４（Ｂ）では、シリコン基板上に走査線駆動回路１０８と信号線駆動回路１０９とを形成したドライバＩＣを、ＴＡＢ方式によってＦＰＣ１１０に実装した構成となっている。ドライバＩＣを、基板１０５又は基板１０６上に実装する方式もある。
【０００７】
図２は、パッシブマトリクス型液晶表示装置の画素部の断面構造の例を示した図である。パッシブマトリクス型液晶表示装置の画素部は、液晶層２０５を挟む２枚のガラス基板（一対のガラス基板）２０１、２０８と偏光板２０９とによって構成される。そして、ガラス基板２０８上には反射電極２０７、配向膜２０６が、ガラス基板２０１上にはカラーフィルタ２０２、透明電極２０３、配向膜２０４が、それぞれ形成されている。ガラス基板２０８とガラス基板２０１とは、反射電極２０７と透明電極２０３が交差するように配置されている。偏光板２０９は、円偏光板や直線偏光板、位相差板等の組み合わせによって構成されている。
【０００８】
なお、図２では反射型液晶表示装置の例を示したが、透過型液晶表示装置の場合は、反射電極２０７の代わりに透明電極が用いられる。
【０００９】
次に、表示部を有する電子機器の構成について、図３を用いて説明する。図３は、画像の表示に関係する部分のブロック図を簡略に表した図である。
【００１０】
図３において、半導体装置３０１は、画像データを取り込み、又は作成して、画像データの加工とフォーマット変換を行い、画像を表示する機能を有する装置である。半導体装置３０１は、例えば、ゲーム機、ビデオカメラ、カーナビゲーション、パーソナルコンピュータ等と考えることができる。
【００１１】
半導体装置３０１において、画素部３１９は絶縁表面を有する基板上に形成されており、走査線駆動回路３１８、信号線駆動回路３１７、及び他のロジック回路はそれぞれ異なるシリコン基板上に形成され、ＩＣチップとして実装されている。なお幾つかのロジック回路は同一のシリコン基板上に形成される場合もある。
【００１２】
半導体装置３０１は、入力端子３１１、第１の制御回路３１２、第２の制御回路３１３、ＣＰＵ３１４、第１のメモリ３１５、第２のメモリ３１６、及び表示部３０２によって構成される。入力端子３１１からは、それぞれの電子機器に応じて、画像データの基となるデータが入力される。例えば、放送受信機ではアンテナからの入力データであり、ビデオカメラではＣＣＤからの入力データである。ＤＶテープやメモリーカードからの入力データであってもよい。入力端子３１１から入力されたデータは、第１の制御回路３１２によって画像信号に変換される。第１の制御回路３１２では、ＭＰＥＧ規格やテープフォーマット等に従って圧縮符号化された画像データの復号処理、画像の補間やリサイズといった画像信号処理が行われる。第１の制御回路３１２から出力された画像信号や、ＣＰＵ３１４が作成又は加工した画像信号は、第２の制御回路３１３に入力され、半導体装置の表示部３０２に適したフォーマット（例えば走査フォーマット等）に変換される。第２の制御回路３１３からは、フォーマット変換された画像信号と制御信号が出力される。
【００１３】
ＣＰＵ３１４は、第１の制御回路３１２、第２の制御回路３１３及び他のインターフェース回路における信号処理を効率良く制御する。また、画像データを作成したり、加工したりする。第１のメモリ３１５は、第１の制御回路３１２から出力される画像データや第２の制御回路３１３から出力される画像データを格納するメモリ領域、ＣＰＵによる制御を行う際のワークメモリ領域、ＣＰＵによって画像データを作成する際のワークメモリ領域、等として用いられる。第１のメモリ３１５としては、ＤＲＡＭやＳＲＡＭが用いられる。第２のメモリ３１６は、ＣＰＵ３１４によって画像データを作成又は加工する場合に必要となる、色データや文字データを格納するメモリ領域であり、マスクＲＯＭやＥＰＲＯＭによって構成される。
【００１４】
半導体装置の表示部３０２は、信号線駆動回路３１７、走査線駆動回路３１８、画素部３１９を有するように構成される。信号線駆動回路３１７は第２の制御回路３１３から画像信号と制御信号（クロック信号、スタートパルス等）を、走査線駆動回路３１８は第２の制御回路３１３から制御信号（クロック信号、スタートパルス等）をそれぞれ受け取り、画素部３１９において画像を表示する。
【００１５】
なお、半導体装置の表示部を有する電子機器としては、図３に示した構成以外にも様々な構成をとり得る。最も簡単な構成としては、半導体装置の表示部と入出力端子と簡単な制御回路だけによる構成が考えられ、例えば液晶ディスプレイ、ＥＬディスプレイを考えることができる。また、高性能ゲーム機のように、図３に示したアーキテクチャではＣＰＵの負担が大きすぎる場合には、新たに画像処理用のプロセッサを設けてＣＰＵの負荷を軽減した構成をとる場合もある。
【００１６】
また低温ポリシリコンプロセスにより形成される液晶表示装置では、ドライバ回路を構成する薄膜TFTは画素スイッチング素子と比較して設計ルールが微細なため、画素スイッチング素子とドライバ回路を、ＴＦＴ基板と対向基板にそれぞれ分離して形成するものがある（例えば、特許文献１参照）。
【００１７】
【特許文献１】
特開２００１−８３５３５号公報
【００１８】
【発明が解決しようとする課題】
上述した表示部を有する電子機器は、ロジック回路は、画素を形成する基板とは別の基板に形成して、実装されている場合が多い。携帯型の電子機器の普及を背景に、電子機器の小型化が重要な課題となっている。このような構成の半導体装置では、画素を形成する基板とは別にＩＣチップを多数実装することが必要となるため、小型化を実現することが難しい。特に、ＩＣチップ内のロジック回路を小さくできたとしても、実装するためのマージンが大きいため、装置全体の小型化が困難となっている。一方、装置の小型化を実現するために実装のマージンを減らそうとすると、高度な実装技術が必要となり、コスト面や実装部分での信頼性において問題が生じてくる。
【００１９】
そこで本発明は、小型化が可能な表示部を有するパッシブマトリクス型表示装置を提供することを課題にする。更に本発明は、小型化が可能な電子機器を提供することを課題とする。また、ＩＣチップ等の基板の実装に伴う不良を低減した電子機器を提供することを課題とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、本発明は、絶縁表面を有する基板上の画素領域と重なりを有する任意の領域に、ＴＦＴを代表とするトランジスタ機能を有する能動素子を作製し、能動素子からロジック回路を形成するパッシブマトリクス型表示装置を提供する。すなわち本発明は、パッシブマトリクス型表示装置において、第１の基板にロジック回路、信号線駆動回路や走査線駆動回路を形成し、前記第１の基板に対向する第２の基板とにより、パッシブマトリクス型表示装置の小型化を達成することを特徴とする。
【００２１】
本発明は、絶縁表面を有する基板上にＴＦＴを形成するパッシブマトリクス型表示装置の駆動方法を保ちつつ、画素領域と重なりをもつ任意の領域にロジック回路を形成する点が特徴である。このような構成は、反射型のパッシブマトリクス型表示装置を採用し、ロジック回路を反射電極の下部に作製することによって実現する。
【００２２】
また、信号線駆動回路及び走査線駆動回路と、ロジック回路を異なる基板に形成する場合であって、信号線駆動回路及び走査線駆動回路と、ロジック回路を重ねて形成するとき、透過型のパッシブマトリクス型表示装置を提供することができる。
【００２３】
また、本発明のいうロジック回路とは、トランジスタ、容量素子、抵抗素子等の回路素子によって構成された特定の機能を有する電気回路全体を指し、レジスタ、デコーダ、カウンタ、分周回路、メモリ、制御回路、ＣＰＵ等をその範疇に含む。また、電気回路とロジック回路とは同義で用いる。
【００２４】
なお、ＴＦＴでロジック回路を作成する場合には、高速な動作速度を得るために、移動度やＳ値、しきい値電圧等において、特性のよいＴＦＴを用いることが好ましい。特に、高移動度のＴＦＴの作製方法については、以下の実施の形態で詳しく説明する。
【００２５】
本発明では、ＴＦＴに光が照射され特性が悪化しないように、遮光膜を形成することが好ましい。遮光膜は、反射電極とＴＦＴの間に形成してもよいし、対向側の基板上に形成することも可能である。反射電極間の距離を小さくすることで遮光膜を設けない構成としてもよい。
【００２６】
本発明によって、従来は外付けであったロジック回路の全体又は一部分を、反射電極を形成する基板上の画素領域と重なりをもつ領域に形成することで、パッシブマトリクス型表示装置の小型化を実現することが可能となる。また、ＩＣチップ等の基板の実装を大幅に低減することが可能となり、ＩＣチップ等の基板の実装に伴う信頼性の問題を解決することが可能となる。
【００２７】
【発明の実施の形態】
［実施の形態１］
本発明を適用したパッシブマトリクス型表示装置を示す。そして、その代表的な形態として、反射電極を形成する第１の基板上に信号線駆動回路、走査線駆動回路、及びＴＦＴを構成要素とする任意のロジック回路が形成された形態について、図１、図５を用いて説明する。また、断面構造についても説明する。
【００２８】
図１（Ａ）及び（Ｂ）はそれぞれ、反射電極が形成された基板を上面及び斜めから見た模式図、及びパッシブマトリクス型表示装置の構成図である。図１（Ａ）及び（Ｂ）において、基板４０１上には、信号線駆動回路４０４、走査線駆動回路４０３及びロジック回路４０５が形成されている。そして基板４０１に設けられた反射電極と、基板（対向基板）４０８に設けられた透明電極とをストライプ状に配置し、画素領域を設けている。なお、駆動回路やロジック回路は、画素領域４０２と重なる基板４０１上の任意の領域に形成することが可能である。
【００２９】
信号線駆動回路４０４の出力は、反射電極である信号線４０６と接続される。接続はどのような方法を用いても良いが、本実施の形態では層間膜に形成したコンタクトホールを介して直接接続される（図５参照）。一方、走査線駆動回路４０３の出力は、対向する基板４０８上に形成された走査線（図示せず）と接続される。接続はどのような方法を用いても良いが、本実施の形態では基板４０１と対向する基板４０８とにそれぞれ設けられた導電性の端子を、導電性フィラーを含む異方導電性フィルムによって接続する（図示せず）。
【００３０】
また、基板４０１上には駆動回路を含むロジック回路からの入出力端子が必要に応じて設けられ、ＦＰＣ４０７を介して他の半導体部品と接続される。勿論、入出力端子は基板４０１の四辺のどこから取り出しても構わない。また接続方法はどのような方法であってもよい。
【００３１】
なお、図１では、反射電極が信号線である場合について説明したが、反射電極が走査線であっても構わない。その場合には、走査線駆動回路と信号線駆動回路の接続を入れ替えた構成とすればよい。また、図１に示した構成以外にも、信号線駆動回路あるいは走査線駆動回路のいずれか一方又は両方を、基板４０１上に形成せずに、ＴＡＢ方式等によって実装する構成であっても構わない。本発明のパッシブマトリクス型表示装置がとり得る形態は様々であるが、本発明の本質は、画素領域と重なる任意の領域であって、反射電極を形成する基板上（基板側）に駆動回路や他の任意のロジック回路を形成する形態にある。
【００３２】
次に、本発明のパッシブマトリクス型表示装置の断面構造について説明する。図５には、図１（Ａ）に示した反射電極が形成された基板を線分ＡＡ'で切断したときの断面図の一例を示す。なお、液晶層及びカラーフィルタ、透明電極、配向膜等が設けられた対向基板の断面構造については図２に示す構造と同様であるため、説明を省略する。
【００３３】
図５において、一点鎖線より左側及び右側は、それぞれロジック回路部と信号線駆動回路部を模式的に表したものである。ロジック回路部では、ロジック回路を構成する代表的な素子として基板５０４上に設けられるｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２を示してある。また、駆動回路部では、代表的な素子として、基板５０４上に設けられるｎチャネル型ＴＦＴ５０３とｐチャネル型ＴＦＴ５００を示してある。また、ＴＦＴ上には層間膜５０６を介して反射電極５０５が設けられ、反射電極５０５の上には配向膜５０８が設けられている。また、駆動回路出力部に示すように、反射電極５０５とＴＦＴの配線５０７との接続は、層間膜５０６に形成されたコンタクトホールを介して直接行われる。なお、層間膜と反射電極の間に遮光膜を形成してもよい（図示せず）。遮光膜は、対向側の基板上に設けることも可能である。
【００３４】
また、図５では、駆動回路部を構成するＴＦＴの構造と、ロジック部を構成するＴＦＴの構造を同じ構造としたが、異ならせてもよい。例えば、駆動回路では１６Ｖ駆動、他のロジック回路では５Ｖ駆動を行う場合には、駆動回路のＴＦＴはＬＤＤ構造を有するようにし耐圧や信頼性の異なる構造としても構わない。
【００３５】
本発明において、駆動回路以外に形成されるロジック回路としては、タイミングジェネレータ（タイミング生成回路）、ＳＲＡＭ、ＤＲＡＭ、画像処理回路、外部装置とのインターフェース回路、ＣＰＵ、グラフィックアクセラレータ、マスクＲＯＭ、ＤＳＰ等が挙げられる。
【００３６】
これらのロジック回路は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを用いて構成できるため、絶縁表面を有する基板上にＴＦＴを作製する技術を用いて作製すればよい。なお、一部のロジック回路では、抵抗素子や容量素子を用いる場合があるが、その場合は公知の作製技術によって抵抗素子や容量素子を作製することができる。例えば、抵抗素子として不純物をドープした活性層を用いればよい。また、容量素子としては、活性層とゲート絶縁膜とゲート電極とによって形成される容量素子を用いることができる。
【００３７】
なお、ガラス基板上に形成されたＴＦＴには、主に、活性層にアモルファスシリコンを用いるものと、ポリシリコンを用いるものがある。回路の動作速度の観点からは、ＴＦＴの移動度が高いことが好ましく、アモルファスシリコンを用いたＴＦＴよりもポリシリコンを用いたＴＦＴでロジック回路を形成することが好ましい。一方、高速動作が必要とならない回路の場合には、低コストで形成されるアモルファスシリコンを用いたＴＦＴを用いることが好ましい。
【００３８】
ガラス基板上にロジック回路を形成する場合には、主に動作速度が問題となる場合が多く、通常のポリシリコンよりも更に高移動度を実現できるプロセスを用いてＴＦＴを作製することが好ましい。そのようなプロセスとしては、特開平１０−２４７７３５において開示されている半導体膜の結晶化方法や、以下の実施の形態に示すような連続発振レーザを用いた結晶化方法を用いることができる。
【００３９】
このように、本発明のパッシブマトリクス型表示装置は、絶縁膜を介して反射電極と重なった領域に配置したＴＦＴによってロジック回路を形成することにより、従来は反射電極を形成する基板とは別の基板上に形成され実装されていたロジック回路を、反射電極を形成する基板上に一体形成することを特徴とする。その結果、小型の半導体装置を実現することができると共に、異なる基板間の実装が大幅に簡略化された信頼性の高い半導体装置を実現することが可能となる。
【００４０】
［実施の形態２］
本発明のパッシブマトリクス型表示装置は、反射電極を構成する基板上に任意のロジック回路を構成することができる。本実施の形態では、このようなパッシブマトリクス型表示装置を図６に基づいて説明する。
【００４１】
図６は、反射電極を構成する基板を上面から見たパッシブマトリクス型表示装置が示されている。図６に示すパッシブマトリクス型表示装置は、基板６０１、画素領域６０２、走査線駆動回路６０３、信号線駆動回路６０４、信号線６０５、ＦＰＣ６０６を有している。更に図６に示すパッシブマトリクス型表示装置では、任意のロジック回路として、ＣＰＵ６１１、第１の制御回路６０７、第２の制御回路６０８、第１のメモリ６０９、第２のメモリ６１０が形成されており、バス（配線）を介して接続されている。
【００４２】
図６に示したパッシブマトリクス型表示装置は、画像データを取り込み、又は作成して、画像データの加工とフォーマット変換を行い、画像を表示する装置である。本発明は、少なくともロジック回路と画素部とを、異なる基板に作製することを特徴とし、ロジック回路等の動作及び機能に関しては図３を参照すればよいため、本実施の形態では説明を省略する。
【００４３】
なお、ロジック回路の基板上への配置は、図６に示した例に限られるわけではなく、ブロック構成が同等であればどのような配置であってもよい。
【００４４】
なお、本発明のパッシブマトリクス型表示装置としては、図６に示した構成以外にも、様々な構成をとり得る。最も簡単な構成としては、反射電極を構成する基板上に駆動回路と入出力端子と簡単な制御回路とを作製した構成が考えられ、例えば液晶ディスプレイ、ＥＬディスプレイを考えることができる。また、高性能ゲーム機のように、図６に示したアーキテクチャにおいてＣＰＵの負担が大きすぎる場合には、反射電極を構成する基板上に画像処理用のプロセッサ等を設けてＣＰＵの負荷を軽減した構成をとることも可能である。
【００４５】
また、本実施の形態では、ロジック回路の全体を反射電極を形成する基板上に形成する例を示したが、ロジック回路の一部だけを形成した構成であっても構わない。例えば、面積の制限やＴＦＴの動作速度の制限のために形成できないロジック回路はＦＰＣ等を介して別のＩＣチップ等と接続しても構わない。
【００４６】
このように本発明のパッシブマトリクス型表示装置は、従来と比較して小型化と実装部分の簡略化による信頼性において優れている。特に、システムのほぼ全体を基板上に作り込むことができれば、画面サイズと同程度の非常に小型のパッシブマトリクス型表示装置を実現することができる。
【００４７】
［実施の形態３］
本実施の形態ではＣＭＯＳ回路で構成されるロジック回路と、パッシブマトリクス型表示装置の駆動回路部とが同一基板上に形成された基板の作製工程について図７、図８を用いて説明する。
【００４８】
まず図７（Ａ）に示すように、基板５０００は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用意する。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施の形態ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
【００４９】
次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は窒化酸化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施の形態では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００nm(好ましくは５０〜１００nm)の厚さに形成する。本実施の形態では、窒化酸化珪素膜５００１ａを５０nmの厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ｂを５０〜２００nm (好ましくは１００〜１５０nm)の厚さに形成する。本実施の形態では、窒化酸化珪素膜５００１ｂを１００nmの厚さに形成した。なお、本実施の形態の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【００５０】
次いで、下地膜上に半導体膜を形成する。半導体膜は公知の手段（スパッタ法、ＬＰＣＶＤ法、又はプラズマＣＶＤ法等）により２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで半導体膜を成膜し、レーザ結晶化法により結晶化させる。レーザ結晶化法で用いるレーザは、連続発振又はパルス発振の固体レーザ又は気体レーザ又は金属レーザが望ましい。なお、前記固体レーザとしては連続発振又はパルス発振のＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザ等があり、前記気体レーザとしては連続発振又はパルス発振のエキシマレーザ、Ａｒレーザ、Ｋｒレーザ、CO2レーザ等があり、前記金属レーザとしてはヘリウムカドミウムレーザ、銅蒸気レーザ、金蒸気レーザが挙げられる。もちろん、レーザ結晶化法だけでなく、他の公知の結晶化法（ＲＴＡやファーネスアニール炉を用いた熱結晶化法、結晶化を助長する金属元素を用いた熱結晶化法等）と組み合わせて行ってもよい。
【００５１】
また半導体膜としては、非晶質半導体膜や微結晶半導体膜、結晶性半導体膜などがあり、非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。
【００５２】
なお本実施の形態では、プラズマＣＶＤ法を用い、５０ｎｍの非晶質珪素膜を成膜し、この非晶質珪素膜に結晶化を助長する金属元素を用いた熱結晶化法及びレーザ結晶化法を行う。金属元素としてニッケルを用い、溶液塗布法により非晶質珪素膜上に導入した後、５５０℃で５時間の熱処理を行って第１の結晶性珪素膜を得る。そして、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により第２高調波に変換したのち、以下の実施の形態４乃至７のいずれか一に示す光学系により線状ビームを形成して照射して第２の結晶性珪素膜を得る。前記第１の結晶性珪素膜にレーザ光を照射して第２の結晶性珪素膜とすることで、結晶性が向上する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的にステージを動かして照射し、結晶性珪素膜を形成する。また、パルス発振のエキシマレーザを用いる場合には、周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜１０００mJ/cm2(代表的には２００〜８００mJ/cm2)とするのが望ましい。このとき、レーザ光を５０〜９８％オーバーラップさせても良い。
【００５３】
もちろん、第１の結晶性珪素膜を用いてＴＦＴを作製することもできるが、第２の結晶性珪素膜は結晶性が向上しているため、ＴＦＴの電気的特性が向上するので望ましい。例えば、第１の結晶性珪素膜を用いてＴＦＴを作製すると、移動度は３００ｃｍ2／Ｖｓ程度であるが、第２の結晶性珪素膜を用いてＴＦＴを作製すると、移動度は５００〜６００ｃｍ2／Ｖｓ程度と著しく向上する。
【００５４】
このようにして得られた結晶性半導体膜を、フォトリソグラフィ法を用いたパターニング処理により、半導体層５００２〜５００５を形成する。
【００５５】
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素(ボロン又はリン)のドーピングを行ってもよい。
【００５６】
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０nmとして珪素を含む絶縁膜で形成する。本実施の形態では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により窒化酸化珪素膜を１１０nmの厚さに形成する。勿論、ゲート絶縁膜５００６は窒化酸化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層又は積層構造として用いても良い。
【００５７】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波(１３．５６MHz)電力密度０．５〜０．８W/cm2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
【００５８】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００nmの第１の導電膜５００７と、膜厚１００〜４００nmの第２の導電膜５００８とを積層形成する。本実施の形態では、膜厚３０nmのＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０nmのＷ膜からなる第２の導電膜５００８を積層形成する。
【００５９】
本実施の形態では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法により形成する。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法により形成する。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。
【００６０】
なお本実施の形態では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【００６１】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。(図７(Ｂ))
【００６２】
本実施の形態では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１５０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【００６３】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)にも２０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００６４】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領域が形成された。
【００６５】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う（図７(Ｃ)）。第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２４：１２：２４(ｓｃｃｍ)とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側(試料ステージ)にも１０WのＲＦ(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５０１８ａは、ほとんどエッチングされない。
【００６６】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を４０〜８０keVとして行う。本実施の形態ではドーズ量を５．０×１０13atoms/cm2とし、加速電圧を５０keVとして行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施の形態ではリン(Ｐ)を用いた。この場合、第２の形状の導電層５０１５〜５０１８がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３を形成した。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20atoms/cm3の濃度範囲でＮ型を付与する不純物元素が添加された。
【００６７】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15atoms/cm2とし、加速電圧を６０〜１２０keVとして行う。本実施の形態では、ドーズ量を３．０×１０15atoms/cm2とし、加速電圧を６５keVとして行った。第２のドーピング処理は第２の導電層５０１５ｂ、レジスト５０２４を不純物元素に対するマスクとして用い、第１の導電層５０１５ａのテーパー部の下方の半導体層及び半導体膜５００４のマスクで覆われていない領域に不純物元素が添加されるようにドーピングを行う。続いて、第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行って図７（Ｄ）の状態を得る。イオンドープ法の条件はドーズ量を１×１０15〜１×１０17atoms/cm2とし、加速電圧を５０〜１００ｋｅＶとして行う。
【００６８】
上記の第２のドーピング処理及び第３のドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域(Ｎ−領域、Lov領域)５０２６には１×１０18〜５×１０19atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また第３の不純物領域(Ｎ＋領域)５０２５、５０２８には１×１０19〜５×１０21atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施の形態では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域(Ｎ--領域)５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施の形態では、引き続き第１の不純物領域(Ｎ--領域、LDD領域)５０２９とよぶ。
【００６９】
なお本実施の形態では、第２のドーピング処理のみにより、第２の不純物領域(Ｎ−領域)５０２６及び第３の不純物領域(Ｎ＋領域)５０２５、５０２８を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【００７０】
次いで図８(Ａ)に示すように、レジストからなるマスク５０２４を除去した後、新たにレジストからなるマスク５０３１を形成する。その後、第４のドーピング処理を行う。第４のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【００７１】
第４のドーピング処理では、第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対するマスクとして用いる。こうして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【００７２】
本実施の形態では、第４の不純物領域５０３２、５０３４及び第５の不純物領域５０３３、５０３５はジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０16atoms/cm2とし、加速電圧を８０keVとした。
【００７３】
なお、第４のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３１によって覆われている。
【００７４】
ここで、第１及び２のドーピング処理によって、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５にはそれぞれ異なる濃度でリンが添加されている。しかし、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５のいずれの領域においても、第４のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０19〜５×１０21atoms/cm3となるようにドーピング処理される。こうして、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５は、Ｐチャネル型ＴＦＴのソース領域及びドレイン領域として問題なく機能する。
【００７５】
なお本実施の形態では、第４のドーピング処理のみにより、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【００７６】
次いで図８(Ｂ)に示すように、レジストからなるマスク５０３１を除去して第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法又はスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施の形態では、プラズマＣＶＤ法により膜厚１００nmの窒化酸化珪素膜を形成した。勿論、第１の層間絶縁膜５０３６は窒化酸化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層又は積層構造として用いても良い。
【００７７】
次いで、図８(Ｃ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施の形態では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、又はラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【００７８】
また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成する材料が熱に弱い場合には、本実施の形態のように配線等を保護するため第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【００７９】
上記の様に、第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。
【００８０】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【００８１】
ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【００８２】
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。また、アクリル膜と窒化酸化珪素膜の積層構造を用いても良い。
【００８３】
本実施の形態では、膜厚１.６μmのアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【００８４】
次いで、ドライエッチング又はウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６、及びゲート絶縁膜５００６をエッチングし、第３の不純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクトホールを形成する。
【００８５】
続いて、各不純物領域とそれぞれ電気的に接続する配線５０３８〜５０４１及び画素電極５０４２を形成する。なお、これらの配線は、膜厚５０nmのＴｉ膜と、膜厚５００nmの合金膜（ＡｌとＴｉの合金膜）との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でも良いし、三層以上の積層構造にしても良い。また、配線材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌ膜やＣｕ膜を形成し、更にＴｉ膜を形成した積層膜をパターニングして配線を形成しても良いが、反射性に優れた材料を用いることが望ましい。
【００８６】
次いで、第３の層間絶縁膜５０５３を形成する。第３の層間絶縁膜としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜、スパッタ法によって形成された窒化珪素膜又は窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【００８７】
第２の層間絶縁膜５０３７と第３の層間絶縁膜５０５３との組み合わせの例を以下に挙げる。
【００８８】
第２の層間絶縁膜５０３７として、アクリルと、スパッタ法によって形成された窒化珪素膜又は窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０５３として、スパッタ法によって形成された窒化珪素膜又は窒化酸化珪素膜を用いる組み合わせがある。第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０５３としてもプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０５３としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０５３としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルを用い、第３の層間絶縁膜５０５３としてもアクリルを用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０５３としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０５３としてアクリルを用いる組み合わせがある。
【００８９】
続いて、第３の層間膜５０５３上のロジック回路部を含む領域に遮光膜５０５２を形成する。遮光膜５０５２は、画素の下部領域全面を覆うように形成する。遮光膜５０５２としては、例えばアクリルなどの樹脂、又は、遮光膜として例えばアルミニウムにチタンを積層したものや、クロムなどの金属を用いることもできる。ただし遮光膜として金属を用いる場合は、金属の表面に層間絶縁膜を形成する等の工程を要し、後に示す反射電極５０５１と電気的に分離しなければならない。また、遮光膜５０５２を形成せずに、後に示す反射電極５０５１が形成されていない領域もしくは画素の開口部以外の領域において、後に示す対向基板上に形成する着色層５０４９に前記着色層とは別の色を有する着色層を重ねることにより遮光することもできる。本実施の形態では遮光膜５０５２を用い、遮光膜５０５２としてアクリルを用いた。
【００９０】
次いで、ドライエッチング又はウエットエッチングを用い、遮光膜５０５２、第３の層間絶縁膜５０５３をエッチングし、画素電極５０４２に達するコンタクトホールを形成する。
【００９１】
次に、遮光膜５０５２の上に反射電極５０５１を形成する。
【００９２】
続いて、反射電極５０５１を少なくとも含む部分上に配向膜５０５４を形成しラビング処理を行う。
【００９３】
次いで、対向基板５０４６を用意する。対向基板５０４６上に着色層（カラーフィルタ）５０４９、平坦化膜５０５５を形成する。ただし、平坦化膜５０５５は必要なければ形成しなくても良い。
【００９４】
次いで、平坦化膜５０５５の上に透明導電膜からなる対向電極５０４８を形成し、対向基板の全面に配向膜５０４７を形成し、ラビング処理を施した。なお、図２で示したように対向電極５０４８と反射電極５０５１とはストライプ状になるように交差して設けられている。
【００９５】
そして、ＴＦＴが形成された基板と対向基板とをシール材５０４４で貼り合わせる。シール材５０４４にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０５０を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０５０には公知の液晶材料を用いれば良い。このようにして図８（Ｄ）に示す液晶表示装置が完成する。そして、必要があれば、ＴＦＴが形成された基板又は対向基板を所望の形状に分断する。更に、偏光板及びＦＰＣ（図示せず）を貼りつけ、製品として完成する。
【００９６】
本実施の形態のように製造されたパッシブマトリクス型表示装置は、ロジック回路が画素領域の下部に形成されており、製品の小型化が実現可能である。また、本実施の形態で製造されるＴＦＴは、ボトムゲート構造やデュアルゲート構造としてもよい。
【００９７】
なお、本実施の形態は他の実施の形態と組み合わせて実施することが可能である。
［実施の形態４］
本実施の形態では、本発明のパッシブマトリクス型表示装置が有するＴＦＴの活性層（チャネル形成領域、ソース領域及びドレイン領域を含む）を作製する上で、半導体膜を結晶化する手法の例を示す。
【００９８】
ガラス基板上に下地膜として、プラズマＣＶＤ法により窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成した。続いて、前記下地膜上に半導体膜として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた後、レーザアニール法により半導体膜の結晶化を行った。
【００９９】
レーザアニール法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用いた。レーザ光を光学系により所定の形状のビームとして、基板表面上に形成した半導体膜の照射した。
【０１００】
なお、基板上に照射されるビームの形状は、レーザの種類や、光学系によって変化させることができる。すなわち、基板上に照射されるビームのアスペクト比やエネルギー密度の分布を変えることができる。例えば、基板上に照射されるビームの形状は、線状、矩形状、楕円状など、様々な形状とすることができる。本実施の形態では、ＹＶＯ4レーザの第２高調波を、光学系によって２００μｍ×５０μｍの楕円状にし、半導体膜に照射した。
【０１０１】
ここで、レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図を図９に示す。
【０１０２】
レーザ１５１から射出されたレーザ光（ＹＶＯ4レーザの第２高調波）は、ミラー１５２を経由して、凸レンズ１５３に入射する。レーザ光は凸レンズ１５３に対して斜めに入射させる。このようにすると、非点収差などの収差により焦点位置がずれ、照射面又はその近傍において楕円状ビーム１５６を形成することができる。
【０１０３】
そして、このようにして形成される楕円状ビーム１５６を照射しながら、例えば１５７で示す方向又は１５８で示す方向にガラス基板１５５を移動させた。こうして、ガラス基板１５５上に形成された半導体膜１５４において、楕円状ビーム１５６を相対的に移動させながら照射した。
【０１０４】
なお、楕円状ビーム１５６の相対的な走査方向は、楕円状ビーム１５６の長軸に垂直な方向とした。
【０１０５】
本実施の形態では、凸レンズ１５３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成し、ガラス基板１５５を５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜の結晶化を行った。
【０１０６】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した結果を図１０に示す。なお、セコエッチングにおけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて作製されるものである。図１０は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものである。レーザ光の走査方向に平行に大粒径の結晶粒が形成されている様子がわかる。つまり、レーザ光の走査方向に対して延在するように結晶成長がなされる。
【０１０７】
このように、本実施の形態の手法を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されている。そのため、前記半導体膜をＴＦＴの活性層として用いて作製すると、前記ＴＦＴのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒の内部は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１０８】
更に、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値（ＴＦＴがオン状態にある時に流れるドレイン電流値）、オフ電流値（ＴＦＴがオフ状態にある時に流れるドレイン電流値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１０９】
なお、半導体膜の広い範囲に楕円状ビーム１５６を照射するため、楕円状ビーム１５６をその長軸に垂直な方向に走査して半導体膜に照射する動作（以下、スキャンと表記する）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム１５６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０１１０】
楕円状ビーム１５６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１０に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１５６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１０に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１５６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１１１】
このとき、オーバーラップ率ＲO.L％を式(１)にて定義する。
【０１１２】
ＲO.L＝（１−ｄ／Ｄ）×１００・・・(１)
【０１１３】
なお本実施の形態では、オーバーラップ率ＲO.Lを０％とした。
【０１１４】
［実施の形態５］
本実施の形態では、本発明のパッシブマトリクス型表示装置が有するＴＦＴの活性層を作製する上で、半導体膜を結晶化する手法において、実施の形態４とは異なる例を示す。
【０１１５】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施の形態４と同様である。その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。続いて、レーザアニール法により、半導体膜の結晶性の向上を行った。
【０１１６】
レーザアニ−ル法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用い、図９で示した光学系における凸レンズ１５３に対するレーザ光の入射角φを約２０°として、２００μｍ×５０μｍの楕円状ビームを形成した。ガラス基板１５５を５０ｃｍ／ｓの速度で移動させながら、前記楕円状ビームを照射して、半導体膜の結晶性の向上を行った。なお、楕円状ビーム１５６の相対的な走査方向は、楕円状ビーム１５６の長軸に垂直な方向とした。
【０１１７】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した。その結果を図１１に示す。図１１は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものであり、走査方向に対して延在して大粒径の結晶粒が形成されている様子がわかる。
【０１１８】
このように、本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１１９】
更に、形成された結晶粒が一方向に揃っている。そのため、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値、オフ電流値、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１２０】
なお、半導体膜の広い範囲に楕円状ビーム１５６を照射するため、楕円状ビーム１５６をその長軸に垂直な方向に走査して半導体膜に照射する動作（スキャン）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム１５６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで実施の形態４と同様に、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０１２１】
楕円状ビーム１５６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１１に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１５６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１１に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１５６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１２２】
このとき、式（１）と同様に、オーバーラップ率ＲO.L％が定義され、本実施の形態では、オーバーラップ率ＲO.Lを０％とした。
【０１２３】
また、上記結晶化の手法によって得られた半導体膜（図中、Improved CG−Siliconと表記）のラマン散乱分光の結果を図１２に太線で示す。ここで、比較のため、単結晶シリコン（図中、ref.(100)Si Waferと表記）のラマン散乱分光の結果を細線で示した。また、非晶質珪素膜を形成後、熱処理を行って半導体膜が含有する水素を放出させた後、パルス発振のエキシマレーザを用い結晶化を行った半導体膜（図中、excimer laser annealingと表記）のラマン散乱分光の結果を図１２に点線で示した。
【０１２４】
本実施の形態の手法によって得られた半導体膜のラマンシフトは、５１７．３ｃｍ-1のピークを有する。また、半値幅は、４．９６ｃｍ-1である。一方、単結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピークを有する。また、半値幅は、４．４４ｃｍ-1である。パルス発振のエキシマレーザを用い結晶化を行った半導体膜のラマンシフトは、５１６．３ｃｍ-1である。また、半値幅は、６．１６ｃｍ-1である。
【０１２５】
図１２の結果により、本実施の形態に示した結晶化の手法によって得られた半導体膜の結晶性が、パルス発振のエキシマレーザを用い結晶化を行った半導体膜の結晶性と比べて、単結晶シリコンに近いことがわかる。
【０１２６】
［実施の形態６］
本実施の形態では、実施の形態３に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１３を用いて説明し、作製されたＴＦＴの電気的特性について図１４を用いて説明する。
【０１２７】
本実施の形態では基板２０として、ガラス基板を用い、ガラス基板上に下地膜２１として、プラズマＣＶＤ法により窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜２１上に半導体膜２２として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた。（図１３（Ａ））
【０１２８】
その後、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図９で示した光学系における凸レンズ１５３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜２２に照射した。こうして半導体膜２３を形成した。（図１３（Ｂ））
【０１２９】
そして、第１のドーピング処理を行う。これはしきい値を制御するためのチャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行った。こうして、半導体膜２４を形成した。（図１３（Ｃ））
【０１３０】
続いて、パターニングを行って、半導体膜２４を所望の形状にエッチングした後、エッチングされた半導体膜を覆うゲート絶縁膜２７としてプラズマＣＶＤ法により膜厚１１５ｎｍの窒化酸化珪素膜を形成する。次いで、ゲート絶縁膜２７上に導電膜として膜厚３０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ膜２９を積層形成する。（図１３（Ｄ））
【０１３１】
フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ膜、ゲート絶縁膜をエッチングする。こうして導電層３０、３１、ゲート絶縁膜３２を形成した。
【０１３２】
そして、レジストからなるマスクを除去し、新たにマスク３３を形成して第２のドーピング処理を行い、半導体膜にｎ型を付与する不純物元素を導入する。この場合、導電層３０、３１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域３４が形成される。本実施の形態では第２のドーピング処理は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施の形態では、材料ガスとしてフォスフィン（ＰＨ3）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を５×１０14／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１３（Ｅ））
【０１３３】
次いで、レジストからなるマスク３３を除去した後、新たにレジストからなるマスク３５を形成して第３のドーピング処理を行う。第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体膜に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域３６を形成する。導電層３０、３１を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域３６を形成する。本実施の形態では第３のドーピング処理においても、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施の形態では、材料ガスとしてジボラン（Ｂ2Ｈ6）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を１×１０15／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１３（Ｆ））
【０１３４】
以上までの工程で、それぞれの半導体層に不純物領域３４、３６が形成される。
【０１３５】
次いで、レジストからなるマスク３５を除去して、プラズマＣＶＤ法により第１の層間絶縁膜３７として膜厚５０ｎｍの窒化酸化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、Ｎ＝３．５％）を形成した。
【０１３６】
次いで、熱処理により、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。本実施の形態ではファーネスアニール炉を用いた熱アニール法により、窒素雰囲気中にて５５０度４時間の熱処理を行った。（図１３（Ｇ））
【０１３７】
次いで、第１の層間絶縁膜３７上に無機絶縁膜材料又は有機絶縁物材料から成る第２の層間絶縁膜３８を形成する。本実施の形態では、ＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの酸化珪素膜を形成した。
【０１３８】
そして、熱処理を行うと水素化処理を行うことができる。本実施の形態では、ファーネスアニール炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理を行った。
【０１３９】
続いて、各不純物領域とそれぞれ電気的に接続する配線３９を形成する。本実施の形態では、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ−Ｓｉ膜と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成した。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、更にＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。（図１３（Ｈ））
【０１４０】
以上の様にして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。
【０１４１】
これらの電気的特性を測定した結果を図１４に示す。ｎチャネル型ＴＦＴ５１の電気的特性を図１４（Ａ）に、ｐチャネル型ＴＦＴ５２の電気的特性を図１４（Ｂ）に示す。電気的特性の測定条件は、測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１４において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０１４２】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。更に、形成された結晶粒は一方向に揃っているため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、図１４に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、ｎチャネル型ＴＦＴにおいて５２４ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２０５ｃｍ2／Ｖｓとなることがわかる。このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１４３】
本実施の形態に示すようなプロセスを用いて作製したＴＦＴは高移動度を有するため、高速動作のロジック回路を実現することが可能となる。例えば、ＣＰＵ、ＤＳＰ、グラフィックアクセラレータ、画像処理回路、タイミングジェネレータ等における動作周波数として５ＭＨｚ以上を実現することが可能となる。また、ＳＲＡＭの読み出し速度として２００ｎｓｅｃ以下を実現することが可能である。また、ＤＲＡＭの読み出し速度として１μｓｅｃ以下を実現することが可能である。このような高速なロジック回路を実現することによって、より複雑なシステムを絶縁表面を有する基板上に作製することが可能となる。
【０１４４】
いいかえると、動作速度の制限が少なくなったことにより、より多様なロジック回路あるいはシステムを一体形成することが可能となり、より高機能で且つ小型の半導体装置を実現することが可能となる。
【０１４５】
［実施の形態７］
本実施の形態では、実施の形態５に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１５を用いて説明し、作製されたＴＦＴの電気的特性について図１６〜図１８を用いて説明する。
【０１４６】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施の形態６と同様である。なお、非晶質珪素膜は、１５０ｎｍの厚さで形成した。（図１５（Ａ））
【０１４７】
その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布して金属含有層４１を形成する。そして、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。こうして半導体膜４２を得た。（図１５（Ｂ））
【０１４８】
続いて、レーザアニール法により、半導体膜４２の結晶性の向上を行う。
【０１４９】
レーザアニール法の条件は、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図９で示した光学系における凸レンズ１５３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、基板を２０ｃｍ／ｓ又は５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜４２の結晶性の向上を行った。こうして半導体膜４３を得た。（図１５（Ｃ））
【０１５０】
図１５（Ｃ）の半導体膜の結晶化の後の工程は、実施の形態６において示した図１３（Ｃ）〜図１３（Ｈ）の工程と同様である。こうして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。これらの電気的特性を測定した。
【０１５１】
上記工程によって作製したＴＦＴの電気的特性を、図１６〜図１８に示す。
【０１５２】
図１６（Ａ）及び図１６（Ｂ）に、図１５（Ｃ）のレーザアニール工程において、基板の速度を２０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１６（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１６（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。また、図１７（Ａ）及び図１７（Ｂ）に、図１５（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１７（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１７（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１５３】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１６、図１７において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０１５４】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。更に、形成された結晶粒は一方向に揃っており、レーザ光の相対的な走査方向に対して交差する方向に形成される粒界が少ないため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。
【０１５５】
そのため、図１６及び図１７に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図１６ではｎチャネル型ＴＦＴにおいて５１０ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ2／Ｖｓ、また、図１７ではｎチャネル型ＴＦＴにおいて５９５ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１５６】
また、図１８に、図１５（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴであって、図１７のＴＦＴと異なるＴＦＴの電気的特性を示す。図１８（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１８（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１５７】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝０．１Ｖ及び５Ｖとした。
【０１５８】
図１８に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図１８（Ａ）に示したｎチャネル型ＴＦＴにおいて６５７ｃｍ2／Ｖｓ、図１８（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１５９】
本実施の形態に示すようなプロセスを用いて作製したＴＦＴは高移動度を有するため、高速動作のロジック回路を実現することが可能となる。例えば、ＣＰＵ、ＤＳＰ、グラフィックアクセラレータ、画像処理回路、タイミングジェネレータ等における動作周波数として５ＭＨｚ以上を実現することが可能となる。また、ＳＲＡＭの読み出し速度として２００ｎｓｅｃ以下を実現することが可能である。また、ＤＲＡＭの読み出し速度として１μｓｅｃ以下を実現することが可能である。このような高速なロジック回路を実現することによって、より複雑なシステムを絶縁表面を有する基板上に作製することが可能となる。
【０１６０】
いいかえると、動作速度の制限が少なくなったことにより、より多様なロジック回路あるいはシステムを一体形成することが可能となり、より高機能で且つ小型の半導体装置を実現することが可能となる。
【０１６１】
[実施の形態８]
図１９は基板７０５上にパッシブマトリクス型表示装置の画素部と、前記画素部の下部領域に形成されたロジック回路を示すブロック図である。画像処理回路７００は、インターフェース回路７０６を介して外部装置からデータを受け取る。また、画像処理回路７００は制御信号あるいは画像データを作成する際のデータの一時的な格納場所であるワークメモリ７０１との間で、随時データの読み書きを行う。更に、画像処理回路７００はフレームメモリ７０４に二次元的にアクセスし、ディスプレイに表示すべき画像データを書き込む。フレームメモリ７０４に書き込まれた画像データは、信号線駆動回路７０３及び走査線駆動回路７０２に送られ、画素に表示される。ワークメモリ７０１、フレームメモリ７０４としてＤＲＡＭやＳＲＡＭが用いられる。ただし、フレームメモリは不要であればなくてもよい。また、ロジック回路のうちの一部が外付けで実装されていてもよい。
【０１６２】
なお、本実施の形態のＴＦＴの作製方法は、実施の形態３乃至７と組み合わせて実施することが可能である。
【０１６３】
[実施の形態９]
図２０は同一基板８０５上にパッシブマトリクス型表示装置の画素部と、前記画素部の下部領域に形成されたロジック回路を示すブロック図である。タイミングジェネレータ８００で、走査線駆動回路８０１及び信号線駆動回路８０２の動作タイミングを決めるクロック信号を生成する。階調電源生成部８０４で、階調基準を決める電圧を出力する。フォーマット変換部８０３で、圧縮符号化された入力信号の伸長復号、画像の補間やリサイズなどの画像処理が行われる。フォーマット変換された画像データは、走査線駆動回路８０１及び信号線駆動回路８０２により画素に表示される。また、上記ロジック回路のうちの一部が外付けで実装されていてもよい。
【０１６４】
なお、本実施の形態のＴＦＴの作製方法は実施の形態３乃至７と組み合わせて実施することが可能である。
【０１６５】
[実施の形態１０]
図２１は基板９０４上にパッシブマトリクス型表示装置の画素部と、前記画素部の下部領域に形成されたロジック回路を示すブロック図である。図２１では、前記ロジック回路として、第１の走査線駆動回路９０１、第２の走査線駆動回路９０３、第１の信号線駆動回路９００、第２の信号線駆動回路９０２が、基板の４辺に沿うように形成されたパッシブマトリクス型表示装置を示している。本実施の形態では、第１の信号線駆動回路９００から第１の信号線（図示せず）に出力された背景画を第１の走査線駆動回路９０１が走査することで背景画を表示させ、更に、第２の信号線駆動回路９０２から第２の信号線（図示せず）に出力された文字データを第２の走査線駆動回路９０３が走査することで背景画の表示とは独立に文字の表示を行う。
【０１６６】
なお、駆動回路の分割数や配置方法は上記の方法に限定されない。また、駆動回路のうちの一部が外付けで実装されていてもよい。
【０１６７】
なお、本実施の形態におけるＴＦＴの作製方法は、実施の形態３乃至７と組み合わせて実施することが可能である。
【０１６８】
[実施の形態１１]
図２２は携帯ゲーム機にパッシブマトリクス型表示装置を用い、画素部の下部領域であって基板１００８上に形成されたロジック回路を示すブロック図である。
【０１６９】
インターフェース回路１００１を介して、基板１００８上にない外部装置からシステムバス１００５にデータが送られる。外部装置としては、たとえばＲＯＭやキーボードなどが挙げられる。外部装置との通信はＣＰＵ１０００で制御される。データはシステムバス１００５を経由して、メモリ１００２に格納される。更に、データは画像処理回路１００３により画像処理が施され、ＶＲＡＭ１００４に格納される。ＶＲＡＭ１００４に格納された画像データは、走査線駆動回路１００６及び信号線駆動回路１００７によって画素に表示される。メモリ１００２及びＶＲＡＭ１００４として、ＤＲＡＭやＳＲＡＭが用いられる。また、上記ロジック回路のうちの一部が外付けで実装されていてもよい。
【０１７０】
なお、本実施の形態のＴＦＴの作製方法は実施の形態３乃至７と組み合わせて実施することが可能である。
【０１７１】
[実施の形態１２]
本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図２３に示す。
【０１７２】
図２３（Ａ）は表示装置であり、筐体１４０１、支持台１４０２、表示部１４０３を含む。本発明は表示部１４０３を有する表示装置に適用が可能である。
【０１７３】
図２３（Ｂ）はビデオカメラであり、本体１４１１、表示部１４１２、音声入力１４１３、操作スイッチ１４１４、バッテリー１４１５、受像部１４１６などによって構成されている。本発明は表示部１４１２を有する表示装置に適用が可能である。
【０１７４】
図２３（Ｃ）はノート型のパーソナルコンピュータであり、本体１４２１、筐体１４２２、表示部１４２３、キーボード１４２４などによって構成されている。本発明は表示部１４２３を有する表示装置に適用が可能である。
【０１７５】
図２３（Ｄ）は携帯情報端末であり、本体１４３１、スタイラス１４３２、表示部１４３３、操作ボタン１４３４、外部インターフェース１４３５などによって構成されている。本発明は表示部１４３３を有する表示装置に適用が可能である。
【０１７６】
図２３（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１４４１、表示部１４４２、操作スイッチ１４４３、１４４４などによって構成されている。本発明は表示部１４４２を有する表示装置に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。
【０１７７】
図２３（Ｆ）はデジタルカメラであり、本体１４５１、表示部（Ａ）１４５２、接眼部１４５３、操作スイッチ１４５４、表示部（Ｂ）１４５５、バッテリー１４５６などによって構成されている。本発明は表示部（Ａ）１４５２及び表示部（Ｂ）１４５５を有する表示装置に適用が可能である。
【０１７８】
図２３（Ｇ）は携帯電話であり、本体１４６１、音声出力部１４６２、音声入力部１４６３、表示部１４６４、操作スイッチ１４６５、アンテナ１４６６などによって構成されている。本発明は表示部１４６４を有する表示装置に適用が可能である。
【０１７９】
これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。
【０１８０】
なお、本実施の形態に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【０１８１】
本実施の形態は、実施の形態１乃至１１と自由に組み合わせて実施することが可能である。
【０１８２】
［実施の形態１３］
本実施の形態では、絶縁表面を有する第１の基板（画素基板ともいう）に信号線駆動回及び走査線駆動回路を形成し、第１の基板に対向する第２の基板（対向基板ともいう）にロジック回路の一例であるＣＰＵを形成し、ワイヤボンディング法で信号線駆動回路や走査線駆動回路（以下、信号線駆動回路及び走査線駆動回路を駆動回路と表記する）と、ＣＰＵとを接続する例を、図２４を用いて説明する。
【０１８３】
図２４（Ａ）には、信号線駆動回路５２と、走査線駆動回路５３と、信号線駆動回路に接続される第１の電極５４とが設けられる第１の基板５０と、対向電極となる第２の電極５４’とＣＰＵ５６とが設けられる第２の基板５５とを有するパッシブマトリクス型表示装置を示す。なお、信号線駆動回路、走査線駆動回路及びＣＰＵはＴＦＴを有している。
【０１８４】
なお第２の電極５４’は、第２の基板５５における第１の基板と対向する面（以下、第１の面と表記）に設けられている。またＣＰＵ５６は、第２の基板５５のける第１の面の反対側の面（以下、第２の面と表記）に設けられている。
【０１８５】
また図２４（Ｂ）は、図２４（Ａ）のＡ−Ａ’における断面を示す。なお、第１の基板５０と第２の基板５５との間には液晶材料（液晶層）が設けられているが、説明の便宜上図示しない。
【０１８６】
そして、第１の基板に設けられる信号線駆動回路や走査線駆動回路のＴＦＴ及び第１の電極５４は、実施の形態３乃至１１のいずれかに記載の方法で作製すればよい。
【０１８７】
次に、第２の基板に設けられる第２の電極５４’とＣＰＵ５６の作製方法について説明する。
【０１８８】
まず実施の形態３乃至１１のいずれかに記載の方法を参照し、第２の基板の第２の面に、ＣＰＵとして機能するＴＦＴを形成する。その後、ＴＦＴ上にダミー基板を設け、第２の基板の第１の面に第２の電極５４’、必要に応じてカラーフィルタ、平坦化膜等を形成する。そして、ダミー基板を剥離しＣＰＵと第２の電極とが形成される第２の基板を得る。
【０１８９】
また第２の電極５４’を形成後、第２の電極上にダミー基板を設け、その後ＴＦＴを形成しても構わない。但しこの場合、ＴＦＴの作製工程における加熱に耐えうる材料を第２の電極５４’として使用したり、ＴＦＴの作製工程において、第２の電極に影響を与えない程度で結晶化や活性化（例えばレーザー処理）を行ったりする必要がある。
【０１９０】
また、ＴＦＴを保護するために形成されるパッシベーション膜に開口部（１００μｍ×１００μｍ程度）を設け、ＣＰＵ５６の一部（周辺）に複数の電極パッド５７を形成する。なお、パッシベーション膜はＳｉＮ膜、ＳｉＮの応力を緩和するためにＴＥＯＳを混入させたＳｉＮ／ＴＥＯＳ膜、又はアクリル等の有機樹脂材料を有する膜から形成すればよい。また同様に、駆動回路においてパッシベーション膜に開口部を設け、電極パッド５７を形成する。
【０１９１】
次いで、画素部と駆動回路との間に設けられるシール剤５９により第１の基板５０と、第２の基板５５と張り合わせる。このときシール剤５９は、第１の基板と第２の基板との間隔（ギャップ）を保持するためのスペーサを兼ねてもよい。もちろんギャップを正確に保持するために、適宜柱状スペーサや球状スペーサを設けても構わない。
【０１９２】
また、シール剤５９は、駆動回路の外側に設けてもよく、更には画素部の一部や駆動回路の一部とを覆うように設けてもよい。但し画素部上や駆動回路上に設ける場合、画素部や駆動回路に対する接着時の応力を考慮してシール剤を配置する必要がある。
【０１９３】
その後、配線５８を用いたワイヤボンディング法により、ＣＰＵの電極パッドと、駆動回路の電極パッドとが接続される。
【０１９４】
このように本発明は、ＣＰＵを駆動回路上の第２の基板に形成することができるため、パッシブマトリクス型表示装置の小型化を達成することができる。また、本実施の形態のように、ＣＰＵを駆動回路上方のみ形成することにより、透過型のパッシブマトリクス表示装置を提供することができる。
【０１９５】
更に、駆動電圧が十数Ｖと比較的高い信号線駆動回路５２や走査線駆動回路５３と、駆動電圧が数Ｖと比較的低いＣＰＵ５５とを異なる基板に形成することにより、駆動電圧の異なるＴＦＴの作製工程を異ならせることを可能とする。従って、第１の基板５０と第２の基板５５とにおいて、半導体膜の結晶化工程やゲート絶縁膜の膜厚といったＴＦＴを形成するプロセスを異ならせることができ、目的に応ずるＴＦＴを形成することができる。
【０１９６】
例えば、ＣＰＵが有するＴＦＴの電気特性は、高移動度が要求されるため、対向基板上のＴＦＴでは、レーザ、結晶化を助長させる金属元素を用いる。更にはそれらを合わせた結晶化プロセスを採用すればよい。一方、画素基板上のＴＦＴでも高移動度は必要であるが、ＣＰＵと比較すると、ＴＦＴの移動度は高くなくともよい。
【０１９７】
また高速動作が要求されるＣＰＵでは、駆動電圧の低電圧化と、それに伴うゲート絶縁膜の薄膜化が求められる。しかしながら、画素部に用いられるＴＦＴ等では表示装置の駆動電圧の制約により、駆動電圧の低電圧化及びゲート絶縁膜の薄膜化は難しかった。
【０１９８】
以上のように各ＴＦＴに要求される特性が異なっているが本発明は、各ＴＦＴにプロセスを異ならせることができるため、異なる基板毎に各ＴＦＴを設けることを特徴とする。
【０１９９】
また本実施の形態において、第２の基板の第１の面及び第２の面にそれぞれ第２の電極とＣＰＵとを形成する場合を説明したが、第２の基板の同一面に第２の電極及びＣＰＵを設けてもよい。この場合、導電性を有するＦＰＣによりＣＰＵと駆動回路とを接続すればよい。
【０２００】
また、ＣＰＵの高さはスペーサと同程度であるため、シール剤５０９を設ける位置にＣＰＵを設けてスペーサと機能させても構わない。この場合、駆動回路を設ける領域（辺）にＣＰＵを設け、基板のその他の領域（その他の辺）にシール剤を設ければよい。また、駆動回路とＣＰＵとは導電ペースト等を用いて接続すればよい。
【０２０１】
更に本実施の形態では、ロジック回路の例としてＣＰＵで説明したが、レジスタ、デコーダ、カウンタ、分周回路、メモリ、制御回路、タイミングジェネレータ（タイミング生成回路）、ＳＲＡＭ、ＤＲＡＭ、画像処理回路、外部装置とのインターフェース回路、グラフィックアクセラレータ、マスクＲＯＭ、ＤＳＰのいずれか、又は複数の回路を形成しても構わない。
【０２０２】
また、図２５にはワイヤボンディング法により接続される図２４（Ｂ）と異なる接続方法の例を記載する。
【０２０３】
図２５（Ａ）に示すように、パッシブマトリクス型表示装置の外枠（一般的に樹脂等で形成される外枠）６１に予め配線６２を形成する。配線６２は、外枠６１に溝を形成し、該溝にリード線を形成して得ることができる。このとき、配線の間隔は電極パッドの間隔にあわせるようにする。その後、外枠６１にシール剤により固定された第１の基板５１と第２の基板５５とをはめ込み、駆動回路の電極パッドとＣＰＵとの電極パッドを接続する。このように外枠に配線を設けることは、各電極パッドをワイヤボンディング法により接続するよりも簡単であり、更に接続不良を低減することができる。図２５に示す接続法以外としては、プリント基板の要領で開口部と電極パッドを接続したり、ソケットの要領で接続したり、基板上に形成されたハンダバンプにより接続すればよい。
【０２０４】
このように、本発明のパッシブマトリクス型表示装置は、対向基板上にＴＦＴを作製することによって、従来は表示部を構成する基板とは異なる基板上に形成され実装されていたロジック回路を、対向基板上に形成することを特徴とする。その結果、小型のパッシブマトリクス型表示装置を実現することができると共に、ＩＣチップ等の実装を大幅に簡略化することが可能となり、実装面での信頼性を向上することができる。
【０２０５】
【発明の効果】
本発明によって、従来は外付けであったロジック回路の全体又は一部分を、反射電極を形成する基板上の画素領域と重なりをもつ領域に形成することで、パッシブマトリクス型表示装置の小型化を実現することが可能となる。また、ＩＣチップ等の基板の実装を大幅に低減することが可能となり、ＩＣチップ等の基板の実装に伴う信頼性の問題を解決することが可能となる。
【図面の簡単な説明】
【図１】 画素部の下部にロジック回路を形成した反射型のパッシブマトリクス型表示装置の模式図を示す図。
【図２】 反射型パッシブマトリクス型表示装置の画素部の断面図。
【図３】 液晶ディスプレイを搭載した従来の半導体装置の回路構成の例を示した模式図。
【図４】 従来のパッシブマトリクス型液晶表示装置の画素部と駆動回路部を表した模式図。
【図５】 同一基板上に形成された反射電極とＴＦＴを示した断面図。
【図６】 ディスプレイ下部に電気回路が形成されたパッシブマトリクス型表示装置の模式図。
【図７】 画素及びロジック回路のＴＦＴの作製工程を示した断面図。
【図８】 画素及びロジック回路のＴＦＴの作製工程を示した断面図。
【図９】 レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図。
【図１０】 結晶性半導体膜の表面のＳＥＭ像である。
【図１１】 結晶性半導体膜の表面のＳＥＭ像である。
【図１２】 半導体膜のラマン散乱分光の結果を示したグラフ。
【図１３】 ＴＦＴの作製工程を示した断面図。
【図１４】 図１４（Ａ）はｎチャネル型ＴＦＴの電気的特性を示したグラフ。図１４（Ｂ）はｐチャネル型ＴＦＴの電気的特性を示したグラフ。
【図１５】 半導体の結晶化の工程を示した断面図。
【図１６】 図１６（Ａ）はｎチャネル型ＴＦＴの電気的特性を示したグラフ。図１６（Ｂ）はｐチャネル型ＴＦＴの電気的特性を示したグラフ。
【図１７】 図１７（Ａ）はｎチャネル型ＴＦＴの電気的特性を示したグラフ。図１７（Ｂ）はｐチャネル型ＴＦＴの電気的特性を示したグラフ。
【図１８】 図１８（Ａ）はｎチャネル型ＴＦＴの電気的特性を示したグラフ。図１８（Ｂ）はｐチャネル型ＴＦＴの電気的特性を示したグラフ。
【図１９】 パッシブマトリクス型表示装置の画素部の下部領域に形成されたロジック回路を示した模式図。
【図２０】 パッシブマトリクス型表示装置の画素部の下部領域に形成されたロジック回路を示した模式図。
【図２１】 パッシブマトリクス型表示装置の画素部の下部領域に形成されたロジック回路を示した模式図。
【図２２】 パッシブマトリクス型表示装置の画素部の下部領域に形成されたロジック回路を示した模式図。
【図２３】 パッシブマトリクス型表示装置を搭載した電子機器。
【図２４】 パッシブマトリクス型表示装置の模式図を示す図。
【図２５】 パッシブマトリクス型表示装置の模式図を示す図。
Claims (6)
- 絶縁表面を有する第１の基板と、
前記第１の基板に対向する第２の基板と、
前記第１の基板に設けられた第１の電極、信号線駆動回路、及び走査線駆動回路と、
前記第２の基板に設けられた第２の電極及びロジック回路と、
前記第１の基板及び前記第２の基板がはめ込まれた外枠とを有し、
前記第１の電極は、前記信号線駆動回路及び前記走査線駆動回路の一方に電気的に接続され、
前記第２の電極は、前記信号線駆動回路及び前記走査線駆動回路の他方に電気的に接続され、
前記外枠の溝に形成された配線を介して前記信号線駆動回路及び前記走査線駆動回路の電極パッドと前記ロジック回路の電極パッドとが電気的に接続されていることを特徴とするパッシブマトリクス型表示装置。 - 請求項１において、
前記ロジック回路は、ＳＲＡＭ、ＤＲＡＭ、フレームメモリ、タイミング生成回路、画像処理回路、ＣＰＵ、ＤＳＰ、もしくはマスクＲＯＭから選択された一つまたは複数の回路を構成することを特徴とするパッシブマトリクス型表示装置。 - 請求項１または２において、前記第１の基板は、プラスチック基板、ガラス基板及び石英基板のいずれか一つであることを特徴とするパッシブマトリクス型表示装置。
- 請求項１乃至３のいずれか一において、前記第２の基板は、プラスチック基板、ガラス基板及び石英基板のいずれか一つであることを特徴とするパッシブマトリクス型表示装置。
- 請求項１乃至４のいずれか一において、前記第１の電極は反射電極であることを特徴とするパッシブマトリクス型表示装置。
- 請求項１乃至５のいずれか一において、前記第２の電極は透明電極であることを特徴とするパッシブマトリクス型表示装置。
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