JP4845284B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本願発明は画素部と画素部の駆動回路とメモリ部とを有する半導体装置に関する。
特に、画素部と画素部の駆動回路とメモリ部が同一基板上に一体形成された半導体表示装置、画素部を形成する第１の基板上に、画素部の駆動回路とメモリ部が一体形成された第２の基板を実装した半導体表示装置、及びこのような半導体表示装置を搭載した電子機器に関する。
【０００２】
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、液晶表示装置およびＥＬ表示装置に代表される半導体表示装置および半導体表示装置を搭載した電子機器をその範疇に含む。半導体表示装置を搭載した電子機器と同義で、半導体表示装置を搭載した半導体装置という言葉も用いる。また、本明細書において、少なくとも駆動回路（代表的には、画素部の駆動回路）を有する短冊状に切り出された基板を、スティックドライバと呼ぶ。
【０００３】
つまり、スティックドライバとは、ガラス基板、ＳＯＩ基板、Ｓｉ基板などを用いて多数の回路を形成した後、その基板を１つ以上の回路を含む小片に切り出したものをいう。
【０００４】
【従来の技術】
近年の半導体装置、特に、半導体表示装置を搭載した電子機器の発展はめざましく、その応用例は、ノートパソコン、携帯電話を始めとする携帯機器、液晶テレビ、液晶ディスプレイ等、様々である。また、自発光層を備えた半導体表示装置（代表的には、ＥＬ表示装置）に関する研究開発も盛んに行われている。半導体表示装置は、従来のＣＲＴと比較して軽量薄型化が可能であり、消費電力が小さいこと（特に液晶表示装置）を特徴とする。
【０００５】
従来の半導体表示装置としては、薄膜トランジスタ（以下、ＴＦＴという）をマトリクス状に配置した画素部を有するアクティブマトリクス型の半導体表示装置と、液晶層または自発光層を挟んで上下に、ストライプ状の電極を互いにクロスするように形成した画素部を有するパッシブマトリクス型の半導体表示装置とが知られている。アクティブマトリクス型の半導体表示装置は、さらに、ポリシリコン膜を用いたＴＦＴによって画素部を構成するものと、アモルファスシリコン膜を用いたＴＦＴによって画素部を構成するものがある。ポリシリコン膜を用いたアクティブマトリクス型の表示装置では、アモルファスシリコン膜を用いた場合と比較して、ＴＦＴの電界効果移動度が高く、高速動作が可能であるため、画素部と画素部の駆動回路とを同一の基板上に形成することが可能となっている。一方、アモルファスシリコン膜を用いたアクティブマトリクス型の表示装置やパッシブマトリクス型の表示装置では、駆動回路を画素部を形成する基板上に一体形成することは困難であり、シリコン基板上に画素部の駆動回路を形成したスティックドライバを、画素部を形成する基板上に実装した構成となっている。
【０００６】
なお、本願明細書において、薄膜トランジスタ（ＴＦＴ）とは、ＳＯＩ技術を用いて形成されるトランジスタの全体を指す。勿論、それらは絶縁表面を有する基板上に形成されたものであっても、ＳＯＩ基板上に形成されたものであっても構わない。
【０００７】
従来の半導体表示装置を搭載した電子機器において、画像が表示されるまでの信号処理工程について簡単に説明する。図３は、そのような電子機器において画像の表示に関係する部分のブロック図を示したものである。
【０００８】
図３において、半導体装置３０１は、画像データを取り込み、または作成して、画像データの加工とフォーマット変換を行い、画像を表示する装置である。半導体装置３０１としては、例えば、ビデオカメラ、カーナビゲーション、パーソナルコンピュータ等を考えることができる。
【０００９】
半導体装置３０１は、入力端子３１１、第１の制御回路３１２、第２の制御回路３１３、ＣＰＵ３１４、第１のメモリ３１５、第２のメモリ３１６、及び半導体表示装置３０２によって構成される。入力端子３１１からは、それぞれの電子機器に応じて、画像データの基となるデータが入力される。例えば、放送受信機ではアンテナからの入力データであり、ビデオカメラではＣＣＤからの入力データである。ＤＶテープやメモリーカードからの入力データであってもよい。入力端子３１１から入力されたデータは、第１の制御回路３１２によって画像信号に変換される。第１の制御回路３１２では、ＭＰＥＧ規格やテープフォーマット等に従って圧縮符号化された画像データの復号処理、画像の補間やリサイズといった画像信号処理が行われる。第１の制御回路３１２から出力された画像信号や、ＣＰＵ３１４が作成または加工した画像信号は、第２の制御回路３１３に入力され、半導体表示装置３０２に適したフォーマット（例えば走査フォーマット等）に変換される。第２の制御回路３１３からは、フォーマット変換された画像信号と制御回路が出力される。
【００１０】
ＣＰＵ３１４は、第１の制御回路３１２、第２の制御回路３１３および他のインターフェース回路における信号処理を効率良く制御する。また、画像データを作成したり、加工したりする。第１のメモリ３１５は、第１の制御回路３１２から出力される画像データや第２の制御回路３１３から出力される画像データを格納するメモリ領域、ＣＰＵによる制御を行う際のワークメモリ領域、ＣＰＵによって画像データを作成する際のワークメモリ領域、等として用いられる。第１のメモリ３１５としては、ＤＲＡＭやＳＲＡＭが用いられる。第２のメモリ３１６は、ＣＰＵ３１４によって画像データを作成または加工する場合に必要となる、色データや文字データを格納するメモリ領域であり、マスクＲＯＭやＥＰＲＯＭによって構成される。
【００１１】
半導体表示装置３０２は、データ線側駆動回路３１７、走査線側駆動回路３１８、画素部３１９によって構成される。データ線側駆動回路３１７は第２の制御回路３１３から画像信号と制御信号（クロック信号、スタートパルス）を、走査線側駆動回路３１８は第２の制御回路３１３から制御信号（クロック信号、スタートパルス）をそれぞれ受け取り、画素部３１９において画像を表示する。
【００１２】
以上のようにして、半導体装置３０１は画像データを取り込み、または作成して、画像を表示するが、このような半導体装置は、２つの独立した半導体装置と考えることもできる。２つの独立した半導体装置は、図４に示すようなブロック図によって表すことができる。図４において、半導体装置４０１からは、第２の制御回路を介して、色信号、輝度信号、画質調整用の信号といった一般的なフォーマットの画像信号と制御信号が出力される。半導体装置４０１から出力された画像信号と制御信号は、半導体装置４０２に入力され、制御回路４２２によって半導体表示装置４０３に適したフォーマットの画像信号とクロック信号、スタートパルスといった制御信号に変換される。そして半導体表示装置４０３は、制御回路４２２から画像信号と制御信号を受け取り、画像の表示を行う。なお、制御回路４２２は、画素部４２５とは別のチップで構成される。半導体装置４０１としては、例えば放送受信機、ゲーム機を、また、半導体装置４０２としては、例えば液晶ディスプレイ、ＥＬディスプレイを考えることができる。
【００１３】
【発明が解決しようとする課題】
半導体表示装置の大面積化が進み、また、半導体表示装置を搭載した携帯型の電子機器が広く普及するなかで、半導体装置の消費電力を低く抑えることは重要な課題となっている。
【００１４】
例えば、従来の半導体表示装置を搭載した半導体装置において、静止画像を表示する場合を考える。図３に示した半導体装置のブロック図に従って静止画像を表示する場合、ＣＰＵ３１４は、静止画像データを格納している第１のメモリ３１５から画像データを読み出し、第２の制御回路３１３でフォーマット変換等を行う。第２の制御回路３１３から出力された画像信号と制御信号は、半導体表示装置３０２に入力され、画素部３１９において表示が行われる。
【００１５】
このように、静止画像を表示する場合においても、データの転送量や、ＣＰＵや制御回路が行う手続きは多く、動画像表示と同程度の電力が消費されることがわかる。同様のことは、図４に示した２つの半導体装置のブロック図にもあてはまる。
【００１６】
本願発明では、特に静止画像を表示する場合に、消費電力を低く抑えることができる半導体装置を提供することを課題とする。
【００１７】
【課題を解決するための手段】
上述したように、従来の半導体装置では、静止画像を表示する場合に、動画像表示と同程度の電力が消費される。これは、画像データを保持するメモリが半導体表示装置の外部に設けられているためである。この場合、静止画像であっても、動画像であっても、常に画像データを半導体表示装置へ供給することが必要となり、データ転送量や画像データに対する手続きの量は同程度となってしまう。そのため、従来の半導体装置では、静止画像を表示する際の消費電力を大幅に削減することは困難であった。
【００１８】
本願発明では、上記課題を解決するために、画素部を形成する基板上にメモリ部を実装し、該メモリ部に格納した画像データを用いて静止画像を表示する。そして、半導体表示装置の外部からの信号の転送量を減らし、かつ、半導体表示装置の外部に設けられている回路（ＣＰＵ等）への負担を軽減することによって、消費電力を大幅に削減する。
【００１９】
本願発明では、メモリ部を画素部を形成する基板上に実装する形態として、メモリ部、画素部および画素部の駆動回路を同一基板上に一体形成する形態と、メモリ部と画素部の駆動回路とを同一基板上に一体形成したスティックドライバを、画素部を形成する基板上に実装する形態と、を考える。メモリ部、画素部および画素部の駆動回路を同一基板上に一体形成する形態は、主として、ポリシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の半導体表示装置に用いられる。また、メモリ部と画素部の駆動回路とを同一基板上に一体形成したスティックドライバを、画素部を形成する基板上に実装する形態は、主として、アモルファスシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の半導体表示装置、およびパッシブマトリクス型の半導体表示装置に用いられる。
【００２０】
本願発明では、静止画像を表示する際に、画素部を形成する基板上に実装したメモリ部に格納した画像データを用いることができる。その結果、画像を表示する手続きの殆どを画素部を形成する基板上で行うことが可能となり、電力の消費は、従来のように半導体装置全体ではなく、主に画素部を形成する基板上で行われる。
【００２１】
その場合、消費電力は、画素部を形成する基板の外部から画像データを入力して表示する場合と比較して、７０[%]以下とすることも可能である。また、画素部を形成する基板上で消費される電力が、全体の５０[%]以上（好ましくは９０[%]以上）とすることも可能である。画素部を形成する基板の外部からは簡単な制御信号を必要とするだけであり、場合によっては、半導体表示装置の外部に設けられた多くの回路（ＣＰＵを含む）において、電源を停止することも可能である。このようにして、従来の半導体装置と比較して、消費電力を大幅に抑えることが可能となる。なお、外部からの制御信号としては、クロック信号やスタートパルス、及びメモリのアドレスや読み出しに関する信号等が含まれる。
【００２２】
本願発明の半導体装置、画素部を形成する基板上にメモリ制御回路を実装することは好ましい。この場合、メモリ制御回路は、メモリ部と同一基板上に形成するとよい。つまり、スティックドライバによってメモリを実装する場合には、スティックドライバを構成する基板上にメモリ制御回路を形成し、またメモリ部を画素部と同一基板上に形成する場合には、画素部と同一基板上にメモリ制御回路を形成する。
【００２３】
その結果、静止画像を表示する場合、メモリ制御回路でメモリのアドレスに関する計算等を行うことによって、画素部を形成する基板へ入力される制御信号をさらに軽減することができる。その結果、消費電力はさらに低く抑えられる。
【００２４】
このようにして、低消費電力で静止画像を表示することができる半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。
【００２５】
なお、メモリ部は、その用途から、メモリ全体で少なくとも一つの静止画像全体を格納するだけの記憶容量を有することが必要である。複数の静止画像を格納できる記憶容量を有することはさらに望ましい。可能であれば、短時間の動画像を格納できる記憶容量を有することも好ましい。
【００２６】
メモリ部を構成するメモリとしては、ＳＲＡＭ、ＤＲＡＭまたはＥＥＰＲＯＭのいずれであってもよい。また、メモリ部を、ＳＲＡＭ、ＤＲＡＭおよびＥＥＰＲＯＭの組み合わせによって構成してもよい。
【００２７】
この他、スティックドライバを形成する基板は、シリコン基板、ＳＯＩ基板および絶縁表面を有する基板のいずれであってもよい。特に、スティックドライバを形成する基板を、画素部を形成する基板と同じ厚さおよび同じ材質とすることは好ましい。また、画像信号が入力されるのは、画素部の駆動回路のうちデータ線側駆動回路だけであるため、スティックドライバを用いてメモリと駆動回路を実装する場合には、データ線側駆動回路を備えたスティックドライバ（データ線側スティックドライバ）にだけメモリ部を内蔵してもよい。
【００２８】
例えば、ガラス基板を用いたスティックドライバの作製方法としては、Yamazaki et al. U.S. Patent No.5,821,138や、Yamazaki et al. U.S. Patent No.6,118,502の開示内容を参照することによりここに盛り込むこととする。
【００２９】
以下に、本願発明の構成を示す。
【００３０】
画素部と、画素部の駆動回路と、メモリ部と、を少なくとも備えた半導体装置であって、
前記画素部と、前記画素部の駆動回路と、前記メモリ部と、は同一基板上に一体形成され、
前記メモリ部に格納された画像データを基に画像を表示する機能を有することを特徴とする半導体装置が提供される。
【００３１】
画素部と、画素部の駆動回路と、メモリ部と、を少なくとも備えた半導体装置であって、
前記画素部は第１の基板上に形成されており、
前記画素部の駆動回路と前記メモリ部とは第２の基板上に一体形成されており、
前記第１の基板上の前記画素部以外の領域に前記第２の基板が設けられ、前記画素部の駆動回路からの信号が前記画素領域に入力するように接続されており、前記メモリ部に格納された画像データを基に画像を表示する機能を有することを特徴とする半導体装置が提供される。
【００３２】
前記第２の基板は前記第１の基板と同じ厚さを有していてもよい。
【００３３】
前記第２の基板は前記第１の基板と同じ材料を有していてもよい。
【００３４】
前記第２の基板は絶縁表面を有する基板、ＳＯＩ基板またはシリコン基板のうちの１つであってもよい。
【００３５】
画素部と、データ線側駆動回路と、走査線側駆動回路と、メモリ部と、を少なくとも備えた半導体装置であって、
前記画素部は第１の基板上に形成されており、
前記データ線側駆動回路と前記メモリ部とは第２の基板上に一体形成されており、
前記走査線側駆動回路は第３の基板上に一体形成されており、
前記第１の基板上の前記画素部以外の領域に前記第２の基板と前記第３の基板とが設けられ、前記データ線側駆動回路からの信号と前記走査線側駆動回路からの信号とが前記画素領域に入力するように接続されており、
前記メモリ部に格納された画像データを基に画像を表示する機能を有することを特徴とする半導体装置が提供される。
【００３６】
前記第２の基板と前記第３の基板とは、前記第１の基板と同じ厚さを有していてもよい。
【００３７】
前記第２の基板と前記第３の基板とは、前記第１の基板と同じ材料を有していてもよい。
【００３８】
前記第２の基板と前記第３の基板とは、絶縁表面を有する基板、ＳＯＩ基板またはシリコン基板のうちの１つであってもよい。
【００３９】
前記半導体装置は前記メモリ部に格納された画像データを基に静止画像を表示する機能を有していてもよい。
【００４０】
前記半導体装置はメモリ制御回路を備えており、
前記メモリ制御回路と前記メモリ部とは同一基板上に一体形成されていてもよい。
【００４１】
前記半導体装置は、画像の表示を行う機能を有する第１の領域と、画像データを前記第１の領域に供給する機能を有する第２の領域とからなり、
前記第１の領域は、前記画素部を形成する基板を含んでおり、
前記半導体装置は、前記第２の領域が供給する画像データを基に画像を表示する第１の表示方法と、前記第１の領域に設けられたメモリ部に格納された画像データを基に画像を表示する第２の表示方法と、を備えていてもよい。
【００４２】
前記第２の表示方法によって前記半導体装置が消費する電力は、前記第１の表示方法によって前記半導体装置が消費する電力の７０[%]以下であってもよい。
【００４３】
前記第２の表示方法を行う場合に、前記半導体装置が消費する電力の５０[%]以上は、前記第1の領域で消費されてもよい。
【００４４】
前記第２の表示方法を行う場合に、前記半導体装置が消費する電力の９０[%]以上は、前記第1の領域で消費されてもよい。
【００４５】
前記第１の表示方法は、前記第２の領域に設けられたＣＰＵによって制御され、
前記第２の表示方法は、前記第1の領域に設けられた制御回路によって制御され、
前記第２の表示方法は、前記ＣＰＵの電源を停止した状態で行うことができてもよい。
【００４６】
画像の表示を行う機能を有する前記半導体装置（第１の半導体装置）と、画像データを前記第１の半導体装置に供給する機能を有する半導体装置（第２の半導体装置）と、からなる半導体装置群であって、
前記半導体装置群は、前記第２の半導体装置が供給する画像データを表示する第１の表示方法と、前記第１の半導体装置が有するメモリ部に格納された画像データを基に画像を表示する第２の表示方法と、を備えていることを特徴とする半導体装置群が提供される。
【００４７】
前記第２の表示方法によって前記半導体装置群全体が消費する電力は、前記第１の表示方法によって前記半導体装置群全体が消費する電力の７０[%]以下であってもよい。
【００４８】
前記第２の表示方法を行う場合に、前記半導体装置群全体が消費する電力の５０[%]以上は、前記第1の半導体装置によって消費されてもよい。
【００４９】
前記第２の表示方法を行う場合に、前記半導体装置群全体が消費する電力の９０[%]以上は、前記第1の半導体装置によって消費されてもよい。
【００５０】
前記第２の表示方法は、前記第1の半導体装置単独で行うことができてもよい。
【００５１】
前記メモリ部は１００[kbit]〜１０[Gbit]の記憶容量を有することが好ましい。
【００５２】
前記メモリ部は１[Mbit]〜１２８[Mbit]の記憶容量を有することがより好ましい。
【００５３】
前記メモリ部は、ＳＲＡＭ、ＤＲＡＭ、またはＥＥＰＲＯＭのいずれか１つによって構成されていてもよい。
【００５４】
前記メモリ部は、ＳＲＡＭ、ＤＲＡＭ、またはＥＥＰＲＯＭの組み合わせによって構成されていてもよい。
【００５５】
前記半導体装置はアクティブマトリクス型液晶表示装置、パッシブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置、或いはパッシブマトリクス型ＥＬ表示装置のうちのいずれか１つであってもよい。
【００５６】
前記半導体装置とは、ディスプレイ、ビデオカメラ、ヘッドマウントディスプレイ、ＤＶＤプレーヤー、ゴーグル型ディスプレイ、パーソナルコンピュータ、携帯電話、カーオーディオから選ばれた一つであってもよい。
【００５７】
【発明の実施の形態】
本願発明の特徴は、半導体装置において、画素部を形成する基板上にメモリ部を実装することにより、低消費電力で静止画像または短時間の動画像が表示できる点にある。本実施の形態では、半導体表示装置を搭載した半導体装置のブロック図と、画像を表示するまでの画像データの流れについて簡単に説明を行う。なお、メモリ部、駆動回路、および画素部といった本願発明を構成する各ブロックの詳細（回路構成等）についての説明は実施例を参照することができる。
【００５８】
説明には、図１および図２を用いる。図１は画素部を形成した基板上にメモリ部を一体形成した半導体装置のブロック図であり、図２は画素部を形成した基板上に、メモリ部を備えたスティックドライバを実装した半導体装置のブロック図である。
【００５９】
まず、図１を参照する。半導体装置１０１は、入力端子１１１、第１の制御回路１１２、第２の制御回路１１３、ＣＰＵ１１４、第１のメモリ１１５、第２のメモリ１１６、及び半導体表示装置１０２によって構成される。また、半導体表示装置１０２は、メモリ部１２０、データ線側駆動回路１１７、走査線側駆動回路１１８、および画素部１１９によって構成される。メモリ部１２０、データ線側駆動回路１１７、走査線側駆動回路１１８、および画素部１１９は全て同一基板上に形成されている。
【００６０】
半導体装置１０１において、半導体表示装置１０２を除いた部分は、図３に示した半導体装置（従来の技術を参照）と同様であるため、その部分の説明は省略する。ただし、第２の制御回路からの出力信号には、従来の技術で述べた画像信号と制御信号（クロック信号、スタートパルス等）以外に、メモリ部を制御する制御信号（メモリのアドレス、書き込み、読み出しに関する信号）が含まれる。
【００６１】
画像（特に、動画像）を表示する際には、半導体表示装置１０２には画像信号と制御信号が入力される。まず、メモリ部へは画像信号及びメモリのアドレスや書き込み、読み出しに関する制御信号が入力され、画像信号はメモリ部１２０に格納される。メモリ部１２０に格納された画像データは制御信号によって再び読み出され、データ線側駆動回路１１７に送られる。同時に、データ線側駆動回路１１７と走査線側駆動回路１１８には、クロック信号やスタートパルスといった制御信号が入力され、画素部１１９においてメモリ部１２０から読み出された画像信号が表示される。
【００６２】
静止画像を表示する場合には、半導体表示装置１０２へは制御信号だけが入力される。そしてメモリのアドレス、書き込み、読み出しに関する制御信号に従って、メモリ部１２０に格納された画像データが読み出され、データ線側駆動回路１１７に送られる。同時に、データ線側駆動回路１１７と走査線側駆動回路１１８には、クロック信号やスタートパルスといった制御信号が入力され、画素部１１９においてメモリ部１２０から読み出された画像信号を表示する。
【００６３】
このように本願発明では、静止画像を表示する場合、画素部を形成する基板上に実装したメモリ部に格納された画像データを用いることができる。その結果、上述したように、画素部を形成する基板の外部からは簡単な制御信号が必要となるだけであり、画像信号を半導体表示装置の外部から送るといった、多量のデータ転送は不要となる。そして、画素部を形成する基板の外部において消費される電力を大幅に削減することができる。場合によっては、消費電力を、画素部を形成する基板の外部から画像データを入力して表示する場合と比較して、７０[%]以下とすることも可能である。また、画素部を形成する基板上で消費される電力が、全体の５０[%]以上（好ましくは９０[%]以上）とすることも可能である。さらに半導体装置１０１において、半導体表示装置１０２と第２の制御回路１１３を除く回路（第１の制御回路１１２、第１のメモリ１１５、第２のメモリ１１６、ＣＰＵ１１４）の全て或は一部分は、完全に電源を停止することも可能である。このようにして、従来の半導体装置と比較して、消費電力を大幅に抑えることが可能となる。
【００６４】
また本願発明では、画素部を形成する基板上にメモリ制御回路を一体形成してもよい（実施例１参照）。このような構成とし、画素を形成する基板上でメモリ制御回路でメモリのアドレスに関する簡単な計算を行うことによって、静止画像を表示する場合に半導体表示装置に入力される制御信号はさらに簡単なものとなる。そして消費電力はさらに低く抑えられる。
【００６５】
なお、図１に示したメモリ部と画素部と画素部の駆動回路を一体形成した半導体表示装置は、主として、ポリシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の表示装置に用いられる。しかし、これらに限定されるものではない。表示装置としては、液晶表示装置であっても、自発光層を有する表示装置（代表的には、ＥＬ表示装置）であってもよい。アクティブマトリクス型液晶表示装置の例としては実施例３、４を、また、アクティブマトリクス型ＥＬ表示装置の例としては実施例６、７を参照することができる。
【００６６】
次に図２を参照する。半導体装置２０１は、入力端子２１１、第１の制御回路２１２、第２の制御回路２１３、ＣＰＵ２１４、第１のメモリ２１５、第２のメモリ２１６、及び半導体表示装置２０２によって構成される。
半導体装置２０１は、半導体表示装置２０２を除いて、図１に示した半導体装置１０１と同様であり、第２の制御回路からは、画像信号と制御信号（クロック信号、スタートパルス等）以外に、メモリ部を制御する制御信号（メモリのアドレス、書き込み、読み出しに関する信号）が出力される。
【００６７】
また、半導体表示装置２０２は、メモリ部とデータ線側駆動回路の組（２２０ａ、２１７ａ）、（２２０ｂ、２１７ｂ）、（２２０ｃ、２１７ｃ）をそれぞれ同一基板上に形成したデータ線側スティックドライバ（波線で囲んだ部分）２２２ａ、２２２ｂ、２２２ｃ、走査線側駆動回路２１８ａ、２１８ｂをそれぞれ備えた走査線側スティックドライバ（波線で囲んだ部分）２２１ａ、２２１ｂ、及び画素部２１９によって構成される。スティックドライバは、画素部を形成する基板上に実装される。
【００６８】
そして、半導体表示装置１０２と同様に、動画像を表示する際には画像信号と制御信号が、静止画像を表示する際には制御信号だけが、それぞれ入力され、画素部２１９において画像が表示される。なお、半導体表示装置２０２は、画素部の駆動回路とメモリ部が複数個のスティックドライバによって、分割されているため、半導体装置２０２に入力された信号は、それぞれのスティックドライバに送られる。例えば、静止画像を表示する際には、それぞれのデータ線側スティックドライバに、メモリのアドレスや書き込み、読み出しに関する制御信号（メモリ部に入力される）、およびクロック信号やスタートパルスといった制御信号（データ線側駆動回路に入力される）が入力され、それぞれの走査線側スティックドライバに、クロック信号やスタートパルスといった制御信号（走査線側駆動回路に入力される）が入力される。
【００６９】
このように、スティックドライバによってメモリを実装した本実施の形態においても、静止画像を表示する場合、画素部を形成する基板の外部からは、簡単な制御信号を入力するだけでよく、画像信号を半導体表示装置の外部から送るといった、多量のデータ転送に伴う消費電力は大幅に減少する。場合によっては、消費電力を、画素部を形成する基板の外部から画像データを入力して表示する場合と比較して、７０[%]以下とすることも可能である。また、画素部を形成する基板上で消費される電力が、全体の５０[%]以上（好ましくは９０[%]以上）とすることも可能である。さらに半導体装置２０１において、半導体表示装置２０２と第２の制御回路２１３を除く回路（第１の制御回路２１２、第１のメモリ２１５、第２のメモリ２１６、ＣＰＵ２１４）の全て或は一部分は、完全に電源を停止することも可能である。このようにして、従来の半導体装置と比較して、消費電力を大幅に抑えることが可能となる。
【００７０】
また、スティックドライバを形成する基板上にメモリ制御回路を一体形成してもよい（実施例１参照）。スティックドライバ内に設けたメモリ制御回路でメモリのアドレスに関する簡単な計算を行うことによって、静止画像を表示する場合に、画素部を形成する基板へ入力される制御信号はさらに簡単なものとなり、消費電力はさらに低く抑えられる。
【００７１】
なお、図２に示したメモリ部と画素部の駆動回路を有するスティックドライバを実装した半導体表示装置は、主として、アモルファスシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の表示装置や、パッシブマトリクス型の表示装置に用いられる。表示装置としては、液晶表示装置であっても、自発光層を有する表示装置（代表的には、ＥＬ表示装置）であってもよい。アクティブマトリクス型液晶表示装置の例としては実施例３、５を、アクティブマトリクス型ＥＬ表示装置の例としては実施例６、８を、パッシブマトリクス型の表示装置の例としては実施例９を参照することができる。
【００７２】
なお、スティックドライバを形成する基板は、シリコン基板であっても、ＳＯＩ基板であっても、絶縁表面を有する基板であってもかまわない。シリコン基板上またはＳＯＩ基板上に形成されたスティックドライバは小型で高特性である。また、スティックドライバを、画素部を形成する基板と同じ材料の基板上に形成すること、液晶表示装置において、対向基板と同じ厚さの基板上に形成すること、は以下の点で好ましい。まず同じ材料である場合には、熱膨張率が同じであるため、表示装置に温度変化が生じても熱応力が生じることはなく、ＴＦＴで作製された回路の特性が損なわれることがない。また、液晶表示装置の対向基板とスティックドライバを形成する基板が同じ厚さを有すること二より、半導体表示装置全体としての薄型化に寄与することができる。スティックドライバを実装する形態については、実施例５、８を参照することができる。
【００７３】
本願発明では、このようにメモリ部を画素部を形成する基板上に実装する。本願発明によって、静止画像を表示する場合に消費電力を低く抑えることができる半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。
【００７４】
なお、メモリ部は、その用途から、メモリ全体で少なくとも一つの静止画像全体を格納するだけの記憶容量を有することが必要である。複数の静止画像を格納できる記憶容量を有することはさらに望ましい。可能であれば、短時間の動画像を格納できる記憶容量を有することも好ましい。
【００７５】
例えば、階調表示を行わない白黒のＥＧＡ規格の表示装置では一つの静止画像を表示するのに約２５６[kbit]のデータが必要である。また、ＲＧＢフルカラーのＵＸＧＡ規格の表示装置において、画像信号として６[bit]のデジタル信号を用いる場合には、一つの静止画像を表示するのに約４０[Mbit]のデータが必要となる。また、同様の表示装置において、１秒間に６０フレームとして１分程度の動画像を表示する場合にはおよそ１０[Gbit]のデータが必要となる。また、スティックドライバを実装する半導体表示装置においては、複数個のスティックドライバでデータ線側駆動回路の全体を構成するため、個々のスティックドライバに内蔵するメモリ部の容量は一つの静止画像データの容量より小さくてもよい。これらのことを考慮すると、メモリ部の容量は１００[kbit]以上であることが好ましい。また、動画像を格納することを考慮した場合には、１０[Gbit]程度の記憶容量を有することが好ましい。勿論、さらに大きな記憶容量を有していてもよい。また、ＸＧＡ規格やＵＸＧＡ規格の表示装置において、１〜数十枚の静止画像のデータとワーク領域とを考慮した場合には、メモリ部の容量が１[Mbit]〜１２８[Mbit]であることが望ましい。
【００７６】
メモリ部を構成するメモリとしては、ＳＲＡＭ、ＤＲＡＭまたはＥＥＰＲＯＭのいずれであってもよい。ＳＲＡＭは動作速度が非常に速いが集積密度が低く、ＤＲＡＭは、動作速度がＳＲＡＭに劣るが集積密度はＳＲＡＭより高い。また、ＥＥＰＲＯＭは、動作速度がさらに遅いが集積密度が非常に高い、という特徴を有する。これらメモリ部を構成するメモリの例は、実施例１０〜１３を参照することができる。
【００７７】
また、メモリ部をＳＲＡＭ、ＤＲＡＭおよびＥＥＰＲＯＭの組み合わせによって構成してもよい。例えば、動作速度の速いＳＲＡＭと、集積密度の高いＥＥＰＲＯＭからなるメモリ部を設け、ＳＲＡＭを一時的にデータを格納するバッファとして、またＥＥＰＲＯＭをメインメモリとして使用することも可能である（実施例１４参照）。
【００７８】
なお、メモリ部に格納する画像データはデジタル信号であるので、入力される画像信号がアナログ信号である場合には、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを設ける必要がある。その場合、Ｄ／Ａコンバータ若しくはＡ／Ｄコンバータはメモリ部を形成する基板上に一体形成することが望ましい。
【００７９】
本実施の形態では、データ線側スティックドライバのみにメモリ部を設ける構成としたが、走査線側スティックドライバ内にメモリ部を設けても構わない。例えば、駆動方法が複雑な場合には、走査線側の駆動信号に関する情報をこのメモリ部に格納することができる。
【００８０】
本実施の形態では、画像を表示する際に、画像信号をいったんメモリ部に格納した後、画像を表示する構成としたが、本願発明はこれに限定されない。画像信号をメモリ部とデータ線側駆動回路に同時に入力してもよいし、制御信号によってこれらのモードを切り替えてもよい。
【００８１】
（実施例１）
本願発明において、画素部を形成する基板上にメモリ制御回路を実装することも好ましい。
【００８２】
図５および図６は、メモリ制御回路を有する半導体表示装置を搭載した半導体装置のブロック図である。半導体表示装置を除いた部分は、それぞれ、入力端子５１１、６１１、第１の制御回路５１２、６１２、第２の制御回路５１３、６１３、ＣＰＵ５１４、６１４、第１のメモリ５１５、６１５、第２のメモリ５１６、６１６によって構成されており、実施の形態で説明した半導体装置（図１参照）と同様である。図５に示した半導体表示装置５０２は、メモリ制御回路５１７がメモリ部５２１、データ線側駆動回路５１８、走査線側駆動回路５１９、及び画素部５２０と同一基板上に一体形成している。また、図６に示した半導体表示装置６０２は、メモリ制御回路、メモリ部、データ線側駆動回路の組（６２０ａ、６２１ａ、６１７ａ）、（６２０ｂ、６２１ｂ、６１７ｂ）、（６２０ｃ、６２１ｃ、６１７ｃ）がそれぞれ一体形成されているスティックドライバ６２３ａ、６２３ｂ，６２３ｃを画素部を形成する基板上に実装している。
【００８３】
メモリ制御回路の役割は、半導体表示装置の外部からの制御信号を削減することである。例えば、メモリのアドレスの計算を行う回路を設けることによって、半導体表示装置の外部から送られてくるメモリのアドレスに関する制御信号を簡単なものにすることができる。また、メモリ部の制御だけに限定されず、走査線側駆動回路やデータ線側駆動回路の制御信号をより簡単にするための回路を含んでいても良い。メモリ制御回路は、半導体表示装置の外部からの制御信号を簡単化できる回路であればどのような公知の回路を含んでいてもよい。
【００８４】
このようにメモリ制御回路を半導体表示装置、特に画素を形成する基板上に実装することによって、静止画像を表示する場合に、消費電力の小さい半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。
【００８５】
なお、メモリ部とメモリ制御回路と画素部と画素部の駆動回路とを一体形成した半導体表示装置（図５）は、主として、ポリシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の表示装置に用いられる。また、メモリ部とメモリ制御回路と画素部の駆動回路とを有するスティックドライバを、画素部を形成する基板上に実装した半導体表示装置（図６）は、主として、アモルファスシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の表示装置や、パッシブマトリクス型の表示装置に用いられる。表示装置としては、液晶表示装置であっても、自発光層を有する表示装置（代表的には、ＥＬ表示装置）であってもよい。
【００８６】
（実施例２）
実施の形態で説明した半導体装置（図１及び図２）は、２つの独立した半導体装置と考えることもできる。本実施例では、２つの独立した半導体装置のうち、半導体表示装置を含む半導体装置について説明を行う。説明には、図７および図８を用いる。
【００８７】
図７に示した半導体装置７０１は、入力端子７１１、制御回路７１２、半導体表示装置７０２によって構成される。半導体表示装置７０２において、メモリ部７１４は、画素部７１７、データ線側駆動回路７１５および走査線側駆動回路７１６と同一基板上に一体形成されている。一方、図８に示した半導体装置８０１は、入力端子８０３、制御回路８０４、半導体表示装置８０２によって構成される。半導体表示装置８０２は、メモリ部８２０ａ、８２０ｂ，８２０ｃとデータ線側駆動回路８１７ａ、８１７ｂ，８１７ｃを、スティックドライバによって画素部を形成する基板上に実装したものである。データ線側スティックドライバ８２２ａ、８２２ｂ，８２２ｃを構成するメモリ部及びデータ線側駆動回路（８２０ａ、８１７ａ）、（８２０ｂ、８１７ｂ）および（８２０ｃ、８１７ｃ）は、それぞれ同一基板上に形成されている。また、走査線側駆動回路８１８ａ、８１８ｂもスティックドライバによって画素部を形成する基板上に実装されている。
【００８８】
本実施例に示した半導体装置は、半導体表示装置の他に、画像信号のフォーマットを変換できる制御回路を有する。図７において、半導体装置７０１には、色信号、輝度信号、調整用の信号といった画像信号と制御信号が入力される。半導体装置７０１に入力された画像信号と制御信号は、入力端子７１１を経て制御回路７１２に入力され、半導体表示装置７０２に適した画像フォーマットに変換される。半導体装置７０２には、図１に示した半導体表示装置（実施の形態参照）に入力される画像信号と制御信号と同様な信号が入力され、画素部７１７において画像が表示される。半導体装置８０１においても全く同様である。なお、制御回路は、画素部とは別のチップで構成される。
【００８９】
このような半導体装置においても、静止画像を表示する場合、画素部を形成する基板上に実装したメモリ部に格納された画像データを用いることができるため、画像信号を半導体表示装置の外部から送るといった、多量のデータ転送に伴う消費電力を大幅に削減することができる。場合によっては、第１の半導体装置（７０１または８０１）及び、第１の半導体装置に画層信号と制御信号を供給する第２の半導体装置の全体で消費される電力は、画像データを第２の半導体表示装置から供給して表示する場合と比較して、７０[%]以下とすることも可能である。また、第１の半導体表示装置で消費される電力が、全体の５０[%]以上（好ましくは９０[%]以上）とすることも可能である。さらに第２の半導体装置を用いずに、第１の半導体装置単独で静止画像を表示することも可能である。
【００９０】
本実施例は、液晶ディスプレイ、ＥＬディスプレイ等に応用することができる。また、本実施例は実施例１と組み合わせることができる。つまり、図７及び図８に示した半導体装置において、メモリ制御回路を半導体表示装置に実装しても良い。
【００９１】
（実施例３）
本実施例では、本願発明をアクティブマトリクス型液晶表示装置に応用した例について述べる。説明には図９を用いる。
【００９２】
図９（Ａ）はアクティブマトリクス型液晶表示装置のブロック図である。図９（Ａ）に示したアクティブマトリクス型液晶表示装置は、画素９０４がマトリクス状に配置された画素部９０１と、データ線側駆動回路９０２と、走査線側駆動回路９０３と、メモリ部９０５とを有する。また、データ線側駆動回路９０２にはデータ線９０６が接続され、走査線側駆動回路９０３には走査線９０７が接続されている。容量線９０８にはコモン電位が与えられている。
【００９３】
なお、画素部９０１、データ線側駆動回路９０２、走査線側駆動回路９０３およびメモリ部９０５は同一基板上に形成されていても良いし、データ線側駆動回路９０２、メモリ部９０５および走査線側駆動回路９０３が、実施の形態で説明したスティックドライバによって画素部を形成する基板上に実装されていても良い。
【００９４】
図９（Ｂ）は、画素部９０１を構成する画素９０４の回路図を示したものである。画素９０４は、スイッチング用ＴＦＴ９１１、液晶素子９１４およびコンデンサ９１５を有し、スイッチング用ＴＦＴ９１１のゲート電極は走査線９０７に、ソース・ドレイン電極の一方がデータ線９０６に接続されている。スイッチング用ＴＦＴ９１１のソース・ドレイン電極の残る一方は、液晶９１４およびコンデンサ９１５に接続されている。また、液晶素子９１４の残る一方の電極は対向電極９１６に接続され、コンデンサ９１５の残る一方の電極は容量線９０８に接続されている。
【００９５】
なお、容量線９０８を設けずに、コンデンサ９１５の電極の一方を対向電極９１６に接続しても構わない。さらに、コンデンサ９１５を設けなくても良い。また、スイッチング用ＴＦＴ９１１はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。
【００９６】
本実施例は、実施例１および２のいずれの構成を組み合わせても良い。 つまり、本実施例の半導体表示装置に実施例１で説明した制御回路を設けても良いし、本実施例の半導体表示装置を実施例２の半導体装置に搭載しても良い。
【００９７】
（実施例４）
本実施例では、本願発明を応用したアクティブマトリクス型液晶表示装置の上面図と断面図について説明を行う。
【００９８】
図１０（Ａ）は、液晶の封入まで行った状態を示すアクティブマトリクス型液晶表示装置の上面図である。図１０（Ａ）において、第１の基板１００１上には、画素部１００２、走査線側駆動回路１００３、データ線側駆動回路１００４、メモリ部１００５、配線１００６が形成されている。第１の基板１００１と第２の基板１００９とはシール材１００８によって貼り合わされ、シール材１００８で囲まれた２つの基板の間には液晶が封入されている（図１０（Ｂ）の液晶層１０１０を参照）。
【００９９】
配線１００６は、走査線側駆動回路１００３、データ線側駆動回路１００４、メモリ部１００５、及び画素部１００２に入力される信号を伝達するための接続配線であり、外部の半導体装置との接続端子となるＦＰＣ（フレキシブルプリントサーキット）１００７から画像信号や制御信号を受け取る。
【０１００】
次に、図１０（Ａ）をＡ−Ａ'で切断した断面に相当する断面図を図１０（Ｂ）に示す。なお、図１０（Ａ）、（Ｂ）では同一の部位に同一の符号を用いている。
【０１０１】
図１０（Ｂ）において、第１の基板１００１上には画素部１００２、走査線側駆動回路１００３、配線１００６が形成されている。画素部１００２は液晶層に印加する電圧を制御するためのＴＦＴ（スイッチング用ＴＦＴという）、及びそのドレイン領域に電気的に接続されたコンデンサ、画素電極等を含む複数の画素により形成されている（図示せず）。また、走査線側駆動回路１００３はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を用いて形成されている。また、第２の基板１００９上には、カラーフィルタ、貝柱スペーサ、オーバーコート層、対向電極等が形成されている。
【０１０２】
図１０（Ｂ）に示した液晶表示装置は、上述した第１の基板１００１及び第２の基板１００９をシール材１００８で貼り合わせ、第１の基板１００１と第２の基板１００９とシール材１００８で囲まれた領域内に液晶を注入し（液晶層１０１０の形成）、配線１００６とＦＰＣ１００７を導電性材料１０１１を用いて電気的に接続したものである。
【０１０３】
なお、液晶材料には公知の液晶材料を用いれば良い。２つの基板の間隔は、第２の基板に設けられた貝柱スペーサによって決まるが、ネマチック液晶の場合には３〜８[μm]、スメチック液晶の場合には１〜４[μm]とする。また、シール材１００８の露呈部及びＦＰＣ８０９の一部を覆うように第２のシール材を設けてもよい。
【０１０４】
なお、本実施例の構成は、実施例１〜３のいずれの構成とも自由に組み合わせることが可能である。
【０１０５】
（実施例５）
本願発明は、スティックドライバを用いたアクティブマトリクス型液晶表示装置にも応用することができる。
【０１０６】
図１１（Ａ）は、液晶の封入まで行った状態を示すアクティブマトリクス型液晶表示装置の上面図である。図１１（Ａ）において、第１の基板１１０１上には、画素部１１０２、配線１１０６及び引き出し線１１１０が形成され、また、走査線側スティックドライバ１１１１ａ、１１１１ｂ及びデータ線側スティックドライバ１１１２ａ、１１１２ｂ、１１１２ｃが実装されている。走査線側スティックドライバ１１１１ａ、１１１１ｂは、走査線側駆動回路１１０３ａ、１１０３ｂをそれぞれ有しており、データ線側スティックドライバ１１１２ａ、１１１２ｂ、１１１２ｃは、走査線側駆動回路とメモリ部（１１０４ａ、１１０５ａ）、（１１０４ｂ、１１０５ｂ）及び（１１０４ｃ、１１０５ｃ）をそれぞれ有している。また、第１の基板１１０１と第２の基板１１０９とはシール材１１０８によって貼り合わされ、シール材１１０８で囲まれた２つの基板の間には液晶が封入されている（図１１（Ｂ）の液晶層１１１３を参照）。
【０１０７】
配線１１０６は、走査線側スティックドライバ１１１１ａ、１１１１ｂ、データ線側スティックドライバ１１１２ａ、１１１２ｂ、１１１２ｃ、及び画素部１１０２に入力される信号を伝達するための接続配線であり、外部の半導体装置との接続端子となるＦＰＣ（フレキシブルプリントサーキット）１１０７から画像信号や制御信号を受け取る。また引き出し線１１１０は、走査線側スティックドライバ１１１１ａ、１１１１ｂおよびデータ線側スティックドライバ１１１２ａ、１１１２ｂ、１１１２ｃからの出力信号を画素部１１０２に入力するための配線である。
【０１０８】
次に、図１１（Ａ）をＡ−Ａ'で切断した断面に相当する断面図を図１１（Ｂ）に示す。なお、図１１（Ａ）、（Ｂ）では同一の部位に同一の符号を用いている。
【０１０９】
図１１（Ｂ）において、第１の基板１１０１上には画素部１１０２、配線１１０６、引き出し線１１１０が形成され、走査線側スティックドライバ１１１１ａが実装されている。
【０１１０】
このうち、２つの基板が貼り合わされている領域は、図１０（Ｂ）示した断面図（実施例４参照）と同様、第１の基板１１０１と第２の基板１１０９がシール材１１０８によって張り合わせられ、その間には液晶層１１１３が形成されている。
【０１１１】
また、配線１１０６の一方の端とＦＰＣ１１０７とは異方性導電材で接着されている。異方性導電材は樹脂１１１５と表面にＡｕなどがメッキされた数十〜数百[μm]径の導電性粒子１１１４から成り、導電性粒子１１１４により配線１１０６とＦＰＣ１１０７とが電気的に接続されている。
【０１１２】
なお、シール材１１０８の露呈部、ＦＰＣ１１０７の一部、走査線側スティックドライバ１１１１ａ、１１１１ｂの一部、及びデータ線側スティックドライバ１１１２ａ、１１１２ｂ、１１１２ｃの一部を覆うように第２のシール材を設けてもよい。
【０１１３】
ここで、スティックドライバとその実装方法について簡単に述べる。図１１（Ｂ）には走査線側スティックドライバ１１１１ａの断面図が示されており、走査線側駆動回路１１０３ａと入出力端子１１１６を有する。そして、走査線側スティックドライバ１１１１ａは、ＦＰＣ１１０７と配線１１０６の接続方法と同様な方法によって実装されている。つまり、走査線側スティックドライバ１１１１ａは異方性導電材で第１の基板１１０１に接着され、走査線側スティックドライバ１１１１ａに設けられた入出力端子１１１６は、樹脂１１１５中に混入された導電性粒子１１１４により、引出線１１１０及び配線１１０６と電気的に接続されている。
【０１１４】
上述した実装方法は、本実施例の半導体装置に実装されている全てのスティックドライバにも用いられる。また、スティックドライバの実装方法は図１１（Ｂ）に示した方法に限定されるものではなく、ここで説明した以外にも公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることが可能である。
【０１１５】
なお、スティックドライバは、シリコン基板、ＳＯＩ基板、絶縁表面を有する基板のいずれの基板上に形成されていても構わない。特に、スティックドライバが第２の基板１１０９と同じ厚さを有する場合、表示装置全体としての薄型化に寄与することができる点で好ましい。また、スティックドライバが第１の基板１１０１と同じ材料からなる場合、液晶表示装置に温度変化が生じても熱応力が発生することなく、ＴＦＴで作製された回路の特性を損なうことはないという点で好ましい。
【０１１６】
なお、本実施例の構成は、実施例１〜３のいずれの構成とも自由に組み合わせることが可能である。
【０１１７】
（実施例６）
本実施例では、本願発明をアクティブマトリクス型ＥＬ表示装置に応用した例について述べる。説明には図１２を用いる。
【０１１８】
図１２（Ａ）はアクティブマトリクス型ＥＬ表示装置のブロック図である。図１２（Ａ）に示したアクティブマトリクス型ＥＬ表示装置は、画素１２０４がマトリクス状に配置された画素部１２０１と、データ線側駆動回路１２０２と、走査線側駆動回路１２０３とを有する。また、データ線側駆動回路１２０２にはデータ線１２０６が接続され、走査線側駆動回路１２０３には走査線１２０７が接続されている。電源供給線１２０８には所定の電位が与えられている。
【０１１９】
なお、画素部１２０１、データ線側駆動回路１２０２、走査線側駆動回路１２０３およびメモリ部１２０５は同一基板上に形成されていても良いし、データ線側駆動回路１２０２、メモリ部１２０５および走査線側駆動回路１２０３が、実施の形態で説明したスティックドライバによって画素部を形成する基板上に実装されていても良い。
【０１２０】
図１２（Ｂ）は、画素部１２０１を構成する画素１２０４の回路図を示したものである。画素１２０４は、スイッチング用ＴＦＴ１２１１、ＥＬ駆動用ＴＦＴ１２１４、ＥＬ素子１２１６を有し、スイッチング用ＴＦＴ１２１１のゲート電極は走査線１２０７に、ソース・ドレイン電極の一方がデータ線１２０６に接続されている。スイッチング用ＴＦＴ１２１１のソース・ドレイン電極の残る一方は、ＥＬ駆動用ＴＦＴ１２１４のゲート電極に接続されている。また、ＥＬ駆動用ＴＦＴ１２１４のソース電極が電源供給線１２０８に、ドレイン電極がＥＬ素子１２１６に接続されている。ＥＬ素子１２１６のもう一方の電極は対向電極１２１７に接続されている。
【０１２１】
なお、ＥＬ駆動用ＴＦＴ１２１４のゲート電極と電源供給線１２０８の間にコンデンサを設けてもよい。また、ＥＬ駆動用ＴＦＴとしてｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ１２１１はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。
【０１２２】
本実施例は、実施例１および２のいずれの構成を組み合わせても良い。 つまり、本実施例の半導体表示装置に実施例１で説明した制御回路を設けても良いし、本実施例の半導体表示装置を実施例２の半導体装置に搭載しても良い。
【０１２３】
（実施例７）
本実施例では、本願発明を応用したアクティブマトリクス型ＥＬ表示装置の上面図と断面図について説明を行う。
【０１２４】
図１３（Ａ）は、ＥＬ素子の封入まで行った状態を示すアクティブマトリクス型ＥＬ表示装置の上面図である。図１３（Ａ）において、基板１３０１上には、画素部１３０２、走査線側駆動回路１３０３、データ線側駆動回路１３０４、メモリ部１３０５、配線１３０６が形成されている。また、１３０９はカバー材、１３０８はシール材であり、シール材１３０８で囲まれたカバー材１３０９と基板１３０１との間の領域には充填材１３１０（図１３（Ｂ）参照）が設けられている。
【０１２５】
配線１３０６は、走査線側駆動回路１３０３、データ線側駆動回路１３０４、メモリ部１３０５、及び画素部１３０２に入力される信号を伝達するための接続配線であり、外部機器との接続端子となるＦＰＣ（フレキシブルプリントサーキット）１３０７から画像信号や制御信号を受け取る。
【０１２６】
ここで、図１３（Ａ）をＡ−Ａ'で切断した断面に相当する断面図を図１３（Ｂ）に示す。なお、図１３（Ａ）、（Ｂ）では同一の部位に同一の符号を用いている。
【０１２７】
図１３（Ｂ）において、基板１３０１上には画素部１３０１および走査線側駆動回路１３０３が形成されている。画素部１３０１はスイッチング用ＴＦＴ、ＥＬ駆動用ＴＦＴ、及び画素電極等を含む複数の画素により形成される。各画素は画素電極の下にカラーフィルタを有していてもよい。画素電極上には、開口部を有するように絶縁膜が形成され、その上にＥＬ層、及び対向電極が形成される。対向電極は全ての画素に共通であり、配線１３０６を経由してＦＰＣ１３０７に電気的に接続されている。また、走査線側駆動回路１３０３はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を用いて形成される。
【０１２８】
図１３（Ｂ）に示したＥＬ表示装置は、上述した基板１３０１にシール材１３０８を形成し、スペーサを散布後カバー材１３０９と貼り合わせ、基板１３０１とカバー材１３０９とシール材１３０８で囲まれた領域内に充填材1１３１０を注入したものである。配線１３０６とＦＰＣ１３０７とは導電性材料１３１１を用いて電気的に接続されている。
【０１２９】
なお、ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。ＥＬ材料として有機材料だけでなく無機材料を用いることができる。カバー材１３０９は、基板１３０１と同じ材料からなる板を用いればよい。また、シール材１３０８の露呈部及びＦＰＣ１３０７の一部を覆うように第２のシール材（図示せず）を設けてもよい。
【０１３０】
なお、本実施例の構成は、実施例１、２、６のいずれの構成とも自由に組み合わせることが可能である。
【０１３１】
（実施例８）
本願発明は、スティックドライバを用いたアクティブマトリクス型ＥＬ表示装置にも応用することができる。
【０１３２】
図１４（Ａ）は、ＥＬ素子の封入まで行った状態を示すアクティブマトリクス型ＥＬ表示装置の上面図である。図１４（Ａ）において、基板１４０１上には、画素部１４０２、配線１４０６及び引き出し線１４１０が形成され、また、走査線側スティックドライバ１４１１ａ、１４１１ｂ及びデータ線側スティックドライバ１４１２ａ、１４１２ｂ、１４１２ｃが実装されている。走査線側スティックドライバ１４１１ａ、１４１１ｂは、走査線側駆動回路１４０３ａ、１４０３ｂをそれぞれ有しており、データ線側スティックドライバ１４１２ａ、１４１２ｂ、１４１２ｃは、走査線側駆動回路とメモリ部（１４０４ａ、１４０５ａ）、（１４０４ｂ、１４０５ｂ）及び（１４０４ｃ、１４０５ｃ）をそれぞれ有している。また、１４０９はカバー材、１４０８はシール材であり、シール材１４０８で囲まれたカバー材と基板との間の領域には充填材１４１０（図１４（Ｂ）参照）が設けられている。
【０１３３】
配線１４０６は、走査線側スティックドライバ１４１１ａ、１４１１ｂ、データ線側スティックドライバ１４１２ａ、１４１２ｂ、１４１２ｃ、及び画素部１４０２に入力される信号を伝達するための接続配線であり、外部の半導体装置との接続端子となるＦＰＣ（フレキシブルプリントサーキット）１４０７から画像信号や制御信号を受け取る。また引き出し線１４１０は、走査線側スティックドライバ１４１１ａ、１４１１ｂおよびデータ線側スティックドライバ１４１２ａ、１４１２ｂ、１４１２ｃからの出力信号を画素部１４０２に入力するための配線である。
【０１３４】
次に、図１４（Ａ）をＡ−Ａ'で切断した断面に相当する断面図を図１４（Ｂ）に示す。なお、図１４（Ａ）、（Ｂ）では同一の部位に同一の符号を用いている。
【０１３５】
図１４（Ｂ）において、基板１４０１上には画素部１４０２、配線１４０６、引き出し線１４１０が形成され、走査線側スティックドライバ１４１１ａが実装されている。
【０１３６】
このうち、２つの基板が貼り合わされている領域は、図１３（Ｂ）に示した断面図（実施例７）と同様、基板１４０１とカバー材１４０９がシール材によって張り合わせられ、その間には充填材１４１３が充填されている。なお、カバー材１４０９としては、基板１４０１と同じ材料の板を用いるとよい。
【０１３７】
また、配線１４０６の一方の端とＦＰＣ１４０７とは異方性導電材で接着されている。異方性導電材は樹脂１４１５と表面にＡｕなどがメッキされた数十〜数百[μm]径の導電性粒子１４１４から成り、導電性粒子１４１４により配線１４０６とＦＰＣ１４０７とが電気的に接続されている。
【０１３８】
なお、シール材１４０８の露呈部、ＦＰＣ１４０７の一部、走査線側スティックドライバ１４１１ａ、１４１１ｂの一部、及びデータ線側スティックドライバ１４１２ａ、１４１２ｂ、１４１２ｃの一部を覆うように第２のシール材を設けてもよい。
【０１３９】
スティックドライバの実装方法については、実施例５で説明した内容と全く同様な方法を用いればよい。図１４（Ｂ）には走査線側スティックドライバ１４１１ａの断面図が示されており、走査線側駆動回路１４０３ａと入出力端子１４１６を有する。また、走査線側スティックドライバ１４１１ａは異方性導電材で基板１４０１に接着され、走査線側スティックドライバ１４１１ａに設けられた入出力端子１４１６は、樹脂１４１５中に混入された導電性粒子１４１４により、引出線１４１０及び配線１４０６と電気的に接続されている。
【０１４０】
上述した実装方法は本実施例の半導体装置に実装されている全てのスティックドライバにも用いられる。また、スティックドライバの実装方法は図１４（Ｂ）に示した方法に限定されるものではなく、ここで説明した以外にも公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることが可能である。
【０１４１】
なお、スティックドライバは、シリコン基板、ＳＯＩ基板、絶縁表面を有する基板のいずれの基板上に形成されても構わない。特に、スティックドライバがカバー材と同じ厚さを有する場合、表示装置全体としての薄型化に寄与することができる点で好ましい。また、スティックドライバが基板１４０１と同じ材料からなる場合、ＥＬ表示装置に温度変化が生じても熱応力が発生することなく、ＴＦＴで作製された回路の特性を損なうことはないという点で好ましい。
【０１４２】
なお、本実施例の構成は、実施例１、２、６のいずれの構成とも自由に組み合わせることが可能である。
【０１４３】
（実施例９）
本願発明は、パッシブマトリクス型の表示装置に応用することも可能である。
【０１４４】
図１５（Ａ）はパッシブマトリクス型の表示装置のブロック図である。図１５（Ａ）に示したパッシブマトリクス型の表示装置は、画素部１５０１と、データ線側駆動回路１５０２と、走査線側駆動回路１５０３と、メモリ部１５０５とを有する。画素部は１５０１は、データ線側駆動回路１５０２に接続されているデータ線１５０６と、走査線側駆動回路１５０３に接続されている走査線１５０７と、がクロスして形成される。
【０１４５】
なお、データ線と走査線とは液晶層または自発光層を挟んで上下に形成されており、液晶表示装置の場合は、第１の基板と第２の基板上にそれぞれ形成され、ＥＬ表示装置の場合は、基板上にデータ線、ＥＬ層、走査線が積層して形成される。
【０１４６】
データ線側駆動回路１５０２と走査線側駆動回路１５０３とメモリ部１５０５とは、画素部を形成する基板上に、直接形成されても良いし、スティックドライバによって実装されて良い。
【０１４７】
図１５（Ｂ）には、一例として、スティックドライバを用いたパッシブマトリクス型液晶表示装置を示す。図１５（Ｂ）において、第１の基板１５１１及び第２の基板１５１２にはそれぞれデータ線側スティックドライバ１５１４、走査線側スティックドライバ１５１５が実装されている。画素領域１５１３は、第１の基板側１５１１に形成された複数のデータ線と、第２の基板側に形成された複数の走査線とが交差して形成される。
【０１４８】
図示しないが、第１の基板に実装された走査線側スティックドライバは、走査線側駆動回路を有しており、走査線及び配線を経由してＦＰＣに接続されている。また、第２の基板上に実装されたデータ線側スティックドライバは、データ線側駆動回路とメモリ部とを有しており、データ線及び配線を経由してＦＰＣに接続されている。液晶層は、第１の基板と第２の基板との間に形成されている。
【０１４９】
スティックドライバを形成する基板は、画素部を形成する基板と同じ厚さと材質を有するものであることが好ましい。勿論、シリコン基板、ＳＯＩ基板、及び絶縁表面を有する基板のいずれの基板上に形成されていても構わない。
【０１５０】
なお、本実施例の構成は、実施例１、２のいずれの構成を組み合わせても良い。 つまり、本実施例の半導体表示装置に実施例１で説明した制御回路を設けても良いし、本実施例の半導体表示装置を実施例２の半導体装置に搭載しても良い。
【０１５１】
（実施例１０）
本願発明において、メモリ部を構成するメモリは、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれであっても構わない。本実施例では、メモリ部のブロック図と基本的な動作に関する説明を行う。
【０１５２】
図１６は、本願発明を構成するメモリ部のブロック図の一例である。図１６において、メモリ部は、それぞれ１ビットのデータを記憶することができるメモリセルがマトリクス状に配置されたメモリセルアレイ１６０２、Ｘアドレスデコーダ１６０３、Ｙアドレスデコーダ１６０４、マルチプレクサ１６０６、書き込み回路１６０５、読み出し回路１６０７、および他の周辺回路１６０８、１６０９によって構成される。メモリ部は、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれであってもよく、用途に応じたメモリセル、書き込み回路、読み出し回路、周辺回路等が選ばれる。Ｘアドレスデコーダ１６０３とマルチプレクサ１６０６には複数のビット線１６１１が接続されており、Ｙアドレスデコーダ１６０４には複数のワード線１６１０が接続されている。また、各メモリセルはワード線とビット線に接続されている。他の周辺回路には、アドレスバッファ回路、コントロールロジック回路、冗長回路、等が含まれ、必要に応じて設けられる。また、読み出し回路には、センスアンプが設けられることが好ましい。
【０１５３】
各メモリセルに関しては、実施例１１〜１３を参照することができる。また、その他の回路に関しては、公知の回路構造を用いれば良い。
【０１５４】
次に、メモリ部の基本動作について述べる。まず、メモリ部の外部からメモリセルのアドレス情報が入力されると、Ｘアドレスデコーダ及びＹアドレスデコーダによって、一本のワード線と一本のビット線が選択され、一つのメモリセルが選択される。また同時に、メモリ部の外部からの制御信号によって、読み出し動作と書き込み動作のいずれかが選択される。読み出し動作を行う場合には、選択されたメモリセルに接続されるビット線が読み出し回路と接続され、外部に出力される。また、書き込み動作を行う場合には、選択されたメモリセルに接続されるビット線が書き込み回路と接続され、入力データがビット線を介してメモリセルに書き込まれる。
【０１５５】
上述した動作は、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれのメモリにおいてもおよそ共通である。なお、メモリの種類によっては各メモリセルにビット線対が接続される場合もある。この場合、メモリセルの選択は、一本のワード線と一対のビット線の選択によって行われる。また、ＥＥＰＲＯＭにおいては、書き込み動作と読み出し動作の他に、消去動作が行われる。各メモリに個別の読み出し動作や書き込み動作、或は消去動作に関しては、それぞれの回路構造に適した公知の動作方法を用いると良い。
【０１５６】
本願発明において、メモリ部は画素部を形成する基板上に形成されるか、スティックドライバを構成する基板上に形成される。メモリ部は実装される形態に応じて、バルクシリコン基板、ＳＯＩ基板、及び絶縁表面を有する基板のいずれの基板上に形成されても構わない。
【０１５７】
本実施例は、実施例１〜９のいずれの構成と組み合わせても良い。
【０１５８】
（実施例１１）
本願発明において、メモリ部を構成するメモリは、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれであっても構わない。本実施例では、メモリ部としてＳＲＡＭを用いる場合について述べる。
【０１５９】
ＳＲＡＭはＤＲＡＭやＥＥＰＲＯＭと比較して、書き込み速度が非常に速いという特性を有する。また、入力されたデータは電源を切らない限り、次のデータが入力されるまで保持されるため、ＤＲＡＭで必要とされるリフレッシュ動作は必要ない。また、ＳＲＡＭはトランジスタのみを用いて形成することが可能なため、作製の工程を増加することなく、ＳＲＡＭを画素部および画素部の駆動回路と一体形成することが可能である。
【０１６０】
図１７（Ａ）及び図１７（Ｂ）に、ＳＲＡＭのメモリセルの一例を示す。
【０１６１】
図１７（Ａ）において、メモリセルは、２つのｐチャネル型トランジスタ１７０１、１７０３と２つのｎチャネル型トランジスタ１７０２、１７０４とを有するフリップフロップ１７０７と２個のスイッチング用トランジスタ１７０５、１７０６とからなる。
【０１６２】
フリップフロップ１７０７において、ｐチャネル型トランジスタ１７０１、１７０３のソース領域は高電圧側のＶｄｄに、ｎチャネル型トランジスタ１７０２、１７０４のソース領域は低電圧側のＶｓｓに、それぞれ接続されている。ｐチャネル型トランジスタ１７０１とｎチャネル型トランジスタ１７０２は対になっており、ｐチャネル型トランジスタ１７０３とｎチャネル型トランジスタ１７０４は対になっている。対になったｐチャネル型トランジスタとｎチャネル型トランジスタは、そのドレイン領域が互いに接続されている。また対になったｐチャネル型トランジスタとｎチャネル型トランジスタは、そのゲート電極が互いに接続されている。そして互いに一方の対のｐチャネル型及びｎチャネル型トランジスタのドレイン領域が、もう一方の対のｐチャネル型及びｎチャネル型トランジスタのゲート電極と電気的に接続されている。そしてｐチャネル型１７０１とｎチャネル型トランジスタ１７０２のドレイン領域（電位をＶ１とする)はスイッチング用トランジスタ１７０５のソース・ドレイン領域の一方に、ｐチャネル型１７０３とｎチャネル型トランジスタ１７０４のドレイン領域（電位をＶ２とする)はスイッチング用トランジスタ１７０６のソース・ドレイン領域の一方に接続されている。
【０１６３】
フリップフロップ１７０７は、電位Ｖ１とＶ２が反転した電位となるように設計されている。つまり、電位Ｖ１がＶｄｄである場合には、電位Ｖ２はＶｓｓとなり、電位Ｖ２がＶｓｓである場合には、電位Ｖ１はＶｄｄとなる。
【０１６４】
そして、メモリセルに接続されるワード線Ｗとビット線対（Ｂ１、Ｂ２）が選択されると、スイッチング用トランジスタ１７０５と１７０６がオンの状態となり、書き込み時には、ビット線対（Ｂ１、Ｂ２）に入力される信号がフリップフロップ１７０７に書き込まれ、読み出し時には、フリップフロップ１７０７の電位Ｖ１とＶ２がビット線対（Ｂ１、Ｂ２）を経て読み出される。
【０１６５】
次に、図１７（Ａ）に示したメモリセルとは異なるメモリセルを図１７（Ｂ）に示す。図１７（Ｂ）において、メモリセルは２つのｎチャネル型トランジスタ１７１１、１７１３と２つの抵抗１７１２、１７１４とを有するフリップフロップ１７１７と、２個のスイッチング用トランジスタ１７１５、１７１６からなる。
【０１６６】
フリップロップ１７１７において、ｎチャネル型トランジスタ１７１１、１７１３のドレイン領域は抵抗１７１２、１７１４を介して高電圧側のＶｄｄに、ソース領域は低電圧側のＶｓｓにそれぞれ接続されている。ｎチャネル型トランジスタのドレイン領域は、互いに他のｎチャネル型トランジスタのゲート電極と電気的に接続されている。そしてｎチャネル型トランジスタ１７１１のドレイン領域（電位をＶ３とする)はスイッチング用トランジスタ１７１５のソース・ドレイン領域の一方に、ｎチャネル型トランジスタ１７１３のドレイン領域（電位をＶ４とする)はスイッチング用トランジスタ１７１６のソース・ドレイン領域の一方に接続されている。
【０１６７】
フリップフロップ１７１７は、電位Ｖ３とＶ４とが反転した電位となるように設計されている。つまり、電位Ｖ３がＶｄｄである場合には、電位Ｖ４はＶｓｓとなり、電位Ｖ４がＶｓｓである場合には、電位Ｖ３はＶｄｄとなる。
【０１６８】
そして、メモリセルに接続されるワード線Ｗとビット線対（Ｂ１、Ｂ２）が選択されると、スイッチング用トランジスタ１７１５と１７１６がオンの状態となり、書き込み時には、ビット線対（Ｂ１、Ｂ２）に入力される信号がフリップフロップ１７１７に書き込まれ、読みだし時には、フリップフロップ１７１７の電位Ｖ１とＶ２がビット線対（Ｂ１、Ｂ２）に読み出される。
【０１６９】
なお、ＳＲＡＭのメモリセルは、図１８に示したものに限られるわけではない。他の公知のＳＲＡＭのメモリセルであっても構わない。
【０１７０】
本実施例は、実施例１〜１０のいずれの構成と組み合わせても良い。
【０１７１】
（実施例１２）
本願発明において、メモリ部を構成するメモリは、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれであっても構わない。本実施例では、メモリ部としてＤＲＡＭを用いる場合について述べる。
【０１７２】
ＤＲＡＭは、後述するようにメモリセルが一つのトランジスタと一つのキャパシタからなるため、ＳＲＡＭと比較して小面積のメモリセルを実現することができる。その結果、ＳＲＡＭと比して大容量かつ低コストのメモリを実現することができる。また、動作速度は、ＳＲＡＭには劣るが、ＥＥＰＲＯＭよりも優れている。ＤＲＡＭはトランジスタとキャパシタを用いて形成することが可能なため、キャパシタの形成プロセスを加えるだけで、ＤＲＡＭを画素部および画素部の駆動回路と一体形成することが可能である。
【０１７３】
図１８に、ＤＲＡＭのメモリセルの一例を示す。図１８において、メモリセルは、電荷を蓄えるためのキャパシタ１８０２と、電荷の充放電を制御するスイッチング用トランジスタ１８０１からなる。スイッチング用トランジスタ１８０１のゲート電極はワード線Ｗに、ソース・ドレイン領域の一方はビット線Ｂに、ソース・ドレイン領域の残る一方はキャパシタ１８０２に接続されている。キャパシタ１８０２の残る一方の電極には基準電位が与えられている。
【０１７４】
ＤＲＡＭは、メモリセルを構成するキャパシタに電荷がある状態とない状態によって、１ビットの情報を格納する。データの書き込みは、ワード線Ｗに接続されるスイッチング用トランジスタ１８０１をオンの状態として、ビット線Ｂの電位を高電位または低電位とすることで、メモリセルのキャパシタ１８０２に蓄積される電荷量を制御する。一方、データの読み出しは、ワード線Ｗに接続されるスイッチング用トランジスタをオンの状態１８０１として、メモリセルのキャパシタ１８０２の容量とビット線Ｂの寄生容量とを再分配させ、ビット線Ｂの電位の変化を、センスアンプを有する読み出し回路で検出する。
【０１７５】
なお、ＤＲＡＭでは、スイッチング用ＴＦＴのオフ電流によってキャパシタに蓄積された電荷は短時間のうちに消失してしまう。ＤＲＡＭではこれを防ぐために、一定期間毎に読み出しを行い、再書き込みを行うリフレッシュ動作が必要となる。
【０１７６】
なお、ＤＲＡＭを構成するメモリセルの構造（特にキャパシタの構造）は、公知の構造を用いればよい。
【０１７７】
本実施例は、実施例１〜１０のいずれの構成と組み合わせても良い。
【０１７８】
（実施例１３）
本願発明において、メモリ部を構成するメモリは、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれであっても構わない。本実施例では、メモリ部としてＥＥＰＲＯＭを用いる場合について述べる。
【０１７９】
ＥＥＰＲＯＭは、ＳＲＡＭやＤＲＡＭと異なり、不揮発性のメモリである。このため、ＥＥＰＲＯＭを本願発明におけるメモリ部に用いた場合には、電源を切った状態においても記憶を消失することはなく、電源を切る以前の静止画像を再表示することが可能である。
ＥＥＰＲＯＭは、書き込み動作が遅いという欠点があるが、メモリセルを一つのメモリトランジスタによって構成することができる。その結果、ＳＲＡＭやＤＲＡＭと比べてメモリセルの面積を小さくすることができ、記憶容量の大きなメモリを実現することが可能となる。
【０１８０】
ＥＥＰＲＯＭはメモリトランジスタによって形成されるが、代表的なメモリトランジスタとしては、フローティングゲート電極を有するメモリトランジスタが挙げられる。この場合、作製工程においては、フローティングゲート電極を形成する工程を加えることによって、ＥＥＰＲＯＭを画素部および画素部の駆動回路と一体形成することが可能である。
【０１８１】
ＥＥＰＲＯＭは、１ビット毎の動作が可能なフル機能ＥＥＰＲＯＭと、消去動作をブロック毎に行うフラッシュメモリとに分類される。フラッシュメモリはさらに、ＮＯＲ型、ＮＡＮＤ型といったいくつかの種類に分けられる。フル機能ＥＥＰＲＯＭはメモリセルは２つのメモリトランジスタにより構成されるため大容量化には適さないが、高機能を有する。一方、フラッシュメモリはメモリセルが１つのメモリトランジスタによって構成されるため、高い集積密度を実現することができる。勿論、本願発明において、メモリ部にＥＥＰＲＯＭを用いる場合には、上述したＥＥＰＲＯＭを含む、公知のいずれのＥＥＰＲＯＭを用いても構わない。
【０１８２】
図１９には、ＥＥＰＲＯＭの一例として、ＮＯＲ型フラッシュメモリのメモリセルの回路図を示す。図１９において、メモリセルは一つのメモリトランジスタ１９０１によって構成される。メモリトランジスタのコントロールゲート電極はワード線Ｗに接続されており、ソース・ドレイン領域の一方はビット線Ｂに接続されている。ソース・ドレイン領域の残る一方には電位Ｖ０が与えられている。メモリトランジスタ１９０１はｎチャネル型であってもｐチャネル型であっても構わないが本実施例では、ｎチャネル型とする。
【０１８３】
ＥＥＰＲＯＭは、メモリセルを構成するメモリトランジスタのフローティングゲート電極に電荷がある状態とない状態によって、１ビットの情報を格納する。以下に、基本的な書き込み、読み出し、及び消去動作について述べる。
【０１８４】
メモリトランジスタ１９０１にデータを書き込む場合は、電位Ｖ０をＧＮＤとし、ビット線Ｂとワード線Ｗに、それぞれ正の高電圧（例えば２０[V]）を印加する。その結果、インパクトイオン化によって発生したホットエレクトロンがフローティングゲート電極に注入され書き込みが行われる。メモリトランジスタのしきい値電圧は、フローティングゲート電極に蓄積された電荷量に依存して変化する。
【０１８５】
メモリトランジスタ１９０１に記憶されたデータを読み出す場合には、電位Ｖ０をＧＮＤとし、ワード線Ｗに所定の電圧（後述）を印加する。そして、メモリトランジスタ１９０１のフローティングゲート電極に電荷が蓄積されている場合と蓄積されていない場合のしきい値電圧に対応して、メモリセルに記憶されているデータをビット線Ｂから読み出す。
【０１８６】
なお、所定の電圧は、消去された状態（フローティングゲート電極に電子が蓄積されていない状態）におけるしきい値電圧と書き込まれた状態（フローティングゲート電極に電子が蓄積された状態）におけるしきい値電圧の間に設定すればよい。例えば、消去された状態のメモリＴＦＴが０．５[V]以上３．５[V]以下のしきい値電圧を有し、書き込まれた状態のメモリＴＦＴが、６．５[V]以上のしきい値電圧を有する場合には、所定の電圧として例えば５[V]を用いることができる。
【０１８７】
最後に、メモリトランジスタ１９０１の消去を行う場合、電位Ｖ０およびワード線ＷをＧＮＤに落す。そして、ビット線Ｂに正の高電圧（例えば２０[V]）を印加すると、メモリトランジスタ１９０１において、フローティングゲート電極に蓄積されている電子がトンネル電流によってドレイン領域へ注入され、記憶されていたデータが消去される。
【０１８８】
なお、本実施例は、実施例１〜１０のいずれの構成と組み合わせても良い。
【０１８９】
（実施例１４）
本願発明では、メモリ部を複数のメモリによって構成してもよい。本実施例では、メモリ部をＳＲＡＭとフラッシュメモリで構成した半導体表示装置の説明を行う。
【０１９０】
ＳＲＡＭはＤＲＡＭやＥＥＰＲＯＭと比較して、高速なデータの書き込みを行うことができる。一方、フラッシュメモリはＳＲＡＭやＤＲＡＭと比較して、高い集積度を実現することができる。本実施例では、このようなメモリの特徴を活かしてＳＲＡＭをキャッシュメモリとして、またフラッシュメモリをメインメモリとして用いる。
【０１９１】
図２０に、本実施例の半導体表示装置のブロック図を示す。本実施例の半導体表示装置２００１には、フラッシュメモリ２００４とＳＲＡＭ２００３とからなるメモリ部２００９と、画素部２００７と、走査線側駆動回路２００６と、データ線側駆動回路２００５と、メモリ制御回路２００２と、が設けられている。また、画像信号および様々な制御信号等は、ＦＰＣ（フレキシブルプリントサーキット）２００８を経由して送られてくる。
【０１９２】
本実施例において、メモリ制御回路２００２は、ＳＲＡＭ２００３およびフラッシュメモリ２００４に画像データを格納したり読み出したりという動作を制御する。半導体表示装置２００１の外部の制御回路によってメモリ部２００９を制御する場合には、メモリ制御回路２００２を設けなくてもよい。
【０１９３】
本実施例の半導体装置２００１は、メモリ部２００９と、画素部２００７と、走査線側駆動回路２００６と、データ線側駆動回路２００５と、メモリ制御回路２００２と、を同一基板上に一体形成する形態でもよいし、メモリ部２００９とデータ線側駆動回路２００５とメモリ制御回路２０２とを一体形成したスティックドライバ、及び走査線側駆動回路２００６を備えたスティックドライバを画素を形成する基板上に実装する形態でも良い。
【０１９４】
まず、画像を表示する場合について述べる。本実施例の半導体表示装置２００１において、外部から送られてきた画像信号と制御信号はＦＰＣ２００８を経由してメモリ制御回路２００２に入力される。そして、画像信号はまずＳＲＡＭ２００３に格納された後、再び読み出され、データ線側駆動回路２００５とフラッシュメモリ２００４へ送られる。そして、画像信号は画素部２００７において表示されるとともに、フラッシュメモリ２００４において格納される。なお、フラッシュメモリ２００４への書き込み方法としては、多ビットの同時書き込みを行い、書き込みの高速化を図ることが好ましい。
【０１９５】
静止画像を表示する場合には、半導体表示装置２００１の外部からは制御信号だけがＦＰＣ２００８を経由してメモリ制御回路２００２に入力される。そして、メモリ制御回路２００２から出力された制御信号に従って、フラッシュメモリに格納された画像データを画素部において表示する。
【０１９６】
このように、ＳＲＡＭをキャッシュメモリとすることによって、書き込み速度の遅いフラッシュメモリをにおいても画像データの格納を行うことが可能となる。また、集積度の高いフラッシュメモリをメインメモリとすることによって、ＳＲＡＭやＤＲＡＭを用いた場合よりも多くの画像データを格納することが可能となる。
【０１９７】
例えば、ＳＲＡＭを１[kbit]〜１[Mbit]、フラッシュメモリを１[Mbit]〜１０[Gbit]などとするとよい。特に、大容量のフラッシュメモリを設ける場合には、メモリ部に格納した画像データによって、短時間の動画像を表示することも可能となる。
【０１９８】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせて実施することができる。
【０１９９】
（実施例１５）
本実施例では、本願発明における画素部の駆動回路について説明する。
【０２００】
図２１は、走査線側駆動回路の回路構成の一例を示したものである。図２１において、走査線側駆動回路は、信号の入力側からシフトレジスタ回路２１０１、レベルシフタ回路２１０２、バッファ回路２１０３が設けられている。シフトレジスタ回路２１０１の電源電圧は３〜５[V]で動作させるが、バッファ回路２１０３は画素を構成するスイッチング用ＴＦＴを駆動できる電圧で動作させる。例えば、ポリシリコン膜を用いたアクティブマトリクス型液晶表示装置では１６[V]程度、アモルファスシリコン膜を用いたアクティブマトリクス型液晶表示装置では２０〜３０[V]程度、ポリシリコン膜を用いたアクティブマトリクス型ＥＬ表示装置では１０[V]程度が必要となる。
【０２０１】
従って、レベルシフタ回路２１０２より後段の回路では、ＴＦＴの耐圧を高める必要がある。具体的には、チャネル長は５[μm]以上とし、ゲート電極と重なるＬＤＤ領域を設ける構造とすることが好ましい。また、ゲート絶縁膜の厚さも１００〜２００[nm]の厚さで形成することが望ましい。この他、ＴＦＴの耐圧を高めるために、複数のゲート電極を設けたマルチゲート構造としても良い。
【０２０２】
一方、図２２は、データ線側駆動回路の回路構成の一例を示したものである。図２２において、データ線側駆動回路は、信号の入力側からシフトレジスタ回路２２０１、ラッチ回路２２０２、２２０３、レベルシフタ回路２２０４、Ｄ／Ａ変換回路２２０５が設けられている。本実施例では、３ビットのデジタル信号を入力し、Ｄ／Ａ変換回路２２０５によって、アナログ信号に変換された画像信号が出力される。シフトレジスタ回路２２０１やラッチ回路２２０２、２２０３は３〜５[V]で動作させるが、Ｄ／Ａ変換回路２２０５はそれぞれの半導体表示装置に適した駆動電圧で動作させると良い。例えば、アクティブマトリクス型液晶表示装置では１０〜１５[V]、アクティブマトリクス型ＥＬ表示装置では１０[V]程度で駆動するとよい。
【０２０３】
データ線側駆動回路では、レベルシフタ回路２２０４より後段の回路においても耐圧をそれほど考慮する必要はないが、１０[MHz]以上の高速動作が要求される。高速動作を実現するためには、チャネル長は０．５〜５[μm]、ゲート絶縁膜の厚さを４０〜１００[nm]、好ましくは７５[nm]とすることが望ましい。また、ゲート電極と重なるＬＤＤ領域の長さは０．５〜１[μm]で形成し、寄生容量の影響を極力低減しておく良い。
【０２０４】
なお、本実施例は、実施例１〜１４と組み合わせて実施することが可能である。
【０２０５】
（実施例１６）
本実施例では、本願発明の半導体装置を絶縁表面を有する基板上に作製する方法について説明する。本願発明には、画素部と画素部の駆動回路とメモリ部とを同一基板上に一体形成したアクティブマトリクス型の表示装置（ＥＬ表示装置または液晶表示装置）、パッシブマトリクス型の表示装置（ＥＬ表示装置または液晶表示装置）等が含まれるが、本実施例では、アクティブマトリクス型のＥＬ表示装置の画素部、画素部の駆動回路およびＳＲＡＭからなるメモリ部を、絶縁表面を有する基板上に同時に作製する方法について説明する。
【０２０６】
説明を簡単にするために、画素部を代表して、画素を構成するスイッチング用ＴＦＴ（ｎチャネル型ＴＦＴ）とＥＬ駆動用ＴＦＴ（ｐチャネル型ＴＦＴ）を、画素部の駆動回路、ＳＲＡＭのメモリセルおよびその駆動回路を代表して、ＣＭＯＳ回路を構成するｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを、同時に作製することにする。また、本実施例では、画素部における画素電極の作製以降の工程については省略する。ＥＬ表示装置における画素電極の作製以降の工程については、公知の作製方法を用いれば良い。
【０２０７】
なお、本実施例を基にすれば、本願発明の他の形態の作製方法も容易に想定することができる。例えば、液晶表示装置の画素はスイッチング用ＴＦＴによって構成されるが、このスイッチング用ＴＦＴは、ＥＬ表示装置の画素を構成するスイッチング用ＴＦＴと同様の作製工程を用いることができる。また、絶縁表面を有する基板を用いたスティックドライバは、本実施例において、画素部を除いた作製工程によって作製することができる。なお、フラッシュメモリのメモリセルを構成するメモリＴＦＴの作製方法については、実施例１７を参照することができる。
【０２０８】
まず、図２３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造としても良い。
【０２０９】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて結晶化した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０２１０】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[%]として行う。
【０２１１】
ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０２１２】
そして、ゲート絶縁膜５００７上にゲート電極（本実施例では、２層構造）を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【０２１３】
Ｔａ膜は、Ｔａをターゲットとしてスパッタ法で形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０２１４】
Ｗ膜は、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要がある。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。Ｗのターゲットには純度９９．９９９９[%]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができる。
【０２１５】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、この材料に限定されるものではなく、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いることができる。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
【０２１６】
次に、図２３（Ｂ）に示すように、レジストによるマスク５０１０を形成し、第１のエッチング処理を行う。エッチング方法は限定されないが、本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０２１７】
第１のエッチング処理では、第１の導電層及び第２の導電層の端部がテーパー形状となるように加工する。テーパー部の角度は１５〜４５[°]とする。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[%]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１５（第１の導電層５０１１ａ〜５０１５ａと第２の導電層５０１１ｂ〜５０１５ｂ）を形成する。なお、ゲート絶縁膜において、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなる。
【０２１８】
次に、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法を用いれば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。ｎ型を付与する不純物元素としては、１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるとよい。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素（本実施例ではリン（Ｐ））を添加する。
【０２１９】
次に、第２のエッチング処理を行う。本実施例では、エッチングガスにはＣＦ4とＣｌ2とＯ2とを用い、ＩＣＰ装置によるエッチングを行う。第２のエッチング処理ではＷ膜を選択的にエッチングし、導電層が、図２３（Ｃ）に示す第２の形状の導電層５０２６〜５０３０（第１の導電層５０２６ａ〜５０３０ａと第２の導電層５０２６ｂ〜５０３０ｂ）となるようにする。このとき、ゲート絶縁膜のうち第２の形状の導電層５０２６〜５０３０で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなる。
【０２２０】
そして、図２４（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図２３（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域５０３２〜５０３６が形成される。この第２の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有してはいるが、ほぼ同程度の濃度となっている。
【０２２１】
図２４（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３０ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４１（第１の導電層５０３７ａ〜５０４１ａと第２の導電層５０３７ｂ〜５０４１ｂ）を形成する。このとき、ゲート絶縁膜のうち第３の形状の導電層５０３７〜５０４１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなる。
【０２２２】
第３のエッチング処理によって、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第４の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【０２２３】
そして、図２４（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００６に第１の導電型とは逆の導電型の第５の不純物領域５０５２〜５０６３を形成する。第２の導電層５０３８ｂ、５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５はレジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０６３にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０２２４】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。
【０２２５】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、やラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法は酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うとよい。本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０２２６】
さらに、３〜１００[%]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２２７】
次いで、図２５に示すように、第１の層間絶縁膜５０７５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０７６を形成した後、第１の層間絶縁膜５０７５、第２の層間絶縁膜５０７６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０７７〜５０８３をパターニング形成する。この配線は５０〜２００[nm]のＴｉ膜、１００〜３００[nm]のＡｌ膜、５０〜２００[nm]のスズ（Ｓｎ）膜またはＴｉ膜で形成する。このような構成で形成された配線５０７７〜５０８３は、最初に形成するＴｉ膜が半導体層と接触をし、コンタクト部分の耐熱性を高めている。
【０２２８】
以上の工程によって、図２５に示す画素電極を作製する直前の画素部、画素部の駆動回路およびメモリ部を、絶縁表面を有する基板上に同時に作製することができる。
【０２２９】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるＬＤＤ領域（Ｌｏｖ領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないＬＤＤ領域（Ｌｏｆｆ領域）およびチャネル形成領域を含む。このようにＬｏｖ領域を設けることにより、ホットキャリア効果によるＴＦＴの劣化を防止することができ１０[V]以上の高い電圧を印加しても極めて安定した動作を得ることができる。また、Ｌｏｆｆ領域を設けることにより、オフ電流を低く抑えることができる。特に、アモルファスシリコン層によって形成される画素部を駆動する走査線側駆動回路では、２０〜３０[V]の電源電圧が用いられるため、このような構造は必要不可欠である。
【０２３０】
また、本実施例で示す工程に従えば、ＴＦＴの作製に必要なフォトマスクの数を５枚に抑えることができる。具体的には、半導体層を島状に分割するマスク、ゲート電極を形成するためのマスク、ドーピング用のマスク、コンタクトホール形成用のマスク、配線形成マスクである。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０２３１】
なお本実施例は、実施例１〜１５と組み合わせて実施することが可能である。
【０２３２】
（実施例１７）
本実施例では、実施例１６とは異なる作製方法によって、本願発明の半導体装置を作製する方法について説明する。本実施例では、アクティブマトリクス型液晶表示装置の画素部、画素部の駆動回路およびフラッシュメモリからなるメモリ部を、絶縁表面を有する基板上に同時に作製する方法について説明する。
【０２３３】
説明を簡単にするために、画素部を代表して、画素を構成するスイッチング用ＴＦＴを、画素部の駆動回路およびメモリ部の駆動回路を代表して、ＣＭＯＳ回路を構成するｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを、またフラッシュメモリのメモリセルを構成するメモリＴＦＴを、同時に作製することにする。また、本実施例では、画素部における画素電極の作製以降の工程については省略する。液晶表示装置における画素電極の作製以降の工程については、公知の作製方法を用いれば良い。
【０２３４】
なお、本実施例を本願発明の他の形態の作製方法に適用することができる。例えば、ＥＬ表示装置の画素を構成するスイッチング用ＴＦＴとＥＬ駆動用ＴＦＴは、液晶表示装置の画素を構成するスイッチング用ＴＦＴと同様の作製工程を用いることができる。また、絶縁表面を有する基板を用いたスティックドライバは、本実施例において、画素部を除いた作製工程において作製することができる。また、ＳＲＡＭはＣＭＯＳ回路によって構成されるため、本実施例の駆動回路の作製工程を用いることができる。
【０２３５】
図２６（Ａ）において、基板２６０１、下地膜２６０２（２６０２ａ、２６０２ｂ）、島状半導体層２６０３〜２６０６は実施例１６と同等なものとし、ここでは説明を省略する。なお、半導体層２６０４〜２６０６にはｎチャネル型ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17[atoms／cm3]程度の濃度で添加しても良い。
【０２３６】
第１のゲート絶縁膜２６０８はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜２００[nm]としてシリコンを含む絶縁膜で形成する。例えば、７５[nm]の厚さの酸化窒化シリコン膜を形成すると良い。なお、メモリＴＦＴを構成する第１のゲート絶縁膜の厚さを１０〜５０[nm]とし、その他の素子を形成する第１のゲート絶縁膜の厚さを５０〜２５０[nm]としても良い。ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０２３７】
次に、ｎチャネル型ＴＦＴのＬＤＤ領域（Ｌｏｖ領域）を形成するために、レジストマスク２６０９、２６１０を形成し、ｎ型を付与する不純物元素を半導体層２６０４に選択的に添加する。ドーピングは、代表的な方法としてフォスフィン（ＰＨ3）を用いたイオンドープ法で行う。形成される不純物領域は低濃度ｎ型不純物領域２６０７と定義されるもので、この領域のリン（Ｐ）濃度は２×１０16〜５×１０19[atoms／cm3]の範囲とする。
【０２３８】
レジストマスク２６０９、２６１０を除去した後、メモリＴＦＴのオーバーラップ領域を形成するために、レジストマスク２６１１を形成し、ｎ型を付与する不純物元素を半導体層２６０６に選択的に添加する（図２６（Ｂ））。この工程により形成されるｎ型不純物領域２６１２には、ｎ型不純物元素が１×１０20〜１×１０21[atoms/cm3]（代表的には２×１０20〜５×１０20[atoms /cm3]）の濃度で含まれるようにドーズ量を調節する。ｎ型不純物元素としては、リン（Ｐ）の他に砒素（Ａｓ）を用いればよく、本実施例ではリン（Ｐ）を用いる。
【０２３９】
その後、レジストマスク２６１１を除去して、添加した不純物元素を活性化させる処理を行う。活性化の処理はレーザーアニール法により行うと簡便である。その条件の一例は、レーザーパルス発振周波数１[kHz]とし、レーザーエネルギー密度を１００〜３００[mJ/cm2](代表的には１５０〜２５０[mJ/cm2])とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９９[％]（好ましくは、９５〜９９[％]）として行う。レーザーアニール法に用いるレーザー発振器には、ガスレーザーであるエキシマレーザーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなどを用いることができる。前記ＹＡＧレーザーなどの固体レーザーの場合には、その基本波（１０６４[nm]）の他にその第２高調波（５３２[nm]）、第３高調波（３５５[nm]）を用いることができる。こうして活性化処理をすることにより、チャネル形成領域とオーバーラップ領域との接合、及びチャネル形成領域と低濃度ｎ型不純物領域との接合を良好なものとすることができる。
【０２４０】
次に、図２６（Ｃ）に示すように、第１のゲート絶縁膜２６０８上にゲート電極２６１３〜２６１６およびフローティングゲート電極２６１７を形成する。ゲート電極２６１３〜２６１６およびフローティングゲート電極２６１７はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。ゲート電極の厚さは２００〜４００[nm]（好ましくは２５０〜３５０[nm]）で形成する。
【０２４１】
メモリＴＦＴのフローティングゲート電極２６１７は、ｎ型不純物領域２６１２と一部重なるように形成する。この重なった領域は、オーバーラップ領域と呼ばれ、メモリＴＦＴの消去時にトンネル電流を流すための領域となる。また、ゲート電極２６１４は低濃度ｎ型不純物領域２６０７と一部が重なるように形成する。
【０２４２】
その後、ゲート電極５２２〜５２４をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）２６１８〜２６２６を添加し、低濃度ｎ型不純物領域を形成する。この低濃度ｎ型不純物領域は、リンの濃度が１×１０17〜１×１０19[atoms/cm3]となるように調節する。
【０２４３】
そして、図２６（Ｄ）に示すように、ｎチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域の形成を行う。まず、レジストのマスク２６３８〜２６４０を形成し、ｎ型を付与する不純物元素を添加して高濃度ｎ型不純物領域２６３１〜２６３７を形成する。ｎ型を付与する不純物元素にはリン（Ｐ）を用い、その濃度が１×１０20〜１×１０21[atoms／cm3]の濃度範囲となるようにフォスフィン（ＰＨ3）を用いたイオンドープ法で行う。
【０２４４】
そして、図２６（Ｅ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層２６０３にソース領域およびドレイン領域を形成する高濃度ｐ型不純物領域２６４１、２６４２を形成する。ゲート電極２６１３をマスクとしてジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で行い、自己整合的に高濃度ｐ型不純物領域を形成する。このときｎチャネル型ＴＦＴを形成する半導体膜２６０４〜２６０６はレジストマスク２６４３で全面を被覆しておく。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21[atoms／cm3]となるようにする。
【０２４５】
第２のゲート絶縁膜２７５１はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜２００[nm]としてシリコンを含む絶縁膜で形成する。例えば、７５[nm]の厚さの酸化窒化シリコン膜を形成すると良い。第２のゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０２４６】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化手段としては、ファーネスアニール、レーザーアニール、ランプアニール、またはこれらを組み合わせた方法を用いるとよい。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、代表的には５５０[℃]で４時間の熱処理を行う。
【０２４７】
次に、２００〜４００[nm]の導電膜を形成し、パターニングを行いコントロールゲート電極２７５２を形成する（図２７（Ａ））。コントロールゲート電極２７５２は、第２のゲート絶縁膜２７５１を介してフローティングゲート電極２６１７の一部または全体と重なるように形成する。なお、コントロールゲート電極２７５２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。ゲート電極の厚さは２００〜４００[nm]（好ましくは２５０〜３５０[nm]）で形成する。
【０２４８】
その後、図２７（Ｂ）に示すように、コントロールゲート電極および第２のゲート絶縁膜上から第１の層間絶縁膜２７６１を形成する。第１の層間絶縁膜２７６１は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で１００〜２００[nm]の厚さで形成する。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、ＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）電力密度０．５〜０．８[W/cm2]で放電させて形成する。酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００[Pa]、基板温度３００〜４００[℃]とし、高周波（６０[MHz]）電力密度０．１〜１．０[W/cm2]で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【０２４９】
熱処理を行った後、さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体膜にある１０16〜１０18[/cm3]のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２５０】
そして、有機絶縁物材料からなる第２の層間絶縁膜２７６２を１．０〜２．０[μm]の平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。このように、層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができ、ＴＦＴの動作を高速化する上で非常に重要な要素となる。しかし、これらの有機絶縁物材料は吸湿性があり保護膜としては適さないので、第１の層間絶縁膜２７６１で形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いることが好ましい。
【０２５１】
その後、第１及び第２の層間絶縁膜にコンタクトホールを形成し、実施例１６と同様にして、ソースまたはドレイン配線２７６３〜２７６８を形成する。コンタクトホールの形成はドライエッチング法により行い、エッチングガスとしてＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後続いてエッチングガスをＣＦ4、Ｏ2として保護絶縁膜１４６をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜をエッチングすることにより、良好にコンタクトホールを形成することができる。配線を形成後、３００[℃]程度の温度で水素化処理とシンタリング処理を同時に行うことができ、ＴＦＴの電気的特性を向上させることができる。
【０２５２】
こうして、図２７（Ｂ）に示す画素電極を作製する直前の画素部、画素部の駆動回路およびメモリ部を、絶縁表面を有する基板上に同時に作製することができる。
【０２５３】
本実施例の場合、ｐチャネル型ＴＦＴ２７７１は、チャネル形成領域、高濃度ｐ型不純物領域から成るソースまたはドレイン領域が形成されたシングルドレインの構造を有している。ｎチャネル型ＴＦＴ２７７２は、チャネル形成領域、ゲート電極６１３と重なるＬＤＤ領域（Ｌｏｖ領域）、ソースまたはドレイン領域を有している。Ｌｏｖ領域を設けることにより、ドレイン領域近傍に発生する高電界を緩和してホットキャリアの発生を防ぎＴＦＴの特性劣化を防止することができる。なお、このＬｏｖ領域はドレイン側のみに形成する。このような構造とすることで、ホットキャリア効果による特性の劣化を防ぎ、また寄生容量を最低限度に抑えて高速動作を可能とする。また、ソース及びドレイン領域の端部とゲート電極の端部がほぼ一致させることで、抵抗損失が減り電流駆動能力を高めることができる。このように、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴは、駆動回路部を形成するＣＭＯＳ回路を構成するＴＦＴとして適している。
【０２５４】
スイッチング用ＴＦＴ２７７３は、ダブルゲート構造を有しており、また、チャネル形成領域、ゲート電極と重ならないＬＤＤ領域（Ｌｏｆｆ領域）及びソース・ドレイン領域を有している。ダブルゲート構造とし、Ｌｏｆｆ領域を設けることにより、オフ電流を低減させることができる。液晶表示装置の画素を構成するスイッチング用ＴＦＴは、オフ電流を極力低く抑える必要があり、このような構造を有するＴＦＴは液晶表示装置の画素を構成するスイッチング用ＴＦＴとして適している。
【０２５５】
メモリＴＦＴ２７７４は、ソース・ドレイン領域の一方に高濃度ｎ型不純物領域（オーバーラップ領域という）を有する。オーバーラップ領域は、メモリＴＦＴの消去時において、トンネル電流を流す領域である。
【０２５６】
このように、本実施例の液晶表示装置は、画素部、駆動回路、メモリ部においてそれぞれ最適な構造のＴＦＴを配置することにより、高い信頼性を示し、かつ動作特性の良い半導体装置を作製することができる。
【０２５７】
なお、ＥＬ表示装置の画素部を本実施例によって作製する場合には、以下のようなＴＦＴ構造とするとよい。ＥＬ表示装置の画素を構成するスイッチング用ＴＦＴは、ダブルゲート構造であって、かつソース領域とドレイン領域にＬｏｆｆ領域を有するｎチャネル型ＴＦＴとする。またＥＬ表示装置の画素を構成するＥＬ駆動用ＴＦＴは、ソース領域とドレイン領域にＬｏｖ領域を有するＴＦＴ構造とする。このような構造とすることで、スイッチング用ＴＦＴではオフ電流を抑え、ＥＬ駆動用ＴＦＴではホットキャリア効果による特性の劣化を防ぐことができる。
【０２５８】
この他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、Ｌｏｖ領域とＬｏｆｆ領域の両方を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。そのような構造を有するＴＦＴも、本実施例の作製方法によって作製することができる。
【０２５９】
なお本実施例は、実施例１〜１５と組み合わせて実施することが可能である。
【０２６０】
（実施例１８）
本願発明の半導体装置は、様々な電子機器に応用することができる。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ、ゴーグル型ディスプレイ、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２８、２９に示す。
【０２６１】
図２８（Ａ）はディスプレイであり、筐体３００１、支持台３００２、表示部３００３等を含む。表示部３００３には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６２】
図２８（Ｂ）はビデオカメラであり、本体３１０１、表示部３１０２、音声入力部３１０３、操作スイッチ３１０４、バッテリー３１０５、受像部３１０６で構成される。表示部３１０２には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６３】
図２８（Ｃ）はヘッドマウントディスプレイの一部（右片側）であり、本体３２０１、信号ケーブル３２０２、頭部固定バンド３２０３、表示部３２０４、光学系３２０５、表示装置３２０６等を含む。表示装置３２０６には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６４】
図２８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３３０１、記録媒体３３０２、操作スイッチ３３０３、表示部３３０４、３３０５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。表示部３３０４、３３０５には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６５】
図２８（Ｅ）はゴーグル型ディスプレイであり、本体３４０１、表示部３４０２、アーム部３４０３を含む。表示部３４０２には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６６】
図２８（Ｆ）はパーソナルコンピュータであり、本体３５０１、筐体３５０２、表示部３５０３、キーボード３５０４等で構成される。表示部３５０３には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６７】
図２９（Ａ）は携帯電話であり、本体３６０１、音声出力部３６０２、音声入力部３６０３、表示部３６０４、操作スイッチ３６０５、アンテナ３６０６を含む。表示部３６０４には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６８】
図２９（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３７０１、表示部３７０２、操作スイッチ３７０３、３７０４を含む。表示部３７０２には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０２６９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例２〜１７のどのような組み合わせからなる構成を用いても実現することができる。
【０２７０】
なお、前述の好ましい実施例では、画素のスイッチング素子としてＴＦＴを開示したが、ＴＦＤ（Thin Film Diode）をスイッチング素子として用いても良い。
【０２７１】
【発明の効果】
本願発明では、静止画像（または短時間の動画像）を表示することのできる半導体表示装置を搭載した半導体装置において、画素部を形成する基板上にメモリ部を実装する。その結果、静止画像を表示する場合に消費電力を低く抑えることのできる半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。
【０２７２】
本願発明ではまた、画素部を形成する基板上にメモリ部とメモリ制御回路とを設けてもよい。このような構成とすることによって、画素部を形成する基板の外部からはごく簡単な制御信号を入力するだけで静止画像（または短時間の動画像）を表示することができ、低消費電力の半導体表示装置および半導体表示装置を搭載した半導体装置が実現される。
【図面の簡単な説明】
【図１】 本願発明の半導体装置のブロック図。
【図２】 本願発明の半導体装置のブロック図。
【図３】 従来の半導体装置のブロック図。
【図４】 従来の半導体装置のブロック図。
【図５】 本願発明の半導体装置のブロック図。
【図６】 本願発明の半導体装置のブロック図。
【図７】 本願発明の半導体装置のブロック図。
【図８】 本願発明の半導体装置のブロック図。
【図９】 アクティブマトリクス型液晶表示装置の構成を示す図。
【図１０】 アクティブマトリクス型液晶表示装置の上面図及び断面図。
【図１１】 アクティブマトリクス型液晶表示装置の上面図及び断面図。
【図１２】 アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１３】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図１４】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図１５】 パッシブマトリクス型表示装置の構成を示す図。
【図１６】 本願発明の半導体装置を構成するメモリ部のブロック図。
【図１７】 ＳＲＡＭのメモリセルの回路図。
【図１８】 ＤＲＡＭのメモリセルの回路図。
【図１９】 ＥＥＰＲＯＭのメモリセルの回路図。
【図２０】 本願発明の半導体装置のブロック図。
【図２１】 走査線側駆動回路の構成を示す図。
【図２２】 データ線側駆動回路の構成を示す図。
【図２３】 本願発明の半導体装置の作製行程を示す図。
【図２４】 本願発明の半導体装置の作製行程を示す図。
【図２５】 本願発明の半導体装置の作製行程を示す図。
【図２６】 本願発明の半導体装置の作製行程を示す図。
【図２７】 本願発明の半導体装置の作製行程を示す図。
【図２８】 本願発明を応用した電子機器の一例を示す図。
【図２９】 本願発明を応用した電子機器の一例を示す図。
【符号の説明】
１０１ 半導体装置
１０２ 半導体表示装置
１１１ 入力端子
１１２ 第１の制御回路
１１３ 第２の制御回路
１１４ ＣＰＵ
１１５ 第１のメモリ
１１６ 第２のメモリ
１１７ データ線側駆動回路
１１８ 走査線側駆動回路
１１９ 画素部
１２０ メモリ部
【発明が属する技術分野】
本願発明は画素部と画素部の駆動回路とメモリ部とを有する半導体装置に関する。
特に、画素部と画素部の駆動回路とメモリ部が同一基板上に一体形成された半導体表示装置、画素部を形成する第１の基板上に、画素部の駆動回路とメモリ部が一体形成された第２の基板を実装した半導体表示装置、及びこのような半導体表示装置を搭載した電子機器に関する。
【０００２】
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、液晶表示装置およびＥＬ表示装置に代表される半導体表示装置および半導体表示装置を搭載した電子機器をその範疇に含む。半導体表示装置を搭載した電子機器と同義で、半導体表示装置を搭載した半導体装置という言葉も用いる。また、本明細書において、少なくとも駆動回路（代表的には、画素部の駆動回路）を有する短冊状に切り出された基板を、スティックドライバと呼ぶ。
【０００３】
つまり、スティックドライバとは、ガラス基板、ＳＯＩ基板、Ｓｉ基板などを用いて多数の回路を形成した後、その基板を１つ以上の回路を含む小片に切り出したものをいう。
【０００４】
【従来の技術】
近年の半導体装置、特に、半導体表示装置を搭載した電子機器の発展はめざましく、その応用例は、ノートパソコン、携帯電話を始めとする携帯機器、液晶テレビ、液晶ディスプレイ等、様々である。また、自発光層を備えた半導体表示装置（代表的には、ＥＬ表示装置）に関する研究開発も盛んに行われている。半導体表示装置は、従来のＣＲＴと比較して軽量薄型化が可能であり、消費電力が小さいこと（特に液晶表示装置）を特徴とする。
【０００５】
従来の半導体表示装置としては、薄膜トランジスタ（以下、ＴＦＴという）をマトリクス状に配置した画素部を有するアクティブマトリクス型の半導体表示装置と、液晶層または自発光層を挟んで上下に、ストライプ状の電極を互いにクロスするように形成した画素部を有するパッシブマトリクス型の半導体表示装置とが知られている。アクティブマトリクス型の半導体表示装置は、さらに、ポリシリコン膜を用いたＴＦＴによって画素部を構成するものと、アモルファスシリコン膜を用いたＴＦＴによって画素部を構成するものがある。ポリシリコン膜を用いたアクティブマトリクス型の表示装置では、アモルファスシリコン膜を用いた場合と比較して、ＴＦＴの電界効果移動度が高く、高速動作が可能であるため、画素部と画素部の駆動回路とを同一の基板上に形成することが可能となっている。一方、アモルファスシリコン膜を用いたアクティブマトリクス型の表示装置やパッシブマトリクス型の表示装置では、駆動回路を画素部を形成する基板上に一体形成することは困難であり、シリコン基板上に画素部の駆動回路を形成したスティックドライバを、画素部を形成する基板上に実装した構成となっている。
【０００６】
なお、本願明細書において、薄膜トランジスタ（ＴＦＴ）とは、ＳＯＩ技術を用いて形成されるトランジスタの全体を指す。勿論、それらは絶縁表面を有する基板上に形成されたものであっても、ＳＯＩ基板上に形成されたものであっても構わない。
【０００７】
従来の半導体表示装置を搭載した電子機器において、画像が表示されるまでの信号処理工程について簡単に説明する。図３は、そのような電子機器において画像の表示に関係する部分のブロック図を示したものである。
【０００８】
図３において、半導体装置３０１は、画像データを取り込み、または作成して、画像データの加工とフォーマット変換を行い、画像を表示する装置である。半導体装置３０１としては、例えば、ビデオカメラ、カーナビゲーション、パーソナルコンピュータ等を考えることができる。
【０００９】
半導体装置３０１は、入力端子３１１、第１の制御回路３１２、第２の制御回路３１３、ＣＰＵ３１４、第１のメモリ３１５、第２のメモリ３１６、及び半導体表示装置３０２によって構成される。入力端子３１１からは、それぞれの電子機器に応じて、画像データの基となるデータが入力される。例えば、放送受信機ではアンテナからの入力データであり、ビデオカメラではＣＣＤからの入力データである。ＤＶテープやメモリーカードからの入力データであってもよい。入力端子３１１から入力されたデータは、第１の制御回路３１２によって画像信号に変換される。第１の制御回路３１２では、ＭＰＥＧ規格やテープフォーマット等に従って圧縮符号化された画像データの復号処理、画像の補間やリサイズといった画像信号処理が行われる。第１の制御回路３１２から出力された画像信号や、ＣＰＵ３１４が作成または加工した画像信号は、第２の制御回路３１３に入力され、半導体表示装置３０２に適したフォーマット（例えば走査フォーマット等）に変換される。第２の制御回路３１３からは、フォーマット変換された画像信号と制御回路が出力される。
【００１０】
ＣＰＵ３１４は、第１の制御回路３１２、第２の制御回路３１３および他のインターフェース回路における信号処理を効率良く制御する。また、画像データを作成したり、加工したりする。第１のメモリ３１５は、第１の制御回路３１２から出力される画像データや第２の制御回路３１３から出力される画像データを格納するメモリ領域、ＣＰＵによる制御を行う際のワークメモリ領域、ＣＰＵによって画像データを作成する際のワークメモリ領域、等として用いられる。第１のメモリ３１５としては、ＤＲＡＭやＳＲＡＭが用いられる。第２のメモリ３１６は、ＣＰＵ３１４によって画像データを作成または加工する場合に必要となる、色データや文字データを格納するメモリ領域であり、マスクＲＯＭやＥＰＲＯＭによって構成される。
【００１１】
半導体表示装置３０２は、データ線側駆動回路３１７、走査線側駆動回路３１８、画素部３１９によって構成される。データ線側駆動回路３１７は第２の制御回路３１３から画像信号と制御信号（クロック信号、スタートパルス）を、走査線側駆動回路３１８は第２の制御回路３１３から制御信号（クロック信号、スタートパルス）をそれぞれ受け取り、画素部３１９において画像を表示する。
【００１２】
以上のようにして、半導体装置３０１は画像データを取り込み、または作成して、画像を表示するが、このような半導体装置は、２つの独立した半導体装置と考えることもできる。２つの独立した半導体装置は、図４に示すようなブロック図によって表すことができる。図４において、半導体装置４０１からは、第２の制御回路を介して、色信号、輝度信号、画質調整用の信号といった一般的なフォーマットの画像信号と制御信号が出力される。半導体装置４０１から出力された画像信号と制御信号は、半導体装置４０２に入力され、制御回路４２２によって半導体表示装置４０３に適したフォーマットの画像信号とクロック信号、スタートパルスといった制御信号に変換される。そして半導体表示装置４０３は、制御回路４２２から画像信号と制御信号を受け取り、画像の表示を行う。なお、制御回路４２２は、画素部４２５とは別のチップで構成される。半導体装置４０１としては、例えば放送受信機、ゲーム機を、また、半導体装置４０２としては、例えば液晶ディスプレイ、ＥＬディスプレイを考えることができる。
【００１３】
【発明が解決しようとする課題】
半導体表示装置の大面積化が進み、また、半導体表示装置を搭載した携帯型の電子機器が広く普及するなかで、半導体装置の消費電力を低く抑えることは重要な課題となっている。
【００１４】
例えば、従来の半導体表示装置を搭載した半導体装置において、静止画像を表示する場合を考える。図３に示した半導体装置のブロック図に従って静止画像を表示する場合、ＣＰＵ３１４は、静止画像データを格納している第１のメモリ３１５から画像データを読み出し、第２の制御回路３１３でフォーマット変換等を行う。第２の制御回路３１３から出力された画像信号と制御信号は、半導体表示装置３０２に入力され、画素部３１９において表示が行われる。
【００１５】
このように、静止画像を表示する場合においても、データの転送量や、ＣＰＵや制御回路が行う手続きは多く、動画像表示と同程度の電力が消費されることがわかる。同様のことは、図４に示した２つの半導体装置のブロック図にもあてはまる。
【００１６】
本願発明では、特に静止画像を表示する場合に、消費電力を低く抑えることができる半導体装置を提供することを課題とする。
【００１７】
【課題を解決するための手段】
上述したように、従来の半導体装置では、静止画像を表示する場合に、動画像表示と同程度の電力が消費される。これは、画像データを保持するメモリが半導体表示装置の外部に設けられているためである。この場合、静止画像であっても、動画像であっても、常に画像データを半導体表示装置へ供給することが必要となり、データ転送量や画像データに対する手続きの量は同程度となってしまう。そのため、従来の半導体装置では、静止画像を表示する際の消費電力を大幅に削減することは困難であった。
【００１８】
本願発明では、上記課題を解決するために、画素部を形成する基板上にメモリ部を実装し、該メモリ部に格納した画像データを用いて静止画像を表示する。そして、半導体表示装置の外部からの信号の転送量を減らし、かつ、半導体表示装置の外部に設けられている回路（ＣＰＵ等）への負担を軽減することによって、消費電力を大幅に削減する。
【００１９】
本願発明では、メモリ部を画素部を形成する基板上に実装する形態として、メモリ部、画素部および画素部の駆動回路を同一基板上に一体形成する形態と、メモリ部と画素部の駆動回路とを同一基板上に一体形成したスティックドライバを、画素部を形成する基板上に実装する形態と、を考える。メモリ部、画素部および画素部の駆動回路を同一基板上に一体形成する形態は、主として、ポリシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の半導体表示装置に用いられる。また、メモリ部と画素部の駆動回路とを同一基板上に一体形成したスティックドライバを、画素部を形成する基板上に実装する形態は、主として、アモルファスシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の半導体表示装置、およびパッシブマトリクス型の半導体表示装置に用いられる。
【００２０】
本願発明では、静止画像を表示する際に、画素部を形成する基板上に実装したメモリ部に格納した画像データを用いることができる。その結果、画像を表示する手続きの殆どを画素部を形成する基板上で行うことが可能となり、電力の消費は、従来のように半導体装置全体ではなく、主に画素部を形成する基板上で行われる。
【００２１】
その場合、消費電力は、画素部を形成する基板の外部から画像データを入力して表示する場合と比較して、７０[%]以下とすることも可能である。また、画素部を形成する基板上で消費される電力が、全体の５０[%]以上（好ましくは９０[%]以上）とすることも可能である。画素部を形成する基板の外部からは簡単な制御信号を必要とするだけであり、場合によっては、半導体表示装置の外部に設けられた多くの回路（ＣＰＵを含む）において、電源を停止することも可能である。このようにして、従来の半導体装置と比較して、消費電力を大幅に抑えることが可能となる。なお、外部からの制御信号としては、クロック信号やスタートパルス、及びメモリのアドレスや読み出しに関する信号等が含まれる。
【００２２】
本願発明の半導体装置、画素部を形成する基板上にメモリ制御回路を実装することは好ましい。この場合、メモリ制御回路は、メモリ部と同一基板上に形成するとよい。つまり、スティックドライバによってメモリを実装する場合には、スティックドライバを構成する基板上にメモリ制御回路を形成し、またメモリ部を画素部と同一基板上に形成する場合には、画素部と同一基板上にメモリ制御回路を形成する。
【００２３】
その結果、静止画像を表示する場合、メモリ制御回路でメモリのアドレスに関する計算等を行うことによって、画素部を形成する基板へ入力される制御信号をさらに軽減することができる。その結果、消費電力はさらに低く抑えられる。
【００２４】
このようにして、低消費電力で静止画像を表示することができる半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。
【００２５】
なお、メモリ部は、その用途から、メモリ全体で少なくとも一つの静止画像全体を格納するだけの記憶容量を有することが必要である。複数の静止画像を格納できる記憶容量を有することはさらに望ましい。可能であれば、短時間の動画像を格納できる記憶容量を有することも好ましい。
【００２６】
メモリ部を構成するメモリとしては、ＳＲＡＭ、ＤＲＡＭまたはＥＥＰＲＯＭのいずれであってもよい。また、メモリ部を、ＳＲＡＭ、ＤＲＡＭおよびＥＥＰＲＯＭの組み合わせによって構成してもよい。
【００２７】
この他、スティックドライバを形成する基板は、シリコン基板、ＳＯＩ基板および絶縁表面を有する基板のいずれであってもよい。特に、スティックドライバを形成する基板を、画素部を形成する基板と同じ厚さおよび同じ材質とすることは好ましい。また、画像信号が入力されるのは、画素部の駆動回路のうちデータ線側駆動回路だけであるため、スティックドライバを用いてメモリと駆動回路を実装する場合には、データ線側駆動回路を備えたスティックドライバ（データ線側スティックドライバ）にだけメモリ部を内蔵してもよい。
【００２８】
例えば、ガラス基板を用いたスティックドライバの作製方法としては、Yamazaki et al. U.S. Patent No.5,821,138や、Yamazaki et al. U.S. Patent No.6,118,502の開示内容を参照することによりここに盛り込むこととする。
【００２９】
以下に、本願発明の構成を示す。
【００３０】
画素部と、画素部の駆動回路と、メモリ部と、を少なくとも備えた半導体装置であって、
前記画素部と、前記画素部の駆動回路と、前記メモリ部と、は同一基板上に一体形成され、
前記メモリ部に格納された画像データを基に画像を表示する機能を有することを特徴とする半導体装置が提供される。
【００３１】
画素部と、画素部の駆動回路と、メモリ部と、を少なくとも備えた半導体装置であって、
前記画素部は第１の基板上に形成されており、
前記画素部の駆動回路と前記メモリ部とは第２の基板上に一体形成されており、
前記第１の基板上の前記画素部以外の領域に前記第２の基板が設けられ、前記画素部の駆動回路からの信号が前記画素領域に入力するように接続されており、前記メモリ部に格納された画像データを基に画像を表示する機能を有することを特徴とする半導体装置が提供される。
【００３２】
前記第２の基板は前記第１の基板と同じ厚さを有していてもよい。
【００３３】
前記第２の基板は前記第１の基板と同じ材料を有していてもよい。
【００３４】
前記第２の基板は絶縁表面を有する基板、ＳＯＩ基板またはシリコン基板のうちの１つであってもよい。
【００３５】
画素部と、データ線側駆動回路と、走査線側駆動回路と、メモリ部と、を少なくとも備えた半導体装置であって、
前記画素部は第１の基板上に形成されており、
前記データ線側駆動回路と前記メモリ部とは第２の基板上に一体形成されており、
前記走査線側駆動回路は第３の基板上に一体形成されており、
前記第１の基板上の前記画素部以外の領域に前記第２の基板と前記第３の基板とが設けられ、前記データ線側駆動回路からの信号と前記走査線側駆動回路からの信号とが前記画素領域に入力するように接続されており、
前記メモリ部に格納された画像データを基に画像を表示する機能を有することを特徴とする半導体装置が提供される。
【００３６】
前記第２の基板と前記第３の基板とは、前記第１の基板と同じ厚さを有していてもよい。
【００３７】
前記第２の基板と前記第３の基板とは、前記第１の基板と同じ材料を有していてもよい。
【００３８】
前記第２の基板と前記第３の基板とは、絶縁表面を有する基板、ＳＯＩ基板またはシリコン基板のうちの１つであってもよい。
【００３９】
前記半導体装置は前記メモリ部に格納された画像データを基に静止画像を表示する機能を有していてもよい。
【００４０】
前記半導体装置はメモリ制御回路を備えており、
前記メモリ制御回路と前記メモリ部とは同一基板上に一体形成されていてもよい。
【００４１】
前記半導体装置は、画像の表示を行う機能を有する第１の領域と、画像データを前記第１の領域に供給する機能を有する第２の領域とからなり、
前記第１の領域は、前記画素部を形成する基板を含んでおり、
前記半導体装置は、前記第２の領域が供給する画像データを基に画像を表示する第１の表示方法と、前記第１の領域に設けられたメモリ部に格納された画像データを基に画像を表示する第２の表示方法と、を備えていてもよい。
【００４２】
前記第２の表示方法によって前記半導体装置が消費する電力は、前記第１の表示方法によって前記半導体装置が消費する電力の７０[%]以下であってもよい。
【００４３】
前記第２の表示方法を行う場合に、前記半導体装置が消費する電力の５０[%]以上は、前記第1の領域で消費されてもよい。
【００４４】
前記第２の表示方法を行う場合に、前記半導体装置が消費する電力の９０[%]以上は、前記第1の領域で消費されてもよい。
【００４５】
前記第１の表示方法は、前記第２の領域に設けられたＣＰＵによって制御され、
前記第２の表示方法は、前記第1の領域に設けられた制御回路によって制御され、
前記第２の表示方法は、前記ＣＰＵの電源を停止した状態で行うことができてもよい。
【００４６】
画像の表示を行う機能を有する前記半導体装置（第１の半導体装置）と、画像データを前記第１の半導体装置に供給する機能を有する半導体装置（第２の半導体装置）と、からなる半導体装置群であって、
前記半導体装置群は、前記第２の半導体装置が供給する画像データを表示する第１の表示方法と、前記第１の半導体装置が有するメモリ部に格納された画像データを基に画像を表示する第２の表示方法と、を備えていることを特徴とする半導体装置群が提供される。
【００４７】
前記第２の表示方法によって前記半導体装置群全体が消費する電力は、前記第１の表示方法によって前記半導体装置群全体が消費する電力の７０[%]以下であってもよい。
【００４８】
前記第２の表示方法を行う場合に、前記半導体装置群全体が消費する電力の５０[%]以上は、前記第1の半導体装置によって消費されてもよい。
【００４９】
前記第２の表示方法を行う場合に、前記半導体装置群全体が消費する電力の９０[%]以上は、前記第1の半導体装置によって消費されてもよい。
【００５０】
前記第２の表示方法は、前記第1の半導体装置単独で行うことができてもよい。
【００５１】
前記メモリ部は１００[kbit]〜１０[Gbit]の記憶容量を有することが好ましい。
【００５２】
前記メモリ部は１[Mbit]〜１２８[Mbit]の記憶容量を有することがより好ましい。
【００５３】
前記メモリ部は、ＳＲＡＭ、ＤＲＡＭ、またはＥＥＰＲＯＭのいずれか１つによって構成されていてもよい。
【００５４】
前記メモリ部は、ＳＲＡＭ、ＤＲＡＭ、またはＥＥＰＲＯＭの組み合わせによって構成されていてもよい。
【００５５】
前記半導体装置はアクティブマトリクス型液晶表示装置、パッシブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置、或いはパッシブマトリクス型ＥＬ表示装置のうちのいずれか１つであってもよい。
【００５６】
前記半導体装置とは、ディスプレイ、ビデオカメラ、ヘッドマウントディスプレイ、ＤＶＤプレーヤー、ゴーグル型ディスプレイ、パーソナルコンピュータ、携帯電話、カーオーディオから選ばれた一つであってもよい。
【００５７】
【発明の実施の形態】
本願発明の特徴は、半導体装置において、画素部を形成する基板上にメモリ部を実装することにより、低消費電力で静止画像または短時間の動画像が表示できる点にある。本実施の形態では、半導体表示装置を搭載した半導体装置のブロック図と、画像を表示するまでの画像データの流れについて簡単に説明を行う。なお、メモリ部、駆動回路、および画素部といった本願発明を構成する各ブロックの詳細（回路構成等）についての説明は実施例を参照することができる。
【００５８】
説明には、図１および図２を用いる。図１は画素部を形成した基板上にメモリ部を一体形成した半導体装置のブロック図であり、図２は画素部を形成した基板上に、メモリ部を備えたスティックドライバを実装した半導体装置のブロック図である。
【００５９】
まず、図１を参照する。半導体装置１０１は、入力端子１１１、第１の制御回路１１２、第２の制御回路１１３、ＣＰＵ１１４、第１のメモリ１１５、第２のメモリ１１６、及び半導体表示装置１０２によって構成される。また、半導体表示装置１０２は、メモリ部１２０、データ線側駆動回路１１７、走査線側駆動回路１１８、および画素部１１９によって構成される。メモリ部１２０、データ線側駆動回路１１７、走査線側駆動回路１１８、および画素部１１９は全て同一基板上に形成されている。
【００６０】
半導体装置１０１において、半導体表示装置１０２を除いた部分は、図３に示した半導体装置（従来の技術を参照）と同様であるため、その部分の説明は省略する。ただし、第２の制御回路からの出力信号には、従来の技術で述べた画像信号と制御信号（クロック信号、スタートパルス等）以外に、メモリ部を制御する制御信号（メモリのアドレス、書き込み、読み出しに関する信号）が含まれる。
【００６１】
画像（特に、動画像）を表示する際には、半導体表示装置１０２には画像信号と制御信号が入力される。まず、メモリ部へは画像信号及びメモリのアドレスや書き込み、読み出しに関する制御信号が入力され、画像信号はメモリ部１２０に格納される。メモリ部１２０に格納された画像データは制御信号によって再び読み出され、データ線側駆動回路１１７に送られる。同時に、データ線側駆動回路１１７と走査線側駆動回路１１８には、クロック信号やスタートパルスといった制御信号が入力され、画素部１１９においてメモリ部１２０から読み出された画像信号が表示される。
【００６２】
静止画像を表示する場合には、半導体表示装置１０２へは制御信号だけが入力される。そしてメモリのアドレス、書き込み、読み出しに関する制御信号に従って、メモリ部１２０に格納された画像データが読み出され、データ線側駆動回路１１７に送られる。同時に、データ線側駆動回路１１７と走査線側駆動回路１１８には、クロック信号やスタートパルスといった制御信号が入力され、画素部１１９においてメモリ部１２０から読み出された画像信号を表示する。
【００６３】
このように本願発明では、静止画像を表示する場合、画素部を形成する基板上に実装したメモリ部に格納された画像データを用いることができる。その結果、上述したように、画素部を形成する基板の外部からは簡単な制御信号が必要となるだけであり、画像信号を半導体表示装置の外部から送るといった、多量のデータ転送は不要となる。そして、画素部を形成する基板の外部において消費される電力を大幅に削減することができる。場合によっては、消費電力を、画素部を形成する基板の外部から画像データを入力して表示する場合と比較して、７０[%]以下とすることも可能である。また、画素部を形成する基板上で消費される電力が、全体の５０[%]以上（好ましくは９０[%]以上）とすることも可能である。さらに半導体装置１０１において、半導体表示装置１０２と第２の制御回路１１３を除く回路（第１の制御回路１１２、第１のメモリ１１５、第２のメモリ１１６、ＣＰＵ１１４）の全て或は一部分は、完全に電源を停止することも可能である。このようにして、従来の半導体装置と比較して、消費電力を大幅に抑えることが可能となる。
【００６４】
また本願発明では、画素部を形成する基板上にメモリ制御回路を一体形成してもよい（実施例１参照）。このような構成とし、画素を形成する基板上でメモリ制御回路でメモリのアドレスに関する簡単な計算を行うことによって、静止画像を表示する場合に半導体表示装置に入力される制御信号はさらに簡単なものとなる。そして消費電力はさらに低く抑えられる。
【００６５】
なお、図１に示したメモリ部と画素部と画素部の駆動回路を一体形成した半導体表示装置は、主として、ポリシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の表示装置に用いられる。しかし、これらに限定されるものではない。表示装置としては、液晶表示装置であっても、自発光層を有する表示装置（代表的には、ＥＬ表示装置）であってもよい。アクティブマトリクス型液晶表示装置の例としては実施例３、４を、また、アクティブマトリクス型ＥＬ表示装置の例としては実施例６、７を参照することができる。
【００６６】
次に図２を参照する。半導体装置２０１は、入力端子２１１、第１の制御回路２１２、第２の制御回路２１３、ＣＰＵ２１４、第１のメモリ２１５、第２のメモリ２１６、及び半導体表示装置２０２によって構成される。
半導体装置２０１は、半導体表示装置２０２を除いて、図１に示した半導体装置１０１と同様であり、第２の制御回路からは、画像信号と制御信号（クロック信号、スタートパルス等）以外に、メモリ部を制御する制御信号（メモリのアドレス、書き込み、読み出しに関する信号）が出力される。
【００６７】
また、半導体表示装置２０２は、メモリ部とデータ線側駆動回路の組（２２０ａ、２１７ａ）、（２２０ｂ、２１７ｂ）、（２２０ｃ、２１７ｃ）をそれぞれ同一基板上に形成したデータ線側スティックドライバ（波線で囲んだ部分）２２２ａ、２２２ｂ、２２２ｃ、走査線側駆動回路２１８ａ、２１８ｂをそれぞれ備えた走査線側スティックドライバ（波線で囲んだ部分）２２１ａ、２２１ｂ、及び画素部２１９によって構成される。スティックドライバは、画素部を形成する基板上に実装される。
【００６８】
そして、半導体表示装置１０２と同様に、動画像を表示する際には画像信号と制御信号が、静止画像を表示する際には制御信号だけが、それぞれ入力され、画素部２１９において画像が表示される。なお、半導体表示装置２０２は、画素部の駆動回路とメモリ部が複数個のスティックドライバによって、分割されているため、半導体装置２０２に入力された信号は、それぞれのスティックドライバに送られる。例えば、静止画像を表示する際には、それぞれのデータ線側スティックドライバに、メモリのアドレスや書き込み、読み出しに関する制御信号（メモリ部に入力される）、およびクロック信号やスタートパルスといった制御信号（データ線側駆動回路に入力される）が入力され、それぞれの走査線側スティックドライバに、クロック信号やスタートパルスといった制御信号（走査線側駆動回路に入力される）が入力される。
【００６９】
このように、スティックドライバによってメモリを実装した本実施の形態においても、静止画像を表示する場合、画素部を形成する基板の外部からは、簡単な制御信号を入力するだけでよく、画像信号を半導体表示装置の外部から送るといった、多量のデータ転送に伴う消費電力は大幅に減少する。場合によっては、消費電力を、画素部を形成する基板の外部から画像データを入力して表示する場合と比較して、７０[%]以下とすることも可能である。また、画素部を形成する基板上で消費される電力が、全体の５０[%]以上（好ましくは９０[%]以上）とすることも可能である。さらに半導体装置２０１において、半導体表示装置２０２と第２の制御回路２１３を除く回路（第１の制御回路２１２、第１のメモリ２１５、第２のメモリ２１６、ＣＰＵ２１４）の全て或は一部分は、完全に電源を停止することも可能である。このようにして、従来の半導体装置と比較して、消費電力を大幅に抑えることが可能となる。
【００７０】
また、スティックドライバを形成する基板上にメモリ制御回路を一体形成してもよい（実施例１参照）。スティックドライバ内に設けたメモリ制御回路でメモリのアドレスに関する簡単な計算を行うことによって、静止画像を表示する場合に、画素部を形成する基板へ入力される制御信号はさらに簡単なものとなり、消費電力はさらに低く抑えられる。
【００７１】
なお、図２に示したメモリ部と画素部の駆動回路を有するスティックドライバを実装した半導体表示装置は、主として、アモルファスシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の表示装置や、パッシブマトリクス型の表示装置に用いられる。表示装置としては、液晶表示装置であっても、自発光層を有する表示装置（代表的には、ＥＬ表示装置）であってもよい。アクティブマトリクス型液晶表示装置の例としては実施例３、５を、アクティブマトリクス型ＥＬ表示装置の例としては実施例６、８を、パッシブマトリクス型の表示装置の例としては実施例９を参照することができる。
【００７２】
なお、スティックドライバを形成する基板は、シリコン基板であっても、ＳＯＩ基板であっても、絶縁表面を有する基板であってもかまわない。シリコン基板上またはＳＯＩ基板上に形成されたスティックドライバは小型で高特性である。また、スティックドライバを、画素部を形成する基板と同じ材料の基板上に形成すること、液晶表示装置において、対向基板と同じ厚さの基板上に形成すること、は以下の点で好ましい。まず同じ材料である場合には、熱膨張率が同じであるため、表示装置に温度変化が生じても熱応力が生じることはなく、ＴＦＴで作製された回路の特性が損なわれることがない。また、液晶表示装置の対向基板とスティックドライバを形成する基板が同じ厚さを有すること二より、半導体表示装置全体としての薄型化に寄与することができる。スティックドライバを実装する形態については、実施例５、８を参照することができる。
【００７３】
本願発明では、このようにメモリ部を画素部を形成する基板上に実装する。本願発明によって、静止画像を表示する場合に消費電力を低く抑えることができる半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。
【００７４】
なお、メモリ部は、その用途から、メモリ全体で少なくとも一つの静止画像全体を格納するだけの記憶容量を有することが必要である。複数の静止画像を格納できる記憶容量を有することはさらに望ましい。可能であれば、短時間の動画像を格納できる記憶容量を有することも好ましい。
【００７５】
例えば、階調表示を行わない白黒のＥＧＡ規格の表示装置では一つの静止画像を表示するのに約２５６[kbit]のデータが必要である。また、ＲＧＢフルカラーのＵＸＧＡ規格の表示装置において、画像信号として６[bit]のデジタル信号を用いる場合には、一つの静止画像を表示するのに約４０[Mbit]のデータが必要となる。また、同様の表示装置において、１秒間に６０フレームとして１分程度の動画像を表示する場合にはおよそ１０[Gbit]のデータが必要となる。また、スティックドライバを実装する半導体表示装置においては、複数個のスティックドライバでデータ線側駆動回路の全体を構成するため、個々のスティックドライバに内蔵するメモリ部の容量は一つの静止画像データの容量より小さくてもよい。これらのことを考慮すると、メモリ部の容量は１００[kbit]以上であることが好ましい。また、動画像を格納することを考慮した場合には、１０[Gbit]程度の記憶容量を有することが好ましい。勿論、さらに大きな記憶容量を有していてもよい。また、ＸＧＡ規格やＵＸＧＡ規格の表示装置において、１〜数十枚の静止画像のデータとワーク領域とを考慮した場合には、メモリ部の容量が１[Mbit]〜１２８[Mbit]であることが望ましい。
【００７６】
メモリ部を構成するメモリとしては、ＳＲＡＭ、ＤＲＡＭまたはＥＥＰＲＯＭのいずれであってもよい。ＳＲＡＭは動作速度が非常に速いが集積密度が低く、ＤＲＡＭは、動作速度がＳＲＡＭに劣るが集積密度はＳＲＡＭより高い。また、ＥＥＰＲＯＭは、動作速度がさらに遅いが集積密度が非常に高い、という特徴を有する。これらメモリ部を構成するメモリの例は、実施例１０〜１３を参照することができる。
【００７７】
また、メモリ部をＳＲＡＭ、ＤＲＡＭおよびＥＥＰＲＯＭの組み合わせによって構成してもよい。例えば、動作速度の速いＳＲＡＭと、集積密度の高いＥＥＰＲＯＭからなるメモリ部を設け、ＳＲＡＭを一時的にデータを格納するバッファとして、またＥＥＰＲＯＭをメインメモリとして使用することも可能である（実施例１４参照）。
【００７８】
なお、メモリ部に格納する画像データはデジタル信号であるので、入力される画像信号がアナログ信号である場合には、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを設ける必要がある。その場合、Ｄ／Ａコンバータ若しくはＡ／Ｄコンバータはメモリ部を形成する基板上に一体形成することが望ましい。
【００７９】
本実施の形態では、データ線側スティックドライバのみにメモリ部を設ける構成としたが、走査線側スティックドライバ内にメモリ部を設けても構わない。例えば、駆動方法が複雑な場合には、走査線側の駆動信号に関する情報をこのメモリ部に格納することができる。
【００８０】
本実施の形態では、画像を表示する際に、画像信号をいったんメモリ部に格納した後、画像を表示する構成としたが、本願発明はこれに限定されない。画像信号をメモリ部とデータ線側駆動回路に同時に入力してもよいし、制御信号によってこれらのモードを切り替えてもよい。
【００８１】
（実施例１）
本願発明において、画素部を形成する基板上にメモリ制御回路を実装することも好ましい。
【００８２】
図５および図６は、メモリ制御回路を有する半導体表示装置を搭載した半導体装置のブロック図である。半導体表示装置を除いた部分は、それぞれ、入力端子５１１、６１１、第１の制御回路５１２、６１２、第２の制御回路５１３、６１３、ＣＰＵ５１４、６１４、第１のメモリ５１５、６１５、第２のメモリ５１６、６１６によって構成されており、実施の形態で説明した半導体装置（図１参照）と同様である。図５に示した半導体表示装置５０２は、メモリ制御回路５１７がメモリ部５２１、データ線側駆動回路５１８、走査線側駆動回路５１９、及び画素部５２０と同一基板上に一体形成している。また、図６に示した半導体表示装置６０２は、メモリ制御回路、メモリ部、データ線側駆動回路の組（６２０ａ、６２１ａ、６１７ａ）、（６２０ｂ、６２１ｂ、６１７ｂ）、（６２０ｃ、６２１ｃ、６１７ｃ）がそれぞれ一体形成されているスティックドライバ６２３ａ、６２３ｂ，６２３ｃを画素部を形成する基板上に実装している。
【００８３】
メモリ制御回路の役割は、半導体表示装置の外部からの制御信号を削減することである。例えば、メモリのアドレスの計算を行う回路を設けることによって、半導体表示装置の外部から送られてくるメモリのアドレスに関する制御信号を簡単なものにすることができる。また、メモリ部の制御だけに限定されず、走査線側駆動回路やデータ線側駆動回路の制御信号をより簡単にするための回路を含んでいても良い。メモリ制御回路は、半導体表示装置の外部からの制御信号を簡単化できる回路であればどのような公知の回路を含んでいてもよい。
【００８４】
このようにメモリ制御回路を半導体表示装置、特に画素を形成する基板上に実装することによって、静止画像を表示する場合に、消費電力の小さい半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。
【００８５】
なお、メモリ部とメモリ制御回路と画素部と画素部の駆動回路とを一体形成した半導体表示装置（図５）は、主として、ポリシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の表示装置に用いられる。また、メモリ部とメモリ制御回路と画素部の駆動回路とを有するスティックドライバを、画素部を形成する基板上に実装した半導体表示装置（図６）は、主として、アモルファスシリコン膜を用いたＴＦＴによって構成されるアクティブマトリクス型の表示装置や、パッシブマトリクス型の表示装置に用いられる。表示装置としては、液晶表示装置であっても、自発光層を有する表示装置（代表的には、ＥＬ表示装置）であってもよい。
【００８６】
（実施例２）
実施の形態で説明した半導体装置（図１及び図２）は、２つの独立した半導体装置と考えることもできる。本実施例では、２つの独立した半導体装置のうち、半導体表示装置を含む半導体装置について説明を行う。説明には、図７および図８を用いる。
【００８７】
図７に示した半導体装置７０１は、入力端子７１１、制御回路７１２、半導体表示装置７０２によって構成される。半導体表示装置７０２において、メモリ部７１４は、画素部７１７、データ線側駆動回路７１５および走査線側駆動回路７１６と同一基板上に一体形成されている。一方、図８に示した半導体装置８０１は、入力端子８０３、制御回路８０４、半導体表示装置８０２によって構成される。半導体表示装置８０２は、メモリ部８２０ａ、８２０ｂ，８２０ｃとデータ線側駆動回路８１７ａ、８１７ｂ，８１７ｃを、スティックドライバによって画素部を形成する基板上に実装したものである。データ線側スティックドライバ８２２ａ、８２２ｂ，８２２ｃを構成するメモリ部及びデータ線側駆動回路（８２０ａ、８１７ａ）、（８２０ｂ、８１７ｂ）および（８２０ｃ、８１７ｃ）は、それぞれ同一基板上に形成されている。また、走査線側駆動回路８１８ａ、８１８ｂもスティックドライバによって画素部を形成する基板上に実装されている。
【００８８】
本実施例に示した半導体装置は、半導体表示装置の他に、画像信号のフォーマットを変換できる制御回路を有する。図７において、半導体装置７０１には、色信号、輝度信号、調整用の信号といった画像信号と制御信号が入力される。半導体装置７０１に入力された画像信号と制御信号は、入力端子７１１を経て制御回路７１２に入力され、半導体表示装置７０２に適した画像フォーマットに変換される。半導体装置７０２には、図１に示した半導体表示装置（実施の形態参照）に入力される画像信号と制御信号と同様な信号が入力され、画素部７１７において画像が表示される。半導体装置８０１においても全く同様である。なお、制御回路は、画素部とは別のチップで構成される。
【００８９】
このような半導体装置においても、静止画像を表示する場合、画素部を形成する基板上に実装したメモリ部に格納された画像データを用いることができるため、画像信号を半導体表示装置の外部から送るといった、多量のデータ転送に伴う消費電力を大幅に削減することができる。場合によっては、第１の半導体装置（７０１または８０１）及び、第１の半導体装置に画層信号と制御信号を供給する第２の半導体装置の全体で消費される電力は、画像データを第２の半導体表示装置から供給して表示する場合と比較して、７０[%]以下とすることも可能である。また、第１の半導体表示装置で消費される電力が、全体の５０[%]以上（好ましくは９０[%]以上）とすることも可能である。さらに第２の半導体装置を用いずに、第１の半導体装置単独で静止画像を表示することも可能である。
【００９０】
本実施例は、液晶ディスプレイ、ＥＬディスプレイ等に応用することができる。また、本実施例は実施例１と組み合わせることができる。つまり、図７及び図８に示した半導体装置において、メモリ制御回路を半導体表示装置に実装しても良い。
【００９１】
（実施例３）
本実施例では、本願発明をアクティブマトリクス型液晶表示装置に応用した例について述べる。説明には図９を用いる。
【００９２】
図９（Ａ）はアクティブマトリクス型液晶表示装置のブロック図である。図９（Ａ）に示したアクティブマトリクス型液晶表示装置は、画素９０４がマトリクス状に配置された画素部９０１と、データ線側駆動回路９０２と、走査線側駆動回路９０３と、メモリ部９０５とを有する。また、データ線側駆動回路９０２にはデータ線９０６が接続され、走査線側駆動回路９０３には走査線９０７が接続されている。容量線９０８にはコモン電位が与えられている。
【００９３】
なお、画素部９０１、データ線側駆動回路９０２、走査線側駆動回路９０３およびメモリ部９０５は同一基板上に形成されていても良いし、データ線側駆動回路９０２、メモリ部９０５および走査線側駆動回路９０３が、実施の形態で説明したスティックドライバによって画素部を形成する基板上に実装されていても良い。
【００９４】
図９（Ｂ）は、画素部９０１を構成する画素９０４の回路図を示したものである。画素９０４は、スイッチング用ＴＦＴ９１１、液晶素子９１４およびコンデンサ９１５を有し、スイッチング用ＴＦＴ９１１のゲート電極は走査線９０７に、ソース・ドレイン電極の一方がデータ線９０６に接続されている。スイッチング用ＴＦＴ９１１のソース・ドレイン電極の残る一方は、液晶９１４およびコンデンサ９１５に接続されている。また、液晶素子９１４の残る一方の電極は対向電極９１６に接続され、コンデンサ９１５の残る一方の電極は容量線９０８に接続されている。
【００９５】
なお、容量線９０８を設けずに、コンデンサ９１５の電極の一方を対向電極９１６に接続しても構わない。さらに、コンデンサ９１５を設けなくても良い。また、スイッチング用ＴＦＴ９１１はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。
【００９６】
本実施例は、実施例１および２のいずれの構成を組み合わせても良い。 つまり、本実施例の半導体表示装置に実施例１で説明した制御回路を設けても良いし、本実施例の半導体表示装置を実施例２の半導体装置に搭載しても良い。
【００９７】
（実施例４）
本実施例では、本願発明を応用したアクティブマトリクス型液晶表示装置の上面図と断面図について説明を行う。
【００９８】
図１０（Ａ）は、液晶の封入まで行った状態を示すアクティブマトリクス型液晶表示装置の上面図である。図１０（Ａ）において、第１の基板１００１上には、画素部１００２、走査線側駆動回路１００３、データ線側駆動回路１００４、メモリ部１００５、配線１００６が形成されている。第１の基板１００１と第２の基板１００９とはシール材１００８によって貼り合わされ、シール材１００８で囲まれた２つの基板の間には液晶が封入されている（図１０（Ｂ）の液晶層１０１０を参照）。
【００９９】
配線１００６は、走査線側駆動回路１００３、データ線側駆動回路１００４、メモリ部１００５、及び画素部１００２に入力される信号を伝達するための接続配線であり、外部の半導体装置との接続端子となるＦＰＣ（フレキシブルプリントサーキット）１００７から画像信号や制御信号を受け取る。
【０１００】
次に、図１０（Ａ）をＡ−Ａ'で切断した断面に相当する断面図を図１０（Ｂ）に示す。なお、図１０（Ａ）、（Ｂ）では同一の部位に同一の符号を用いている。
【０１０１】
図１０（Ｂ）において、第１の基板１００１上には画素部１００２、走査線側駆動回路１００３、配線１００６が形成されている。画素部１００２は液晶層に印加する電圧を制御するためのＴＦＴ（スイッチング用ＴＦＴという）、及びそのドレイン領域に電気的に接続されたコンデンサ、画素電極等を含む複数の画素により形成されている（図示せず）。また、走査線側駆動回路１００３はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を用いて形成されている。また、第２の基板１００９上には、カラーフィルタ、貝柱スペーサ、オーバーコート層、対向電極等が形成されている。
【０１０２】
図１０（Ｂ）に示した液晶表示装置は、上述した第１の基板１００１及び第２の基板１００９をシール材１００８で貼り合わせ、第１の基板１００１と第２の基板１００９とシール材１００８で囲まれた領域内に液晶を注入し（液晶層１０１０の形成）、配線１００６とＦＰＣ１００７を導電性材料１０１１を用いて電気的に接続したものである。
【０１０３】
なお、液晶材料には公知の液晶材料を用いれば良い。２つの基板の間隔は、第２の基板に設けられた貝柱スペーサによって決まるが、ネマチック液晶の場合には３〜８[μm]、スメチック液晶の場合には１〜４[μm]とする。また、シール材１００８の露呈部及びＦＰＣ８０９の一部を覆うように第２のシール材を設けてもよい。
【０１０４】
なお、本実施例の構成は、実施例１〜３のいずれの構成とも自由に組み合わせることが可能である。
【０１０５】
（実施例５）
本願発明は、スティックドライバを用いたアクティブマトリクス型液晶表示装置にも応用することができる。
【０１０６】
図１１（Ａ）は、液晶の封入まで行った状態を示すアクティブマトリクス型液晶表示装置の上面図である。図１１（Ａ）において、第１の基板１１０１上には、画素部１１０２、配線１１０６及び引き出し線１１１０が形成され、また、走査線側スティックドライバ１１１１ａ、１１１１ｂ及びデータ線側スティックドライバ１１１２ａ、１１１２ｂ、１１１２ｃが実装されている。走査線側スティックドライバ１１１１ａ、１１１１ｂは、走査線側駆動回路１１０３ａ、１１０３ｂをそれぞれ有しており、データ線側スティックドライバ１１１２ａ、１１１２ｂ、１１１２ｃは、走査線側駆動回路とメモリ部（１１０４ａ、１１０５ａ）、（１１０４ｂ、１１０５ｂ）及び（１１０４ｃ、１１０５ｃ）をそれぞれ有している。また、第１の基板１１０１と第２の基板１１０９とはシール材１１０８によって貼り合わされ、シール材１１０８で囲まれた２つの基板の間には液晶が封入されている（図１１（Ｂ）の液晶層１１１３を参照）。
【０１０７】
配線１１０６は、走査線側スティックドライバ１１１１ａ、１１１１ｂ、データ線側スティックドライバ１１１２ａ、１１１２ｂ、１１１２ｃ、及び画素部１１０２に入力される信号を伝達するための接続配線であり、外部の半導体装置との接続端子となるＦＰＣ（フレキシブルプリントサーキット）１１０７から画像信号や制御信号を受け取る。また引き出し線１１１０は、走査線側スティックドライバ１１１１ａ、１１１１ｂおよびデータ線側スティックドライバ１１１２ａ、１１１２ｂ、１１１２ｃからの出力信号を画素部１１０２に入力するための配線である。
【０１０８】
次に、図１１（Ａ）をＡ−Ａ'で切断した断面に相当する断面図を図１１（Ｂ）に示す。なお、図１１（Ａ）、（Ｂ）では同一の部位に同一の符号を用いている。
【０１０９】
図１１（Ｂ）において、第１の基板１１０１上には画素部１１０２、配線１１０６、引き出し線１１１０が形成され、走査線側スティックドライバ１１１１ａが実装されている。
【０１１０】
このうち、２つの基板が貼り合わされている領域は、図１０（Ｂ）示した断面図（実施例４参照）と同様、第１の基板１１０１と第２の基板１１０９がシール材１１０８によって張り合わせられ、その間には液晶層１１１３が形成されている。
【０１１１】
また、配線１１０６の一方の端とＦＰＣ１１０７とは異方性導電材で接着されている。異方性導電材は樹脂１１１５と表面にＡｕなどがメッキされた数十〜数百[μm]径の導電性粒子１１１４から成り、導電性粒子１１１４により配線１１０６とＦＰＣ１１０７とが電気的に接続されている。
【０１１２】
なお、シール材１１０８の露呈部、ＦＰＣ１１０７の一部、走査線側スティックドライバ１１１１ａ、１１１１ｂの一部、及びデータ線側スティックドライバ１１１２ａ、１１１２ｂ、１１１２ｃの一部を覆うように第２のシール材を設けてもよい。
【０１１３】
ここで、スティックドライバとその実装方法について簡単に述べる。図１１（Ｂ）には走査線側スティックドライバ１１１１ａの断面図が示されており、走査線側駆動回路１１０３ａと入出力端子１１１６を有する。そして、走査線側スティックドライバ１１１１ａは、ＦＰＣ１１０７と配線１１０６の接続方法と同様な方法によって実装されている。つまり、走査線側スティックドライバ１１１１ａは異方性導電材で第１の基板１１０１に接着され、走査線側スティックドライバ１１１１ａに設けられた入出力端子１１１６は、樹脂１１１５中に混入された導電性粒子１１１４により、引出線１１１０及び配線１１０６と電気的に接続されている。
【０１１４】
上述した実装方法は、本実施例の半導体装置に実装されている全てのスティックドライバにも用いられる。また、スティックドライバの実装方法は図１１（Ｂ）に示した方法に限定されるものではなく、ここで説明した以外にも公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることが可能である。
【０１１５】
なお、スティックドライバは、シリコン基板、ＳＯＩ基板、絶縁表面を有する基板のいずれの基板上に形成されていても構わない。特に、スティックドライバが第２の基板１１０９と同じ厚さを有する場合、表示装置全体としての薄型化に寄与することができる点で好ましい。また、スティックドライバが第１の基板１１０１と同じ材料からなる場合、液晶表示装置に温度変化が生じても熱応力が発生することなく、ＴＦＴで作製された回路の特性を損なうことはないという点で好ましい。
【０１１６】
なお、本実施例の構成は、実施例１〜３のいずれの構成とも自由に組み合わせることが可能である。
【０１１７】
（実施例６）
本実施例では、本願発明をアクティブマトリクス型ＥＬ表示装置に応用した例について述べる。説明には図１２を用いる。
【０１１８】
図１２（Ａ）はアクティブマトリクス型ＥＬ表示装置のブロック図である。図１２（Ａ）に示したアクティブマトリクス型ＥＬ表示装置は、画素１２０４がマトリクス状に配置された画素部１２０１と、データ線側駆動回路１２０２と、走査線側駆動回路１２０３とを有する。また、データ線側駆動回路１２０２にはデータ線１２０６が接続され、走査線側駆動回路１２０３には走査線１２０７が接続されている。電源供給線１２０８には所定の電位が与えられている。
【０１１９】
なお、画素部１２０１、データ線側駆動回路１２０２、走査線側駆動回路１２０３およびメモリ部１２０５は同一基板上に形成されていても良いし、データ線側駆動回路１２０２、メモリ部１２０５および走査線側駆動回路１２０３が、実施の形態で説明したスティックドライバによって画素部を形成する基板上に実装されていても良い。
【０１２０】
図１２（Ｂ）は、画素部１２０１を構成する画素１２０４の回路図を示したものである。画素１２０４は、スイッチング用ＴＦＴ１２１１、ＥＬ駆動用ＴＦＴ１２１４、ＥＬ素子１２１６を有し、スイッチング用ＴＦＴ１２１１のゲート電極は走査線１２０７に、ソース・ドレイン電極の一方がデータ線１２０６に接続されている。スイッチング用ＴＦＴ１２１１のソース・ドレイン電極の残る一方は、ＥＬ駆動用ＴＦＴ１２１４のゲート電極に接続されている。また、ＥＬ駆動用ＴＦＴ１２１４のソース電極が電源供給線１２０８に、ドレイン電極がＥＬ素子１２１６に接続されている。ＥＬ素子１２１６のもう一方の電極は対向電極１２１７に接続されている。
【０１２１】
なお、ＥＬ駆動用ＴＦＴ１２１４のゲート電極と電源供給線１２０８の間にコンデンサを設けてもよい。また、ＥＬ駆動用ＴＦＴとしてｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ１２１１はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。
【０１２２】
本実施例は、実施例１および２のいずれの構成を組み合わせても良い。 つまり、本実施例の半導体表示装置に実施例１で説明した制御回路を設けても良いし、本実施例の半導体表示装置を実施例２の半導体装置に搭載しても良い。
【０１２３】
（実施例７）
本実施例では、本願発明を応用したアクティブマトリクス型ＥＬ表示装置の上面図と断面図について説明を行う。
【０１２４】
図１３（Ａ）は、ＥＬ素子の封入まで行った状態を示すアクティブマトリクス型ＥＬ表示装置の上面図である。図１３（Ａ）において、基板１３０１上には、画素部１３０２、走査線側駆動回路１３０３、データ線側駆動回路１３０４、メモリ部１３０５、配線１３０６が形成されている。また、１３０９はカバー材、１３０８はシール材であり、シール材１３０８で囲まれたカバー材１３０９と基板１３０１との間の領域には充填材１３１０（図１３（Ｂ）参照）が設けられている。
【０１２５】
配線１３０６は、走査線側駆動回路１３０３、データ線側駆動回路１３０４、メモリ部１３０５、及び画素部１３０２に入力される信号を伝達するための接続配線であり、外部機器との接続端子となるＦＰＣ（フレキシブルプリントサーキット）１３０７から画像信号や制御信号を受け取る。
【０１２６】
ここで、図１３（Ａ）をＡ−Ａ'で切断した断面に相当する断面図を図１３（Ｂ）に示す。なお、図１３（Ａ）、（Ｂ）では同一の部位に同一の符号を用いている。
【０１２７】
図１３（Ｂ）において、基板１３０１上には画素部１３０１および走査線側駆動回路１３０３が形成されている。画素部１３０１はスイッチング用ＴＦＴ、ＥＬ駆動用ＴＦＴ、及び画素電極等を含む複数の画素により形成される。各画素は画素電極の下にカラーフィルタを有していてもよい。画素電極上には、開口部を有するように絶縁膜が形成され、その上にＥＬ層、及び対向電極が形成される。対向電極は全ての画素に共通であり、配線１３０６を経由してＦＰＣ１３０７に電気的に接続されている。また、走査線側駆動回路１３０３はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を用いて形成される。
【０１２８】
図１３（Ｂ）に示したＥＬ表示装置は、上述した基板１３０１にシール材１３０８を形成し、スペーサを散布後カバー材１３０９と貼り合わせ、基板１３０１とカバー材１３０９とシール材１３０８で囲まれた領域内に充填材1１３１０を注入したものである。配線１３０６とＦＰＣ１３０７とは導電性材料１３１１を用いて電気的に接続されている。
【０１２９】
なお、ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。ＥＬ材料として有機材料だけでなく無機材料を用いることができる。カバー材１３０９は、基板１３０１と同じ材料からなる板を用いればよい。また、シール材１３０８の露呈部及びＦＰＣ１３０７の一部を覆うように第２のシール材（図示せず）を設けてもよい。
【０１３０】
なお、本実施例の構成は、実施例１、２、６のいずれの構成とも自由に組み合わせることが可能である。
【０１３１】
（実施例８）
本願発明は、スティックドライバを用いたアクティブマトリクス型ＥＬ表示装置にも応用することができる。
【０１３２】
図１４（Ａ）は、ＥＬ素子の封入まで行った状態を示すアクティブマトリクス型ＥＬ表示装置の上面図である。図１４（Ａ）において、基板１４０１上には、画素部１４０２、配線１４０６及び引き出し線１４１０が形成され、また、走査線側スティックドライバ１４１１ａ、１４１１ｂ及びデータ線側スティックドライバ１４１２ａ、１４１２ｂ、１４１２ｃが実装されている。走査線側スティックドライバ１４１１ａ、１４１１ｂは、走査線側駆動回路１４０３ａ、１４０３ｂをそれぞれ有しており、データ線側スティックドライバ１４１２ａ、１４１２ｂ、１４１２ｃは、走査線側駆動回路とメモリ部（１４０４ａ、１４０５ａ）、（１４０４ｂ、１４０５ｂ）及び（１４０４ｃ、１４０５ｃ）をそれぞれ有している。また、１４０９はカバー材、１４０８はシール材であり、シール材１４０８で囲まれたカバー材と基板との間の領域には充填材１４１０（図１４（Ｂ）参照）が設けられている。
【０１３３】
配線１４０６は、走査線側スティックドライバ１４１１ａ、１４１１ｂ、データ線側スティックドライバ１４１２ａ、１４１２ｂ、１４１２ｃ、及び画素部１４０２に入力される信号を伝達するための接続配線であり、外部の半導体装置との接続端子となるＦＰＣ（フレキシブルプリントサーキット）１４０７から画像信号や制御信号を受け取る。また引き出し線１４１０は、走査線側スティックドライバ１４１１ａ、１４１１ｂおよびデータ線側スティックドライバ１４１２ａ、１４１２ｂ、１４１２ｃからの出力信号を画素部１４０２に入力するための配線である。
【０１３４】
次に、図１４（Ａ）をＡ−Ａ'で切断した断面に相当する断面図を図１４（Ｂ）に示す。なお、図１４（Ａ）、（Ｂ）では同一の部位に同一の符号を用いている。
【０１３５】
図１４（Ｂ）において、基板１４０１上には画素部１４０２、配線１４０６、引き出し線１４１０が形成され、走査線側スティックドライバ１４１１ａが実装されている。
【０１３６】
このうち、２つの基板が貼り合わされている領域は、図１３（Ｂ）に示した断面図（実施例７）と同様、基板１４０１とカバー材１４０９がシール材によって張り合わせられ、その間には充填材１４１３が充填されている。なお、カバー材１４０９としては、基板１４０１と同じ材料の板を用いるとよい。
【０１３７】
また、配線１４０６の一方の端とＦＰＣ１４０７とは異方性導電材で接着されている。異方性導電材は樹脂１４１５と表面にＡｕなどがメッキされた数十〜数百[μm]径の導電性粒子１４１４から成り、導電性粒子１４１４により配線１４０６とＦＰＣ１４０７とが電気的に接続されている。
【０１３８】
なお、シール材１４０８の露呈部、ＦＰＣ１４０７の一部、走査線側スティックドライバ１４１１ａ、１４１１ｂの一部、及びデータ線側スティックドライバ１４１２ａ、１４１２ｂ、１４１２ｃの一部を覆うように第２のシール材を設けてもよい。
【０１３９】
スティックドライバの実装方法については、実施例５で説明した内容と全く同様な方法を用いればよい。図１４（Ｂ）には走査線側スティックドライバ１４１１ａの断面図が示されており、走査線側駆動回路１４０３ａと入出力端子１４１６を有する。また、走査線側スティックドライバ１４１１ａは異方性導電材で基板１４０１に接着され、走査線側スティックドライバ１４１１ａに設けられた入出力端子１４１６は、樹脂１４１５中に混入された導電性粒子１４１４により、引出線１４１０及び配線１４０６と電気的に接続されている。
【０１４０】
上述した実装方法は本実施例の半導体装置に実装されている全てのスティックドライバにも用いられる。また、スティックドライバの実装方法は図１４（Ｂ）に示した方法に限定されるものではなく、ここで説明した以外にも公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることが可能である。
【０１４１】
なお、スティックドライバは、シリコン基板、ＳＯＩ基板、絶縁表面を有する基板のいずれの基板上に形成されても構わない。特に、スティックドライバがカバー材と同じ厚さを有する場合、表示装置全体としての薄型化に寄与することができる点で好ましい。また、スティックドライバが基板１４０１と同じ材料からなる場合、ＥＬ表示装置に温度変化が生じても熱応力が発生することなく、ＴＦＴで作製された回路の特性を損なうことはないという点で好ましい。
【０１４２】
なお、本実施例の構成は、実施例１、２、６のいずれの構成とも自由に組み合わせることが可能である。
【０１４３】
（実施例９）
本願発明は、パッシブマトリクス型の表示装置に応用することも可能である。
【０１４４】
図１５（Ａ）はパッシブマトリクス型の表示装置のブロック図である。図１５（Ａ）に示したパッシブマトリクス型の表示装置は、画素部１５０１と、データ線側駆動回路１５０２と、走査線側駆動回路１５０３と、メモリ部１５０５とを有する。画素部は１５０１は、データ線側駆動回路１５０２に接続されているデータ線１５０６と、走査線側駆動回路１５０３に接続されている走査線１５０７と、がクロスして形成される。
【０１４５】
なお、データ線と走査線とは液晶層または自発光層を挟んで上下に形成されており、液晶表示装置の場合は、第１の基板と第２の基板上にそれぞれ形成され、ＥＬ表示装置の場合は、基板上にデータ線、ＥＬ層、走査線が積層して形成される。
【０１４６】
データ線側駆動回路１５０２と走査線側駆動回路１５０３とメモリ部１５０５とは、画素部を形成する基板上に、直接形成されても良いし、スティックドライバによって実装されて良い。
【０１４７】
図１５（Ｂ）には、一例として、スティックドライバを用いたパッシブマトリクス型液晶表示装置を示す。図１５（Ｂ）において、第１の基板１５１１及び第２の基板１５１２にはそれぞれデータ線側スティックドライバ１５１４、走査線側スティックドライバ１５１５が実装されている。画素領域１５１３は、第１の基板側１５１１に形成された複数のデータ線と、第２の基板側に形成された複数の走査線とが交差して形成される。
【０１４８】
図示しないが、第１の基板に実装された走査線側スティックドライバは、走査線側駆動回路を有しており、走査線及び配線を経由してＦＰＣに接続されている。また、第２の基板上に実装されたデータ線側スティックドライバは、データ線側駆動回路とメモリ部とを有しており、データ線及び配線を経由してＦＰＣに接続されている。液晶層は、第１の基板と第２の基板との間に形成されている。
【０１４９】
スティックドライバを形成する基板は、画素部を形成する基板と同じ厚さと材質を有するものであることが好ましい。勿論、シリコン基板、ＳＯＩ基板、及び絶縁表面を有する基板のいずれの基板上に形成されていても構わない。
【０１５０】
なお、本実施例の構成は、実施例１、２のいずれの構成を組み合わせても良い。 つまり、本実施例の半導体表示装置に実施例１で説明した制御回路を設けても良いし、本実施例の半導体表示装置を実施例２の半導体装置に搭載しても良い。
【０１５１】
（実施例１０）
本願発明において、メモリ部を構成するメモリは、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれであっても構わない。本実施例では、メモリ部のブロック図と基本的な動作に関する説明を行う。
【０１５２】
図１６は、本願発明を構成するメモリ部のブロック図の一例である。図１６において、メモリ部は、それぞれ１ビットのデータを記憶することができるメモリセルがマトリクス状に配置されたメモリセルアレイ１６０２、Ｘアドレスデコーダ１６０３、Ｙアドレスデコーダ１６０４、マルチプレクサ１６０６、書き込み回路１６０５、読み出し回路１６０７、および他の周辺回路１６０８、１６０９によって構成される。メモリ部は、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれであってもよく、用途に応じたメモリセル、書き込み回路、読み出し回路、周辺回路等が選ばれる。Ｘアドレスデコーダ１６０３とマルチプレクサ１６０６には複数のビット線１６１１が接続されており、Ｙアドレスデコーダ１６０４には複数のワード線１６１０が接続されている。また、各メモリセルはワード線とビット線に接続されている。他の周辺回路には、アドレスバッファ回路、コントロールロジック回路、冗長回路、等が含まれ、必要に応じて設けられる。また、読み出し回路には、センスアンプが設けられることが好ましい。
【０１５３】
各メモリセルに関しては、実施例１１〜１３を参照することができる。また、その他の回路に関しては、公知の回路構造を用いれば良い。
【０１５４】
次に、メモリ部の基本動作について述べる。まず、メモリ部の外部からメモリセルのアドレス情報が入力されると、Ｘアドレスデコーダ及びＹアドレスデコーダによって、一本のワード線と一本のビット線が選択され、一つのメモリセルが選択される。また同時に、メモリ部の外部からの制御信号によって、読み出し動作と書き込み動作のいずれかが選択される。読み出し動作を行う場合には、選択されたメモリセルに接続されるビット線が読み出し回路と接続され、外部に出力される。また、書き込み動作を行う場合には、選択されたメモリセルに接続されるビット線が書き込み回路と接続され、入力データがビット線を介してメモリセルに書き込まれる。
【０１５５】
上述した動作は、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれのメモリにおいてもおよそ共通である。なお、メモリの種類によっては各メモリセルにビット線対が接続される場合もある。この場合、メモリセルの選択は、一本のワード線と一対のビット線の選択によって行われる。また、ＥＥＰＲＯＭにおいては、書き込み動作と読み出し動作の他に、消去動作が行われる。各メモリに個別の読み出し動作や書き込み動作、或は消去動作に関しては、それぞれの回路構造に適した公知の動作方法を用いると良い。
【０１５６】
本願発明において、メモリ部は画素部を形成する基板上に形成されるか、スティックドライバを構成する基板上に形成される。メモリ部は実装される形態に応じて、バルクシリコン基板、ＳＯＩ基板、及び絶縁表面を有する基板のいずれの基板上に形成されても構わない。
【０１５７】
本実施例は、実施例１〜９のいずれの構成と組み合わせても良い。
【０１５８】
（実施例１１）
本願発明において、メモリ部を構成するメモリは、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれであっても構わない。本実施例では、メモリ部としてＳＲＡＭを用いる場合について述べる。
【０１５９】
ＳＲＡＭはＤＲＡＭやＥＥＰＲＯＭと比較して、書き込み速度が非常に速いという特性を有する。また、入力されたデータは電源を切らない限り、次のデータが入力されるまで保持されるため、ＤＲＡＭで必要とされるリフレッシュ動作は必要ない。また、ＳＲＡＭはトランジスタのみを用いて形成することが可能なため、作製の工程を増加することなく、ＳＲＡＭを画素部および画素部の駆動回路と一体形成することが可能である。
【０１６０】
図１７（Ａ）及び図１７（Ｂ）に、ＳＲＡＭのメモリセルの一例を示す。
【０１６１】
図１７（Ａ）において、メモリセルは、２つのｐチャネル型トランジスタ１７０１、１７０３と２つのｎチャネル型トランジスタ１７０２、１７０４とを有するフリップフロップ１７０７と２個のスイッチング用トランジスタ１７０５、１７０６とからなる。
【０１６２】
フリップフロップ１７０７において、ｐチャネル型トランジスタ１７０１、１７０３のソース領域は高電圧側のＶｄｄに、ｎチャネル型トランジスタ１７０２、１７０４のソース領域は低電圧側のＶｓｓに、それぞれ接続されている。ｐチャネル型トランジスタ１７０１とｎチャネル型トランジスタ１７０２は対になっており、ｐチャネル型トランジスタ１７０３とｎチャネル型トランジスタ１７０４は対になっている。対になったｐチャネル型トランジスタとｎチャネル型トランジスタは、そのドレイン領域が互いに接続されている。また対になったｐチャネル型トランジスタとｎチャネル型トランジスタは、そのゲート電極が互いに接続されている。そして互いに一方の対のｐチャネル型及びｎチャネル型トランジスタのドレイン領域が、もう一方の対のｐチャネル型及びｎチャネル型トランジスタのゲート電極と電気的に接続されている。そしてｐチャネル型１７０１とｎチャネル型トランジスタ１７０２のドレイン領域（電位をＶ１とする)はスイッチング用トランジスタ１７０５のソース・ドレイン領域の一方に、ｐチャネル型１７０３とｎチャネル型トランジスタ１７０４のドレイン領域（電位をＶ２とする)はスイッチング用トランジスタ１７０６のソース・ドレイン領域の一方に接続されている。
【０１６３】
フリップフロップ１７０７は、電位Ｖ１とＶ２が反転した電位となるように設計されている。つまり、電位Ｖ１がＶｄｄである場合には、電位Ｖ２はＶｓｓとなり、電位Ｖ２がＶｓｓである場合には、電位Ｖ１はＶｄｄとなる。
【０１６４】
そして、メモリセルに接続されるワード線Ｗとビット線対（Ｂ１、Ｂ２）が選択されると、スイッチング用トランジスタ１７０５と１７０６がオンの状態となり、書き込み時には、ビット線対（Ｂ１、Ｂ２）に入力される信号がフリップフロップ１７０７に書き込まれ、読み出し時には、フリップフロップ１７０７の電位Ｖ１とＶ２がビット線対（Ｂ１、Ｂ２）を経て読み出される。
【０１６５】
次に、図１７（Ａ）に示したメモリセルとは異なるメモリセルを図１７（Ｂ）に示す。図１７（Ｂ）において、メモリセルは２つのｎチャネル型トランジスタ１７１１、１７１３と２つの抵抗１７１２、１７１４とを有するフリップフロップ１７１７と、２個のスイッチング用トランジスタ１７１５、１７１６からなる。
【０１６６】
フリップロップ１７１７において、ｎチャネル型トランジスタ１７１１、１７１３のドレイン領域は抵抗１７１２、１７１４を介して高電圧側のＶｄｄに、ソース領域は低電圧側のＶｓｓにそれぞれ接続されている。ｎチャネル型トランジスタのドレイン領域は、互いに他のｎチャネル型トランジスタのゲート電極と電気的に接続されている。そしてｎチャネル型トランジスタ１７１１のドレイン領域（電位をＶ３とする)はスイッチング用トランジスタ１７１５のソース・ドレイン領域の一方に、ｎチャネル型トランジスタ１７１３のドレイン領域（電位をＶ４とする)はスイッチング用トランジスタ１７１６のソース・ドレイン領域の一方に接続されている。
【０１６７】
フリップフロップ１７１７は、電位Ｖ３とＶ４とが反転した電位となるように設計されている。つまり、電位Ｖ３がＶｄｄである場合には、電位Ｖ４はＶｓｓとなり、電位Ｖ４がＶｓｓである場合には、電位Ｖ３はＶｄｄとなる。
【０１６８】
そして、メモリセルに接続されるワード線Ｗとビット線対（Ｂ１、Ｂ２）が選択されると、スイッチング用トランジスタ１７１５と１７１６がオンの状態となり、書き込み時には、ビット線対（Ｂ１、Ｂ２）に入力される信号がフリップフロップ１７１７に書き込まれ、読みだし時には、フリップフロップ１７１７の電位Ｖ１とＶ２がビット線対（Ｂ１、Ｂ２）に読み出される。
【０１６９】
なお、ＳＲＡＭのメモリセルは、図１８に示したものに限られるわけではない。他の公知のＳＲＡＭのメモリセルであっても構わない。
【０１７０】
本実施例は、実施例１〜１０のいずれの構成と組み合わせても良い。
【０１７１】
（実施例１２）
本願発明において、メモリ部を構成するメモリは、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれであっても構わない。本実施例では、メモリ部としてＤＲＡＭを用いる場合について述べる。
【０１７２】
ＤＲＡＭは、後述するようにメモリセルが一つのトランジスタと一つのキャパシタからなるため、ＳＲＡＭと比較して小面積のメモリセルを実現することができる。その結果、ＳＲＡＭと比して大容量かつ低コストのメモリを実現することができる。また、動作速度は、ＳＲＡＭには劣るが、ＥＥＰＲＯＭよりも優れている。ＤＲＡＭはトランジスタとキャパシタを用いて形成することが可能なため、キャパシタの形成プロセスを加えるだけで、ＤＲＡＭを画素部および画素部の駆動回路と一体形成することが可能である。
【０１７３】
図１８に、ＤＲＡＭのメモリセルの一例を示す。図１８において、メモリセルは、電荷を蓄えるためのキャパシタ１８０２と、電荷の充放電を制御するスイッチング用トランジスタ１８０１からなる。スイッチング用トランジスタ１８０１のゲート電極はワード線Ｗに、ソース・ドレイン領域の一方はビット線Ｂに、ソース・ドレイン領域の残る一方はキャパシタ１８０２に接続されている。キャパシタ１８０２の残る一方の電極には基準電位が与えられている。
【０１７４】
ＤＲＡＭは、メモリセルを構成するキャパシタに電荷がある状態とない状態によって、１ビットの情報を格納する。データの書き込みは、ワード線Ｗに接続されるスイッチング用トランジスタ１８０１をオンの状態として、ビット線Ｂの電位を高電位または低電位とすることで、メモリセルのキャパシタ１８０２に蓄積される電荷量を制御する。一方、データの読み出しは、ワード線Ｗに接続されるスイッチング用トランジスタをオンの状態１８０１として、メモリセルのキャパシタ１８０２の容量とビット線Ｂの寄生容量とを再分配させ、ビット線Ｂの電位の変化を、センスアンプを有する読み出し回路で検出する。
【０１７５】
なお、ＤＲＡＭでは、スイッチング用ＴＦＴのオフ電流によってキャパシタに蓄積された電荷は短時間のうちに消失してしまう。ＤＲＡＭではこれを防ぐために、一定期間毎に読み出しを行い、再書き込みを行うリフレッシュ動作が必要となる。
【０１７６】
なお、ＤＲＡＭを構成するメモリセルの構造（特にキャパシタの構造）は、公知の構造を用いればよい。
【０１７７】
本実施例は、実施例１〜１０のいずれの構成と組み合わせても良い。
【０１７８】
（実施例１３）
本願発明において、メモリ部を構成するメモリは、ＳＲＡＭ、ＤＲＡＭ、及びＥＥＰＲＯＭのいずれであっても構わない。本実施例では、メモリ部としてＥＥＰＲＯＭを用いる場合について述べる。
【０１７９】
ＥＥＰＲＯＭは、ＳＲＡＭやＤＲＡＭと異なり、不揮発性のメモリである。このため、ＥＥＰＲＯＭを本願発明におけるメモリ部に用いた場合には、電源を切った状態においても記憶を消失することはなく、電源を切る以前の静止画像を再表示することが可能である。
ＥＥＰＲＯＭは、書き込み動作が遅いという欠点があるが、メモリセルを一つのメモリトランジスタによって構成することができる。その結果、ＳＲＡＭやＤＲＡＭと比べてメモリセルの面積を小さくすることができ、記憶容量の大きなメモリを実現することが可能となる。
【０１８０】
ＥＥＰＲＯＭはメモリトランジスタによって形成されるが、代表的なメモリトランジスタとしては、フローティングゲート電極を有するメモリトランジスタが挙げられる。この場合、作製工程においては、フローティングゲート電極を形成する工程を加えることによって、ＥＥＰＲＯＭを画素部および画素部の駆動回路と一体形成することが可能である。
【０１８１】
ＥＥＰＲＯＭは、１ビット毎の動作が可能なフル機能ＥＥＰＲＯＭと、消去動作をブロック毎に行うフラッシュメモリとに分類される。フラッシュメモリはさらに、ＮＯＲ型、ＮＡＮＤ型といったいくつかの種類に分けられる。フル機能ＥＥＰＲＯＭはメモリセルは２つのメモリトランジスタにより構成されるため大容量化には適さないが、高機能を有する。一方、フラッシュメモリはメモリセルが１つのメモリトランジスタによって構成されるため、高い集積密度を実現することができる。勿論、本願発明において、メモリ部にＥＥＰＲＯＭを用いる場合には、上述したＥＥＰＲＯＭを含む、公知のいずれのＥＥＰＲＯＭを用いても構わない。
【０１８２】
図１９には、ＥＥＰＲＯＭの一例として、ＮＯＲ型フラッシュメモリのメモリセルの回路図を示す。図１９において、メモリセルは一つのメモリトランジスタ１９０１によって構成される。メモリトランジスタのコントロールゲート電極はワード線Ｗに接続されており、ソース・ドレイン領域の一方はビット線Ｂに接続されている。ソース・ドレイン領域の残る一方には電位Ｖ０が与えられている。メモリトランジスタ１９０１はｎチャネル型であってもｐチャネル型であっても構わないが本実施例では、ｎチャネル型とする。
【０１８３】
ＥＥＰＲＯＭは、メモリセルを構成するメモリトランジスタのフローティングゲート電極に電荷がある状態とない状態によって、１ビットの情報を格納する。以下に、基本的な書き込み、読み出し、及び消去動作について述べる。
【０１８４】
メモリトランジスタ１９０１にデータを書き込む場合は、電位Ｖ０をＧＮＤとし、ビット線Ｂとワード線Ｗに、それぞれ正の高電圧（例えば２０[V]）を印加する。その結果、インパクトイオン化によって発生したホットエレクトロンがフローティングゲート電極に注入され書き込みが行われる。メモリトランジスタのしきい値電圧は、フローティングゲート電極に蓄積された電荷量に依存して変化する。
【０１８５】
メモリトランジスタ１９０１に記憶されたデータを読み出す場合には、電位Ｖ０をＧＮＤとし、ワード線Ｗに所定の電圧（後述）を印加する。そして、メモリトランジスタ１９０１のフローティングゲート電極に電荷が蓄積されている場合と蓄積されていない場合のしきい値電圧に対応して、メモリセルに記憶されているデータをビット線Ｂから読み出す。
【０１８６】
なお、所定の電圧は、消去された状態（フローティングゲート電極に電子が蓄積されていない状態）におけるしきい値電圧と書き込まれた状態（フローティングゲート電極に電子が蓄積された状態）におけるしきい値電圧の間に設定すればよい。例えば、消去された状態のメモリＴＦＴが０．５[V]以上３．５[V]以下のしきい値電圧を有し、書き込まれた状態のメモリＴＦＴが、６．５[V]以上のしきい値電圧を有する場合には、所定の電圧として例えば５[V]を用いることができる。
【０１８７】
最後に、メモリトランジスタ１９０１の消去を行う場合、電位Ｖ０およびワード線ＷをＧＮＤに落す。そして、ビット線Ｂに正の高電圧（例えば２０[V]）を印加すると、メモリトランジスタ１９０１において、フローティングゲート電極に蓄積されている電子がトンネル電流によってドレイン領域へ注入され、記憶されていたデータが消去される。
【０１８８】
なお、本実施例は、実施例１〜１０のいずれの構成と組み合わせても良い。
【０１８９】
（実施例１４）
本願発明では、メモリ部を複数のメモリによって構成してもよい。本実施例では、メモリ部をＳＲＡＭとフラッシュメモリで構成した半導体表示装置の説明を行う。
【０１９０】
ＳＲＡＭはＤＲＡＭやＥＥＰＲＯＭと比較して、高速なデータの書き込みを行うことができる。一方、フラッシュメモリはＳＲＡＭやＤＲＡＭと比較して、高い集積度を実現することができる。本実施例では、このようなメモリの特徴を活かしてＳＲＡＭをキャッシュメモリとして、またフラッシュメモリをメインメモリとして用いる。
【０１９１】
図２０に、本実施例の半導体表示装置のブロック図を示す。本実施例の半導体表示装置２００１には、フラッシュメモリ２００４とＳＲＡＭ２００３とからなるメモリ部２００９と、画素部２００７と、走査線側駆動回路２００６と、データ線側駆動回路２００５と、メモリ制御回路２００２と、が設けられている。また、画像信号および様々な制御信号等は、ＦＰＣ（フレキシブルプリントサーキット）２００８を経由して送られてくる。
【０１９２】
本実施例において、メモリ制御回路２００２は、ＳＲＡＭ２００３およびフラッシュメモリ２００４に画像データを格納したり読み出したりという動作を制御する。半導体表示装置２００１の外部の制御回路によってメモリ部２００９を制御する場合には、メモリ制御回路２００２を設けなくてもよい。
【０１９３】
本実施例の半導体装置２００１は、メモリ部２００９と、画素部２００７と、走査線側駆動回路２００６と、データ線側駆動回路２００５と、メモリ制御回路２００２と、を同一基板上に一体形成する形態でもよいし、メモリ部２００９とデータ線側駆動回路２００５とメモリ制御回路２０２とを一体形成したスティックドライバ、及び走査線側駆動回路２００６を備えたスティックドライバを画素を形成する基板上に実装する形態でも良い。
【０１９４】
まず、画像を表示する場合について述べる。本実施例の半導体表示装置２００１において、外部から送られてきた画像信号と制御信号はＦＰＣ２００８を経由してメモリ制御回路２００２に入力される。そして、画像信号はまずＳＲＡＭ２００３に格納された後、再び読み出され、データ線側駆動回路２００５とフラッシュメモリ２００４へ送られる。そして、画像信号は画素部２００７において表示されるとともに、フラッシュメモリ２００４において格納される。なお、フラッシュメモリ２００４への書き込み方法としては、多ビットの同時書き込みを行い、書き込みの高速化を図ることが好ましい。
【０１９５】
静止画像を表示する場合には、半導体表示装置２００１の外部からは制御信号だけがＦＰＣ２００８を経由してメモリ制御回路２００２に入力される。そして、メモリ制御回路２００２から出力された制御信号に従って、フラッシュメモリに格納された画像データを画素部において表示する。
【０１９６】
このように、ＳＲＡＭをキャッシュメモリとすることによって、書き込み速度の遅いフラッシュメモリをにおいても画像データの格納を行うことが可能となる。また、集積度の高いフラッシュメモリをメインメモリとすることによって、ＳＲＡＭやＤＲＡＭを用いた場合よりも多くの画像データを格納することが可能となる。
【０１９７】
例えば、ＳＲＡＭを１[kbit]〜１[Mbit]、フラッシュメモリを１[Mbit]〜１０[Gbit]などとするとよい。特に、大容量のフラッシュメモリを設ける場合には、メモリ部に格納した画像データによって、短時間の動画像を表示することも可能となる。
【０１９８】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせて実施することができる。
【０１９９】
（実施例１５）
本実施例では、本願発明における画素部の駆動回路について説明する。
【０２００】
図２１は、走査線側駆動回路の回路構成の一例を示したものである。図２１において、走査線側駆動回路は、信号の入力側からシフトレジスタ回路２１０１、レベルシフタ回路２１０２、バッファ回路２１０３が設けられている。シフトレジスタ回路２１０１の電源電圧は３〜５[V]で動作させるが、バッファ回路２１０３は画素を構成するスイッチング用ＴＦＴを駆動できる電圧で動作させる。例えば、ポリシリコン膜を用いたアクティブマトリクス型液晶表示装置では１６[V]程度、アモルファスシリコン膜を用いたアクティブマトリクス型液晶表示装置では２０〜３０[V]程度、ポリシリコン膜を用いたアクティブマトリクス型ＥＬ表示装置では１０[V]程度が必要となる。
【０２０１】
従って、レベルシフタ回路２１０２より後段の回路では、ＴＦＴの耐圧を高める必要がある。具体的には、チャネル長は５[μm]以上とし、ゲート電極と重なるＬＤＤ領域を設ける構造とすることが好ましい。また、ゲート絶縁膜の厚さも１００〜２００[nm]の厚さで形成することが望ましい。この他、ＴＦＴの耐圧を高めるために、複数のゲート電極を設けたマルチゲート構造としても良い。
【０２０２】
一方、図２２は、データ線側駆動回路の回路構成の一例を示したものである。図２２において、データ線側駆動回路は、信号の入力側からシフトレジスタ回路２２０１、ラッチ回路２２０２、２２０３、レベルシフタ回路２２０４、Ｄ／Ａ変換回路２２０５が設けられている。本実施例では、３ビットのデジタル信号を入力し、Ｄ／Ａ変換回路２２０５によって、アナログ信号に変換された画像信号が出力される。シフトレジスタ回路２２０１やラッチ回路２２０２、２２０３は３〜５[V]で動作させるが、Ｄ／Ａ変換回路２２０５はそれぞれの半導体表示装置に適した駆動電圧で動作させると良い。例えば、アクティブマトリクス型液晶表示装置では１０〜１５[V]、アクティブマトリクス型ＥＬ表示装置では１０[V]程度で駆動するとよい。
【０２０３】
データ線側駆動回路では、レベルシフタ回路２２０４より後段の回路においても耐圧をそれほど考慮する必要はないが、１０[MHz]以上の高速動作が要求される。高速動作を実現するためには、チャネル長は０．５〜５[μm]、ゲート絶縁膜の厚さを４０〜１００[nm]、好ましくは７５[nm]とすることが望ましい。また、ゲート電極と重なるＬＤＤ領域の長さは０．５〜１[μm]で形成し、寄生容量の影響を極力低減しておく良い。
【０２０４】
なお、本実施例は、実施例１〜１４と組み合わせて実施することが可能である。
【０２０５】
（実施例１６）
本実施例では、本願発明の半導体装置を絶縁表面を有する基板上に作製する方法について説明する。本願発明には、画素部と画素部の駆動回路とメモリ部とを同一基板上に一体形成したアクティブマトリクス型の表示装置（ＥＬ表示装置または液晶表示装置）、パッシブマトリクス型の表示装置（ＥＬ表示装置または液晶表示装置）等が含まれるが、本実施例では、アクティブマトリクス型のＥＬ表示装置の画素部、画素部の駆動回路およびＳＲＡＭからなるメモリ部を、絶縁表面を有する基板上に同時に作製する方法について説明する。
【０２０６】
説明を簡単にするために、画素部を代表して、画素を構成するスイッチング用ＴＦＴ（ｎチャネル型ＴＦＴ）とＥＬ駆動用ＴＦＴ（ｐチャネル型ＴＦＴ）を、画素部の駆動回路、ＳＲＡＭのメモリセルおよびその駆動回路を代表して、ＣＭＯＳ回路を構成するｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを、同時に作製することにする。また、本実施例では、画素部における画素電極の作製以降の工程については省略する。ＥＬ表示装置における画素電極の作製以降の工程については、公知の作製方法を用いれば良い。
【０２０７】
なお、本実施例を基にすれば、本願発明の他の形態の作製方法も容易に想定することができる。例えば、液晶表示装置の画素はスイッチング用ＴＦＴによって構成されるが、このスイッチング用ＴＦＴは、ＥＬ表示装置の画素を構成するスイッチング用ＴＦＴと同様の作製工程を用いることができる。また、絶縁表面を有する基板を用いたスティックドライバは、本実施例において、画素部を除いた作製工程によって作製することができる。なお、フラッシュメモリのメモリセルを構成するメモリＴＦＴの作製方法については、実施例１７を参照することができる。
【０２０８】
まず、図２３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造としても良い。
【０２０９】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて結晶化した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０２１０】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[%]として行う。
【０２１１】
ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０２１２】
そして、ゲート絶縁膜５００７上にゲート電極（本実施例では、２層構造）を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【０２１３】
Ｔａ膜は、Ｔａをターゲットとしてスパッタ法で形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０２１４】
Ｗ膜は、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要がある。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。Ｗのターゲットには純度９９．９９９９[%]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができる。
【０２１５】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、この材料に限定されるものではなく、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いることができる。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
【０２１６】
次に、図２３（Ｂ）に示すように、レジストによるマスク５０１０を形成し、第１のエッチング処理を行う。エッチング方法は限定されないが、本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０２１７】
第１のエッチング処理では、第１の導電層及び第２の導電層の端部がテーパー形状となるように加工する。テーパー部の角度は１５〜４５[°]とする。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[%]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１５（第１の導電層５０１１ａ〜５０１５ａと第２の導電層５０１１ｂ〜５０１５ｂ）を形成する。なお、ゲート絶縁膜において、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなる。
【０２１８】
次に、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法を用いれば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。ｎ型を付与する不純物元素としては、１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるとよい。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素（本実施例ではリン（Ｐ））を添加する。
【０２１９】
次に、第２のエッチング処理を行う。本実施例では、エッチングガスにはＣＦ4とＣｌ2とＯ2とを用い、ＩＣＰ装置によるエッチングを行う。第２のエッチング処理ではＷ膜を選択的にエッチングし、導電層が、図２３（Ｃ）に示す第２の形状の導電層５０２６〜５０３０（第１の導電層５０２６ａ〜５０３０ａと第２の導電層５０２６ｂ〜５０３０ｂ）となるようにする。このとき、ゲート絶縁膜のうち第２の形状の導電層５０２６〜５０３０で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなる。
【０２２０】
そして、図２４（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図２３（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域５０３２〜５０３６が形成される。この第２の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有してはいるが、ほぼ同程度の濃度となっている。
【０２２１】
図２４（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３０ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４１（第１の導電層５０３７ａ〜５０４１ａと第２の導電層５０３７ｂ〜５０４１ｂ）を形成する。このとき、ゲート絶縁膜のうち第３の形状の導電層５０３７〜５０４１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなる。
【０２２２】
第３のエッチング処理によって、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第４の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【０２２３】
そして、図２４（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００６に第１の導電型とは逆の導電型の第５の不純物領域５０５２〜５０６３を形成する。第２の導電層５０３８ｂ、５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５はレジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０６３にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０２２４】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。
【０２２５】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、やラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法は酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うとよい。本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０２２６】
さらに、３〜１００[%]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２２７】
次いで、図２５に示すように、第１の層間絶縁膜５０７５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０７６を形成した後、第１の層間絶縁膜５０７５、第２の層間絶縁膜５０７６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０７７〜５０８３をパターニング形成する。この配線は５０〜２００[nm]のＴｉ膜、１００〜３００[nm]のＡｌ膜、５０〜２００[nm]のスズ（Ｓｎ）膜またはＴｉ膜で形成する。このような構成で形成された配線５０７７〜５０８３は、最初に形成するＴｉ膜が半導体層と接触をし、コンタクト部分の耐熱性を高めている。
【０２２８】
以上の工程によって、図２５に示す画素電極を作製する直前の画素部、画素部の駆動回路およびメモリ部を、絶縁表面を有する基板上に同時に作製することができる。
【０２２９】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるＬＤＤ領域（Ｌｏｖ領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないＬＤＤ領域（Ｌｏｆｆ領域）およびチャネル形成領域を含む。このようにＬｏｖ領域を設けることにより、ホットキャリア効果によるＴＦＴの劣化を防止することができ１０[V]以上の高い電圧を印加しても極めて安定した動作を得ることができる。また、Ｌｏｆｆ領域を設けることにより、オフ電流を低く抑えることができる。特に、アモルファスシリコン層によって形成される画素部を駆動する走査線側駆動回路では、２０〜３０[V]の電源電圧が用いられるため、このような構造は必要不可欠である。
【０２３０】
また、本実施例で示す工程に従えば、ＴＦＴの作製に必要なフォトマスクの数を５枚に抑えることができる。具体的には、半導体層を島状に分割するマスク、ゲート電極を形成するためのマスク、ドーピング用のマスク、コンタクトホール形成用のマスク、配線形成マスクである。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０２３１】
なお本実施例は、実施例１〜１５と組み合わせて実施することが可能である。
【０２３２】
（実施例１７）
本実施例では、実施例１６とは異なる作製方法によって、本願発明の半導体装置を作製する方法について説明する。本実施例では、アクティブマトリクス型液晶表示装置の画素部、画素部の駆動回路およびフラッシュメモリからなるメモリ部を、絶縁表面を有する基板上に同時に作製する方法について説明する。
【０２３３】
説明を簡単にするために、画素部を代表して、画素を構成するスイッチング用ＴＦＴを、画素部の駆動回路およびメモリ部の駆動回路を代表して、ＣＭＯＳ回路を構成するｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを、またフラッシュメモリのメモリセルを構成するメモリＴＦＴを、同時に作製することにする。また、本実施例では、画素部における画素電極の作製以降の工程については省略する。液晶表示装置における画素電極の作製以降の工程については、公知の作製方法を用いれば良い。
【０２３４】
なお、本実施例を本願発明の他の形態の作製方法に適用することができる。例えば、ＥＬ表示装置の画素を構成するスイッチング用ＴＦＴとＥＬ駆動用ＴＦＴは、液晶表示装置の画素を構成するスイッチング用ＴＦＴと同様の作製工程を用いることができる。また、絶縁表面を有する基板を用いたスティックドライバは、本実施例において、画素部を除いた作製工程において作製することができる。また、ＳＲＡＭはＣＭＯＳ回路によって構成されるため、本実施例の駆動回路の作製工程を用いることができる。
【０２３５】
図２６（Ａ）において、基板２６０１、下地膜２６０２（２６０２ａ、２６０２ｂ）、島状半導体層２６０３〜２６０６は実施例１６と同等なものとし、ここでは説明を省略する。なお、半導体層２６０４〜２６０６にはｎチャネル型ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17[atoms／cm3]程度の濃度で添加しても良い。
【０２３６】
第１のゲート絶縁膜２６０８はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜２００[nm]としてシリコンを含む絶縁膜で形成する。例えば、７５[nm]の厚さの酸化窒化シリコン膜を形成すると良い。なお、メモリＴＦＴを構成する第１のゲート絶縁膜の厚さを１０〜５０[nm]とし、その他の素子を形成する第１のゲート絶縁膜の厚さを５０〜２５０[nm]としても良い。ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０２３７】
次に、ｎチャネル型ＴＦＴのＬＤＤ領域（Ｌｏｖ領域）を形成するために、レジストマスク２６０９、２６１０を形成し、ｎ型を付与する不純物元素を半導体層２６０４に選択的に添加する。ドーピングは、代表的な方法としてフォスフィン（ＰＨ3）を用いたイオンドープ法で行う。形成される不純物領域は低濃度ｎ型不純物領域２６０７と定義されるもので、この領域のリン（Ｐ）濃度は２×１０16〜５×１０19[atoms／cm3]の範囲とする。
【０２３８】
レジストマスク２６０９、２６１０を除去した後、メモリＴＦＴのオーバーラップ領域を形成するために、レジストマスク２６１１を形成し、ｎ型を付与する不純物元素を半導体層２６０６に選択的に添加する（図２６（Ｂ））。この工程により形成されるｎ型不純物領域２６１２には、ｎ型不純物元素が１×１０20〜１×１０21[atoms/cm3]（代表的には２×１０20〜５×１０20[atoms /cm3]）の濃度で含まれるようにドーズ量を調節する。ｎ型不純物元素としては、リン（Ｐ）の他に砒素（Ａｓ）を用いればよく、本実施例ではリン（Ｐ）を用いる。
【０２３９】
その後、レジストマスク２６１１を除去して、添加した不純物元素を活性化させる処理を行う。活性化の処理はレーザーアニール法により行うと簡便である。その条件の一例は、レーザーパルス発振周波数１[kHz]とし、レーザーエネルギー密度を１００〜３００[mJ/cm2](代表的には１５０〜２５０[mJ/cm2])とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９９[％]（好ましくは、９５〜９９[％]）として行う。レーザーアニール法に用いるレーザー発振器には、ガスレーザーであるエキシマレーザーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなどを用いることができる。前記ＹＡＧレーザーなどの固体レーザーの場合には、その基本波（１０６４[nm]）の他にその第２高調波（５３２[nm]）、第３高調波（３５５[nm]）を用いることができる。こうして活性化処理をすることにより、チャネル形成領域とオーバーラップ領域との接合、及びチャネル形成領域と低濃度ｎ型不純物領域との接合を良好なものとすることができる。
【０２４０】
次に、図２６（Ｃ）に示すように、第１のゲート絶縁膜２６０８上にゲート電極２６１３〜２６１６およびフローティングゲート電極２６１７を形成する。ゲート電極２６１３〜２６１６およびフローティングゲート電極２６１７はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。ゲート電極の厚さは２００〜４００[nm]（好ましくは２５０〜３５０[nm]）で形成する。
【０２４１】
メモリＴＦＴのフローティングゲート電極２６１７は、ｎ型不純物領域２６１２と一部重なるように形成する。この重なった領域は、オーバーラップ領域と呼ばれ、メモリＴＦＴの消去時にトンネル電流を流すための領域となる。また、ゲート電極２６１４は低濃度ｎ型不純物領域２６０７と一部が重なるように形成する。
【０２４２】
その後、ゲート電極５２２〜５２４をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）２６１８〜２６２６を添加し、低濃度ｎ型不純物領域を形成する。この低濃度ｎ型不純物領域は、リンの濃度が１×１０17〜１×１０19[atoms/cm3]となるように調節する。
【０２４３】
そして、図２６（Ｄ）に示すように、ｎチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域の形成を行う。まず、レジストのマスク２６３８〜２６４０を形成し、ｎ型を付与する不純物元素を添加して高濃度ｎ型不純物領域２６３１〜２６３７を形成する。ｎ型を付与する不純物元素にはリン（Ｐ）を用い、その濃度が１×１０20〜１×１０21[atoms／cm3]の濃度範囲となるようにフォスフィン（ＰＨ3）を用いたイオンドープ法で行う。
【０２４４】
そして、図２６（Ｅ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層２６０３にソース領域およびドレイン領域を形成する高濃度ｐ型不純物領域２６４１、２６４２を形成する。ゲート電極２６１３をマスクとしてジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で行い、自己整合的に高濃度ｐ型不純物領域を形成する。このときｎチャネル型ＴＦＴを形成する半導体膜２６０４〜２６０６はレジストマスク２６４３で全面を被覆しておく。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21[atoms／cm3]となるようにする。
【０２４５】
第２のゲート絶縁膜２７５１はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜２００[nm]としてシリコンを含む絶縁膜で形成する。例えば、７５[nm]の厚さの酸化窒化シリコン膜を形成すると良い。第２のゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０２４６】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化手段としては、ファーネスアニール、レーザーアニール、ランプアニール、またはこれらを組み合わせた方法を用いるとよい。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、代表的には５５０[℃]で４時間の熱処理を行う。
【０２４７】
次に、２００〜４００[nm]の導電膜を形成し、パターニングを行いコントロールゲート電極２７５２を形成する（図２７（Ａ））。コントロールゲート電極２７５２は、第２のゲート絶縁膜２７５１を介してフローティングゲート電極２６１７の一部または全体と重なるように形成する。なお、コントロールゲート電極２７５２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。ゲート電極の厚さは２００〜４００[nm]（好ましくは２５０〜３５０[nm]）で形成する。
【０２４８】
その後、図２７（Ｂ）に示すように、コントロールゲート電極および第２のゲート絶縁膜上から第１の層間絶縁膜２７６１を形成する。第１の層間絶縁膜２７６１は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で１００〜２００[nm]の厚さで形成する。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、ＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）電力密度０．５〜０．８[W/cm2]で放電させて形成する。酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００[Pa]、基板温度３００〜４００[℃]とし、高周波（６０[MHz]）電力密度０．１〜１．０[W/cm2]で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【０２４９】
熱処理を行った後、さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体膜にある１０16〜１０18[/cm3]のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２５０】
そして、有機絶縁物材料からなる第２の層間絶縁膜２７６２を１．０〜２．０[μm]の平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。このように、層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができ、ＴＦＴの動作を高速化する上で非常に重要な要素となる。しかし、これらの有機絶縁物材料は吸湿性があり保護膜としては適さないので、第１の層間絶縁膜２７６１で形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いることが好ましい。
【０２５１】
その後、第１及び第２の層間絶縁膜にコンタクトホールを形成し、実施例１６と同様にして、ソースまたはドレイン配線２７６３〜２７６８を形成する。コンタクトホールの形成はドライエッチング法により行い、エッチングガスとしてＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後続いてエッチングガスをＣＦ4、Ｏ2として保護絶縁膜１４６をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜をエッチングすることにより、良好にコンタクトホールを形成することができる。配線を形成後、３００[℃]程度の温度で水素化処理とシンタリング処理を同時に行うことができ、ＴＦＴの電気的特性を向上させることができる。
【０２５２】
こうして、図２７（Ｂ）に示す画素電極を作製する直前の画素部、画素部の駆動回路およびメモリ部を、絶縁表面を有する基板上に同時に作製することができる。
【０２５３】
本実施例の場合、ｐチャネル型ＴＦＴ２７７１は、チャネル形成領域、高濃度ｐ型不純物領域から成るソースまたはドレイン領域が形成されたシングルドレインの構造を有している。ｎチャネル型ＴＦＴ２７７２は、チャネル形成領域、ゲート電極６１３と重なるＬＤＤ領域（Ｌｏｖ領域）、ソースまたはドレイン領域を有している。Ｌｏｖ領域を設けることにより、ドレイン領域近傍に発生する高電界を緩和してホットキャリアの発生を防ぎＴＦＴの特性劣化を防止することができる。なお、このＬｏｖ領域はドレイン側のみに形成する。このような構造とすることで、ホットキャリア効果による特性の劣化を防ぎ、また寄生容量を最低限度に抑えて高速動作を可能とする。また、ソース及びドレイン領域の端部とゲート電極の端部がほぼ一致させることで、抵抗損失が減り電流駆動能力を高めることができる。このように、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴは、駆動回路部を形成するＣＭＯＳ回路を構成するＴＦＴとして適している。
【０２５４】
スイッチング用ＴＦＴ２７７３は、ダブルゲート構造を有しており、また、チャネル形成領域、ゲート電極と重ならないＬＤＤ領域（Ｌｏｆｆ領域）及びソース・ドレイン領域を有している。ダブルゲート構造とし、Ｌｏｆｆ領域を設けることにより、オフ電流を低減させることができる。液晶表示装置の画素を構成するスイッチング用ＴＦＴは、オフ電流を極力低く抑える必要があり、このような構造を有するＴＦＴは液晶表示装置の画素を構成するスイッチング用ＴＦＴとして適している。
【０２５５】
メモリＴＦＴ２７７４は、ソース・ドレイン領域の一方に高濃度ｎ型不純物領域（オーバーラップ領域という）を有する。オーバーラップ領域は、メモリＴＦＴの消去時において、トンネル電流を流す領域である。
【０２５６】
このように、本実施例の液晶表示装置は、画素部、駆動回路、メモリ部においてそれぞれ最適な構造のＴＦＴを配置することにより、高い信頼性を示し、かつ動作特性の良い半導体装置を作製することができる。
【０２５７】
なお、ＥＬ表示装置の画素部を本実施例によって作製する場合には、以下のようなＴＦＴ構造とするとよい。ＥＬ表示装置の画素を構成するスイッチング用ＴＦＴは、ダブルゲート構造であって、かつソース領域とドレイン領域にＬｏｆｆ領域を有するｎチャネル型ＴＦＴとする。またＥＬ表示装置の画素を構成するＥＬ駆動用ＴＦＴは、ソース領域とドレイン領域にＬｏｖ領域を有するＴＦＴ構造とする。このような構造とすることで、スイッチング用ＴＦＴではオフ電流を抑え、ＥＬ駆動用ＴＦＴではホットキャリア効果による特性の劣化を防ぐことができる。
【０２５８】
この他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、Ｌｏｖ領域とＬｏｆｆ領域の両方を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。そのような構造を有するＴＦＴも、本実施例の作製方法によって作製することができる。
【０２５９】
なお本実施例は、実施例１〜１５と組み合わせて実施することが可能である。
【０２６０】
（実施例１８）
本願発明の半導体装置は、様々な電子機器に応用することができる。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ、ゴーグル型ディスプレイ、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２８、２９に示す。
【０２６１】
図２８（Ａ）はディスプレイであり、筐体３００１、支持台３００２、表示部３００３等を含む。表示部３００３には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６２】
図２８（Ｂ）はビデオカメラであり、本体３１０１、表示部３１０２、音声入力部３１０３、操作スイッチ３１０４、バッテリー３１０５、受像部３１０６で構成される。表示部３１０２には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６３】
図２８（Ｃ）はヘッドマウントディスプレイの一部（右片側）であり、本体３２０１、信号ケーブル３２０２、頭部固定バンド３２０３、表示部３２０４、光学系３２０５、表示装置３２０６等を含む。表示装置３２０６には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６４】
図２８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３３０１、記録媒体３３０２、操作スイッチ３３０３、表示部３３０４、３３０５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。表示部３３０４、３３０５には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６５】
図２８（Ｅ）はゴーグル型ディスプレイであり、本体３４０１、表示部３４０２、アーム部３４０３を含む。表示部３４０２には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６６】
図２８（Ｆ）はパーソナルコンピュータであり、本体３５０１、筐体３５０２、表示部３５０３、キーボード３５０４等で構成される。表示部３５０３には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６７】
図２９（Ａ）は携帯電話であり、本体３６０１、音声出力部３６０２、音声入力部３６０３、表示部３６０４、操作スイッチ３６０５、アンテナ３６０６を含む。表示部３６０４には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。
【０２６８】
図２９（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３７０１、表示部３７０２、操作スイッチ３７０３、３７０４を含む。表示部３７０２には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やＥＬ表示装置を用いることができる。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０２６９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例２〜１７のどのような組み合わせからなる構成を用いても実現することができる。
【０２７０】
なお、前述の好ましい実施例では、画素のスイッチング素子としてＴＦＴを開示したが、ＴＦＤ（Thin Film Diode）をスイッチング素子として用いても良い。
【０２７１】
【発明の効果】
本願発明では、静止画像（または短時間の動画像）を表示することのできる半導体表示装置を搭載した半導体装置において、画素部を形成する基板上にメモリ部を実装する。その結果、静止画像を表示する場合に消費電力を低く抑えることのできる半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。
【０２７２】
本願発明ではまた、画素部を形成する基板上にメモリ部とメモリ制御回路とを設けてもよい。このような構成とすることによって、画素部を形成する基板の外部からはごく簡単な制御信号を入力するだけで静止画像（または短時間の動画像）を表示することができ、低消費電力の半導体表示装置および半導体表示装置を搭載した半導体装置が実現される。
【図面の簡単な説明】
【図１】 本願発明の半導体装置のブロック図。
【図２】 本願発明の半導体装置のブロック図。
【図３】 従来の半導体装置のブロック図。
【図４】 従来の半導体装置のブロック図。
【図５】 本願発明の半導体装置のブロック図。
【図６】 本願発明の半導体装置のブロック図。
【図７】 本願発明の半導体装置のブロック図。
【図８】 本願発明の半導体装置のブロック図。
【図９】 アクティブマトリクス型液晶表示装置の構成を示す図。
【図１０】 アクティブマトリクス型液晶表示装置の上面図及び断面図。
【図１１】 アクティブマトリクス型液晶表示装置の上面図及び断面図。
【図１２】 アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１３】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図１４】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図１５】 パッシブマトリクス型表示装置の構成を示す図。
【図１６】 本願発明の半導体装置を構成するメモリ部のブロック図。
【図１７】 ＳＲＡＭのメモリセルの回路図。
【図１８】 ＤＲＡＭのメモリセルの回路図。
【図１９】 ＥＥＰＲＯＭのメモリセルの回路図。
【図２０】 本願発明の半導体装置のブロック図。
【図２１】 走査線側駆動回路の構成を示す図。
【図２２】 データ線側駆動回路の構成を示す図。
【図２３】 本願発明の半導体装置の作製行程を示す図。
【図２４】 本願発明の半導体装置の作製行程を示す図。
【図２５】 本願発明の半導体装置の作製行程を示す図。
【図２６】 本願発明の半導体装置の作製行程を示す図。
【図２７】 本願発明の半導体装置の作製行程を示す図。
【図２８】 本願発明を応用した電子機器の一例を示す図。
【図２９】 本願発明を応用した電子機器の一例を示す図。
【符号の説明】
１０１ 半導体装置
１０２ 半導体表示装置
１１１ 入力端子
１１２ 第１の制御回路
１１３ 第２の制御回路
１１４ ＣＰＵ
１１５ 第１のメモリ
１１６ 第２のメモリ
１１７ データ線側駆動回路
１１８ 走査線側駆動回路
１１９ 画素部
１２０ メモリ部
Claims (10)
- 画素部が設けられた第１の基板と、
前記画素部の駆動回路及びメモリ部が設けられた第２の基板と、を有し、
前記第２の基板は、前記第１の基板上の前記画素部以外の領域に設けられており、
動画像を表示する場合、前記メモリ部に第１の画像データと前記メモリ部を制御する第１の制御信号とが入力され、前記第１の画像データを基に画像を表示する機能を有し、
静止画像を表示する場合、前記メモリ部に前記メモリ部を制御する第２の制御信号が入力され、前記メモリ部に格納された第２の画像データを基に画像を表示する機能を有することを特徴とする半導体装置。 - 第１の基板と、前記第１の基板と対向する第３の基板と、の間に設けられた画素部と、
前記画素部の駆動回路及びメモリ部が設けられた第２の基板と、を有し、
前記第２の基板は、前記第１の基板上の前記画素部以外の領域に設けられており、
動画像を表示する場合、前記メモリ部に第１の画像データと前記メモリ部を制御する第１の制御信号とが入力され、前記第１の画像データを基に画像を表示する機能を有し、
静止画像を表示する場合、前記メモリ部に前記メモリ部を制御する第２の制御信号が入力され、前記メモリ部に格納された第２の画像データを基に画像を表示する機能を有することを特徴とする半導体装置。 - 請求項２において、
前記第２の基板は前記第３の基板と同じ厚さを有することを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか一において、
前記第２の基板は前記第１の基板と同じ材料からなることを特徴とする半導体装置。 - 請求項１乃至請求項４のいずれか一において、
前記第２の基板は絶縁表面を有する基板、ＳＯＩ基板またはシリコン基板であることを特徴とする半導体装置。 - 請求項１乃至請求項５のいずれか一において、
前記メモリ部は、ＳＲＡＭ、ＤＲＡＭ、若しくはＥＥＰＲＯＭ、又はそれらの組み合わせによって構成されることを特徴とする半導体装置。 - 画素部が設けられた第１の基板と、
データ線駆動回路及びメモリ部が設けられた第２の基板と、
走査線駆動回路が設けられた第３の基板と、を有し、
前記第２の基板及び前記第３の基板は、前記第１の基板上の前記画素部以外の領域に設けられており、
動画像を表示する場合、前記メモリ部に第１の画像データと前記メモリ部を制御する第１の制御信号とが入力され、前記第１の画像データを基に画像を表示する機能を有し、
静止画像を表示する場合、前記メモリ部に前記メモリ部を制御する第２の制御信号が入力され、前記メモリ部に格納された第２の画像データを基に画像を表示する機能を有することを特徴とする半導体装置。 - 画素部が設けられた第１の基板と、
データ線駆動回路及び第１のメモリ部が設けられた第２の基板と、
走査線駆動回路及び第２のメモリ部が設けられた第３の基板と、を有し、
前記第２の基板及び前記第３の基板は、前記第１の基板上の前記画素部以外の領域に設けられており、
動画像を表示する場合、前記第１のメモリ部に第１の画像データと前記第１のメモリ部を制御する第１の制御信号とが入力され、前記第１の画像データを基に画像を表示する機能を有し、
静止画像を表示する場合、前記第１のメモリ部に前記第１のメモリ部を制御する第２の制御信号が入力され、前記第１のメモリ部に格納された第２の画像データを基に画像を表示する機能を有し、
前記第２のメモリ部に格納された駆動信号を基に走査線の駆動を行う機能を有することを特徴とする半導体装置。 - 請求項１乃至請求項７のいずれか一において、
前記第２の基板上に、メモリ制御回路を有し、
前記第１の制御信号又は前記第２の制御信号は、前記第２の基板の外部から前記メモリ部に入力される信号と、前記第２の基板上の前記メモリ制御回路から前記メモリ部に入力される信号と、からなることを特徴とする半導体装置。 - 請求項８において、
前記第２の基板上に、メモリ制御回路を有し、
前記第１の制御信号又は前記第２の制御信号は、前記第２の基板の外部から前記第１のメモリ部に入力される信号と、前記第２の基板上の前記メモリ制御回路から前記第１のメモリ部に入力される信号と、からなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001135769A JP4845284B2 (ja) | 2000-05-12 | 2001-05-07 | 半導体装置 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139458 | 2000-05-12 | ||
| JP2000-139458 | 2000-05-12 | ||
| JP2000139458 | 2000-05-12 | ||
| JP2001135769A JP4845284B2 (ja) | 2000-05-12 | 2001-05-07 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011158972A Division JP5613632B2 (ja) | 2000-05-12 | 2011-07-20 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002091332A JP2002091332A (ja) | 2002-03-27 |
| JP2002091332A5 JP2002091332A5 (ja) | 2008-06-19 |
| JP4845284B2 true JP4845284B2 (ja) | 2011-12-28 |
Family
ID=26591741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001135769A Expired - Fee Related JP4845284B2 (ja) | 2000-05-12 | 2001-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4845284B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004138958A (ja) | 2002-10-21 | 2004-05-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US7541614B2 (en) * | 2003-03-11 | 2009-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same |
| KR100807601B1 (ko) | 2003-06-30 | 2008-03-03 | 엔이씨 일렉트로닉스 가부시키가이샤 | 평판 디스플레이용 메모리 제어기 및 데이터 드라이버 |
| JP4533616B2 (ja) * | 2003-10-17 | 2010-09-01 | 株式会社 日立ディスプレイズ | 表示装置 |
| JP2005208455A (ja) * | 2004-01-26 | 2005-08-04 | Nec Corp | 携帯端末装置およびその情報表示方法 |
| JP5103017B2 (ja) * | 2004-10-13 | 2012-12-19 | ローム株式会社 | 有機ｅｌ駆動回路および有機ｅｌ表示装置 |
| JP5084134B2 (ja) | 2005-11-21 | 2012-11-28 | 日本電気株式会社 | 表示装置及びこれらを用いた機器 |
| JP5217500B2 (ja) * | 2008-02-28 | 2013-06-19 | ソニー株式会社 | Ｅｌ表示パネルモジュール、ｅｌ表示パネル、集積回路装置、電子機器及び駆動制御方法 |
| JP5664146B2 (ja) * | 2010-11-10 | 2015-02-04 | セイコーエプソン株式会社 | 情報表示端末 |
| US9379254B2 (en) | 2011-11-18 | 2016-06-28 | Qualcomm Mems Technologies, Inc. | Amorphous oxide semiconductor thin film transistor fabrication method |
| TWI591611B (zh) * | 2011-11-30 | 2017-07-11 | 半導體能源研究所股份有限公司 | 半導體顯示裝置 |
| JP5403469B2 (ja) * | 2011-12-26 | 2014-01-29 | Ｎｌｔテクノロジー株式会社 | 表示装置及びこれらを用いた機器 |
| JP6143114B2 (ja) * | 2015-03-09 | 2017-06-07 | Ｎｌｔテクノロジー株式会社 | 表示装置 |
| TWI749442B (zh) * | 2020-01-06 | 2021-12-11 | 力晶積成電子製造股份有限公司 | 半導體封裝 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4294118B2 (ja) * | 1997-08-19 | 2009-07-08 | 株式会社半導体エネルギー研究所 | 表示装置および表示装置の作製方法 |
| JP2000010111A (ja) * | 1998-06-19 | 2000-01-14 | Sharp Corp | 電極基板の製造方法 |
-
2001
- 2001-05-07 JP JP2001135769A patent/JP4845284B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002091332A (ja) | 2002-03-27 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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