JP5217500B2 - Ｅｌ表示パネルモジュール、ｅｌ表示パネル、集積回路装置、電子機器及び駆動制御方法 - Google Patents

Description

この明細書で説明する発明は、アクティブマトリクス駆動方式で駆動制御されるＥＬ表示パネルの製造コストと画像品質とを最適化する技術に関する。なお、この明細書で提案する発明は、ＥＬ表示パネルモジュール、ＥＬ表示パネル、集積回路装置、電子機器及び駆動制御方法としての側面を有する。

図１に、アクティブマトリクス駆動型の有機ＥＬパネルモジュールに一般的な回路ブロック構成を示す。図１に示すように、有機ＥＬパネルモジュール１は、画素アレイ部３と、その駆動回路であるライトスキャンドライバ５、電源スキャンドライバ７、水平セレクタ９で構成する。

ところで、有機ＥＬ素子は電流発光素子である。このため、有機ＥＬパネルモジュールでは、各画素の発色階調の制御に、有機ＥＬ素子に流れる電流量を制御する駆動方式を採用する。図２に、この種の画素回路のうち最も単純な回路構成の一つを示す。この画素回路は、スキャントランジスタＴ１、駆動トランジスタＴ２及び保持容量Ｃｓで構成される。

なお、スキャントランジスタＴ１は、対応画素の階調に対応する信号電圧を保持容量Ｃｓに書き込むのに使用される。また、駆動トランジスタＴ２は、保持容量Ｃｓの保持電圧により定まるゲート・ソース間電圧Ｖｇｓに基づいた電流Ｉｄｓを有機ＥＬ素子ＯＬＥＤに供給するのに使用される。

ところで、駆動トランジスタＴ２がｐチャネル型薄膜トランジスタで構成される場合、そのソース電極は電源線に接続されている。すなわち、駆動トランジスタＴ２は、常に飽和領域で動作するように設計される。従って、駆動トランジスタＴ２は、定電流源として動作する。この際、電流Ｉｄｓは次式で与えられる。
Ｉｄｓ＝ｋ・μ・（Ｖｇｓ−Ｖｔｈ）²／２

因みに、μは、駆動トランジスタＴ２の多数キャリアの移動度である。また、Ｖｔｈは、駆動トランジスタＴ２の閾値電圧である。また、ｋは、（Ｗ／Ｌ）・Ｃoxで与えられる係数である。ここで、Ｗはチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。

なお、この画素回路の構成の場合、図３に示す有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴って、駆動トランジスタＴ２のドレイン電圧が変化する。しかし、ゲート・ソース間電圧Ｖｇｓは一定に保たれるので、有機ＥＬ素子に供給される電流量には変化が無く、発光輝度が一定に保たれる。

以下に、アクティブマトリクス駆動方式を採用する有機ＥＬパネルディスプレイに関する文献を例示する。
特開２００３−２５５８５６号公報 特開２００３−２７１０９５号公報 特開２００４−１３３２４０号公報 特開２００４−０２９７９１号公報 特開２００４−０９３６８２号公報

ところで、駆動トランジスタＴ２をｎチャネル型薄膜トランジスタに置き換えると、図４に示すように、今度はソース電位が有機ＥＬ素子に接続される。この画素回路の場合、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴って電流量が変化し、発光輝度が変化してしまう。

また、画素毎に駆動トランジスタＴ２の閾値及び移動度が異なるため、前式に応じて電流値にバラツキが生じ、発光輝度も画素毎に変化してしまう。
このため、駆動トランジスタＴ２をｎチャネル型薄膜トランジスタで構成する場合にも、経時変化によらず安定した発光特性を得られる画素回路と駆動方法の確立が求められている。また同時に、有機ＥＬパネルモジュールの普及には、製造コストの更なる低減が要求される。

そこで、発明者らは、（ａ）基体とするパネル上に、画素回路と発光領域とで構成される画素をマトリクス状に形成した画素アレイ部と、（ｂ）１本の信号線に接続された複数個の画素回路についての閾値補正動作を共通化する一方で、各階調値に対応する信号電位の書き込みは画素回路別に時間順次に実行する場合において、閾値補正動作完了後の最初の信号電位の書き込み開始直前に、閾値補正用の基準電位よりも低いリセット電位を対象とする複数個の画素回路に印加する駆動回路とを有するＥＬ表示パネルモジュール又はＥＬ表示パネルを提案する。

発明者らの提案する発明の場合、低コスト化と画質品質とが両立するＥＬ表示パネルモジュール又はＥＬ表示パネルを実現することができる。

以下、発明を、アクティブマトリクス駆動型の有機ＥＬパネルモジュール又は有機ＥＬパネルに適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。

（Ａ）外観構成
この明細書では、例えば特定用途向けＩＣとして製造された駆動回路を画素アレイ部の形成された基板上に実装したものを有機ＥＬパネルモジュールと呼び、画素アレイ部と駆動回路とを同じプロセスを用いて同じ基板上に形成したものを有機ＥＬパネルと呼ぶ。

以下では、有機ＥＬパネルモジュールについて説明する。図５に、有機ＥＬパネルモジュールの外観構成例を示す。有機ＥＬパネルモジュール１１は、支持基板１３のうち画素アレイ部の形成領域に対向部１５を貼り合わせた構造を有している。

対向部１５は、ガラスその他の透明部材を基材とし、その表面にはカラーフィルタ、保護膜等が配置される。なお、有機ＥＬパネルモジュール１１には、外部から支持基板１３に信号等を入出力するためのＦＰＣ（フレキシブルプリントサーキット）１７が配置される。

（Ｂ）形態例１
（Ｂ−１）システム構成
図６に、形態例１に係る有機ＥＬパネルモジュール１１のシステム構成の概略を示す。図６に示すように、有機ＥＬパネルモジュール１１は、画素アレイ部２１と、その駆動回路であるライトスキャンドライバ２３、電源スキャンドライバ２５、水平セレクタ２７、タイミングジェネレータ２９で構成される。

画素アレイ部２１は、有機ＥＬ素子と画素回路とで構成されるサブ画素がマトリクス状に配置される。因みに、サブ画素は１画素を構成する画素構造の最小単位であり、１画素は有機ＥＬ材料の異なる３つのサブ画素（Ｒ、Ｇ、Ｂ）で構成される。

図７に、サブ画素に対応する画素回路と各駆動回路との接続関係を示す。図８に、形態例で提案する画素回路の内部構成を示す。図８に示す画素回路も、２つの薄膜トランジスタと１つの保持容量Ｃｓとで構成される。

ただし、駆動トランジスタＴ２がｎチャネル型の薄膜トランジスタである。また、保持容量Ｃｓは、駆動トランジスタＴ２のゲート電極と有機ＥＬ素子ＯＬＥＤのアノード電極との間にそれぞれ接続される。

この回路構成の場合も、ライトスキャンドライバ２３は、ライトスキャン線ＷＳＬを通じてスキャントランジスタＴ１をオン・オフ制御し、保持容量Ｃｓへの電位の書き込みを制御する。因みに、ライトスキャンドライバ２３は、シフトレジスタで構成される。

また、電源スキャンドライバ２５は、給電線ＤＳＬを通じて駆動トランジスタＴ２の一方の主電極に印加される電源電位を２値的に制御し、他の駆動回路と共に画素回路内の特性バラツキの補正動作を制御する。具体的には、駆動トランジスタＴ２の閾値バラツキや移動度バラツキに基づくユニフォーミティの劣化を補正する。

また、水平セレクタ２７は、信号線ＤＴＬに各画素データの階調値に対応する信号電位Ｖsig 又は閾値補正用のオフセット電圧Ｖofs を印加する回路デバイスである。
タイミングジェネレータ２９は、ライトスキャン線ＷＳＬ、給電線ＤＳＬ、信号線ＤＴＬの駆動パルスを生成する回路デバイスである。

（Ｂ−２）駆動動作例
図９に、図８に示す画素回路の駆動動作例を示す。なお、図９は、２水平走査期間を利用して閾値補正を実行する場合の駆動動作例であるが、閾値補正動作から信号電位Ｖsig の書き込みまでの動作を１水平走査期間内に実行しても良い。

因みに図９では、給電線ＤＳＬに印加する２種類の電位のうち高電位の方をＶccで表し、低電位の方をＶssで表す。
まず、発光状態における画素回路内の動作状態を図１０に示す。このとき、スイッチングトランジスタＴ１はオフ状態である。一方、駆動トランジスタＴ２は飽和領域で動作し、ゲート・ソース間電圧Ｖｇｓに応じて定まる電流Ｉｄｓが流れる。

次に、非発光状態の動作状態を説明する。まず、給電線ＤＳＬの電位が高電位Ｖccから低電位Ｖssに切り換わる（図９（Ｔ１））。この際、低電位Ｖssが有機ＥＬ素子の閾値Ｖthelとカソード電位Ｖcathとの和より小さいとき、つまりＶss＜Ｖthel＋Ｖcathであれば有機ＥＬ素子は消灯する。

なお、駆動トランジスタＴ２のソース電位Ｖｓは給電線ＤＳＬの電位と同じになる。すなわち、有機ＥＬ素子のアノード電極は低電位Ｖssに充電される。図１１に、この場合の画素回路内の動作状態を示す。

この後、信号線ＤＴＬの電位が閾値補正用のオフセット電位Ｖofs に遷移した状態で、ライトスキャン線ＷＳＬが高電位に変化すると、オン動作したスイッチングトランジスタＴ１を通じて駆動トランジスタＴ２のゲート電位がオフセット電位Ｖofs に変化する（図９（Ｔ２））。

図１２に、この場合における画素回路内の動作状態を示す。この際、駆動トランジスタＴ２のゲート・ソース間電圧ＶｇｓはＶofs-Ｖssで与えられる。この電圧は、駆動トランジスタＴ２の閾値電圧Ｖthよりも大きくなるように設定される。Ｖofs-Ｖss＞Ｖthを満たさなければ閾値補正動作を実行できないためである。

次に、給電線ＤＳＬの電位が再び高電位Ｖccに切り換えられる（図９（Ｔ３））。給電線ＤＳＬの電圧が高電位Ｖccに変化することで、有機ＥＬ素子ＯＬＥＤのアノード電位が駆動トランジスタＴ２のソース電位Ｖｓとなる。

図１３では、有機ＥＬ素子ＯＬＥＤを等価回路で示す。すなわち、ダイオードと寄生容量Ｃelで示す。このとき、Ｖel≦Ｖcat+Ｖthelの関係を満たす限り（ただし、有機ＥＬ素子のリーク電流は駆動トランジスタＴ２に流れる電流Ｉｄｓよりかなり小さいと考える。）、駆動トランジスタＴ２に流れる電流Ｉｄｓは、保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。

結果的に、有機ＥＬ素子のアノード電圧Ｖelは、図１４に示すように、時間の経過と共に上昇する。この期間が閾値補正期間である。
閾値補正期間の開始から一定時間が経過すると、スキャントランジスタＴ１はオフ制御される（図９（Ｔ４））。すなわち、閾値補正動作は一時的に休止状態になる。このとき、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖthより大きい。

従って、図１５に示すように電流Ｉｄｓが流れ、駆動トランジスタＴ２のゲート電位Ｖｇとソース電位Ｖｓは共に上昇する。なお、この期間の場合も、有機ＥＬ素子ＯＬＥＤには逆バイアスがかかっているので有機ＥＬ素子が発光することはない。
やがて、閾値補正期間が再開される。すなわち、信号線ＤＴＬの電位がＶofs となり、同時にスキャントランジスタＴ１がオン状態に制御される（図９（Ｔ５））。

最終的に、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖthに収束する。このとき、Ｖel＝Ｖofs −Ｖth≦Ｖcat ＋Ｖthelを満たしている。
閾値補正期間が終了すると、スキャントランジスタＴ１がオフ制御される（図９（Ｔ６））。

この後、信号線ＤＴＬの電位がＶsig となった時点で、スキャントランジスタＴ１は再びオン状態に制御される（図９（Ｔ７））。図１６に、この場合における画素回路内の動作状態を示す。なお、Ｖsig は階調に応じて定まる。この際、駆動トランジスタＴ２のゲート電位ＶｇはＶsig となるが、給電線ＤＳＬからの電流が保持容量Ｃｓに流れ込むため、ソース電位Ｖｓは時間と共に上昇する。

この時、駆動トランジスタＴ２のソース電位Ｖｓが有機ＥＬ素子の閾値電圧Ｖthel とカソード電圧Ｖcat
の和を越えなければ（有機ＥＬ素子のリーク電流が駆動トランジスタＴ２に流れる電流よりもかなり小さければ）、駆動トランジスタＴ２の電流Ｉｄｓは保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。

なお、駆動トランジスタＴ２の閾値補正動作は既に完了しているので、駆動トランジスタＴ２が流す電流Ｉｄｓは移動度μを反映した値になる。具体的には、移動度μが大きい駆動トランジスタほど電流量は大きくなり、ソース電位Ｖｓの上昇も早くなる。逆に移動度μが小さい駆動トランジスタは電流量も小さいので、ソース電位Ｖｓの上昇は遅くなる（図１７）。

これにより、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは移動度μを反映して小さくなる。結果的に、一定時間が経過した時点で、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは、移動度μを補正した電圧に収束する。

最後に、スキャントランジスタＴ1がオフ制御されて信号電位の書き込みが終了すると、有機ＥＬ素子の発光期間が開始される（図９（Ｔ８））。図１８に、この場合における画素回路内の動作状態を示す。なお、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは一定である。従って、駆動トランジスタＴ２は一定の電流Ｉｄｓ’を有機ＥＬ素子に供給する。

これに伴い、有機ＥＬ素子のアノード電圧Ｖelは、有機ＥＬ素子に電流Ｉｄｓ’を流す電位Ｖx まで上昇する。これにより、有機ＥＬ素子による発光が開始される。
なお、この形態例で提案する駆動回路の場合も、発光時間が長くなると、Ｉ−Ｖ特性が変化する。

このため、駆動トランジスタＴ２のソース電位Ｖｓも変化する。しかし、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは、保持容量Ｃｓにより一定に保たれるので有機ＥＬ素子に流れる電流量は変化しない。このように、有機ＥＬ素子のＩ−Ｖ特性が劣化したとしても、一定の電流Ｉｄｓが常に流れ続け、有機ＥＬ素子の輝度が変化することはない。

（Ｂ−３）まとめ
この形態例で説明した構成の画素回路の採用により、駆動トランジスタＴ２をｎチャネル型の薄膜トランジスタで構成する場合にも、画素毎に輝度バラツキのない有機ＥＬパネルモジュールを実現することができる。

（Ｃ）形態例２
ここでは、更なる高精細化と高速駆動化に適して好適な有機ＥＬパネルモジュールの形態例を示す。このため、この形態例では、複数の水平ライン単位で閾値補正動作を共通化する。なお、閾値補正動作が共通化された水平ラインの各画素に対応する信号電位の書き込みは、閾値補正期間の終了後に時間順次に実行する。

（Ｃ−１）システム構成
図１９に、形態例２に係る有機ＥＬパネルモジュール３１のシステム構成の概略を示す。なお、図１９には図７との対応部分に同一符号を付して示す。
図１９に示すように、有機ＥＬパネルモジュール３１は、画素アレイ部２１と、その駆動回路であるライトスキャンドライバ３３、電源スキャンドライバ３５、水平セレクタ２７で構成される。

（Ｃ−２）基本とする駆動動作
図２０に、この形態例で使用する駆動回路の一例を示す。なお、図２０は、垂直方向に隣接する２つの画素についての閾値補正動作（すなわち、２水平ラインについての閾値補正動作）を共通化する場合について表している。因みに、図２０では、閾値補正期間が２水平走査期間内に１回だけ実行するものとして表している。

図２０（Ａ）〜（Ｄ）に示すように、閾値補正準備期間の開始から閾値補正期間の終了までの電位関係は、Ｎ段目とＮ＋１段目で全く同じであり、２つの水平ライン間で全く同じ駆動動作が実行されることが分かる。ただし、図２０（Ｂ）及び図２０（Ｄ）に示すように、階調値に応じた信号電位Ｖsig の書き込みは、Ｎ段目の書き込みがまず実行され、その後、Ｎ＋１段目の書き込みが実行される。

ところで、このような駆動方法を採用する利点は、信号線ＤＴＬ(図２０(Ｅ））に印加する電位の遷移（トランジェント）回数が少なくなり、電位の書き込みに使用できる実時間を増加させることができることにある。例えば形態例１の場合、２水平走査期間内における信号電位の遷移は、オフセット電位Ｖofs →信号電位Ｖsig →オフセット電位Ｖofs →信号電位Ｖsig の計４回である。

一方、この形態例２の場合、２水平走査期間内における信号電位の遷移は、オフセット電位Ｖofs →信号電位Ｖsig(Ｎ段目) →信号電位Ｖsig(Ｎ＋１段目) の計３回で済む。すなわち、信号線ＤＴＬの電位の遷移が１回分少なく済む。この期間長だけ閾値補正に十分な期間を割り当てることができる。

ところが、この駆動方式の場合、水平ライン間における信号電位Ｖsig の書き込みタイミングの違いが画質を低下させる原因になることがある。
図２１及び図２２を用いて説明する。ここで、図２１は、Ｎ段目（Ｎは奇数）の水平ラインに対応する画素回路の駆動に使用される駆動波形例を示す。一方、図２２は、Ｎ＋１段目の水平ラインに対応する画素回路の駆動に使用される駆動波形例を示す。

図２２に示すように、Ｎ＋１段目のゲート電位Ｖｇとソース電位Ｖｓは、信号電位Ｖsig の書き込みが開始するまでの待ち時間の間に、駆動トランジスタＴ２のリーク電流、有機ＥＬ素子のリーク電流、サンプリングトランジスタＴ１のリーク電流等を原因として変化してしまう。図２２は、変化の様子を太い破線で示している。

具体的には、駆動トランジスタＴ２のソース電位Ｖｓは、駆動トランジスタＴ２のリーク電流の影響で給電線ＤＳＬの電位（高電位Ｖｃｃ）の方向へシフトするに影響を受ける一方で、有機ＥＬ素子によるリーク電流の影響でカソード電位Ｖcathの方向へシフトするように影響を受ける。

ここで、閾値電圧補正の終了時における駆動トランジスタＴ２のソース電位Ｖｓがカソード電位Ｖcath以下とすると、駆動トランジスタＴ２のソース電位Ｖｓは信号電位Ｖsig の書き込みが開始するまでの間に上昇する。このソース電位Ｖｓの上昇に伴うブートストラップ動作により、ゲート電位Ｖｇも上昇する。

この電位の上昇は、書き込みまでの時間長に比例して発生する。特に、駆動トランジスタＴ２のリーク電流が他のリーク電流と比較して大きい場合には、駆動トランジスタＴ２のゲート電位Ｖｇとソース電位Ｖｓの上昇差が、閾値補正動作を共通する２つの画素間で無視できない大きさとなる。結果的に、Ｎ＋１段目に当たる水平ラインのダイナミックレンジが所望のダイナミックレンジより小さくなってしまう。

このことは、垂直方向に隣り合う２つの水平ラインで同じ階調値を書き込む場合でも、輝度差が発生することを意味する。従って、全面が均一な画面を表示する場合でも、図２３に示すように、定期的なムラやシェーディングが発生してしまう。

（Ｃ−３）駆動動作の改善例
図２４に、駆動トランジスタＴ２の一般的なＶｇ−Ｉｄ特性を示す。図２４に示すように、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖthでも、実際には寄生容量等を原因として一定量のリーク電流Ｉｄｓが流れている。図２４では、駆動トランジスタＴ２のゲート・ソース間容量をＣｔ２で示す。

このため、閾値補正動作の終了後から書き込みまでの時間が異なると、リーク電流の影響により駆動トランジスタＴ２のソース電位Ｖｓの上昇量の違いが顕著になる。特に有機ＥＬ素子の容量Ｃel等が小さいと、リーク電流の影響が顕著になる。

そこで、発明者らは、閾値補正動作完了後の最初の信号電位Ｖsig の書き込み開始直前に、垂直方向に隣り合う２つの画素回路にオフセット電位Ｖofs よりも低いリセット電位Ｖini を印加する駆動方法を提案する。

閾値補正動作完了後の最初の信号電位Ｖsig の書き込み開始前に信号線ＤＴＬの電位を、図２５に太線で示すようにオフセット電位Ｖofs からＶofs よりも低いリセット電位Ｖini に変更すると、閾値補正動作を共通する各画素に対応する画素回路の駆動トランジスタＴ２のゲート電位Ｖｇはリセット電位Ｖini へと変化する。

この場合、駆動トランジスタＴ２のソース電位Ｖｓは、(１−ｇ)Ｖofs −Ｖth＋ｇ×Ｖini となる。これにより、リセット電位Ｖini の入力後の駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは、(１−ｇ)・（Ｖini ―Ｖofs ）＋Ｖthとなる。ここで、Ｖini ＜Ｖofs であるので、この時のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖthより小さくなる。

このことは、リセット電位Ｖini の値によって駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓを調節できることを意味する。従って、図２４に示すように、駆動トランジスタＴ２に流れるリーク電流が最も少ない状態に調整することもできる。
駆動トランジスタＴ２のリーク電流が小さくなれば、閾値補正動作終了後から書き込み開始までの時間で駆動トランジスタＴ２のソース電位Ｖｓの上昇量を小さくすることができる。

結果として、閾値補正動作の完了から信号電位Ｖsig の書き込み開始までの時間が水平ライン毎に変化したとしても、駆動トランジスタＴ２のゲート・ソース電圧Ｖｇｓの上昇差をほとんど無視できる範囲にとどめることも可能となる。このことは、水平ライン間でリーク電流に起因するムラやシェーディング等の画質不良が現れないことを意味する。

参考までに、図２６及び図２７に、Ｎ段目とＮ＋１段目の駆動波形を示す。ここで、図２６は、Ｎ段目（Ｎは奇数）に位置する水平ラインに対応する画素回路の駆動に使用される駆動波形例を示す。一方、図２７は、Ｎ＋１段目に位置する水平ラインに対応する画素回路の駆動に使用される駆動波形例を示す。

図２６及び図２７に太線で示すように、閾値補正動作の完了から信号電位Ｖsig の書き込み開始までのゲート電位Ｖｇとソース電位Ｖｓの変化は非常に小さくなっている。

（Ｃ−４）まとめ
この形態例で説明した駆動方式の採用により、画素アレイ部２１の画素解像度が一段と高精細化する場合にも、また画素アレイ部２１の駆動速度が一段と高速化する場合にも、リーク電流を原因とする画質の低下のおそれのない有機ＥＬパネルモジュールを実現することができる。

勿論、この形態例の場合には、垂直方向に隣り合う２つの水平ライン間で閾値補正動作を共通化する場合だけでなく、３つ以上の水平ライン間で閾値補正動作を共通化する場合にも、前述した駆動方法は適用することができる。

（Ｄ）形態例３
ここでは、同じ水平ライン内に位置する複数の画素回路間で閾値補正動作を共通化し、各信号電位の書き込みを１つの信号線ＤＴＬを用いて時間順次に実行する場合について説明する。

（ａ）システム例１
図２８に、形態例３に係る１つ目の有機ＥＬパネルモジュール４１のシステム構成例を示す。なお、図２８に示す有機ＥＬパネルモジュール４１では、１本の信号線ＤＴＬに同じ水平ライン上のＲ画素、Ｇ画素、Ｂ画素が接続されている場合について表している。すなわち、１つの画素を構成する３つのサブ画素の閾値補正動作を共通化し、各サブ画素に対応する信号電位Ｖsig を時間順次に書き込む場合を想定する。

これらサブ画素の駆動回路には、他の形態例と同様、ライトスキャンドライバ４３、電源スキャンドライバ４５、水平セレクタ４７を使用する。
ただし、図２８の場合、サブ画素の駆動タイミング切り換え用に、各画素回路内に第２のスキャントランジスタＴ３を配置する。

このスキャントランジスタＴ３は、第１のスキャントランジスタＴ１の主電極と駆動トランジスタＴ２のゲート電極との間に直列に挿入され、それぞれ専用のクロック源４９Ｒ、４９Ｇ、４９Ｂにより駆動制御される。

図２９に、このシステム例に対応する画素回路の駆動動作例を示す。図２９（Ａ）は、給電線ＤＳＬの電位波形である。図２９（Ｂ）は、信号線ＤＴＬの電位波形である。やはりこの場合も、閾値補正動作の終了後から最初の信号電位Ｖsig の書き込み前に信号線ＤＴＬの電位は、オフセット電位Ｖofs より低いリセット電位Ｖini に制御される。

図２９（Ｃ）は、第１のライトスキャン線ＷＳＬの電位波形である。ライトスキャン線ＷＳＬの電位波形も給電線ＤＳＬの電位波形と同様、１ライン上に並ぶ全てのサブ画素に供給される。
図２９（Ｄ）〜（Ｆ）は、サブ画素毎に信号電位Ｖsig の切り分けを行うための第２のライトスキャン線ＷＳ＿Ｒ、ＷＳ＿Ｇ、ＷＳ＿Ｂの電位波形である。

図２９（Ｇ）〜（Ｉ）は、第１のライトスキャン線ＷＳＬの電位波形と第２のライトスキャン線ＷＳ＿Ｒ、ＷＳ＿Ｇ、ＷＳ＿Ｂの電位波形の論理積に対応する電位波形であって、各サブ画素に対応する駆動波形である。すなわち、第１及び第２のスキャントランジスタＴ１及びＴ３が同時にオン動作するタイミングを示す。

換言すると、保持容量Ｃｓに信号線ＤＴＬの電位が書き込まれるタイミングを示す。
なお、図２９（Ｇ）はＲ画素に対応するタイミング波形である。また、図２９（Ｈ）はＧ画素に対応するタイミング波形である。また、図２９（Ｉ）はＢ画素に対応するタイミング波形である。

ところで、このシステム例の場合、新たに３つのクロック源４９Ｒ、４９Ｇ、４９Ｂが必要となり、１水平ラインについて新たに３本のライトスキャン線ＷＳ＿Ｒ、ＷＳ＿Ｇ、ＷＳ＿Ｂが必要となる。しかし、クロック源のコストアップは、シフトレジスタに比してわずかであり、十分実用化可能である。

（ｂ）システム例２
図３０に、形態例３に係る２つ目の有機ＥＬパネルモジュール５１のシステム構成例を示す。図３０に示す有機ＥＬパネルモジュール５１の場合も、１本の信号線ＤＴＬに同じ水平ライン上のＲ画素、Ｇ画素、Ｂ画素が接続される。ただし、システム例１とは異なり、クロック源を使用せずに色別のライトスキャン線ＷＳＬＲ、ＷＳＬＧ、ＷＳＬＢを用意する。

図３０では、これらサブ画素の駆動回路を、ライトスキャンドライバ５３、電源スキャンドライバ５５、水平セレクタ５７で示す。
このシステム例の場合、各サブ画素に対応する画素回路の構成も形態例１や形態例２と同じで良い。

図３１に、このシステム例に対応する画素回路の駆動動作例を示す。図３１（Ａ）は、給電線ＤＳＬの電位波形である。図３１（Ｂ）は、信号線ＤＴＬの電位波形である。やはりこの場合も、閾値補正動作の終了後から最初の信号電位Ｖsig の書き込み前に信号線ＤＴＬの電位は、オフセット電位Ｖofs より低いリセット電位Ｖini に制御される。

図３１（Ｃ）〜（Ｅ）は、各色の制御用に配線されるライトスキャン線ＷＳＬＲ、ＷＳＬＧ、ＷＳＬＢの各電位波形である。この波形は、システム例１の図２９（Ｇ）〜（Ｉ）に対応する。従って、このシステム例の場合にも、システム例１と同じ駆動動作が期待される。ただし、このシステム例の場合には、各色専用のライトスキャンドライバが必要となり、システム例１よりもライトスキャンドライバが２つ余分に必要となる。

（ｃ）その他
この形態例では、Ｒ画素、Ｇ画素、Ｂ画素毎にそれぞれ専用のクロック源やライトスキャンドライバを用意したが、必ずしも色毎に対応付ける必要はない。要は、１つの信号線を共用するサブ画素の数に応じて駆動タイミングを切り分けられるようにクロック源やライトスキャンドライバが用意されれば良い。

（Ｅ）他の形態例
（Ｅ−１）他の画素回路例
前述の形態例の説明では、画素回路が２つの薄膜トランジスタで構成される場合について説明した。
しかし、画素回路の構成は他の回路構成を採用しても良い。図３２に、画素回路が５つの薄膜トランジスタで構成される場合について示す。

図３２に示す画素回路は、リセット電位Ｖini の書き込み専用のスキャントランジスタＴ３と、電源電位Ｖｃｃの印加専用の給電トランジスタＴ４と、閾値補正準備期間のリセット電位印加専用のリセットトランジスタＴ５をそれぞれ用意する。
なお、図３２の場合、電源電位Ｖccは固定電源とする。

図３３に、この画素回路の駆動動作例を示す。図３３（Ａ）は、Ｎ段目（Ｎは奇数）に位置する水平ラインに対応する給電制御スキャン線ＤＳＣＬの電位波形である。図３３（Ｂ）は、Ｎ段目（Ｎは奇数）に位置する水平ラインに対応するライトスキャン線ＷＳＬの電位波形である。

図３３（Ｄ）は、Ｎ＋１段目に位置する水平ラインに対応するライトスキャン線ＷＳＬの電位波形である。図３３（Ｃ）は、Ｎ＋１段目に位置する水平ラインに対応する給電制御スキャン線ＤＳＣＬの電位波形である。

図３３（Ｅ）は、オフセット信号線ＯＦＳＬの電位波形である。図３３（Ｆ）は、リセット信号線ＯＦＳＬの電位波形である。図３３（Ｇ）は、２つの画素に共通する信号線ＤＴＬの電位波形である。やはりこの場合も、閾値補正動作の終了後から最初の信号電位Ｖsig の書き込み前に信号線ＤＴＬの電位は、オフセット電位Ｖofs より低いリセット電位Ｖini に制御される。

（Ｅ−２）製品例
（ａ）電子機器
前述の形態例では、有機ＥＬパネルモジュールについての形態例を説明した。しかし、前述した有機ＥＬパネルモジュールは、各種の電子機器に実装した商品形態でも流通される。以下、他の電子機器への実装例を示す。

図３４に、電子機器７１の概念構成例を示す。電子機器７１は、前述した有機ＥＬパネルモジュール７３及びシステム制御部７５で構成される。システム制御部７５で実行される処理内容は、電子機器７１の商品形態により異なる。

なお、電子機器７１は、機器内で生成される又は外部から入力される画像や映像を表示する機能を搭載していれば、特定の分野の機器には限定されない。
図３５に、その他の電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機８１の筐体正面には、フロントパネル８３及びフィルターガラス８５等で構成される表示画面８７が配置される。表示画面８７の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。

また、この種の電子機器７１には、例えばデジタルカメラが想定される。図３６に、デジタルカメラ９１の外観例を示す。図３６（Ａ）が正面側（被写体側）の外観例であり、図３６（Ｂ）が背面側（撮影者側）の外観例である。

デジタルカメラ９１は、保護カバー９３、撮像レンズ部９５、表示画面９７、コントロールスイッチ９９及びシャッターボタン１０１で構成される。このうち、表示画面９７の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する

また、この種の電子機器７１には、例えばビデオカメラが想定される。図３７に、ビデオカメラ１１１の外観例を示す。
ビデオカメラ１１１は、本体１１３の前方に被写体を撮像する撮像レンズ１１５、撮影のスタート／ストップスイッチ１１７及び表示画面１１９で構成される。このうち、表示画面１１９の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。

また、この種の電子機器７１には、例えば携帯端末装置が想定される。図３８に、携帯端末装置としての携帯電話機１２１の外観例を示す。図３８に示す携帯電話機１２１は折りたたみ式であり、図３８（Ａ）が筐体を開いた状態の外観例であり、図３８（Ｂ）が筐体を折りたたんだ状態の外観例である。

携帯電話機１２１は、上側筐体１２３、下側筐体１２５、連結部（この例ではヒンジ部）１２７、表示画面１２９、補助表示画面１３１、ピクチャーライト１３３及び撮像レンズ１３５で構成される。このうち、表示画面１２９及び補助表示画面１３１の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。

また、この種の電子機器７１には、例えばコンピュータが想定される。図３９に、ノート型コンピュータ１４１の外観例を示す。
ノート型コンピュータ１４１は、下型筐体１４３、上側筐体１４５、キーボード１４７及び表示画面１４９で構成される。このうち、表示画面１４９の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。

これらの他、電子機器７１には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。

（Ｅ−３）他の表示デバイス例
前述の形態例においては、発明を有機ＥＬパネルモジュールに適用する場合について説明した。
しかし、前述した駆動技術は、その他のＥＬ表示装置に対しても適用することができる。例えばＬＥＤを配列する表示装置その他のダイオード構造を有する発光素子を画面上に配列した表示装置に対しても適用できる。

（Ｅ−４）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。

有機ＥＬパネルモジュールの回路ブロック構成を説明する図である。 画素回路例を示す図である。 有機ＥＬ素子のＩ−Ｖ特性の経時変化を説明する図である。 他の画素回路例を示す図である。 有機ＥＬパネルモジュールの外観構成例を示す図である。 有機ＥＬパネルモジュールのシステム構成例を示す図である。 画素回路と各駆動回路との接続関係を示す図である。 形態例に係る画素回路例を示す図である。 形態例に係る駆動動作例を示す図である。 画素回路の動作状態を説明する図である。 画素回路の動作状態を説明する図である。 画素回路の動作状態を説明する図である。 画素回路の動作状態を説明する図である。 ソース電位の経時変化を示す図である。 画素回路の動作状態を説明する図である。 画素回路の動作状態を説明する図である。 移動度の違いによる経時変化の違いを示す図である。 画素回路の動作状態を説明する図である。 形態例に係る有機ＥＬパネルモジュールの他のシステム構成例を示す図である。 形態例に係る他の駆動動作例を示す図である。 Ｎ段目の水平ラインに対応する画素回路の駆動波形例を示す図である。 Ｎ＋１段目の水平ラインに対応する画素回路の駆動波形例を示す図である。 画像ムラの発生例を示す図である。 薄膜トランジスタのＶｇ−Ｉｄ特性を示す図である。 形態例に係る他の駆動動作例を示す図である。 Ｎ段目の水平ラインに対応する画素回路の駆動波形例を示す図である。 Ｎ＋１段目の水平ラインに対応する画素回路の駆動波形例を示す図である。 形態例に係る有機ＥＬパネルモジュールの他のシステム構成例を示す図である。 形態例に係る他の駆動動作例を示す図である。 形態例に係る有機ＥＬパネルモジュールの他のシステム構成例を示す図である。 形態例に係る他の駆動動作例を示す図である。 他の画素回路例を示す図である。 他の駆動動作例を示す図である。 電子機器の概念構成例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。

符号の説明

１１ 有機ＥＬパネルモジュール
２１ 画素アレイ部
２３ ライトスキャンドライバ
２５ 電源スキャンドライバ
２７ 水平セレクタ
２９ タイミングジェネレータ
３１ 有機ＥＬパネルモジュール
３３ ライトスキャンドライバ
３５ 電源スキャンドライバ
４１ 有機ＥＬパネルモジュール
４３ ライトスキャンドライバ
４５ 電源スキャンドライバ
４７ 水平セレクタ
５１ 有機ＥＬパネルモジュール
５３ ライトスキャンドライバ
５５ 電源スキャンドライバ
５７ 水平セレクタ

Claims (7)

1. 画素回路と発光素子とで構成される画素をマトリクス状に形成した画素アレイ部と、画素回路を駆動する駆動回路とが同一基体上に実装されており、
   画素回路は、少なくとも、ゲートに走査線が接続されたサンプリングトランジスタ、駆動トランジスタ、及び、保持容量を含み、
   駆動トランジスタにあっては、ゲートはサンプリングトランジスタを介して信号線に接続され、ソースは発光素子に接続され、ドレインは電源に接続されており、
   保持容量は、駆動トランジスタのゲートとソースとの間に接続されており、
   １本の信号線に接続された複数個の画素回路は、閾値補正動作が同じタイミングで完了するように駆動され、信号線には駆動回路によって閾値補正動作の完了の後に各画素回路に対応した信号電位が順次印加され、各画素回路への信号電位の書込みが閾値補正動作の完了から異なる時間間隔を空けて順次行われ、
   駆動回路は最初の信号電位を信号線に印加するより前に閾値補正用の基準電位よりも低いリセット電位を信号線に印加し、複数個の画素回路の駆動トランジスタのゲート電極にサンプリングトランジスタを介してリセット電位を印加する、
   ＥＬ表示パネルモジュール。
2. 前記複数個の画素回路は、異なる水平ライン上に位置する請求項１に記載のＥＬ表示パネルモジュール。
3. 前記複数個の画素回路は、同じ水平ライン上に位置する請求項１に記載のＥＬ表示パネルモジュール。
4. 画素回路と発光素子とで構成される画素をマトリクス状に形成した画素アレイ部と、画素回路を駆動する駆動回路とが同一基体上に形成されており、
   画素回路は、少なくとも、ゲートに走査線が接続されたサンプリングトランジスタ、駆動トランジスタ、及び、保持容量を含み、
   駆動トランジスタにあっては、ゲートはサンプリングトランジスタを介して信号線に接続され、ソースは発光素子に接続され、ドレインは電源に接続されており、
   保持容量は、駆動トランジスタのゲートとソースとの間に接続されており、
   １本の信号線に接続された複数個の画素回路は、閾値補正動作が同じタイミングで完了するように駆動され、信号線には駆動回路によって閾値補正動作の完了の後に各画素回路に対応した信号電位が順次印加され、各画素回路への信号電位の書込みが閾値補正動作の完了から異なる時間間隔を空けて順次行われ、
   駆動回路は最初の信号電位を信号線に印加するより前に閾値補正用の基準電位よりも低いリセット電位を信号線に印加し、複数個の画素回路の駆動トランジスタのゲート電極にサンプリングトランジスタを介してリセット電位を印加する、
   ＥＬ表示パネル。
5. 画素回路と発光素子とで構成される画素をマトリクス状に形成した画素アレイ部を駆動制御する駆動回路を構成する集積回路装置であって、
   画素回路は、少なくとも、ゲートに走査線が接続されたサンプリングトランジスタ、駆動トランジスタ、及び、保持容量を含み、
   駆動トランジスタにあっては、ゲートはサンプリングトランジスタを介して信号線に接続され、ソースは発光素子に接続され、ドレインは電源に接続されており、
   保持容量は、駆動トランジスタのゲートとソースとの間に接続されており、
   １本の信号線に接続された複数個の画素回路は、閾値補正動作が同じタイミングで完了するように駆動され、信号線には駆動回路によって閾値補正動作の完了の後に各画素回路に対応した信号電位が順次印加され、各画素回路への信号電位の書込みが閾値補正動作の完了から異なる時間間隔を空けて順次行われ、
   駆動回路は最初の信号電位を信号線に印加するより前に閾値補正用の基準電位よりも低いリセット電位を信号線に印加し、複数個の画素回路の駆動トランジスタのゲート電極にサンプリングトランジスタを介してリセット電位を印加する、
   集積回路装置。
6. 画素回路と発光素子とで構成される画素をマトリクス状に形成した画素アレイ部と、
   画素回路を駆動する駆動回路と、
   システム全体の動作を制御するシステム制御部と、
   システム制御部に対する操作入力を受け付ける操作入力部と、
   を有し、
   画素回路は、少なくとも、ゲートに走査線が接続されたサンプリングトランジスタ、駆動トランジスタ、及び、保持容量を含み、
   駆動トランジスタにあっては、ゲートはサンプリングトランジスタを介して信号線に接続され、ソースは発光素子に接続され、ドレインは電源に接続されており、
   保持容量は、駆動トランジスタのゲートとソースとの間に接続されており、
   １本の信号線に接続された複数個の画素回路は、閾値補正動作が同じタイミングで完了するように駆動され、信号線には駆動回路によって閾値補正動作の完了の後に各画素回路に対応した信号電位が順次印加され、各画素回路への信号電位の書込みが閾値補正動作の完了から異なる時間間隔を空けて順次行われ、
   駆動回路は最初の信号電位を信号線に印加するより前に閾値補正用の基準電位よりも低いリセット電位を信号線に印加し、複数個の画素回路の駆動トランジスタのゲート電極にサンプリングトランジスタを介してリセット電位を印加する、
   電子機器。
7. 画素回路と発光素子とで構成される画素をマトリクス状に形成した画素アレイ部の駆動制御方法であって、
   画素回路は、少なくとも、ゲートに走査線が接続されたサンプリングトランジスタ、駆動トランジスタ、及び、保持容量を含み、
   駆動トランジスタにあっては、ゲートはサンプリングトランジスタを介して信号線に接続され、ソースは発光素子に接続され、ドレインは電源に接続されており、
   保持容量は、駆動トランジスタのゲートとソースとの間に接続されており、
   １本の信号線に接続された複数個の画素回路は、閾値補正動作が同じタイミングで完了するように駆動され、信号線には閾値補正動作の完了の後に各画素回路に対応した信号電位が順次印加され、各画素回路への信号電位の書込みが閾値補正動作の完了から異なる時間間隔を空けて順次行われ、
   最初の信号電位を信号線に印加するより前に閾値補正用の基準電位よりも低いリセット電位を信号線に印加し、複数個の画素回路の駆動トランジスタのゲート電極にサンプリングトランジスタを介してリセット電位を印加する、
   駆動制御方法。