JP5212002B2 - 表示パネルモジュール、半導体集積回路及び電子機器 - Google Patents

Description

この明細書で説明する発明は、電流駆動型の自発光素子を駆動する画素回路の駆動技術に関する。なお、この明細書で提案する発明は、表示パネルモジュール、半導体集積回路及び当該表示パネルモジュールを搭載する電子機器としての側面も有する。

以下では、アクティブマトリクス駆動方式を採用した有機ＥＬパネルモジュールを例に、パネル構造とその駆動動作例について説明する。
図１に、有機ＥＬパネルモジュールのパネル構造例を示す。図１に示す有機ＥＬパネルモジュール１は、画素アレイ部３と、その駆動回路である信号線駆動部５、書込制御線駆動部７及び電源線駆動部９で構成される。
画素アレイ部３には、ホワイトユニットを構成する１画素が、画面内の垂直方向と水平方向についてそれぞれ規定の解像度で配置されている。

図２に、ホワイトユニットとしての１画素を構成するサブ画素１１の配列例を示す。図２の場合、１画素は、Ｒ（赤）画素１１、Ｇ（緑）画素１１、Ｂ（青）画素１１の集合体として構成される。従って、画素アレイ部３の垂直解像度をＭ、水平解像度をＮとすると、画素アレイ部３の総サブ画素数は、Ｍ×Ｎ×３で与えられる。
図１では、画素アレイ部３を構成する画素構造の最小単位であるサブ画素１１とその駆動回路部との接続関係を表している。

信号線駆動部５は、画素データＤinに対応する信号電位Ｖsig その他を信号線ＤＴＬに供給する駆動デバイスである。個々の信号線ＤＴＬはＹ方向に延びるように配置され、画面の水平方向（Ｘ方向）に３Ｎ本配置される。
書込制御線駆動部７は、書込制御線ＷＳＬを通じて、サブ画素１１に対する信号電位Ｖsig
等の書き込みを線順次に制御する駆動デバイスである。図１の場合、書込制御線駆動部７は、オフセット電位Ｖofs と信号電位Ｖsig の書き込みタイミングを水平ライン単位でライン順次に指定する動作を実行する。

電源線駆動部９は、電流供給線としての機能を有する電源線ＤＳＬの電位制御を通じ、サブ画素１１の動作状態を制御する駆動デバイスである。具体的には、電源線駆動部９は、高電位Ｖccと低電位Ｖssの２値で電源線ＤＳＬを駆動する。
なお、前述した書込制御線ＷＳＬと電源線ＤＳＬは、いずれも図中のＸ方向に沿うように配置される。すなわち、１つの水平ラインにつき、これら２本が一組として配線される。

図３に、サブ画素１１の画素構造を示す。サブ画素１１は、図３に示すように、薄膜トランジスタＮ１（以下「サンプリングトランジスタＮ１」という。）と、薄膜トランジスタＮ２（以下「駆動トランジスタＮ２」という。）と、階調情報を保持する保持容量Ｃｓと、有機ＥＬ素子ＯＬＥＤとで構成される。

このうち、サンプリングトランジスタＮ１の一方の主電極は信号線ＤＴＬに接続され、他方の主電極は駆動トランジスタＮ２のゲート電極（制御電極）に接続される。また、サンプリングトランジスタＮ１のゲート電極（制御電極）は、書込制御線ＷＳＬに接続される。

駆動トランジスタＮ２の一方の主電極は電源線ＤＳＬに接続され、他方の主電極は有機ＥＬ素子ＯＬＥＤの陽極側に接続される。階調情報を保持する保持容量Ｃｓは、駆動トランジスタＮ２のゲート電極と有機ＥＬ素子ＯＬＥＤの陽極との間に接続される。なお、図３の場合、薄膜トランジスタは、いずれもＮチャネル型を想定する。
特開２００３−２７１０９５号公報 特開２００３−２５５８９７号公報 特開２００５−１７３４３４号公報 特開２００６−２１５２１３号公報

前述したように、図１に示すパネル構造では、垂直解像度と同じ本数の書込制御線ＷＳＬと電源線ＤＳＬが必要となる。このため、書込制御線駆動部７や電源線駆動部９には、これらの制御線と同数の最終出力段バッファが必要になる。
ところが、昨今では、垂直解像度が非常に高くなっている。これに伴い、高価な最終出力段バッファが多く必要になり、製造コストも高くなっている。

そこで、製造コスト低下の観点から、現在よりも少ない個数の最終出力段バッファによって、画素アレイ部３を駆動できる仕組みが求められる。
このような仕組みの一つとして、複数行の水平ラインについて電源線ＤＳＬの駆動タイミングを共通化する駆動方法が考えられる。この場合、電源線駆動部９は、複数本の電源線を束ねた共通電源線ＣＤＳＬを駆動することになる。従って、表面上、電源線駆動部９が駆動対象とする配線数は、垂直解像度の数分の１に低減される。

図４に、２本の電源線ＤＳＬを１本の共通電源線ＣＤＳＬに束ねた有機ＥＬパネルモジュールのパネル構造例を示す。なお、以下の説明では、１本の共通電源線ＣＤＳＬに対応する水平ライン又は電源線ＤＳＬの範囲を１ユニットと呼ぶことにする。
図４に示す有機ＥＬパネルモジュール２１は、画素アレイ部３と、その駆動回路である信号線駆動部２３、書込制御線駆動部２５及び電源線駆動部２７で構成される。

このように、２本の電源線ＤＳＬを１本に束ねるだけで、電源線駆動部２７に使用する最終出力段バッファの数を、図１に比して半減することができる。その分、電源線駆動部２７の低コスト化を実現することができる。勿論、束ねる本数を増やすほど、電源線駆動部２７の製造コストを下げることができる。
ところで、垂直解像度の増加や倍速駆動化（駆動周波数の高周波数化）に伴い、水平走査期間の短縮化対策も必要になる。

例えば図３に示す画素構造の場合、画面輝度のユニフォーミティを確保するには、全てのサブ画素について、駆動トランジスタＮ２の閾値バラツキを補正する必要がある。ところが、前述したように水平走査期間の短縮が進むと、この補正動作を１水平走査期間内に完了することができなくなる。

そこで、図４に示す有機ＥＬパネルモジュール２１では、補正準備動作と閾値補正動作（Ｖth補正動作）をそれぞれ複数回に分割する駆動方法を採用する。図５に、補正準備動作と閾値補正動作（Ｖth補正動作）をそれぞれ３回に分割する駆動方法を示す。

なお、図５（Ａ）は、信号線ＤＴＬの駆動波形である。図５（Ｂ）は、第ｎ本目の共通電源線ＣＤＳＬn の駆動波形である。図５（Ｃ）は、第ｎ本目の共通電源線ＣＤＳＬn に対応する２本の水平ラインのうち１本目の書込制御線ＷＳＬ(n,1)の駆動波形である。図５（Ｄ）は、第ｎ本目の共通電源線ＣＤＳＬn に対応する２本の水平ラインのうち２本目の書込制御線ＷＳＬ(n,2)の駆動波形である。

図５（Ｅ）は、第ｎ＋１本目の共通電源線ＣＤＳＬn+1 の駆動波形である。図５（Ｆ）は、第ｎ＋１本目の共通電源線ＣＤＳＬn+1 に対応する２本の水平ラインのうち１本目の書込制御線ＷＳＬ(n+1,1) の駆動波形である。図５（Ｇ）は、第ｎ＋１本目の共通電源線ＣＤＳＬn+1 に対応する２本の水平ラインのうち２本目の書込制御線ＷＳＬ(n+1,2) の駆動波形である。

図５に示すように、信号線駆動部２３は、信号線ＤＴＬを３値で駆動する。３値とは、画素階調に対応する信号電位Ｖsig と、基準電位としてのオフセット電位Ｖofs と、初期化電位Ｖini である。ここでの、オフセット電位Ｖofs は、特許請求の範囲における第１の補正電位に対応する。また、初期化電位Ｖini は、特許請求の範囲おける第２の補正電位に対応する。

また、書込制御線駆動部２５は、信号線ＤＴＬの電位変化に整合するように信号線電位の書き込みタイミングを与えるように動作する。電源線駆動部２７は、非発光期間の開始から補正準備動作が完了するまでの間は低電位Ｖssで共通電源線ＣＤＳＬを駆動し、補正準備動作の終了後は、基本的に、次回の非発光期間まで高電位Ｖccで共通電源線ＣＤＳＬを駆動する。

さて、前述したように、補正準備動作は、共通電源線ＣＤＳＬが低電位Ｖssの状態で、駆動トランジスタＮ２のゲート電極にオフセット電位Ｖofs を印加することで実行される。この動作によって、駆動トランジスタＮ２のソース電位Ｖｓは徐々に低下し、補正準備動作の完了時には低電位Ｖssまで低下する。
図６に、第ｎユニットの１本目の水平ラインに対応するサブ画素１１に着目した駆動波形と駆動トランジスタＮ２の電位波形との関係を示す。

図６（Ａ）は、信号線ＤＴＬの駆動波形である。図６（Ｂ）は、着目するサブ画素１１に対応する共通電源線ＣＤＳＬの駆動波形である。図６（Ｃ）は、着目するサブ画素１１に対応する書込制御線ＷＳＬの駆動波形である。図６（Ｄ）は、駆動トランジスタＮ２のゲート電位Ｖｇである。図６（Ｅ）は、駆動トランジスタＮ２のソース電位Ｖｓである。

なお、補正準備動作の完了時点において、駆動トランジスタＮ２のゲート電位Ｖｇは初期化電位Ｖini であり、ソース電位Ｖｓは低電位Ｖssである。従って、駆動トランジスタＮ２のゲート・ソース間電圧Ｖgsは、Ｖini −Ｖssで与えられる。

なお、Ｖini −Ｖssは、駆動トランジスタＮ２の閾値電圧Ｖthより小さく値になるように定められている。
従って、補正準備完了後に共通電源線ＣＤＳＬが高電位Ｖccに立ち上がっても、駆動トランジスタＮ２のカットオフ状態は継続する。すなわち、駆動トランジスタＮ２に駆動電流が流れることはない。結果的に、共通電源線ＣＤＳＬが高電位Ｖccの状態でも、閾値補正動作が開始するまでは、駆動トランジスタＮ２の動作点は補正準備の完了時点における状態を保持する。

もっとも厳密には、図７に示すように、サブ画素内にはリーク電流が存在する。例えば駆動トランジスタＮ２のオフリーク電流と有機ＥＬ素子ＯＬＥＤのオフリーク電流が存在する。このため、補正準備の完了から閾値補正動作の開始までの待ち時間Ｔが長くなると、その間に流れるオフリーク電流量が変化し、駆動トランジスタＮ２の動作点が徐々に変化してしまう。

しかも、図８に示すように、リーク電流量の変化は、待ち時間Ｔが短い期間ほど大きく変化する非線形の特性がある。
このため、同じ共通電源線ＣＤＳＬに対応する２本の水平ラインの間でも、リーク電流量の違いが大きいと、駆動トランジスタＮ２の動作点に違いによって、同じ画素階調であっても輝度差が視認される可能性がある。

しかも、このリーク電流の違いは、１本の共通電源線ＣＤＳＬに束ねられる電源線ＤＳＬの本数が増えるほど大きくなる。
図９に、１本の共通電源線ＣＤＳＬに束ねられる電源線ＤＳＬの本数が３０本の場合について、各水平ラインの閾値補正動作が開始されるまでの待ち時間Ｔ１〜Ｔ３０の関係を示す。

なお、図９（Ａ）は、第ｎ本目の共通電源線ＣＤＳＬの駆動波形の一部を示している。また、図９（Ｂ１）〜図９（Ｂ３０）は、第ｎ本目の共通電源線ＣＤＳＬn に束ねられる３０本の電源線ＤＳＬに対応する書込制御線ＷＳＬ(n,1) 〜ＷＳＬ(n,30)の駆動波形を示している。

図９に示すように、３０本の電源線ＤＳＬを束ねる場合、３０本の電源線ＤＳＬのうち先頭ラインと最終ラインでは閾値補正動作が開始するまでの待ち時間の時間差が水平走査期間の２９個分にもなる。勿論、束ねる電源線ＤＳＬの数が増えるほど、この時間差が増えることは言うまでもない。

図１０に、待ち時間差とリーク電流量との間に認められる関係を示す。なお、横軸は待ち時間であり、縦軸はリーク電流量である。図１０に示すように、待ち時間とリーク電流量との間には非線形の関係があり、待ち時間が短いほどリーク電流量の変化が大きい関係がある。従って、図中太線で示すように、待ち時間を短く設定する場合、１本目のリーク電流量と３０本目のリーク電流量の差は非常に大きくなる。

閾値補正動作の開始時におけるリーク電流量の差が各水平ライン間でこれだけ大きくなると、駆動トランジスタＮ２の動作点の違いも大きくなることが容易に想像できる。
実際、ユニット内の先頭行に当たる１本目の水平ラインについての待ち時間Ｔ１（ｍｓ）に着目し、ユニット内の最大輝度差を計測すると、図１１に示す関係が認められた。

なお、黒丸を破線で結んだ線は、１ユニットが３０本の電源線ＤＳＬで構成される場合の最大輝度差の変化を示している。また、白丸を実線で結んだ線は、１ユニットが６０本の電源線ＤＳＬで構成される場合の最大輝度差の変化を示している。

輝度差の測定には、同じ画素階調に対応する信号電位Ｖsig を各水平ラインに書き込むことにより行う。このとき、最大輝度差は、各ユニット内の１本目の水平ラインの輝度と３０本目の水平ラインの輝度との差分として与えられる。
すなわち、リーク電流が最も少ない水平ラインの輝度とリーク電流の最も大きい水平ラインの輝度の差として求められる。

しかし、待ち時間Ｔ１は短ければ短いほど、ユニット両端又はユニット境界部分での輝度差が大きくなる。例えば図１１の測定結果では、１ユニットが３０本の水平ラインで構成される場合、待ち時間Ｔ１が 0.2ｍｓであると、４％以上もの輝度差が発生する。

ところで、一般的な人間では、１％の輝度差を視認することができる。このため、待ち時間Ｔ１（ユニット内の１本目の水平ラインに対応する）が短い場合には、図１２に示すように、ユニットの継ぎ目が筋として視認されると考えられる。この筋は、表示品質を著しく低下させる原因になる。

そこで、発明者らは、（ａ）電流駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素を、マトリクス状に配置した画素アレイ部と、（ｂ）複数行の水平ライン単位で電源線の駆動タイミングを共通化した電源線駆動部と、（ｃ）信号線電位の書き込みタイミングを制御する書込制御線駆動部とを有する表示パネルモジュールであって、以下の条件を満たすものを提案する。

前述した画素回路は、信号線の電位の保持容量への書き込みを制御する第１の薄膜トランジスタと、保持容量に書き込まれた電位情報に基づいて駆動電流の供給を制御する第２の薄膜トランジスタとを有している。

また、書込制御線駆動部は、画素階調に応じた信号電位の書き込み前に、以下の３つの動作を実行する。
（ａ）電源線の電位を非発光電位に維持した状態で、第２の薄膜トランジスタのゲート電極に第１の補正電位を書き込み、保持容量の両極間電圧を、第２の薄膜トランジスタの閾値電圧以上に広げる第１の動作
（ｂ）電源線の電位は非発光電位に維持したまま、第２の薄膜トランジスタのゲート電極に印加する電位を第１の補正電位から第２の補正電位に切り替え、第２の薄膜トランジスタを強制的にオフ状態に制御する第２の動作
（ｃ）第２の薄膜トランジスタがオフ制御している状態で電源線が発光電位に切り替わった時点から一定期間が経過するのを待って、駆動タイミングが共通化された電源線に対応する複数行の水平ラインのうち先頭行から順番に第１の補正電位の書き込みを開始する第３の動作
ただし、第３の動作における一定期間は、前述した複数行の水平ラインの全てに同じ画素階調に制御する場合に、先頭行の輝度レベルと最終行の輝度レベルの輝度差が１％未満になる時点以降に設定される。

また、発明は、前述した書込制御線駆動部を内蔵する半導体集積回路としても実現できる。
また、発明は、前述した表示パネルモジュールを搭載した電子機器としても実現できる。ここで、電子機器は、表示パネルモジュールと、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。

発明者らの提案する発明の場合、駆動タイミングが共通化された電源線に対応する複数行の水平ラインのうち先頭行と最終行の輝度レベルの差が１％以下になるように、駆動タイミングが共通化された電源線のうち先頭行の閾値補正動作が開始されるまでの待ち時間を設定する。

この設定により、複数行の水平ライン単位で電源線の駆動タイミングを共通化する場合にも、画面上に共通化された水平ラインの境界が筋として視認されないようにできる。結果的に、表示品質を犠牲にすることなく、表示パネルモジュールの低コスト化を実現することが可能になる。

以下、発明を、アクティブマトリクス駆動型の有機ＥＬパネルモジュールに適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。

（Ａ）外観構成
この明細書では、特定用途向けＩＣとして製造された駆動回路（例えば信号線駆動部、書込制御線駆動部、電源線駆動部等）を、画素アレイ部と同じ基板上に実装したものを表示パネルモジュールという。また、この明細書では、同じ半導体プロセスを用いて、画素アレイ部と駆動回路とを同じ基板上に形成したものも表示パネルモジュールと呼ぶ。

図１３に、有機ＥＬパネルモジュールの外観構成例を示す。有機ＥＬパネルモジュール３１は、支持基板３３のうち画素アレイ部の形成領域に対向基板３５を貼り合わせた構造を有している。
支持基板３３は、ガラス、プラスチックその他の基材で構成される。対向基板３５も、ガラス、プラスチックその他の透明部材を基材とする。

対向基板３５は、封止材料を挟んで支持基板３３の表面を封止する部材である。
なお、基板の透明性は光の射出側だけ確保されていれば良く、他方の基板側は不透性の基板でも良い。この他、有機ＥＬパネルモジュール３１には、外部信号や駆動電源を入力するためのＦＰＣ（フレキシブルプリントサーキット）３７が配置される。

（Ｂ）形態例１
（Ｂ−１）システム構成
図１４に、この形態例に係る有機ＥＬパネルモジュール４１のシステム構成例を示す。なお、図１４には、図４との対応部分に同一符号を付して示す。
図１４に示す有機ＥＬパネルモジュール４１は、画素アレイ部３と、その駆動回路である信号線駆動部２３、書込制御線駆動部４３及び電源線駆動部２７で構成される。

（ａ）画素アレイ部
この形態例の場合も、画素アレイ部３には、ホワイトユニットを構成する１画素が、画面内の垂直方向と水平方向についてそれぞれ規定の解像度で配置される。なお、ホワイトユニットを構成するサブ画素１１の配列は、図２で説明した配列と同じであり、Ｒ（赤）画素１１、Ｇ（緑）画素１１、Ｂ（青）画素１１の集合体として構成される。

また、この形態例の場合も、電源線ＤＳＬは２本単位で束ねられて１本の共通電源線ＣＤＳＬに接続されているものとする。図１５に、２水平ラインに対応するサブ画素１１と共通電源線ＣＤＳＬとの接続関係を示す。
また、サブ画素１１は、図１６に示すように、薄膜トランジスタＮ１と、薄膜トランジスタＮ２と、階調情報を保持する保持容量Ｃｓと、有機ＥＬ素子ＯＬＥＤとで構成されるものとする。

（ｂ）信号線駆動部の構成
信号線駆動部２３は、信号線ＤＴＬを駆動制御する回路デバイスである。この形態例の場合も、信号線駆動部２３は、信号線ＤＴＬを３値で駆動する場合を想定する。
図１７に、信号線駆動部２３の内部構成例を示す。信号線駆動部２３は、シフトレジスタ５１、ラッチ部５３、ディジタル／アナログ変換部５５、バッファ回路５７、セレクタ５９で構成される。
シフトレジスタ５１は、クロック信号ＣＫに基づいて、画素データＤinの取り込みタイミングを与える回路デバイスである。

ラッチ部５３は、シフトレジスタ５１から与えられるタイミング信号に基づいて、画素データＤinを対応する記憶領域に取り込む記憶回路である。
ディジタル／アナログ変換回路５５は、ラッチ部５３に取り込まれた画素データＤinを、アナログの信号電圧Ｖsig に変換する回路デバイスである。なお、ディジタル／アナログ変換回路５５の変換特性は、Ｈレベル基準電位ＶrefHとＬレベル基準電位ＶrefLによって規定される。

バッファ回路５７は、信号振幅をパネル駆動に適した信号レベルに変換する回路デバイスである。
セレクタ５９は、画素階調に対応する信号電位Ｖsig と、閾値補正用のオフセット電位Ｖofs と、初期化電位Ｖini のいずれか一つを、１水平走査期間内に選択的に出力する回路デバイスである。図１８に、セレクタ５９による各電位の出力タイミング例を示す。

（ｃ）電源線駆動部の構成
この形態例における電源線駆動部２７は、共通電源線ＣＤＳＬを通じて、２水平ライン分の電源線ＤＳＬを同じタイミングで駆動する回路デバイスである。電源線駆動部２７は、非発光期間の補正準備動作の期間だけ低電位Ｖss（非発光電位）を供給電源線ＣＤＳＬに印加し、その他の期間は高電位Ｖcc（発光電位）を供給電源線ＣＤＳＬに印加する。

図１９に、電源線駆動部２７の出力段を構成する部分構成例を示す。なお、図１９に示す構成は、第ｎ本目の共通電源線ＣＤＳＬn に対応する構成である。従って、画面内の垂直方向には、図１９に示す構成の出力段回路を、垂直解像度数分の２分の１個配置する。
なお、図１９に示す出力段回路はインバータ回路である。図１９の場合、Ｎチャネル型の薄膜トランジスタＮ１１とＰチャネル型の薄膜トランジスタＰ１１によるＣＭＯＳ回路として実現される。

このうち、薄膜トランジスタＰ１１の一方の主電極は高電位Ｖccの電源配線に接続され、他方の主電極は共通電源線ＣＤＳＬに接続される。なお、共通電源線ＣＤＳＬには、薄膜トランジスタＮ１１の一方の主電極が接続される。また、薄膜トランジスタＮ１１の他方の主電極は低電位Ｖssの電源配線に接続される。

また、薄膜トランジスタＮ１１のゲート電極と薄膜トランジスタＰ１１のゲート電極には、共通の制御信号Ｓcnt が入力される。
制御信号Ｓcntは、前段に位置する不図示のシフトレジスタから供給される出力パルスである。因みに、隣接するユニット間において、制御信号Ｓcnt のクロック位相は、２水平走査期間だけ位相が前後する関係に定められている。

この出力段回路は、制御信号Ｓcnt がＬレベルのとき、共通電源線ＣＤＳＬを高電位Ｖccに制御し、制御信号Ｓcnt がＨレベルのとき、共通電源線ＣＤＳＬを低電位Ｖssに制御する。

（ｄ）書込制御線駆動部の構成
書込制御線駆動部４３は、書込制御線ＷＳＬを通じて、信号線電位のサブ画素１１への書き込みを線順次に制御する駆動デバイスである。
この形態例の場合も、制御線駆動部４３は、水平ライン毎に、３回の補正準備動作と、３回の閾値補正動作と、１回の移動度補正兼信号電位書込み動作の実行タイミングを指定する。

なお、補正準備動作は、ユニット内の全ての水平ラインについて同じタイミングで実行される。この点は、前述した書込制御線駆動部２５と同じである。
この形態例に特徴的な点は、補正準備動作の完了後に共通電源線ＣＤＳＬの電位が発光電位（高電位Ｖcc）に立ち上がったタイミングから１本目の水平ライン（先頭ライン）の閾値補正動作が開始されるまでの待ち時間Ｔ１の定め方である。

具体的には、閾値補正動作が開始時までに流れる１本目のリーク電流量と２本目のリーク電流量との差がほぼ同じになるタイミング以降に待ち時間Ｔ１を設定する。換言すると、各水平ラインについて閾値補正動作が開始する時点において、１本目と２本目の駆動トランジスタＮ２の動作点がほぼ同じになるタイミング以降に待ち時間Ｔ１を設定する。

より具体的には、同じ画素階調をユニット内の１本目と２本目に書き込んだ場合に、それらの輝度レベルの差が１％以下になるタイミングを測定結果から特定し、その条件を満たす範囲内で最適な時点に待ち時間Ｔ１を設定する。

図２０に、この形態例に特有の待ち時間Ｔ１の設定イメージを示す。なお、図２０は、図１０との対比のため、ユニットを構成する水平ラインの数が３０本の場合について表している。この形態例の場合、図２０に太線で示す範囲を、待ち時間Ｔ１からＴ３０の使用範囲に設定する。図２０から分かるように、ユニット内の１本目の水平ラインの待ち時間Ｔ１時点でのリーク電流量と３０本目の水平ラインの待ち時間Ｔ３０時点でのリーク電流量との差は、図１０に比して非常に小さくなっている。

このようにリーク電流量の差が小さければ、閾値補正動作開始時における駆動トランジスタＮ２の動作点は、１本目の水平ラインと３０本目の水平ラインとでほぼ同じになるか非常に小さくなることが容易に予測される。ただし、動作点の違いが小さくなるにしても、画面上での輝度差が視認されたのでは、従来の問題点を解決したとは言えない。

そこで、図１１に示したユニット内輝度差の測定結果に着目する。図１１の場合、１ユニットが３０本の水平ラインで構成される場合、１本目の待ち時間Ｔ１が２．２ｍｓ以上であれば、１本目と３０本目の輝度差が１％以内になることが分かる。

従って、この場合であれば、待ち時間が２．２ｍｓ以上であって、閾値補正動作を配置できるタイミングの範囲内で、１本目の閾値補正動作を開始するように設定すれば良い。なお、２本目以降の閾値補正動作の開始タイミングは、１本目の閾値補正動作の開始点に対して１水平走査期間ずつ遅延したタイミングに設定することになる。

図２１でも、１本の共通電源線ＣＤＳＬに束ねられる電源線ＤＳＬの本数が３０本の場合について、書込制御線駆動部４３による閾値補正動作例を示す。なお、図２１（Ａ）は、第ｎ本目の共通電源線ＣＤＳＬの駆動波形の一部を示している。また、図２１（Ｂ１）〜図２１（Ｂ３０）は、第ｎ本目の共通電源線ＣＤＳＬに束ねられる３０本の電源線ＤＳＬに対応する書込制御線ＷＳＬ(n,1) 〜ＷＳＬ(n,30)の駆動波形を示している。

図９と比較して分かるように、図２１の場合には、ユニット内の１本目の水平ラインに対応する書込制御線ＷＳＬ(n,1) の閾値補正動作が開始されるまでの待ち時間Ｔ１が長い。勿論、２本目から３０本目の水平ラインについては、１行前の閾値補正動作の実行から１水平走査期間ずつ遅れて開始されることになる。

従って、図２１に示すように、１行目の水平ラインに対する閾値補正動作の実行から３０行目の水平ラインに対する閾値補正動作の実行までの時間差は、図９の場合と同じである。すなわち、水平走査期間の２９個分である。
なお、書込制御線駆動部４３は、これら閾値補正動作が終了すると、移動度補正兼信号電位書込動作の実行タイミングを指示する。

（Ｂ−２）駆動動作の概要
以下では、この形態例に係る有機ＥＬパネルモジュール４１の駆動動作例を説明する。
図２２に、画素アレイ部３を構成するあるサブ画素１１に着目した内部電位の変化を示す。図２２（Ａ）は、信号線ＤＴＬの駆動波形である。図２２（Ｂ）は、第ｎ本目（第ｎ個目のユニット）の共通電源線の駆動波形である。図２２（Ｃ）は、第ｎ個目のユニットの１本目に対応する書込制御線ＷＳＬ(n,1) の駆動波形である。図２２（Ｄ）は、第ｎ個目のユニットの２本目に対応する書込制御線ＷＳＬ(n,2) の駆動波形である。

図２２（Ｅ）は、第ｎ＋１本目（第ｎ＋１個目のユニット）の共通電源線の駆動波形である。図２２（Ｆ）は、第ｎ＋１個目のユニットの１本目に対応する書込制御線ＷＳＬ(n+1,1) の駆動波形である。図２２（Ｇ）は、第ｎ＋１個目のユニットの２本目に対応する書込制御線ＷＳＬ(n+1,2) の駆動波形である。

また、図２３に、第ｎユニットの１本目の水平ラインに対応するサブ画素１１に着目した駆動波形と駆動トランジスタＮ２の電位波形との関係を示す。図２３（Ａ）は、信号線ＤＴＬの駆動波形である。図２３（Ｂ）は、対応する共通電源線ＣＤＳＬの駆動波形である。図２３（Ｃ）は、着目するサブ画素１１に対応する書込制御線ＷＳＬの駆動波形である。図２３（Ｄ）は、駆動トランジスタＮ２のゲート電位Ｖｇである。図２３（Ｅ）は、駆動トランジスタＮ２のソース電位Ｖｓである。

図２２及び図２３に示す駆動動作は、オフセット電位Ｖofs の書き込みによる消光動作、補正準備動作、閾値補正動作、移動度補正兼信号電位書込動作、発光動作で構成される。基本的な動作は、図５及び図６に示した動作内容と同じである。違いは、各ユニットの先頭行（１本目）の閾値補正動作が開始されるまでの待ち時間Ｔ１が、リーク電流量の変化が小さくなる時点まで遅延されている点である。
以下では、各動作時点におけるサブ画素１１の電位状態を示す。

（Ｂ−３）駆動動作の詳細
（ａ）消光動作
この形態例の場合も、発光期間中は、信号電位Ｖsig が書き込まれた状態で共通電源線ＣＤＳＬに高電位Ｖccが印加されることで有機ＥＬ素子ＯＬＥＤが点灯し、オフセット電位Ｖofs が書き込まれることで有機ＥＬ素子ＯＬＥＤが消灯する。

図２４に、この消灯動作時の電位状態を示す。この消光動作は、信号線ＤＴＬにオフセット電位Ｖofs （黒レベル）が印加されているタイミングでサンプリングトランジスタＮ１をオン制御することで開始される。

このオフセット電位Ｖofs の書き込みにより、駆動トランジスタＮ２のゲート電位Ｖｇはオフセット電位Ｖofs に遷移する。また、駆動トランジスタＮ２のソース電位は、保持容量Ｃｓを介したカップリング動作により、ゲート電位Ｖｇに連動して低下する。

この際、駆動トランジスタＮ２のソース電位Ｖｓ（図２３（Ｅ））は、カソード電位Ｖcat
に有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖth(oled)より低い状態に制御される。またこのオフセット電位Ｖofs の書き込みにより、駆動トランジスタＮ２のゲート・ソース間電圧Ｖgsが圧縮され、駆動トランジスタＮ２は自動的にカットオフ動作する。
かくして、有機ＥＬ素子ＯＬＥＤはオフ動作し、電源線ＤＳＬの電位とは無関係に継続的に消灯する状態に変化する。図２３の消光期間では、この様子を表している。

（ｂ）補正準備動作
続いて、非発光期間中の動作を説明する。この動作は、補正準備動作によって開始される。この形態例の場合も、補正準備動作は３回に分割して実行されるものとする。
まず、１回目の補正準備動作は、共通電源線ＣＤＳＬの電位が低電位Ｖssの状態で、信号線ＤＴＬの電位がオフセット電位Ｖofs の期間中に、書込制御線ＷＳＬが高電位に変化することで開始される。

これにより、図２５に示すように、駆動トランジスタＮ２のゲート電極には、オフセット電位Ｖofs が書き込まれる。この書き込みにより、駆動トランジスタＮ２のゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthより大きくなる。結果的に、駆動トランジスタＮ２はオン状態に変化する。これにより、駆動トランジスタＮ２のソース電位Ｖｓは、電源線ＤＳＬに印加されている低電位Ｖssに向けて低下を開始する。勿論、共通電源線ＣＤＳＬの電位は低電位Ｖssであるので、駆動トランジスタＮ２はオン状態でも電流は流れない。

ところで、１回目の補正準備動作が終了した後も、駆動トランジスタＮ２のオン状態は継続する。このため、ソース電位Ｖｓの低下は継続する。この際、駆動トランジスタＮ２のゲート電位Ｖｇはフローティング状態である。従って、ソース電位Ｖｓの低下に伴って、ゲート電位Ｖｇも低下する。

やがて、２回目の補正準備動作が開始される。この際、駆動トランジスタＮ２のゲートＶｇは、再びオフセット電位Ｖofs に固定される。一方、駆動トランジスタＮ２のソース電位Ｖｓの低下も継続する。そして、２回目の補正準備動作が終了すると、駆動トランジスタＮ２のソース電位Ｖｓの低下の継続に伴って、ゲート電位Ｖｇも低下する。

３回目の補正準備動作でも前２回の補正準備動作と同じ動作が実行される。図２３の場合、３回目の補正準備動作中に、駆動トランジスタＴ２のソース電位Ｖｓが、電源線ＤＳＬの低電位Ｖssに収束し、補正準備動作が完了する。図２６に、この完了時点における動作状態を示す。

（ｃ）閾値補正動作の開始までの待ち時間動作
ところで、補正準備動作が完了すると、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthより広がっている。従って、補正準備動作の終了後に、電源線ＤＳＬが高電位Ｖccに制御されると、自動的に駆動電流Ｉdsが流れ、駆動トランジスタＮ２のソース電位Ｖｓの上昇が開始してしまう。そこで、この形態例の場合には、補正準備動作が終了すると、初期化電位Ｖini を書き込む手法を採用する。図２７に、この時点における動作状態を示す。

このとき、駆動トランジスタＴ２のゲート・ソース間電圧ＶgsはＶini −Ｖssとなる。なお、前述したように、初期化電位Ｖini は、Ｖini −Ｖssが閾値電圧Ｖth以下になるように設定されている。このため、駆動トランジスタＴ２はカットオフする。

（ｄ）閾値補正動作
この後、電源線ＤＳＬが高電位Ｖccに切り替わり、前述したように定めた待ち時間Ｔ１が経過すると、ユニット内の１本目の水平ラインから順番に閾値補正動作が開始される。図２８に、この時点における動作状態を示す。

まず、１回目の閾値補正動作が開始すると、サンプリングトランジスタＮ１がオン状態に制御され、オフセット電位Ｖofs が駆動トランジスタＴ２のゲート電極に印加される。このとき、電源線ＤＳＬは高電位Ｖccであるので、駆動トランジスタＮ２に駆動電流Ｉdsが流れ始める。

駆動電流Ｉdsは、保持容量Ｃｓと有機ＥＬ素子ＯＬＥＤの寄生容量Ｃelを充電するように流れる。この充電により、駆動トランジスタＮ２のソース電位Ｖｓの上昇が開始される。
この後、１回目の閾値補正動作が終了するタイミングで、サンプリングトランジスタＮ１はオフ制御される。図２９に、この時点での動作状態を示す。図２９に示すように、１回目の補正動作が終了した後も、駆動トランジスタＮ２のオン状態は継続する。このため、ソース電位Ｖｓの上昇は継続する。

この際、駆動トランジスタＮ２のゲート電位Ｖｇはフローティング状態である。従って、ソース電位Ｖｓの上昇に伴って、ゲート電位Ｖｇも上昇する。
やがて、２回目の閾値補正動作が開始される。この際、駆動トランジスタＮ２のゲートＶｇは、再びオフセット電位Ｖofs に固定される。一方、駆動トランジスタＮ２のソース電位Ｖｓの上昇も継続する。そして、２回目の補正動作が終了すると、駆動トランジスタＮ２のソース電位Ｖｓの上昇の継続に伴って、ゲート電位Ｖｇも上昇する。

３回目の閾値補正動作でも前２回の閾値補正動作と同じ動作が実行される。すなわち、駆動トランジスタＮ２のゲート電位Ｖｇがオフセット電位Ｖofs に固定された状態で、閾値補正動作が開示される。なお、図２３の場合、３回目の閾値補正動作中に、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsが閾値電圧Ｖthに達し、その時点で閾値補正動作が終了する。このように、補正準備動作や閾値補正動作が複数回に分割して実行される場合にも、閾値補正動作を正常に終了させることができる。

このとき、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖel（駆動トランジスタＮ２のソース電位Ｖｓ）は、次式を満たす状態になる。
Ｖel＝Ｖofs −Ｖth≦Ｖcat ＋Ｖth(oled)
すなわち、有機ＥＬ素子ＯＬＥＤは、点灯しない状態を維持する。

（ｅ）信号電位の書き込み及び移動度補正動作
この後、信号線ＤＴＬが信号電位Ｖsig となった時点で、サンプリングトランジスタＮ１を再びオン制御する。勿論、電源線ＤＳＬは高電位Ｖccが印加されている。図３１に、この時点における動作状態を示す。

信号電位Ｖsig は、画素階調に対応する電位である。このとき、駆動トランジスタＮ２のゲート電位Ｖｇは、サンプリングトランジスタＮ１を通じて信号電位Ｖsig に制御される。一方、駆動トランジスタＮ２のソース電位Ｖｓは、電源線ＤＳＬから流れ込む電流により時間とともに上昇する。

なお、駆動トランジスタＮ２のソース電位Ｖｓが有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖth(oled)とカソード電圧Ｖcat の和を越えなければ、駆動トランジスタＮ２の電流は保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。

このとき、駆動トランジスタＮ２の閾値補正動作は既に完了している。このため、駆動トランジスタＮ２に流れる電流は、駆動トランジスタＮ２の移動度μを反映した値になる。
すなわち、移動度μが大きい駆動トランジスタＮ２では電流量が大きくなり、ソース電位Ｖｓの上昇も早くなる。一方、移動度μが小さい駆動トランジスタＴ２では電流量が小さくなり、ソース電位Ｖｓの上昇も遅くなる。

これにより、駆動トランジスタＮ２のゲート・ソース間電圧Ｖgsは、移動度μを反映して小さくなり、一定時間経過後には、個々の駆動トランジスタＮ２の移動度を完全に補正したゲート・ソース間電圧Ｖgsに遷移する。

（ｆ）発光動作
最後に、サンプリングトランジスタＮ１をオフ制御して書き込みが終了し、有機ＥＬ素子ＯＬＥＤの発光が開始される。
このとき、駆動トランジスタＮ２のゲート・ソース間電圧Ｖgsは一定である。従って、駆動トランジスタＮ２は一定電流Ｉds’を有機ＥＬ素子ＯＬＥＤに流す。

なお、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは、有機ＥＬ素子ＯＬＥＤに駆動電流Ｉds’が流れる電圧Ｖxまで上昇する。これにより、有機ＥＬ素子ＯＬＤＥは発光を開始する。図３２に、この時点での画素回路内の動作状態を示す。

（Ｂ−４）効果
この形態例の場合、電源線ＤＳＬが発光電位に立ち上がってからユニット内の先頭行の閾値補正動作が開始されるまでの待ち時間Ｔ１を、同じ画素階調が書き込まれた先頭行と最終行についての輝度差が１％以下になる時点以降に設定する。

この結果、全画面を同じ画素階調で表示するような場合にも、図３３に示すように、ユニットの継ぎ目部分の輝度差を１％未満に抑制することができる。輝度差が１％未満であれば、ほとんどの人間が輝度差を識別できない。この駆動方法の採用により、表示品質を低下させることなく、駆動タイミングを共通化する電源線ＤＳＬの本数を増やすことが可能になる。

かくして、表示品質が高く、同時に、製造コストが低い有機ＥＬパネルモジュールを実現することができる。
また、束ねる電源線ＤＳＬの本数を増やすことで、電源線駆動部２７を構成する最終出力段バッファの数を少なくでき、その分、電源線駆動部２７の製造コストを低下させることができる。

同じく、束ねる電源線ＤＳＬの本数を増やすことで、電源線駆動部２７を構成するシフトレジスタのシフト段数を少なくでき、その分、電源線駆動部２７の製造コストを低下させることができる。また、シフトレジスタを配置する回路面積も小さくできる。また、このことは、電源線駆動部２７を半導体集積回路に内蔵する場合に、出力端子数を大幅に少なくできることに通じる。

この端子数の削減は、画素アレイ部３の外周に駆動回路（例えば書込制御線駆動部と電源線駆動部）を内蔵する半導体集積回路を実装する場合に、特に効果的である。
例えば図１に示すパネル構造の場合には、１水平ライン毎に２本の制御線（書込制御線ＷＳＬと電源線ＤＳＬ）を配置する必要がある。従って、図３４に示すように、書込制御線駆動部７と電源線駆動部９を半導体集積回路に内蔵する場合には、少なくとも垂直解像度の２倍の数を有する端子（書込制御線端子６１、電源駆動端子６３）を配置する必要がある。

しかしながら、この形態例に係る構造を有する有機ＥＬパネルモジュールの場合には、図３５に示すように、端子（書込制御線端子６１、電源駆動端子６３）の数を大幅に削減することができる。図３５より、電源駆動端子６３の端子ピッチは、画面内垂直方向（Ｙ方向）の画素ピッチに対して数倍に広げられていることが分かる。このことは、端子のレイアウトに余裕が生じることを意味する。従って、半導体集積回路の製造コストについても低減することができる。

（Ｃ）他の形態例
（Ｃ−１）待ち時間Ｔ１の他の設定例
前述した形態例１の場合には、図１１に例示した測定結果との関係で、１ユニットが３０本の水平ラインで構成される場合に、持ち時間Ｔ１を２．２ｍｓ以上の最適な時点に設定する場合について説明した。しかし、１ユニットが２本の水平ラインで形成される場合にも、同様の測定結果を事前に用意することにより、最適な待ち時間Ｔ１を設定すれば良い。

また、図１１に示す測定結果が得られた場合、１ユニットが６０本の水平ラインで構成される有機ＥＬパネルモジュールについては、各ユニットに対応する待ち時間Ｔ１を３ｍｓ以上に設定すれば良い。
勿論、１ユニットを構成する水平ラインの本数は任意であるし、発光特性は個々のパネルによってもバラツキがある。従って、ユニット内の先頭行（１本目）の閾値補正動作の開始タイミングを特定する待ち時間Ｔ１は、個々のパネルについての測定結果又はシミュレーション結果に基づいて最適化すれば良い。

（Ｃ−２）サブ画素の他の構造
前述した形態例１の場合には、サブ画素１１を構成する薄膜トランジスタの数が２つの場合について説明した。
しかし、サブ画素１１の構成は、これら以外の場合にも適用できる。例えば薄膜トランジスタの数は３つ以上でも良い。

また、前述した形態例の場合には、薄膜トランジスタがＮチャネル型の薄膜トランジスタである場合について説明した。しかし、薄膜トランジスタはＰチャネル型の薄膜トランジスタでも良い。

（Ｃ−３）他の駆動動作例１
前述した形態例１の場合には、図２３に示すように、閾値補正動作と閾値補正動作の間の期間中も駆動トランジスタＮ２のオン状態を継続する場合について説明した。
しかし、動作速度の関係でソース電位Ｖｓの上昇が速い場合には、閾値補正動作の中断時も駆動トランジスタＮ２のオン動作を継続すると、ソース電位Ｖｓの上昇量が大きくなりすぎ、閾値補正動作が正常に終了しない可能性がある。

そこで、このような場合には、分割実行される閾値補正動作の中断期間に、駆動トランジスタＮ２をオフ状態に制御する駆動方法を採用する。
図３６に、この種の駆動方法に対応する駆動波形例を示す。なお、図３６は、第ｎユニットの１本目の水平ラインに対応するサブ画素１１に着目した駆動波形と駆動トランジスタＮ２の電位波形との関係を示す。

図３６（Ａ）は、信号線ＤＴＬの駆動波形である。図３６（Ｂ）は、対応する共通電源線ＣＤＳＬの駆動波形である。図３６（Ｃ）は、着目するサブ画素１１に対応する書込制御線ＷＳＬの駆動波形である。図３６（Ｄ）は、駆動トランジスタＮ２のゲート電位Ｖｇである。図３６（Ｅ）は、駆動トランジスタＮ２のソース電位Ｖｓである。

このうち、図３６に示す駆動波形と図２３に示す駆動波形の違いは、閾値補正動作の期間長を指定する書込制御線ＷＳＬの制御パルス長（Ｈレベル期間長）である。図３６（Ｃ）の場合、書込制御線ＷＳＬに印加される制御パルス長（Ｈレベル期間長）が、信号線ＤＴＬに印加される初期化電位Ｖini の出現期間と重複するように設定されている。
図３７に、ある実行回の閾値補正動作と次回の閾値補正動作の隙間期間におけるサブ画素１１の動作状態を示す。

このとき、駆動トランジスタＮ２のゲート電位Ｖｇは、初期化電位Ｖini に制御される。一方、駆動トランジスタＮ２のソース電位Ｖｓは、ゲート電位Ｖｇにオフセット電位Ｖofs が印加されていた時点の電位を維持する。結果的に、図３６（Ｄ）及び（Ｅ）に示すように、駆動トランジスタＮ２のゲート電位Ｖｇがソース電位Ｖｓより低くなる。

すなわち、駆動トランジスタＮ２は逆バイアス状態に制御される。勿論、逆バイアスに制御された駆動トランジスタＮ２はオフ状態にあるので、駆動トランジスタＮ２のソース電位Ｖｓは、閾値補正動作が再開されるまで直前の電位状態を保持する。このため、閾値補正動作の再開時には、直前回の中断時のソース電位Ｖｓから電位の上昇を再開することができる。

結果的に、駆動トランジスタＮ２のゲート電位Ｖｇがオフセット電位Ｖofs に制御されている期間においてのみソース電位Ｖｓの上昇が可能となる。そして、駆動トランジスタＮ２のゲート・ソース間電圧Ｖgsが閾値電圧Ｖthに達した時点で、駆動トランジスタＮ２は自動的にカットオフする。このため、駆動トランジスタＮ２の電流駆動能力が高い場合でも、閾値補正動作を正常に終了させることができる。

（Ｃ−４）他の駆動動作例２
前述した形態例１の説明では、補正準備動作と閾値補正動作をそれぞれ３回に分割して実行する場合について説明した。
しかしながら、いずれの動作も１回だけ実行される場合についても、本願発明を適用することができる。また、各動作を複数回に分割する場合でも、その分割回数は２回に限らない。

（Ｃ−５）製品例
（ａ）システム構成
前述の説明では、有機ＥＬパネルモジュール単独のパネル構造と駆動方法について説明した。しかし、前述した有機ＥＬパネルモジュールは、各種の電子機器に実装した商品形態でも流通される。以下、他の電子機器への実装例を示す。

図３８に、電子機器７１の概念構成例を示す。電子機器７１は、前述した駆動回路を搭載する表示パネルモジュール７３、システム制御部７５及び操作入力部７７で構成される。システム制御部７５で実行される処理内容は、電子機器７１の商品形態により異なる。また、操作入力部７７は、システム制御部７５に対する操作入力を受け付けるデバイスである。操作入力部７７には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。

（ｂ）具体例
図３９に、電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機８１は、筐体８３の正面に表示画面８５を配置した構造を有している。ここでの表示画面８５の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。

また、この種の電子機器には、例えばデジタルカメラが想定される。図４０に、デジタルカメラ９１の外観例を示す。図４０（Ａ）が正面側（被写体側）の外観例であり、図４０（Ｂ）が背面側（撮影者側）の外観例である。

デジタルカメラ９１は、図中の矢印方向にスライドする保護カバー９３、撮像レンズ部９５、表示画面９７、コントロールスイッチ９９及びシャッターボタン１０１で構成される。このうち、表示画面９７の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。
また、この種の電子機器には、例えばビデオカメラが想定される。図４１に、ビデオカメラ１１１の外観例を示す。

ビデオカメラ１１１は、本体１１３の前方に被写体を撮像する撮像レンズ１１５、撮影のスタート／ストップスイッチ１１７及び表示画面１１９で構成される。このうち、表示画面１１９の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。

また、この種の電子機器には、例えば携帯端末装置が想定される。図４２に、携帯端末装置としての携帯電話機１２１の外観例を示す。図４２に示す携帯電話機１２１は折りたたみ式であり、図４２（Ａ）が筐体を開いた状態の外観例であり、図４２（Ｂ）が筐体を折りたたんだ状態の外観例である。

携帯電話機１２１は、上側筐体１２３、下側筐体１２５、連結部（この例ではヒンジ部）１２７、表示画面１２９、補助表示画面１３１、ピクチャーライト１３３及び撮像レンズ１３５で構成される。このうち、表示画面１２９及び補助表示画面１３１の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。

また、この種の電子機器には、例えばコンピュータが想定される。図４３に、ノート型コンピュータ１４１の外観例を示す。
ノート型コンピュータ１４１は、下側筐体１４３、上側筐体１４５、キーボード１４７及び表示画面１４９で構成される。このうち、表示画面１４９の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。
これらの他、電子機器には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。

（Ｃ−６）他の表示デバイス例
前述の形態例においては、発明を有機ＥＬパネルモジュールに適用する場合について説明した。
しかし、前述した電源系回路の構成は、その他の自発光型の表示パネルモジュールにも適用することができる。
例えばＬＥＤをマトリクス状に配列する表示装置やダイオード構造を有する発光素子を画面上に配列した表示パネルモジュールに対しても適用することができる。例えば無機ＥＬパネルにも適用できる。

（Ｃ−７）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。

有機ＥＬパネルモジュールのシステム構造例を説明する図である。 画素配列を説明する図である。 サブ画素の画素構造例を説明する図である。 有機ＥＬパネルモジュールのシステム構造を説明する図である。 書込制御線の駆動波形の位相関係を説明する図である。 サブ画素内の駆動波形と電位状態との関係を示す図である。 補正準備動作が完了した時点で存在するリーク電流を説明する図である。 リーク電流量の経時変化を示す図である。 ユニット内の待ち時間の関係を説明する図である。 閾値動作開始時の違いによるユニット内のリーク電流分布を説明する図である。 ユニット内の先頭行の待ち時間とユニット内で発生する最大輝度差の関係を説明する図である。 先頭行の待ち時間が短い場合における表示画面例を示す図である。 表示パネルの外観例を示す図である。 有機ＥＬパネルモジュールのシステム構造例を説明する図である(形態例)。 画素配列を説明する図である（形態例）。 サブ画素の画素構造例を説明する図である（形態例）。 信号線駆動部の回路構成例を示す図である。 信号線の駆動波形例を示す図である。 電源線駆動部の出力段に用いる回路構成例を示す図である。 閾値動作開始時の違いによるユニット内のリーク電流分布を説明する図である(形態例)。 ユニット内の待ち時間の関係を説明する図である（形態例）。 書込制御線の駆動波形の位相関係を説明する図である(形態例)。 サブ画素内の駆動波形と電位状態との関係を示す図である(形態例)。 消灯動作時におけるサブ画素の等価回路を示す図である。 補正準備動作の開始時におけるサブ画素の等価回路を示す図である。 補正準備動作が完了した時点におけるサブ画素の等価回路を示す図である。 補正準備動作の完了から閾値補正動作の開始までの待ち時間におけるサブ画素の等価回路を示す図である。 閾値補正動作の開始時におけるサブ画素の等価回路を示す図である。 閾値補正動作が中断した直後におけるサブ画素の等価回路を示す図である。 閾値補正動作が完了した時点におけるサブ画素の等価回路を示す図である。 信号電位の書き込み兼移動度補正動作時におけるサブ画素の等価回路を示す図である。 発光開始後におけるサブ画素の等価回路を示す図である。 形態例に係る駆動方法を適用した表示画面例を説明する図である。 電源線の駆動タイミングを共通化しない場合の配線構造と端子との接続関係を説明する図である。 電源線の駆動タイミングを共通化する場合の配線構造と端子との接続関係を説明する図である。 閾値補正動作の他の駆動例を説明する図である。 閾値補正動作が中断した直後におけるサブ画素の等価回路を示す図である。 電子機器の概念構成例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。

符号の説明

３ 画素アレイ部
１１ サブ画素
２３ 信号線駆動部
２７ 電源線駆動部
４１ 有機ＥＬパネルモジュール
４３ 書込制御線駆動部

Claims (3)

1. 電流駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素を、マトリクス状に配置した画素アレイ部と、
   複数行の水平ライン単位で電源線の駆動タイミングを共通化した電源線駆動部と、
   信号線電位の書き込みタイミングを制御する書込制御線駆動部と
   を有する表示パネルモジュールであり、
   前記画素回路は、
   信号線の電位の保持容量への書き込みを制御する第１の薄膜トランジスタと、保持容量に書き込まれた電位情報に基づいて駆動電流の供給を制御する第２の薄膜トランジスタとを有し、
   前記書込制御線駆動部は、
   画素階調に応じた信号電位の書き込み前に、
   電源線の電位を非発光電位に維持した状態で、前記第２の薄膜トランジスタのゲート電極に第１の補正電位を書き込み、前記保持容量の両極間電圧を、前記第２の薄膜トランジスタの閾値電圧以上に広げる第１の動作と、
   前記電源線の電位は非発光電位に維持したまま、前記第２の薄膜トランジスタのゲート電極に印加する電位を前記第１の補正電位から第２の補正電位に切り替え、前記第２の薄膜トランジスタを強制的にオフ状態に制御する第２の動作と、
   前記第２の薄膜トランジスタがオフ制御している状態で前記電源線が発光電位に切り替わった時点から一定期間が経過するのを待って、駆動タイミングが共通化された電源線に対応する複数行の水平ラインのうち先頭行から順番に前記第１の補正電位の書き込みを開始する第３の動作であって、前記一定期間は、前記複数行の水平ラインの全てに同じ画素階調に制御する場合に、先頭行の輝度レベルと最終行の輝度レベルの差が１％未満になる時点以降に設定される第３の動作とを実行する
   表示パネルモジュール。
2. 電流駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素をマトリクス状に配置した画素アレイ部であって、電源線の駆動タイミングが複数行の水平ライン単位で共通化された画素アレイ部を駆動する駆動回路のうち、信号線電位の書き込みタイミングを制御する書込制御線駆動部を内蔵する半導体集積回路であり、
   前記画素回路が、信号線の電位の保持容量への書き込みを制御する第１の薄膜トランジスタと、保持容量に書き込まれた電位情報に基づいて駆動電流の供給を制御する第２の薄膜トランジスタとを有する場合に、
   前記書込制御線駆動部が、
   画素階調に応じた信号電位の書き込み前に、
   電源線の電位を非発光電位に維持した状態で、前記第２の薄膜トランジスタのゲート電極に第１の補正電位を書き込み、前記保持容量の両極間電圧を、前記第２の薄膜トランジスタの閾値電圧以上に広げる第１の動作と、
   前記電源線の電位は非発光電位に維持したまま、前記第２の薄膜トランジスタのゲート電極に印加する電位を前記第１の補正電位から第２の補正電位に切り替え、前記第２の薄膜トランジスタを強制的にオフ状態に制御する第２の動作と、
   前記第２の薄膜トランジスタがオフ制御している状態で前記電源線が発光電位に切り替わった時点から一定期間が経過するのを待って、駆動タイミングが共通化された電源線に対応する複数行の水平ラインのうち先頭行から順番に前記第１の補正電位の書き込みを開始する第３の動作であって、前記一定期間は、前記複数行の水平ラインの全てに同じ画素階調に制御する場合に、先頭行の輝度レベルと最終行の輝度レベルの差が１％未満になる時点以降に設定される第３の動作とを実行する
   半導体集積回路
3. 電流駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素を、マトリクス状に配置した画素アレイ部と、複数行の水平ライン単位で電源線の駆動タイミングを共通化した電源線駆動部と、信号線電位の書き込みタイミングを制御する書込制御線駆動部とを有する表示パネルモジュールと、
   システム全体の動作を制御するシステム制御部と、
   前記システム制御部に対する操作入力部とを有し、
   前記画素回路が、信号線の電位の保持容量への書き込みを制御する第１の薄膜トランジスタと、保持容量に書き込まれた電位情報に基づいて駆動電流の供給を制御する第２の薄膜トランジスタとを有する場合に、
   前記書込制御線駆動部は、
   画素階調に応じた信号電位の書き込み前に、
   電源線の電位を非発光電位に維持した状態で、前記第２の薄膜トランジスタのゲート電極に第１の補正電位を書き込み、前記保持容量の両極間電圧を、前記第２の薄膜トランジスタの閾値電圧以上に広げる第１の動作と、
   前記電源線の電位は非発光電位に維持したまま、前記第２の薄膜トランジスタのゲート電極に印加する電位を前記第１の補正電位から第２の補正電位に切り替え、前記第２の薄膜トランジスタを強制的にオフ状態に制御する第２の動作と、
   前記第２の薄膜トランジスタがオフ制御している状態で前記電源線が発光電位に切り替わった時点から一定期間が経過するのを待って、駆動タイミングが共通化された電源線に対応する複数行の水平ラインのうち先頭行から順番に前記第１の補正電位の書き込みを開始する第３の動作であって、前記一定期間は、前記複数行の水平ラインの全てに同じ画素階調に制御する場合に、先頭行の輝度レベルと最終行の輝度レベルの差が１％未満になる時点以降に設定される第３の動作とを実行する
   電子機器。