KR20220049782A - 이미지 센싱 장치 - Google Patents

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송정은
신민석
박유진
서성욱
이선영
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Abstract

본 발명의 일실시예는, 제1 입력단을 통해 제1 입력클럭신호를 입력받고 복수의 제1 출력단을 통해 복수의 제1 출력클럭신호를 출력하기 위한 제1 클럭 분배기; 및 상기 복수의 제1 출력단에 공통으로 접속된 제1 도전 라인을 포함하는 이미지 센싱 장치를 제공한다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 실시예는 거리(depth) 측정 시 이용되는 클럭신호들 간의 타이밍 스큐(timing skew)가 억제된 이미지 센싱 장치를 제공한다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는, 제1 입력단을 통해 제1 입력클럭신호를 입력받고 복수의 제1 출력단을 통해 복수의 제1 출력클럭신호를 출력하기 위한 제1 클럭 분배기; 및 상기 복수의 제1 출력단에 공통으로 접속된 제1 도전 라인을 포함할 수 있다.
상기 제1 클럭 분배기는, 상기 제1 입력단과 복수의 제1 분배단 사이에 접속된 제1 클럭 트리(clock tree); 및 상기 복수의 제1 분배단과 상기 복수의 제1 출력단 사이에 접속된 복수의 제1 출력 드라이버를 포함할 수 있다.
상기 복수의 제1 분배단에 공통으로 접속된 제2 도전 라인을 더 포함할 수 있다.
상기 이미지 센싱 장치는, 상기 복수의 제1 분배단에 그룹별로 접속된 복수의 제2 도전 라인; 및 복수의 제1 제어신호에 기초하여 상기 복수의 제2 도전 라인을 선택적으로 접속하기 위한 복수의 제1 커플러를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 이미지 센싱 장치는, 제1 입력단을 통해 제1 입력클럭신호를 입력받고 복수의 제1 출력단을 통해 복수의 제1 출력클럭신호를 출력하기 위한 제1 클럭 분배기; 상기 복수의 제1 출력단에 그룹별로 접속된 복수의 제1 도전 라인; 및 복수의 제어신호에 기초하여 상기 복수의 제1 도전 라인을 선택적으로 접속하기 위한 복수의 제1 커플러를 포함할 수 있다.
상기 제1 클럭 분배기는, 상기 제1 입력단과 복수의 제1 분배단 사이에 접속된 제1 클럭 트리(clock tree); 및 상기 복수의 제1 분배단과 상기 복수의 제1 출력단 사이에 접속된 복수의 제1 출력 드라이버를 포함할 수 있다.
상기 복수의 제1 분배단에 공통으로 접속된 제2 도전 라인을 더 포함할 수 있다.
상기 이미지 센싱 장치는, 상기 복수의 제1 분배단에 그룹별로 접속된 복수의 제2 도전 라인; 및 복수의 제1 제어신호에 기초하여 상기 복수의 제2 도전 라인을 선택적으로 접속하기 위한 적어도 하나의 제2 커플러를 더 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 이미지 센싱 장치는, 제1 입력단을 통해 제1 입력클럭신호를 입력받고 복수의 제1 분배단을 통해 복수의 제1 클럭신호를 출력하기 위한 제1 클럭 트리(clock tree); 상기 복수의 제1 분배단에 공통으로 접속된 제1 도전 라인; 및 상기 복수의 제1 클럭신호를 입력받고 복수의 제1 출력단을 통해 복수의 제1 출력클럭신호를 출력하기 위한 복수의 제1 출력 드라이버를 포함할 수 있다.
상기 이미지 센싱 장치는, 제2 입력단을 통해 제2 입력클럭신호 - 상기 제1 입력클럭신호와 위상이 다름 - 를 입력받고 복수의 제2 분배단을 통해 복수의 제2 클럭신호를 출력하기 위한 제2 클럭 트리; 상기 복수의 제2 분배단에 공통으로 접속된 제2 도전 라인; 상기 복수의 제2 클럭신호를 입력받고 복수의 제2 출력단을 통해 복수의 제2 출력클럭신호를 출력하기 위한 복수의 제2 출력 드라이버를 더 포함할 수 있다.
본 발명의 실시예는 거리(depth) 측정 시 이용되는 클럭신호들 간의 타이밍 스큐(timing skew)를 억제함으로써 거리맵(depth map)에 발생하는 노이즈(예: column fixed pattern noise)를 제거할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 픽셀의 일부를 보인 회로도이다.
도 3은 도 1에 도시된 위상 컨트롤러의 일예를 보인 블록 구성도이다.
도 4는 도 3에 도시된 제1 복조 드라이버의 블록 구성도이다.
도 5는 도 4에 도시된 제1 내지 제3 스테이지와 제1 출력 드라이버들과 함께 도전 라인(들)을 설명하기 위한 회로도이다.
도 6은 도 1에 도시된 위상 컨트롤러의 다른 예를 보인 블록 구성도이다.
도 7은 도 6에 도시된 제1 복조 드라이버의 블록 구성도이다.
도 8은 도 7에 도시된 제1 내지 제3 스테이지와 제1 출력 드라이버들과 도 6에 도시된 제1 스큐 억제기와 함께 도전 라인들을 설명하기 위한 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 이미지 센싱 장치(100)는 TOF(time of flight) 방식을 이용하여 피사체(200)와의 거리(depth)를 나타내는 거리 맵(depth map) 정보를 생성할 수 있다. 예컨대, 이미지 센싱 장치(100)는 피사체(200)에게 방사되는 발신광(MS)과 피사체(200)로부터 반사되는 입사광(RS)의 위상차를 검출함으로써 상기 거리 맵 정보를 생성(즉, 산출)할 수 있다. 예컨대, 이미지 센싱 장치(100)는 광 발신기(110), 로우(row) 컨트롤러(130), 위상 컨트롤러(140), 픽셀 어레이(150), 신호 변환기(170), 및 이미지 프로세서(180)를 포함할 수 있다.
광 발신기(110)는 피사체(200)에게 발신광(MS)를 출력할 수 있다. 예컨대, 발신광(MS)은 주기적으로 토글링하는 주기신호일 수 있다.
로우 컨트롤러(130)는 픽셀 어레이(150)를 로우 별로 제어하기 위한 복수의 로우 제어신호(CTRL<0:Y>)를 생성할 수 있다. 단, "Y"는 픽셀 어레이(150)의 행(row)의 개수에 대응할 수 있다. 예컨대, 로우 컨트롤러(130)는 픽셀 어레이(150)의 제1 로우에 배열된 픽셀들을 제어하기 위한 제1 로우 제어신호들(CTLR<0>)을 생성할 수 있고, 픽셀 어레이(150)의 제Y+1 로우에 배열된 픽셀들을 제어하기 위한 제Y+1 로우 제어신호들(CTRL<Y>)을 생성할 수 있다.
위상 컨트롤러(140)는 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)를 생성할 수 있다. 단, "X"는 픽셀 어레이(150)의 열(column)의 개수에 대응할 수 있다. 복수의 제1 출력클럭신호(Vmixa<0:X>)는 서로 같은 위상을 가질 수 있고, 복수의 제2 출력클럭신호(Vmixb<0:X>)는 서로 같은 위상을 가질 수 있고, 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)은 서로 다른 위상을 가질 수 있다. 예컨대, 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)는 180도의 위상 차이를 가질 수 있다.
픽셀 어레이(150)는 입사광(RS)과 복수의 로우 제어신호(CTRL<0:Y>)와 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)에 기초하여 복수의 픽셀신호(VPXs)를 생성할 수 있다. 픽셀 어레이(150)는 피사체(200)와의 거리를 측정하기 위한 복수의 단위 픽셀을 포함할 수 있다. 상기 복수의 단위 픽셀은 행과 열 방향으로 배열될 수 있다. 각각의 단위 픽셀은 각각의 로우 제어신호(CTRL<#>)와 각각의 제1 출력클럭신호(Vmixa<#>)와 각각의 제2 출력클럭신호(Vmixb<#>)와 입사광(RS)에 기초하여 제1 및 제2 픽셀신호를 생성할 수 있다(도 2 참조).
신호 변환기(170)는 복수의 픽셀신호(VPXs)에 기초하여 복수의 디지털신호(DADCs)를 생성할 수 있다. 예컨대, 신호 변환기(170)는 ADC(analog to digital converter)를 포함할 수 있다.
이미지 프로세서(180)는 복수의 디지털신호(DADCs)에 기초하여 피사체(200)와의 거리를 나타내는 상기 거리 맵 정보를 생성할 수 있다. 예컨대, 이미지 프로세서(180)는 각각의 단위 픽셀로부터 생성된 제1 및 제2 픽셀신호에 대응하는 제1 및 제2 디지털신호를 뺄셈 처리함으로써 상기 거리 맵 정보를 생성(즉, 산출)할 수 있다.
도 2에는 도 1에 도시된 픽셀 어레이(150)의 일부를 보인 회로도가 도시되어 있다. 즉, 상기 단위 픽셀의 회로도가 도시되어 있다.
도 2를 참조하면, 상기 단위 픽셀은 픽셀 쌍을 포함할 수 있다. 예컨대, 상기 픽셀 쌍은 제1 픽셀(TAPA), 및 제2 픽셀(TAPB)를 포함할 수 있다.
제1 픽셀(TAPA)은 리셋신호(RX), 전달신호(TX), 선택신호(SX), 및 제1 출력클럭신호(Vmixa<0>)에 기초하여 제1 픽셀신호(VPX1)를 생성할 수 있다. 리셋신호(RX), 전달신호(TX), 및 선택신호(SX)는 앞서 설명한 복수의 로우 제어신호(CTRL<0:Y>) 중 어느 하나의 로우 제어신호(CTRL<#>)에 포함되는 신호들일 수 있다. 예컨대, 제1 픽셀(TAPA)은 제1 센싱 회로(P1), 제1 리셋회로(RT1), 제1 전달회로(TT1), 제1 전하 저장 회로(C1), 제1 구동회로(DT1), 및 제1 선택회로(ST1)를 포함할 수 있다.
제1 센싱 회로(P1)는 제1 노드(N1)와 제1 저전압단 사이에 접속될 수 있다. 제1 센싱 회로(P1)는 제1 출력클럭신호(Vmixa<0>)에 기초하여 입사광(RS)에 대응하는 제1 전하들을 생성할 수 있다. 제1 센싱 회로(P1)는 포토 다이오드를 포함할 수 있다.
제1 리셋회로(RT1)는 제1 고전압단과 제1 노드(N1) 사이에 접속될 수 있다. 제1 리셋회로(RT1)는 리셋신호(RX)에 기초하여 제1 센싱 회로(P1)와 제1 전하 저장 노드(C1)를 리셋할 수 있다.
제1 전달회로(TT1)는 제1 노드(N1)와 제1 플로팅 확산(floating diffusion) 노드(FD1) 사이에 접속될 수 있다. 제1 전달회로(TT1)는, 전달신호(TX)에 기초하여, 제1 전하 저장 회로(C1)를 리셋하고 제1 센싱 회로(P1)로부터 생성된 상기 제1 전하들을 제1 전하 저장 회로(C1)에게 전달할 수 있다.
제1 전하 저장 회로(C1)는 제1 플로팅 확산 노드(FD1)와 상기 제1 저전압단 사이에 접속될 수 있다. 제1 전하 저장 회로(C1)는 상기 제1 전하들을 저장할 수 있다. 예컨대, 제1 전하 저장 회로(C1)는 기생 커패시터일 수 있다.
제1 구동회로(DT1)는 상기 제1 고전압단과 제1 선택회로(ST1) 사이에 접속될 수 있다. 제1 구동회로(DT1)는 제1 플로팅 확산 노드(FD1)에 걸린 전압에 기초하여 상기 제1 고전압단을 통해 공급되는 고전압으로 제1 컬럼라인(COL1)을 구동할 수 있다.
제1 선택회로(ST1)는 제1 구동회로(DT1)와 제1 컬럼라인(COL1) 사이에 접속될 수 있다. 제1 선택회로(ST1)는 선택신호(SX)에 기초하여 제1 구동회로(DT1)와 제1 컬럼라인(COL1)을 선택적으로 접속할 수 있다. 제1 선택회로(ST1)는 제1 컬럼라인(COL1)을 통해 제1 픽셀신호(VPX1)를 출력할 수 있다.
제2 픽셀(TAPB)은 리셋신호(RX), 전달신호(TX), 선택신호(SX), 및 제2 출력클럭신호(Vmixb<0>)에 기초하여 제2 픽셀신호(VPX2)를 생성할 수 있다. 예컨대, 제2 픽셀(TAPB)은 제2 센싱 회로(P2), 제2 리셋회로(RT2), 제2 전달회로(TT2), 제2 전하 저장 회로(C2), 제2 구동회로(DT2), 및 제2 선택회로(ST2)를 포함할 수 있다.
제2 센싱 회로(P2)는 제2 노드(N2)와 상기 제1 저전압단 사이에 접속될 수 있다. 제2 센싱 회로(P2)는 제2 출력클럭신호(Vmixb<0>)에 기초하여 입사광(RS)에 대응하는 제2 전하들을 생성할 수 있다. 제2 센싱 회로(P2)는 포토 다이오드를 포함할 수 있다.
제2 리셋회로(RT2)는 상기 제1 고전압단과 제2 노드(N2) 사이에 접속될 수 있다. 제2 리셋회로(RT2)는 리셋신호(RX)에 기초하여 제2 센싱 회로(P2)와 제2 전하 저장 노드(C2)를 리셋할 수 있다.
제2 전달회로(TT2)는 제2 노드(N2)와 제2 플로팅 확산 노드(FD2) 사이에 접속될 수 있다. 제2 전달회로(TT2)는 전달신호(TX)에 기초하여 제2 전하 저장 회로(C2)를 리셋하고 제2 센싱 회로(P2)로부터 생성된 상기 제2 전하들을 제2 전하 저장 회로(C2)에게 전달할 수 있다.
제2 전하 저장 회로(C2)는 제2 플로팅 확산 노드(FD2)와 상기 제1 저전압단 사이에 접속될 수 있다. 제2 전하 저장 회로(C2)는 기생 커패시터일 수 있다.
제2 구동회로(DT2)는 상기 제1 고전압단과 제2 선택회로(ST2) 사이에 접속될 수 있다. 제2 구동회로(DT2)는 제2 플로팅 확산 노드(FD2)에 걸린 전압에 기초하여 상기 제1 고전압단을 통해 공급되는 고전압으로 제2 컬럼라인(COL2)을 구동할 수 있다.
제2 선택회로(ST2)는 제2 구동회로(DT2)와 제2 컬럼라인(COL2) 사이에 접속될 수 있다. 제2 선택회로(ST2)는 선택신호(SX)에 기초하여 제2 구동회로(DT2)와 제2 컬럼라인(COL2)을 선택적으로 접속할 수 있다. 제2 선택회로(ST2)는 제2 컬럼라인(COL2)을 통해 제2 픽셀신호(VPX2)를 출력할 수 있다.
도 3에는 도 1에 도시된 위상 컨트롤러(140)의 일예가 블록 구성도로 도시되어 있다.
도 3을 참조하면, 위상 컨트롤러(140)는 변조(modulation) 컨트롤러(141), 제1 복조(demodulation) 드라이버(143), 및 제2 복조 드라이버(145)를 포함할 수 있다.
변조 컨트롤러(141)는 서로 다른 위상을 가지는 제1 및 제2 입력클럭신호(Vmixa, Vmixb)를 생성할 수 있다. 예컨대, 제1 및 제2 입력클럭신호(Vmixa, Vmixb)는 180도의 위상 차이를 가질 수 있다.
제1 복조 드라이버(143)는 제1 입력클럭신호(Vmixa)에 기초하여 복수의 제1 출력클럭신호(Vmixa<0:X>)를 생성할 수 있다. 예컨대, 제1 복조 드라이버(143)는 제1 클럭 분배기(clock distributor)로서 제1 입력클럭신호(Vmixa)의 위상과 동일한 복수의 제1 출력클럭신호(Vmixa<0:X>)를 생성할 수 있다.
제2 복조 드라이버(145)는 제2 입력클럭신호(Vmixb)에 기초하여 복수의 제2 출력클럭신호(Vmixb<0:X>)를 생성할 수 있다. 예컨대, 제2 복조 드라이버(145)는 제2 클럭 분배기로서 제2 입력클럭신호(Vmixb)의 위상과 동일한 복수의 제2 출력클럭신호(Vmixb<0:X>)를 생성할 수 있다.
제1 및 제2 복조 드라이버(143, 145)는 동일하게 설계될 수 있으므로, 이하에서는 제1 복조 드라이버(143)를 대표적으로 설명한다.
도 4에는 도 3에 도시된 제1 복조 드라이버(143)가 블록 구성도로 도시되어 있다.
도 4를 참조하면, 제1 복조 드라이버(143)는 제1 클럭 트리(clock tree)(CT), 및 복수의 제1 출력 드라이버(OD)를 포함할 수 있다.
제1 클럭 트리(CT)는 복수의 스테이지(1st Stage ~ Nth Stage)를 포함할 수 있다(단, "N"은 3보다 큰 정수임). 예컨대, 제1 스테이지(1st Stage)는 제1 입력 클럭신호(Vmixa)를 입력받고 적어도 하나의 클럭신호(Vmixa<0:A>)를 생성할 수 있고(단, "A"는 0 이상의 정수임), 제2 스테이지(2nd Stage)는 제1 스테이지(1st Stage)로부터 출력되는 복수의 클럭신호(Vmixa<0:A>)를 입력받고 복수의 클럭신호(Vmixa<0:B>)를 생성할 수 있고(단, "B"는 "A"보다 큰 정수임), 제N 스테이지(Nth Stage)는 제N-1 스테이지(N-1th Stage)로부터 출력되는 복수의 클럭신호를 입력받고 복수의 클럭신호(Vmixa<0:K>)를 생성할 수 있다(단, "K"는 "B"보다 큰 정수임).
복수의 제1 출력 드라이버(OD)는 제1 클럭 트리(CT)로부터 출력되는 복수의 클럭신호(Vmixa<0:K>)를 입력받고 복수의 제1 출력클럭신호(Vmixa<0:X>)를 생성할 수 있다.
도 5에는 도 4에 도시된 제1 클럭 트리(CT)와 복수의 제1 출력 드라이버(OD)와 함께 적어도 하나의 도전 라인을 설명하기 위한 회로도가 도시되어 있다. 도 5에는 설명의 편의를 위해 제1 클럭 트리(CT)가 제1 내지 제3 스테이지(1st Stage ~ 3td Stage)를 포함하는 것(즉, "N"은 3임)으로 도시되어 있음에 유의한다.
도 5를 참조하면, 제1 스테이지(1st Stage)는 한개의 입력단과 한개의 출력단 사이에 접속될 수 있다. 제1 스테이지(1st Stage)는 상기 한개의 입력단과 상기 한개의 출력단 사이에 접속된 제1 인버터를 포함할 수 있다. 즉, 제1 스테이지(1st Stage)는 한개의 입력단 당 한개의 출력단(즉, 분배단)이 할당될 수 있다. 이러한 경우, 제1 스테이지(1st Stage)는 제1 클럭신호를 출력할 수 있다. 상기 제1 클럭신호는 앞서 설명한 적어도 하나의 클럭신호(Vmixa<0:A>)에 대응할 수 있다(즉, "A"는 0임).
제2 스테이지(2nd Stage)는 한개의 입력단 - 즉, 제1 스테이지(1st Stage)의 상기 한개의 출력단과 같음 - 과 두개의 출력단 사이에 접속될 수 있다. 제2 스테이지(2nd Stage)는 상기 한개의 입력단과 상기 두개의 출력단 사이에 병렬로 접속된 제1 및 제2 인버터를 포함할 수 있다. 즉, 제2 스테이지(2nd Stage)는 한개의 입력단 당 두개의 출력단이 할당될 수 있다. 이러한 경우, 제2 스테이지(2nd Stage)는 제1 및 제2 클럭신호를 출력할 수 있다. 상기 제1 및 제2 클럭신호는 앞서 설명한 복수의 클럭신호(Vmixa<0:B>)에 대응할 수 있다(즉, "B"는 1임).
제3 스테이지(3rd Stage)는 두개의 입력단 - 즉, 제2 스테이지(2nd Stage)의 상기 두개의 출력단과 같음 - 과 여섯개의 출력단 사이에 접속될 수 있다. 제3 스테이지(3rd Stage)는 상기 두개의 입력단 중 한개의 입력단과 상기 여섯개의 출력단 중 세개의 출력단 사이에 병렬로 접속된 제1 내지 제3 인버터를 포함할 수 있고, 상기 두개의 입력단 중 나머지 한개의 입력단과 상기 여섯개의 출력단 중 나머지 세개의 출력단 사이에 병렬로 접속된 제4 내지 제6 인버터를 포함할 수 있다. 즉, 제3 스테이지(3rd Stage)는 한개의 입력단 당 세개의 출력단이 할당될 수 있다. 이러한 경우, 제3 스테이지(3rd Stage)는 제1 내지 제6 클럭신호를 출력할 수 있다. 상기 제1 내지 제6 클럭신호는 앞서 설명한 복수의 클럭신호(Vmixa<0:K>)에 대응할 수 있다(즉, "K"는 5임).
본 발명의 실시예에서, 제1 내지 제3 스테이지(1st Stage ~ 3td Stage)는 각각의 분기된 경로(즉, 브랜치(branch))마다 한개의 인버터를 포함하고 있으나, 반드시 이에 한정되는 것은 아니며, 설계에 따라 두개 이상의 인버터를 포함할 수도 있다. 예컨대, 두개 이상의 인버터를 포함할 경우 상기 두개 이상의 인버터는 직렬로 접속될 수 있다. 아울러, 제1 내지 제3 스테이지(1st Stage ~ 3td Stage)로부터 각각 분기되는 경로의 개수는 설계에 따라 다양하게 변경 가능하다.
복수의 제1 출력 드라이버(OD)는 여섯개의 입력단 - 즉, 제3 스테이지(3rd Stage)의 상기 여섯개의 출력단과 같음 - 과 스물네개의 출력단 사이에 접속될 수 있다. 복수의 제1 출력 드라이버(OD)는 한개의 입력단 당 네개의 출력단이 할당될 수 있다. 이러한 경우, 복수의 제1 출력 드라이버(OD)는 제1 내지 제24 출력클럭신호(Vmixa<0:23>)을 출력할 수 있다. 제1 내지 제24 출력클럭신호(Vmixa<0:23>)는 앞서 설명한 복수의 제1 출력클럭신호(Vmixa<0:X>)에 대응할 수 있다(즉, "X"는 23임).
본 발명의 실시예에서, 복수의 제1 출력 드라이버(OD)는 각각의 분기된 경로(즉, 브랜치(branch))마다 직렬로 접속된 두개의 인버터를 포함하고 있으나, 반드시 이에 한정되는 것은 아니며, 설계에 따라 한개의 인버터 또는 직렬로 접속된 세개 이상의 인버터를 포함할 수도 있다. 아울러, 복수의 제1 출력 드라이버(OD)로부터 분기되는 경로의 개수는 설계에 따라 다양하게 변경 가능하다.
일예에 따라, 복수의 제1 출력 드라이버(OD)의 출력단들, 즉 상기 스물네개의 출력단은 제1 도전 라인(La1)에 의해 공통으로 접속될 수 있다. 그로 인해, 제1 내지 제24 출력클럭신호(Vmixa<0:23>)의 천이(transition) 타이밍이 평균화되면서 제1 내지 제24 출력클럭신호(Vmixa<0:23>) 간에 발생하는 타이밍 스큐(timing skew)가 억제될 수 있다.
참고로, 복수의 제1 출력 드라이버(OD)는 각각의 분기된 경로에 반영된 RC 지연(RC delay)이 다를 수 있고 그리고 복수의 출력 드라이버(OD)에 포함된 인버터들 각각의 특성(예: process and voltage variations)이 다를 수 있기 때문에, 제1 내지 제24 출력클럭신호(Vmixa<0:23>) 사이에는 타이밍 스큐가 발생할 수 있다. 그러나, 본 발명의 일예와 같이 상기 스물네개의 출력단은 제1 도전 라인(La1)에 의해 공통으로 접속되기 때문에, 제1 내지 제24 출력클럭신호(Vmixa<0:23>)의 천이 타이밍은 거의 동일해 질 수 있다. 예컨대, 복수의 제1 출력 드라이버(OD) 중 천이 타이밍이 상대적으로 빠른 출력클럭신호들을 출력하는 제1 출력 드라이버 그룹과 천이 타이밍이 상대적으로 느린 출력클럭신호들을 출력하는 제2 출력 드라이버 그룹은 상기 타이밍 스큐가 발생하는 구간 동안 충돌(즉, 파이팅)하게 된다. 상기 제1 출력 드라이버 그룹과 상기 제2 출력 드라이버 그룹이 충돌하게 되면, 상기 제1 출력 드라이버 그룹으로부터 출력되는 출력클럭신호들의 천이 타이밍은 상대적으로 늦춰지고 상기 제2 출력 드라이버 그룹으로부터 출력되는 출력신호들의 천이 타이밍은 상대적으로 빨라질 수 있다. 따라서, 제1 내지 제24 출력클럭신호(Vmixa<0:23>)의 천이 타이밍은 거의 동일해 질 수 있다.
다른 예에 따라, 제3 스테이지(3rd Stage)의 출력단들, 즉 상기 여섯개의 출력단은 제2 도전 라인(La2)에 의해 공통으로 접속될 수 있다. 그로 인해, 제3 스테이지(3rd Stage)로부터 출력되는 상기 제1 내지 제6 클럭신호의 천이 타이밍이 평균화되면서 상기 제1 내지 제6 클럭신호 간에 발생하는 타이밍 스큐가 억제될 수 있다. 상기 제1 내지 제6 클럭신호 간에 발생하는 타이밍 스큐가 억제됨으로써, 제1 내지 제24 출력클럭신호(Vmixa<0:23>) 간에 발생하는 타이밍 스큐가 억제되는데 도움을 줄 수 있다.
또다른 예에 따라, 제2 스테이지(2nd Stage)의 출력단들, 즉 상기 두개의 출력단은 제3 도전 라인(La3)에 의해 공통으로 접속될 수 있다. 그로 인해, 제2 스테이지(2nd Stage)로부터 출력되는 상기 제1 및 제2 클럭신호의 천이 타이밍이 평균화되면서 상기 제1 및 제2 클럭신호 간에 발생하는 타이밍 스큐가 억제될 수 있다. 상기 제1 및 제2 클럭신호 간에 발생하는 타이밍 스큐가 억제됨으로써, 제1 내지 제24 출력클럭신호(Vmixa<0:23>) 간에 발생하는 타이밍 스큐가 억제되는데 도움을 줄 수 있다.
또다른 예에 따라, 제2 스테이지(2nd Stage)의 출력단들, 제3 스테이지(3rd Stage)의 출력단들, 및 복수의 제1 출력 드라이버(OD)의 출력단들 중 적어도 하나의 출력단들은 제1 내지 제3 도전 라인(La1 ~ La3) 중 적어도 하나의 도전 라인에 의해 공통으로 접속될 수 있다. 그로 인해, 상기 제1 및 제2 클럭신호 간에 발생하는 타이밍 스큐와, 상기 제1 내지 제6 클럭신호 간에 발생하는 타이밍 스큐와, 제1 내지 제24 출력클럭신호(Vmixa<0:23>) 간에 발생하는 타이밍 스큐가 모두 억제될 수 있다.
도 6에는 도 1에 도시된 위상 컨트롤러(140)의 다른 예가 블록 구성도로 도시되어 있다.
도 6을 참조하면, 위상 컨트롤러(140)는 변조(modulation) 컨트롤러(141), 제1 복조(demodulation) 드라이버(143), 제1 커플러(145), 제2 복조 드라이버(147), 및 제2 커플러(149)를 포함할 수 있다.
변조 컨트롤러(141)는 서로 다른 위상을 가지는 제1 및 제2 입력클럭신호(Vmixa, Vmixb)를 생성할 수 있다. 예컨대, 제1 및 제2 입력클럭신호(Vmixa, Vmixb)는 180도의 위상 차이를 가질 수 있다. 변조 컨트롤러(141)는 제1 스큐 억제기(145)를 제어하기 위한 복수의 제1 제어신호(ENa<0:E>)와 제2 스큐 억제기(149)를 제어하기 위한 복수의 제2 제어신호(ENb<0:E>)를 생성할 수 있다. 복수의 제1 제어신호(ENa<0:E>) 각각의 활성화 여부는 복수의 제1 출력클럭신호(Vmixa<0:X>) 간에 발생하는 타이밍 스큐의 정도에 따라 결정될 수 있고, 복수의 제2 제어신호(ENb<0:E>) 각각의 활성화 여부는 복수의 제2 출력클럭신호(Vmixb<0:X>) 간에 발생하는 타이밍 스큐의 정도에 따라 결정될 수 있다. 복수의 제1 출력클럭신호(Vmixa<0:X>) 간에 발생하는 타이밍 스큐의 정도와 복수의 제2 출력클럭신호(Vmixb<0:X>) 간에 발생하는 타이밍 스큐의 정도는 테스트 또는 시뮬레이션 등을 통해 판단할 수 있다. 다시 말해, 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 제어신호(ENb<0:E>)는 각각 상기 테스트 또는 상기 시뮬레이션 등의 결과에 따라 활성화되거나 또는 비활성화될 수 있다. 본 발명의 실시예에서는 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 제어신호(ENb<0:E>)가 변조 컨트롤러(141)로부터 생성되는 것으로 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 이미지 센싱 장치(100)에 포함되어 이미지 센싱 장치(100)의 전반적인 동작을 제어하기 위한 타이밍 컨트롤러(도면에 미도시)로부터 생성될 수도 있고 또는 이미지 센싱 장치(100)의 외부(예: 제어 장치)로부터 생성될 수도 있다.
제1 복조 드라이버(143)는 제1 입력클럭신호(Vmixa)에 기초하여 복수의 제1 출력클럭신호(Vmixa<0:X>)를 생성할 수 있다. 예컨대, 제1 복조 드라이버(143)는 제1 클럭 분배기(clock distributor)로서 제1 입력클럭신호(Vmixa)의 위상과 동일한 복수의 제1 출력클럭신호(Vmixa<0:X>)를 생성할 수 있다.
제1 스큐 억제기(145)는 제1 복조 드라이버(143)에 접속될 수 있다. 제1 스큐 억제기(145)는 복수의 제1 제어신호(ENa<0:E>)에 기초하여, 복수의 제1 출력클럭신호(Vmixa<0:X>) 중 전부의 출력클럭신호들 간에 발생하는 타이밍 스큐를 억제하거나 또는 복수의 제1 출력클럭신호(Vmixa<0:X>) 중 일부의 출력클럭신호들 간에 발생하는 타이밍 스큐를 억제할 수 있다.
제2 복조 드라이버(145)는 제2 입력클럭신호(Vmixb)에 기초하여 복수의 제2 출력클럭신호(Vmixb<0:X>)를 생성할 수 있다. 예컨대, 제2 복조 드라이버(145)는 제2 클럭 분배기로서 제2 입력클럭신호(Vmixb)의 위상과 동일한 복수의 제2 출력클럭신호(Vmixb<0:X>)를 생성할 수 있다.
제2 스큐 억제기(149)는 제2 복조 드라이버(147)에 접속될 수 있다. 제2 스큐 억제기(149)는 복수의 제2 제어신호(ENb<0:E>)에 기초하여, 복수의 제2 출력클럭신호(Vmixb<0:X>) 중 전부의 출력클럭신호들 간에 발생하는 타이밍 스큐를 억제하거나 또는 복수의 제2 출력클럭신호(Vmixb<0:X>) 중 일부의 출력클럭신호들 간에 발생하는 타이밍 스큐를 억제할 수 있다.
제1 및 제2 복조 드라이버(143, 147)는 동일하게 설계될 수 있고 제1 및 제2 스큐 억제기(145, 149)는 동일하게 설계될 수 있으므로, 이하에서는 제1 복조 드라이버(143)와 제1 스큐 억제기(145)를 대표적으로 설명한다.
도 7에는 도 6에 도시된 제1 복조 드라이버(143)가 블록 구성도로 도시되어 있다.
도 7을 참조하면, 제1 복조 드라이버(143)는 제1 클럭 트리(clock tree)(CT), 및 복수의 제1 출력 드라이버(OD)를 포함할 수 있다.
제1 클럭 트리(CT)는 복수의 스테이지(1st Stage ~ Nth Stage)를 포함할 수 있다(단, "N"은 3보다 큰 정수임). 예컨대, 제1 스테이지(1st Stage)는 제1 입력 클럭신호(Vmixa)를 입력받고 적어도 하나의 클럭신호(Vmixa<0:A>)를 생성할 수 있고(단, "A"는 0 이상의 정수임), 제2 스테이지(2nd Stage)는 제1 스테이지(1st Stage)로부터 출력되는 복수의 클럭신호(Vmixa<0:A>)를 입력받고 복수의 클럭신호(Vmixa<0:B>)를 생성할 수 있고(단, "B"는 "A"보다 큰 정수임), 제N 스테이지(Nth Stage)는 제N-1 스테이지(N-1th Stage)로부터 출력되는 복수의 클럭신호를 입력받고 복수의 클럭신호(Vmixa<0:K>)를 생성할 수 있다(단, "K"는 "B"보다 큰 정수임).
복수의 제1 출력 드라이버(OD)는 제1 클럭 트리(CT)로부터 출력되는 복수의 클럭신호(Vmixa<0:K>)를 입력받고 복수의 제1 출력클럭신호(Vmixa<0:X>)를 생성할 수 있다.
도 8에는 도 6에 도시된 제1 클럭 트리(CT)와 복수의 제1 출력 드라이버(OD)와 도 5에 도시된 제1 스큐 억제기(145)와 함께 적어도 하나의 도전 라인을 설명하기 위한 회로도가 도시되어 있다. 도 8에는 설명의 편의를 위해 제1 클럭 트리(CT)가 제1 내지 제3 스테이지(1st Stage ~ 3td Stage)를 포함하는 것(즉, "N"은 3임)으로 도시되어 있음에 유의한다.
도 8을 참조하면, 제1 스테이지(1st Stage)는 한개의 입력단과 한개의 출력단 사이에 접속될 수 있다. 제1 스테이지(1st Stage)는 상기 한개의 입력단과 상기 한개의 출력단 사이에 접속된 제1 인버터를 포함할 수 있다. 즉, 제1 스테이지(1st Stage)는 한개의 입력단 당 한개의 출력단이 할당될 수 있다. 이러한 경우, 제1 스테이지(1st Stage)는 제1 클럭신호를 출력할 수 있다. 상기 제1 클럭신호는 앞서 설명한 적어도 하나의 클럭신호(Vmixa<0:A>)에 대응할 수 있다(즉, "A"는 0임).
제2 스테이지(2nd Stage)는 한개의 입력단 - 즉, 제1 스테이지(1st Stage)의 상기 한개의 출력단과 같음 - 과 두개의 출력단 사이에 접속될 수 있다. 제2 스테이지(2nd Stage)는 상기 한개의 입력단과 상기 두개의 출력단 사이에 병렬로 접속된 제1 및 제2 인버터를 포함할 수 있다. 즉, 제2 스테이지(2nd Stage)는 한개의 입력단 당 두개의 출력단이 할당될 수 있다. 이러한 경우, 제2 스테이지(2nd Stage)는 제1 및 제2 클럭신호를 출력할 수 있다. 상기 제1 및 제2 클럭신호는 앞서 설명한 복수의 클럭신호(Vmixa<0:B>)에 대응할 수 있다(즉, "B"는 1임).
제3 스테이지(3rd Stage)는 두개의 입력단 - 즉, 제2 스테이지(2nd Stage)의 상기 두개의 출력단과 같음 - 과 여섯개의 출력단 사이에 접속될 수 있다. 제3 스테이지(3rd Stage)는 상기 두개의 입력단 중 한개의 입력단과 상기 여섯개의 출력단 중 세개의 출력단 사이에 병렬로 접속된 제1 내지 제3 인버터를 포함할 수 있고, 상기 두개의 입력단 중 나머지 한개의 입력단과 상기 여섯개의 출력단 중 나머지 세개의 출력단 사이에 병렬로 접속된 제4 내지 제6 인버터를 포함할 수 있다. 즉, 제3 스테이지(3rd Stage)는 한개의 입력단 당 세개의 출력단이 할당될 수 있다. 이러한 경우, 제3 스테이지(3rd Stage)는 제1 내지 제6 클럭신호를 출력할 수 있다. 상기 제1 내지 제6 클럭신호는 앞서 설명한 복수의 클럭신호(Vmixa<0:K>)에 대응할 수 있다(즉, "K"는 5임).
본 발명의 실시예에서, 제1 내지 제3 스테이지(1st Stage ~ 3td Stage)는 각각의 분기된 경로(즉, 브랜치(branch))마다 한개의 인버터를 포함하고 있으나, 반드시 이에 한정되는 것은 아니며, 설계에 따라 두개 이상의 인버터를 포함할 수도 있다. 예컨대, 두개 이상의 인버터를 포함할 경우 상기 두개 이상의 인버터는 직렬로 접속될 수 있다. 아울러, 제1 내지 제3 스테이지(1st Stage ~ 3td Stage)로부터 각각 분기되는 경로의 개수는 설계에 따라 다양하게 변경 가능하다.
복수의 제1 출력 드라이버(OD)는 여섯개의 입력단 - 즉, 제3 스테이지(3rd Stage)의 상기 여섯개의 출력단과 같음 - 과 스물네개의 출력단 사이에 접속될 수 있다. 복수의 제1 출력 드라이버(OD)는 한개의 입력단 당 네개의 출력단이 할당될 수 있다. 이러한 경우, 복수의 제1 출력 드라이버(OD)는 제1 내지 제24 출력클럭신호(Vmixa<0:23>)을 출력할 수 있다. 제1 내지 제24 출력클럭신호(Vmixa<0:23>)는 앞서 설명한 복수의 제1 출력클럭신호(Vmixa<0:X>)에 대응할 수 있다(즉, "X"는 23임).
본 발명의 실시예에서, 복수의 제1 출력 드라이버(OD)는 각각의 분기된 경로(즉, 브랜치(branch))마다 직렬로 접속된 두개의 인버터를 포함하고 있으나, 반드시 이에 한정되는 것은 아니며, 설계에 따라 한개의 인버터 또는 직렬로 접속된 세개 이상의 인버터를 포함할 수도 있다. 아울러, 복수의 제1 출력 드라이버(OD)로부터 분기되는 경로의 개수는 설계에 따라 다양하게 변경 가능하다.
일예에 따라, 복수의 제1 출력 드라이버(OD)의 출력단들, 즉 상기 스물네개의 출력단은 제1 내지 제6 도전 라인(La1 ~ La6)에 의해 그룹별로 접속될 수 있다. 제1 내지 제6 도전 라인(La1 ~ La6)은 복수의 제1 출력 드라이버(OD)의 상기 여섯개의 입력단에 대응될 수 있다. 예컨대, 제1 도전 라인(La1)은 제1 내지 제4 출력클럭신호(Vmixa<0:3>)가 출력되는 네개의 출력단에 공통으로 접속될 수 있고, 제2 도전 라인(La2)은 제5 내지 제8 출력클럭신호(Vmixa<4:7>)가 출력되는 네개의 출력단에 공통으로 접속될 수 있고, 제3 도전 라인(La3)은 제9 내지 제12 출력클럭신호(Vmixa<8:11>)가 출력되는 네개의 출력단에 공통으로 접속될 수 있고, 제4 도전 라인(La4)은 제13 내지 제16 출력클럭신호(Vmixa<12:15>)가 출력되는 네개의 출력단에 공통으로 접속될 수 있고, 제5 도전 라인(La5)은 제17 내지 제20 출력클럭신호(Vmixa<16:19>)가 출력되는 네개의 출력단에 공통으로 접속될 수 있고, 제6 도전 라인(La6)은 제21 내지 제24 출력클럭신호(Vmixa<20:23>)가 출력되는 네개의 출력단에 공통으로 접속될 수 있다.
제1 스큐 억제기(145)는 제1 내지 제5 커플러(CPa1 ~ CPa5)를 포함할 수 있다. 제1 내지 제5 커플러(CPa1 ~ CPa5)는 제1 내지 제6 도전 라인(La1 ~ La6) 사이에 각각 접속될 수 있다. 제1 내지 제5 커플러(CPa1 ~ CPa5)는 제1 내지 제5 제어신호(ENa<0:4>)에 기초하여 제1 내지 제6 도전 라인(La1 ~ La6)을 선택적으로 접속할 수 있다. 예컨대, 제1 커플러(CPa1)는 제1 제어신호(ENa<0>)에 기초하여 제1 및 제2 도전 라인(La1, La2)을 선택적으로 접속할 수 있고, 제2 커플러(CPa2)는 제2 제어신호(ENa<1>)에 기초하여 제2 및 제3 도전 라인(La2, La3)을 선택적으로 접속할 수 있고, 제3 커플러(CPa3)는 제3 제어신호(ENa<2>)에 기초하여 제3 및 제4 도전 라인(La3, La4)을 선택적으로 접속할 수 있고, 제4 커플러(CPa4)는 제4 제어신호(ENa<3>)에 기초하여 제4 및 제5 도전 라인(La4, La5)을 선택적으로 접속할 수 있고, 제5 커플러(CPa5)는 제5 제어신호(ENa<5>)에 기초하여 제5 및 제6 도전 라인(La5, La6)을 선택적으로 접속할 수 있다. 제1 내지 제5 커플러(CPa1 ~ CPa5)는 각각 스위치 또는 퓨즈(fuse) 등을 포함할 수 있다.
제1 내지 제6 도전 라인(La1 ~ La6) 중 둘 이상의 도전 라인들이 제1 내지 제5 커플러(CPa1 ~ CPa5) 중 적어도 하나의 커플러에 의해 접속되면, 제1 내지 제24 출력클럭신호(Vmixa<0:23>)의 일부 또는 전부의 천이(transition) 타이밍이 평균화되면서 제1 내지 제24 출력클럭신호(Vmixa<0:23>) 간에 발생하는 타이밍 스큐(timing skew)가 억제될 수 있다.
참고로, 복수의 제1 출력 드라이버(OD)는 각각의 분기된 경로에 반영된 RC 지연(RC delay)이 다를 수 있고 그리고 복수의 출력 드라이버(OD)에 포함된 인버터들 각각의 특성(예: process and voltage variations)이 다를 수 있기 때문에, 제1 내지 제24 출력클럭신호(Vmixa<0:23>) 사이에는 타이밍 스큐가 발생할 수 있다. 그러나, 본 발명의 일예와 같이 상기 스물네개의 출력단은 제1 내지 제6 도전 라인(La1 ~ La6)에 의해 접속되고 제1 내지 제6 도전 라인(La1 ~ La6)은 제1 내지 제5 커플러(CPa1 ~ CPa5)에 의해 선택적으로 접속되기 때문에, 제1 내지 제24 출력클럭신호(Vmixa<0:23>)의 천이 타이밍은 거의 동일해 질 수 있다. 예컨대, 복수의 제1 출력 드라이버(OD) 중 천이 타이밍이 상대적으로 빠른 출력클럭신호들을 출력하는 제1 출력 드라이버 그룹과 천이 타이밍이 상대적으로 느린 출력클럭신호들을 출력하는 제2 출력 드라이버 그룹은 상기 타이밍 스큐가 발생하는 구간 동안 충돌(즉, 파이팅)하게 된다. 상기 제1 출력 드라이버 그룹과 상기 제2 출력 드라이버 그룹이 충돌하게 되면, 상기 제1 출력 드라이버 그룹으로부터 출력되는 출력클럭신호들의 천이 타이밍은 상대적으로 늦춰지고 상기 제2 출력 드라이버 그룹으로부터 출력되는 출력신호들의 천이 타이밍은 상대적으로 빨라질 수 있다. 따라서, 제1 내지 제24 출력클럭신호(Vmixa<0:23>)의 천이 타이밍은 거의 동일해 질 수 있다.
다른 예에 따라, 제3 스테이지(3rd Stage)의 출력단들, 즉 상기 여섯개의 출력단은 제7 및 제8 도전 라인(La7, La8)에 의해 그룹별로 접속될 수 있다. 제7 및 제8 도전 라인(La7, La8)은 제3 스테이지(3rd Stage)의 상기 두개의 입력단에 대응될 수 있다. 예컨대, 제7 도전 라인(La7)은 상기 여섯개의 출력단 중 세개의 출력단에 공통으로 접속될 수 있고, 제8 도전 라인(La8)은 상기 여섯개의 출력단 중 나머지 세개의 출력단에 공통으로 접속될 수 있다.
제1 스큐 억제기(145)는 제6 커플러(CPa6)를 포함할 수 있다. 제6 커플러(CPa6)는 제7 및 제8 도전 라인(La7, La8) 사이에 접속될 수 있다. 제6 커플러(CPa6)는 제6 제어신호(ENa<5>)에 기초하여 제7 및 제8 도전 라인(La7, La8)을 선택적으로 접속할 수 있다. 제6 커플러(CPa6)는 스위치 또는 퓨즈(fuse) 등을 포함할 수 있다.
제7 및 제8 도전 라인(La7, La8)이 제6 커플러(CPa6)에 의해 접속되면, 제3 스테이지(3rd Stage)로부터 출력되는 상기 제1 내지 제6 클럭신호의 천이 타이밍이 평균화되면서 상기 제1 내지 제6 클럭신호 간에 발생하는 타이밍 스큐가 억제될 수 있다. 상기 제1 내지 제6 클럭신호 간에 발생하는 타이밍 스큐가 억제됨으로써, 제1 내지 제24 출력클럭신호(Vmixa<0:23>) 간에 발생하는 타이밍 스큐가 억제되는데 도움을 줄 수 있다.
또다른 예에 따라, 제2 스테이지(2nd Stage)의 출력단들은 제9 도전 라인(La9)에 의해 공통으로 접속될 수 있고, 제3 스테이지(3rd Stage)의 상기 여섯개의 출력단은 제7 및 제8 도전 라인(La7, La8)에 의해 그룹별로 접속될 수 있고, 복수의 제1 출력 드라이버(OD)의 상기 스물네개의 출력단은 제1 내지 제6 도전 라인(La1 ~ La6)에 의해 그룹별로 접속될 수 있다.
제1 스큐 억제기(145)는 제1 내지 제6 커플러(CPa1 ~ CPa6)를 포함할 수 있다. 제1 내지 제5 커플러(CPa1 ~ CPa5)는 제1 내지 제6 도전 라인(La1 ~ La6) 사이에 각각 접속될 수 있다. 제1 내지 제5 커플러(CPa1 ~ CPa5)는 제1 내지 제5 제어신호(ENa<0:4>)에 기초하여 제1 내지 제6 도전 라인(La1 ~ La6)을 선택적으로 접속할 수 있다. 예컨대, 제1 커플러(CPa1)는 제1 제어신호(ENa<0>)에 기초하여 제1 및 제2 도전 라인(La1, La2)을 선택적으로 접속할 수 있고, 제2 커플러(CPa2)는 제2 제어신호(ENa<1>)에 기초하여 제2 및 제3 도전 라인(La2, La3)을 선택적으로 접속할 수 있고, 제3 커플러(CPa3)는 제3 제어신호(ENa<2>)에 기초하여 제3 및 제4 도전 라인(La3, La4)을 선택적으로 접속할 수 있고, 제4 커플러(CPa4)는 제4 제어신호(ENa<3>)에 기초하여 제4 및 제5 도전 라인(La4, La5)을 선택적으로 접속할 수 있고, 제5 커플러(CPa5)는 제5 제어신호(ENa<5>)에 기초하여 제5 및 제6 도전 라인(La5, La6)을 선택적으로 접속할 수 있다. 제6 커플러(CPa6)는 제7 및 제8 도전 라인(La7, La8) 사이에 접속될 수 있다. 제6 커플러(CPa6)는 제6 제어신호(ENa<5>)에 기초하여 제7 및 제8 도전 라인(La7, La8)을 선택적으로 접속할 수 있다. 제1 내지 제6 커플러(CPa1 ~ CPa6)는 각각 스위치 또는 퓨즈(fuse) 등을 포함할 수 있다.
제1 내지 제6 도전 라인(La1 ~ La6) 중 둘 이상의 도전 라인들이 제1 내지 제5 커플러(CPa1 ~ CPa5) 중 적어도 하나의 커플러에 의해 접속되면, 제1 내지 제24 출력클럭신호(Vmixa<0:23>)의 일부 또는 전부의 천이(transition) 타이밍이 평균화되면서 제1 내지 제24 출력클럭신호(Vmixa<0:23>) 간에 발생하는 타이밍 스큐(timing skew)가 억제될 수 있다. 제7 및 제8 도전 라인(La7, La8)이 제6 커플러(CPa6)에 의해 접속되면, 제3 스테이지(3rd Stage)로부터 출력되는 상기 제1 내지 제6 클럭신호의 천이 타이밍이 평균화되면서 상기 제1 내지 제6 클럭신호 간에 발생하는 타이밍 스큐가 억제될 수 있다. 상기 제1 내지 제6 클럭신호 간에 발생하는 타이밍 스큐가 억제됨으로써, 제1 내지 제24 출력클럭신호(Vmixa<0:23>) 간에 발생하는 타이밍 스큐가 억제되는데 도움을 줄 수 있다.
이하, 상기와 같은 구성을 가지는 이미지 센싱 장치(100)의 동작을 설명하면 다음과 같다.
먼저, 위상 컨트롤러(140)가 도 3 내지 도 5와 같이 구성된 경우에 따른 이미지 센싱 장치(100)의 동작을 설명한다.
위상 컨트롤러(140)는 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)를 생성할 수 있다. 복수의 제1 출력클럭신호(Vmixa<0:X>)는 서로 같은 위상을 가질 수 있고, 복수의 제2 출력클럭신호(Vmixb<0:X>)는 서로 같은 위상을 가질 수 있고, 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)은 서로 다른 위상을 가질 수 있다. 예컨대, 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)는 180도의 위상 차이를 가질 수 있다. 특히, 위상 컨트롤러(140)는 복수의 제1 출력클럭신호(Vmixa<0:X>) 간에 발생하는 제1 타이밍 스큐를 억제할 수 있고, 복수의 제2 출력클럭신호(Vmixb<0:X>) 간에 발생하는 제2 타이밍 스큐를 억제할 수 있다.
예컨대, 위상 컨트롤러(140)는 복수의 제1 출력클럭신호(Vmixa<0:X>)가 출력되는 출력단들과 복수의 제1 출력클럭신호(Vmixa<0:X>)와 관련된 분배단들 중 적어도 하나를 적어도 하나의 도전 라인(예: La1 ~ La3)을 통해 접속함으로써 상기 제1 타이밍 스큐를 억제할 수 있다. 위상 컨트롤러(140)는 복수의 제2 출력클럭신호(Vmixb<0:X>)가 출력되는 출력단들과 복수의 제2 출력클럭신호(Vmixb<0:X>)와 관련된 분배단들 중 적어도 하나를 적어도 하나의 도전 라인(예: La1 ~ La3)을 통해 접속함으로써 상기 제2 타이밍 스큐를 억제할 수 있다.
픽셀 어레이(150)는 입사광(RS)과 복수의 로우 제어신호(CTRL<0:Y>)와 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)에 기초하여 복수의 픽셀신호(VPXs)를 생성할 수 있다.
신호 변환기(170)는 복수의 픽셀신호(VPXs)에 기초하여 복수의 디지털신호(DADCs)를 생성할 수 있고, 이미지 프로세서(180)는 복수의 디지털신호(DADCs)에 기초하여 피사체(200)와의 거리를 나타내는 상기 거리 맵 정보를 생성할 수 있다.
다음, 위상 컨트롤러(140)가 도 6 내지 도 8과 같이 구성된 경우에 따른 이미지 센싱 장치(100)의 동작을 설명한다.
위상 컨트롤러(140)는 복수의 제1 출력클럭신호(Vmixa<0:X>) 간에 발생하는 제1 타이밍 스큐의 정도에 따라 복수의 제1 제어신호(ENa<0:E>) 각각의 활성화 여부를 결정할 수 있다. 위상 컨트롤러(140)는 복수의 제2 출력클럭신호(Vmixb<0:X>) 간에 발생하는 제2 타이밍 스큐의 정도에 따라 복수의 제2 제어신호(ENb<0:E>) 각각의 활성화 여부를 결정할 수 있다. 상기 제1 타이밍 스큐의 정도와 상기 제2 타이밍 스큐의 정도는 테스트 또는 시뮬레이션 등을 통해 판단할 수 있다.
위상 컨트롤러(140)는 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)를 생성할 수 있다. 복수의 제1 출력클럭신호(Vmixa<0:X>)는 서로 같은 위상을 가질 수 있고, 복수의 제2 출력클럭신호(Vmixb<0:X>)는 서로 같은 위상을 가질 수 있고, 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)은 서로 다른 위상을 가질 수 있다. 예컨대, 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)는 180도의 위상 차이를 가질 수 있다. 특히, 위상 컨트롤러(140)는 복수의 제1 출력클럭신호(Vmixa<0:X>) 간에 발생하는 상기 제1 타이밍 스큐를 억제할 수 있고, 복수의 제2 출력클럭신호(Vmixb<0:X>) 간에 발생하는 상기 제2 타이밍 스큐를 억제할 수 있다.
예컨대, 위상 컨트롤러(140)는 복수의 제1 출력클럭신호(Vmixa<0:X>)가 출력되는 출력단들과 복수의 제1 출력클럭신호(Vmixa<0:X>)와 관련된 분배단들 중 적어도 하나를 적어도 하나의 도전 라인(예: La1 ~ La9)과 커플러들(CPa1 ~ CPa6)을 통해 접속함으로써 상기 제1 타이밍 스큐를 억제할 수 있다. 위상 컨트롤러(140)는 복수의 제2 출력클럭신호(Vmixb<0:X>)가 출력되는 출력단들과 복수의 제2 출력클럭신호(Vmixb<0:X>)와 관련된 분배단들 중 적어도 하나를 적어도 하나의 도전 라인(예: La1 ~ La9)과 커플러들(CPa1 ~ CPa6)을 통해 접속함으로써 상기 제2 타이밍 스큐를 억제할 수 있다.
픽셀 어레이(150)는 입사광(RS)과 복수의 로우 제어신호(CTRL<0:Y>)와 복수의 제1 출력클럭신호(Vmixa<0:X>)와 복수의 제2 출력클럭신호(Vmixb<0:X>)에 기초하여 복수의 픽셀신호(VPXs)를 생성할 수 있다.
신호 변환기(170)는 복수의 픽셀신호(VPXs)에 기초하여 복수의 디지털신호(DADCs)를 생성할 수 있고, 이미지 프로세서(180)는 복수의 디지털신호(DADCs)에 기초하여 피사체(200)와의 거리를 나타내는 상기 거리 맵 정보를 생성할 수 있다.
이와 같은 본 발명의 실시예들에 따르면, 클럭 트리에 포함된 경로들의 RC 지연(RC delay)과 상기 클럭 트리에 포함된 인버터들의 PV 변동(process and voltage variations)으로 인해 발생하는 클럭신호들 간의 타이밍 스큐를 억제할 수 있는 이점이 있다. 아울러, 클럭 트리의 결절점(즉, 분기점 또는 분배점)들 사이에서 타이밍 스큐가 크게 발생하기 때문에 커플러들을 선택적으로 제어하여 타이밍 스큐를 유동적으로 조절 및 억제할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 이미지 센싱 장치 110 : 광 발신기
130 : 로우 컨트롤러 140 : 위상 컨트롤러
150 : 픽셀 어레이 170 : 신호변환기
180 : 이미지 프로세서

Claims (20)

  1. 제1 입력단을 통해 제1 입력클럭신호를 입력받고 복수의 제1 출력단을 통해 복수의 제1 출력클럭신호를 출력하기 위한 제1 클럭 분배기; 및
    상기 복수의 제1 출력단에 공통으로 접속된 제1 도전 라인
    을 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 제1 클럭 분배기는,
    상기 제1 입력단과 복수의 제1 분배단 사이에 접속된 제1 클럭 트리(clock tree); 및
    상기 복수의 제1 분배단과 상기 복수의 제1 출력단 사이에 접속된 복수의 제1 출력 드라이버를 포함하는 이미지 센싱 장치.
  3. 제2항에 있어서,
    상기 복수의 제1 분배단에 공통으로 접속된 제2 도전 라인을 더 포함하는 이미지 센싱 장치.
  4. 제2항에 있어서,
    상기 복수의 제1 분배단에 그룹별로 접속된 복수의 제2 도전 라인; 및
    복수의 제1 제어신호에 기초하여 상기 복수의 제2 도전 라인을 선택적으로 접속하기 위한 복수의 제1 커플러를 더 포함하는 이미지 센싱 장치.
  5. 제1항에 있어서,
    제2 입력단을 통해 제2 입력클럭신호 - 상기 제1 입력클럭신호와 위상이 다름 - 를 입력받고 복수의 제2 출력단을 통해 복수의 제2 출력클럭신호를 출력하기 위한 제2 클럭 분배기; 및
    상기 복수의 제2 출력단에 공통으로 접속된 제3 도전 라인을 더 포함하는 이미지 센싱 장치.
  6. 제5항에 있어서,
    상기 제2 클럭 분배기는,
    상기 제2 입력단과 복수의 제2 분배단 사이에 접속된 제2 클럭 트리(clock tree); 및
    상기 복수의 제2 분배단과 상기 복수의 제2 출력단 사이에 접속된 복수의 제2 출력 드라이버를 포함하는 이미지 센싱 장치.
  7. 제6항에 있어서,
    상기 복수의 제2 분배단에 공통으로 접속된 제4 도전 라인을 더 포함하는 이미지 센싱 장치.
  8. 제6항에 있어서,
    상기 복수의 제2 분배단에 그룹별로 접속된 복수의 제4 도전 라인; 및
    복수의 제2 제어신호에 기초하여 상기 복수의 제4 도전 라인을 선택적으로 접속하기 위한 복수의 제2 커플러를 더 포함하는 이미지 센싱 장치.
  9. 제1항에 있어서,
    상기 복수의 제1 출력클럭신호와 피사체로부터 반사된 광신호에 기초하여, 거리 맵(depth map) 정보에 대응하는 픽셀신호들을 생성하기 위한 픽셀 어레이를 더 포함하는 이미지 센싱 장치.
  10. 제1 입력단을 통해 제1 입력클럭신호를 입력받고 복수의 제1 출력단을 통해 복수의 제1 출력클럭신호를 출력하기 위한 제1 클럭 분배기;
    상기 복수의 제1 출력단에 그룹별로 접속된 복수의 제1 도전 라인; 및
    복수의 제어신호에 기초하여 상기 복수의 제1 도전 라인을 선택적으로 접속하기 위한 복수의 제1 커플러
    를 포함하는 이미지 센싱 장치.
  11. 제10항에 있어서,
    상기 제1 클럭 분배기는,
    상기 제1 입력단과 복수의 제1 분배단 사이에 접속된 제1 클럭 트리(clock tree); 및
    상기 복수의 제1 분배단과 상기 복수의 제1 출력단 사이에 접속된 복수의 제1 출력 드라이버를 포함하는 이미지 센싱 장치.
  12. 제11항에 있어서,
    상기 복수의 제1 분배단에 공통으로 접속된 제2 도전 라인을 더 포함하는 이미지 센싱 장치.
  13. 제11항에 있어서,
    상기 복수의 제1 분배단에 그룹별로 접속된 복수의 제2 도전 라인; 및
    복수의 제1 제어신호에 기초하여 상기 복수의 제2 도전 라인을 선택적으로 접속하기 위한 적어도 하나의 제2 커플러를 더 포함하는 이미지 센싱 장치.
  14. 제10항에 있어서,
    제2 입력단을 통해 제2 입력클럭신호를 입력받고 복수의 제2 출력단을 통해 복수의 제2 출력클럭신호를 출력하기 위한 제2 클럭 분배기;
    상기 복수의 제2 출력단에 그룹별로 접속된 복수의 제3 도전 라인; 및
    복수의 제어신호에 기초하여 상기 복수의 제3 도전 라인을 선택적으로 접속하기 위한 복수의 제3 커플러를 더 포함하는 이미지 센싱 장치.
  15. 제14항에 있어서,
    상기 제2 클럭 분배기는,
    상기 제2 입력단과 복수의 제2 분배단 사이에 접속된 제2 클럭 트리; 및
    상기 복수의 제2 분배단과 상기 복수의 제2 출력단 사이에 접속된 복수의 제2 출력 드라이버를 포함하는 이미지 센싱 장치.
  16. 제15항에 있어서,
    상기 복수의 제2 분배단에 공통으로 접속된 제4 도전 라인을 더 포함하는 이미지 센싱 장치.
  17. 제15항에 있어서,
    상기 복수의 제2 분배단에 그룹별로 접속된 복수의 제4 도전 라인; 및
    복수의 제2 제어신호에 기초하여 상기 복수의 제4 도전 라인을 선택적으로 접속하기 위한 적어도 하나의 제4 커플러를 더 포함하는 이미지 센싱 장치.
  18. 제10항에 있어서,
    상기 복수의 제1 출력클럭신호와 피사체로부터 반사된 광신호에 기초하여 거리 맵(depth map) 정보에 대응하는 픽셀신호들을 생성하기 위한 픽셀 어레이를 더 포함하는 이미지 센싱 장치.
  19. 제1 입력단을 통해 제1 입력클럭신호를 입력받고 복수의 제1 분배단을 통해 복수의 제1 클럭신호를 출력하기 위한 제1 클럭 트리(clock tree);
    상기 복수의 제1 분배단에 공통으로 접속된 제1 도전 라인; 및
    상기 복수의 제1 클럭신호를 입력받고 복수의 제1 출력단을 통해 복수의 제1 출력클럭신호를 출력하기 위한 복수의 제1 출력 드라이버
    를 포함하는 이미지 센싱 장치.
  20. 제19항에 있어서,
    제2 입력단을 통해 제2 입력클럭신호 - 상기 제1 입력클럭신호와 위상이 다름 - 를 입력받고 복수의 제2 분배단을 통해 복수의 제2 클럭신호를 출력하기 위한 제2 클럭 트리;
    상기 복수의 제2 분배단에 공통으로 접속된 제2 도전 라인;
    상기 복수의 제2 클럭신호를 입력받고 복수의 제2 출력단을 통해 복수의 제2 출력클럭신호를 출력하기 위한 복수의 제2 출력 드라이버를 더 포함하는 이미지 센싱 장치.
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