JP2004205957A - 表示装置 - Google Patents

Abstract

【課題】低振幅の入力信号を内部に取り込むことが可能な表示装置を提供する。
【解決手段】レベル変換回路が、ゲート電極に第１容量素子を介して入力信号が印加される第１導電型の第１トランジスタと、ゲート電極に第２容量素子を介して入力信号が印加される第２導電型の第２トランジスタと、前記第１トランジスタのゲート電極に第１バイアス電圧を印加する第１バイアス回路と、前記第２トランジスタのゲート電極に第２バイアス電圧を印加する第２バイアス回路とを有し、前記第１バイアス電圧は、前記第１トランジスタのゲート電極に印加される電圧が最大値のときに、前記第１トランジスタがオフとなる電圧であり、前記第２バイアス電圧は、前記第２トランジスタのゲート電極に印加される電圧が最小値のときに、前記第２トランジスタがオフとなる電圧である。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置に係わり、特に、外部から入力される低振幅の入力信号（例えば、制御信号、表示データ）の電圧レベルを変換するレベル変換回路を備えた表示装置に関する。
【０００２】
【従来の技術】
ＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。
この液晶表示モジュールでは、外部（例えば、本体側のコンピュータ）から入力される入力信号（例えば、表示データ、制御信号）に基づき、画像を表示する。 このような場合には、液晶表示モジュールの入力段に、入力信号をより大きな振幅の信号に変換するレベル変換回路を備えるのが一般的である。
このレベル変換回路として、容量結合型レベル変換回路（特許文献１参照）、あるいは、直結型レベル変換回路（非特許文献１参照）が知られている。
【０００３】
なお、本願発明に関連する先行技術文献情報としては以下のものがある。
【特許文献１】
特開２００２−２５１１７４号公報
【非特許文献１】
ＳＩＤ ０２ ＤＩＧＥＳＴ ｐｐ．６９０−６９３
【０００４】
【発明が解決しようとする課題】
しかしながら、従来技術では基板上に周辺回路として内蔵された、薄膜トランジスタを用いたレベル変換回路に入力される非差動の入力信号としては、薄膜トランジスタのしきい値電圧（一般的には、０．７Ｖ前後）よりも充分に大きな３Ｖ程度の振幅の信号が用いられており、入力信号がより低振幅になった場合のことは考慮されていない。
前述の特許文献１に記載されている容量結合型レベル変換回路では、特許文献１の段落番号［００３８］〜［００５９］、並びに特許文献１の図１の記載から明らかなように、非差動の入力信号ＶＩＮとして、薄膜トランジスタのしきい値電圧の２倍より高い振幅の信号が必要であり、振幅が、しきい値電圧の２倍より小さい入力信号はレベル変換できない。
さらに、容量結合型レベル変換回路では、入力信号のデューティ比が変わると初期化が必要になるため、表示データのようにデューティ比の変動が激しい信号のレベル変換ができないという問題がある。
【０００５】
また、前述の非特許文献１に記載されている直結型レベル変換回路では、非特許文献１のＦｉｇ２に示す回路構成から明らかなように、Ｖ／Ｉ変換回路を構成する薄膜トランジスタのソース電極が基準電位（ＧＮＤ）に接続される増幅回路のため、入力信号の振幅が、非特許文献１で想定している３Ｖ振幅の入力信号であれば問題がないが、それよりも低振幅になった場合には充分な応答速度でレベル変換ができない。また、入力信号の振幅がしきい値電圧以下の場合には、レベル変換ができない。
したがって、特許文献１や非特許文献１などの、従来のレベル変換回路では、非差動の入力信号を用いる場合、薄膜トランジスタの製造上のばらつきによるしきい値電圧変動や実用的な応答速度を考慮すると、低振幅（例えば、１．２Ｖ以下）の入力信号を用いることができなかった。
本発明は、以上のような背景のもとでなされたものであり、本発明の目的は、低振幅の入力信号をレベル変換することが可能な表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
本発明では、デューティ比の変動が少ない制御信号（例えば、クロック信号、水平同期信号、垂直同期信号、サンプリング信号などのうちの少なくとも１つ以上）のレベル変換には交流結合型レベル変換回路を用いる。
本発明の交流結合型レベル変換回路は、第１トランジスタのゲート電極にバイアス電圧を印加する第１バイアス回路と、第２トランジスタのゲート電極にバイアス電圧を印加する第２バイアス回路を有する点で、前述の特許文献１に記載されているものと回路構成が相異する。
本発明では、第１バイアス回路は、第１トランジスタのゲート電極に印加される電圧が最大値のときに、第１トランジスタがオフとなる電圧（例えば、第１トランジスタのゲート電極に印加される電圧の最大値が、第１電圧（Ｖｄｄ）から第１トランジスタのしきい値を減算した電圧値となる電圧）を、第１トランジスタのゲート電極に印加する。
【０００７】
また、第２バイアス回路は、第２トランジスタのゲート電極に印加される電圧が最小値のときに、第２トランジスタがオフとなる電圧（例えば、第２トランジスタのゲート電極に印加される電圧の最小値が、第２電圧（ＧＮＤ）に第２トランジスタのしきい値を加算した電圧値となる電圧）を、第２トランジスタのゲート電極に印加する。
即ち、本発明では、第１、第２のバイアス回路で、第１トランジスタ、および第２トランジスタのゲート電圧をしきい値とほぼ等しい電圧にバイアスし、入力信号の電圧が、Ｈｉｇｈレベル（以下、単に、Ｈレベルという）、または、Ｌｏｗレベル（以下、単に、Ｌレベルという）になったときに、どちらか一方のトランジスタのゲート電圧にしきい値電圧と入力信号の電圧振幅が加算された電圧を印加するようにしたので、入力信号の振幅が、低振幅の場合でも充分な速度でレベル変換することが可能となる。
【０００８】
また、本発明では、デューティ比の変動が激しい表示データのレベル変換にはサンプリング＆レベル変換の直結型レベル変換回路を用いる。
この直結型レベル変換回路は、Ｖ／Ｉ変換回路を構成するソース接地のトランジスタの第２の電極（ソース電極）にバイアス電圧を印加するバイアス回路を有する点で、前述の非特許文献１に記載されているものと回路構成が相異する。
本発明のバイアス回路は、トランジスタのゲート電極に印加される電圧が最小値のときに、前記トランジスタがオフとなる電圧（例えば、第２電圧（ＧＮＤ）からトランジスタのしきい値電圧を減算した電圧）を、トランジスタの第２の電極に印加する。
これにより、トランジスタのオン／オフの電流比を高くとることが可能となるので、入力信号の振幅が、低振幅の場合でも、十分な応答でレベル変換することが可能となる。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施の形態の表示装置の概略構成を示すブロック図を示す。本実施の形態の表示装置は、低温ポリシリコンＴＦＴ（薄膜トランジスタ）を用いた液晶表示装置（以下、ＴＦＴ−ＬＣＤ）であり、例えば、ガラスやプラスチックなどの絶縁基板上に薄膜トランジスタが形成された低温ポリシリコン基板（以下、ＬＴＰＳ基板）１０、本体側コンピュータ内部のシステムＬＳＩ（２０）、電源回路３０から構成される。
ＬＴＰＳ基板１０には、容量結合型レベル変換回路１００、サンプルホールド回路２００、直結型レベル変換回路３００、シリアルパラレル変換回路４００、タイミング制御回路５００、ドレイン線駆動回路６００、ゲート線駆動回路７００、表示部８００が形成される。
このＬＴＰＳ基板１０に形成されたこれらの回路のトランジスタには、ＴＦＴが用いられている。
また、表示部８００には、ＴＦＴを備え、マトリクス状に配置される複数の画素、各画素に映像信号電圧を供給するドレイン信号線、各画素に走査信号電圧を供給するゲート信号線などが形成されるが、それらの構成は周知であるので、図示は省略する。
ＬＴＰＳ基板１０に形成されたこれらの回路のうち、表示部８００以外の回路は周辺回路と呼ばれる。
なお、図１において、ｃｌｋはクロック信号、ｈｓは水平同期信号、ｖｓは垂直同期信号、ｓｐｌはサンプリング信号、Ｄｉｎは表示データを示す。
【００１０】
本実施の形態では、例えば、クロック信号（ｃｌｋ）、水平同期信号（ｈｓ）、垂直同期信号（ｖｓ）、サンプリング信号（ｓｐｌ）などの制御信号には、容量結合型レベル変換回路１００を、表示データ（Ｄｉｎ）には、直結型レベル変換回路を使用する。
制御信号の一つとして、図示しないディスプレイタイミング信号（ＤＴＭＧ）を用いてもよい。制御信号として何を用いるかは必要に応じて適宜選択される。
制御信号のデューティ比はほぼ一定で変化しないため、容量結合型レベル変換回路１００でもバイアス点の変動が小さく、変換した信号のジッタを小さくすることができる。
入力された低振幅の制御信号は容量結合型レベル変換回路１００によって、より大きな振幅の信号にレベル変換され、タイミング制御回路５００に入力される。
タイミング制御回路５００では、これらの信号に基づいてサンプルホールド回路２００、直結型レベル変換回路３００、ドレイン線駆動回路６００、ゲート線駆動回路７００を制御する。
【００１１】
表示データ（Ｄｉｎ）は、サンプルホールド回路２００、直結型レベル変換回路３００により、表示データを一旦サンプルホールドした後、レベル変換を行う構成となっている。
ここで、シリアルパラレル変換回路４００の中に複数のサンプルホールド回路２００と直結型レベル変換回路を並列で並べ、シリアルで入力された表示データをそれぞれ並列で並べられたサンプルホールド回路２００でタイミングをずらしてサンプリングし、それぞれを対応する直結型レベル変換回路３００でレベル変換している。
これにより、各レベル変換回路における処理時問を長く確保できるので、より高速の表示データの入力に対応することが可能となる。この結果、表示データ入力の端子数を減らすことができ、高い信頼性の表示装置を実現できる。
尚、サンプルホールド回路２００に必要なサンプリングパルスや、直結型レベル変換回路３００の制御に必要な信号は、タイミング制御回路５００から供給される。
このようにして、制御信号を高速動作が可能な容量結合型レベル変換回路１００によりレベル変換し、そこで得られた信号を利用して、表示データを直結型レベル変換回路３００によってレベル変換するという使い分けを行っている。
更に、システムＬＳＩ（２０）の電圧、制御信号、表示データを低い電圧にできるので、表示装置の消費電力を低減することができる。
【００１２】
図２は、図１に示す容量結合型レベル変換回路１００の一例の回路構成を示す回路図である。
図２に示す容量結合型レベル変換回路は、Ｐ型ＭＯＳトランジスタ（以下、単に、ＰＭＯＳという）（ＭＰ１）と、Ｎ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳという）（ＭＮ１）、容量素子（Ｃ１，Ｃ２）と、第１のバイアス回路１１０と、第２のバイアス回路１２０で構成される。
ＰＭＯＳ（ＭＰ１）のソース電極（以下、単に、ソースという）と、ドレイン電極（以下、単に、ドレインという）は、それぞれ電源電圧（Ｖｄｄ）が供給される電源ラインと、出力端子（Ｔｏ）に接続され、ゲート電極（以下、単に、ゲートという）は、第１のバイアス回路１１０と容量素子（Ｃ１）に接続される。
ＮＭＯＳ（ＭＮ１）のソースとドレインは、それぞれ接地電圧（ＧＮＤ）が供給されるグランドラインと出力端子（Ｔｏ）に接続され、ゲートは、第２のバイアス回路１２０と容量素子（Ｃ２）に接続される。
容量素子（Ｃ１，Ｃ２）の他端は、入力端子（Ｔｉｎ）に接続される。
第１のバイアス回路１１０、および、第２のバイアス回路１２０は、ともに抵抗分圧回路で構成され、それぞれ抵抗素子（Ｒ１，Ｒ２）と、抵抗素子（Ｒ３、Ｒ４）で構成する。
【００１３】
図３は、図２に示す容量結合型レベル変換回路の動作波形を示す図であり、ＰＭＯＳ（ＭＰ１）とＮＭＯＳ（ＭＮ１）の各ゲート電圧（Ｖｇ１，Ｖｇ２）と、入力電圧（Ｖｉｎ）と出力電圧（Ｖｏ）の電圧波形を示す。
なお、図３、および後述する図５、図７、図９において、Ｔは時間、Ｖは電圧を示す。
ゲート電圧（Ｖｇ１）と、ゲート電圧（Ｖｇ２）とは、入力電圧（Ｖｉｎ）と同相であり、それらの中心電圧は、電源電圧（Ｖｄｄ）をそれぞれの抵抗で分圧した電圧となる。
第１のバイアス回路１１０は、ＰＭＯＳ（ＭＰ１）のゲートに印加される電圧（Ｖｇ１）の最大値が、電源電圧（Ｖｄｄ）からＰＭＯＳ（ＭＰ１）のしきい値電圧（Ｖｔｈｐ）を減算した電圧（Ｖｄｄ−Ｖｔｈｐ）になるようにバイアス電圧を設定する。
この設定により、ゲート電圧（Ｖｇ１）は、トランジスタ（ＭＰ１）のしきい値電圧（Ｖｔｈｐ）に相当する電圧と、更に入力電圧（Ｖｉｎ）の振幅分だけ低い電圧となるので、これらの電圧により、ＰＭＯＳ（ＭＰ１）はオン／オフする。
【００１４】
同様に、第２のバイアス回路１２０は、ＮＭＯＳ（ＮＭ１）のゲートに印加される電圧の最小値が、接地電圧（ＧＮＤ）にＮＭＯＳ（ＮＭ１）のしきい値電圧（Ｖｔｈｎ）を加算した電圧（ＧＮＤ＋Ｖｔｈｎ＝Ｖｔｈｎ）となるようにバイアス電圧を設定する。
この設定により、ゲート電圧（Ｖｇ２）は、トランジスタ（ＭＮ１）のしきい値（Ｖｔｈｎ）に相当する電圧と、更に入力電圧（Ｖｉｎ）の振幅分だけ高い電圧となるので、これらの電圧により、ＮＭＯＳ（ＭＮ１）はオン／オフする。
ここで、ＰＭＯＳ（ＭＰ１）とＮＭＯＳ（ＭＮ１）は相補的に動作するので、出力電圧（Ｖｏ）は、入力電圧（Ｖｉｎ）に対して、逆位相で、その振幅を電源電圧（Ｖｄｄ）とほぼ等しくできる。
図２に示す容量結合型レベル変換回路では、図３に示すように、ゲート電圧（Ｖｇ１，Ｖｇ２）の波形にサグといわれる波形歪みを生じる。
この波形歪みは、結合用の容量素子（Ｃ１，Ｃ２）と、第１および第２のバイアス回路（１１０，１２０）の出力抵抗のそれぞれの積（時定数）に関係し、波形歪みは時定数が大きければ少なく、小さければ大きい。このため、時定数を大きくすることで波形ひずみは低減できる。
しかし、時定数を大きくすると、ゲート電圧（Ｖｇ１，Ｖｇ２）が安定するまでの時間が長くなる。これは電源投入時になどで問題となる。
【００１５】
図４は、図１に示す容量結合型レベル変換回路１００の他の例の回路構成を示す回路図である。
図４に示す容量結合型レベル変換回路は、第１のバイアス回路１１０に、ダイオード接続のＰＭＯＳ（ＭＰ２）を、また、第２のバイアス回路１２０に、ダイオード接続のＮＭＯＳ（ＭＮ２）を接続した点で、図２に示す容量結合型レベル変換回路１００と相異する。
図５は、図４に示す容量結合型レベル変換回路の動作波形を示す図であり、ＰＭＯＳ（ＭＰ１）とＮＭＯＳ（ＭＮ１）の各ゲート電圧（Ｖｇ１，Ｖｇ２）と、入力電圧（Ｖｉｎ）と出力電圧（Ｖｏ）の電圧波形を示す。
ＰＭＯＳ（ＭＰ１）のゲートに印加される電圧の最大値は、ダイオード接続のＰＭＯＳ（ＭＰ２）により、抵抗素子（Ｒ１）と抵抗素子（Ｒ２）で分圧される電圧より、ＰＭＯＳ（ＭＰ２）のしきい値電圧（Ｖｔｈｐ）だけ高い電圧に制御され、最小値は、その最大値に対して、入力電圧（Ｖｉｎ）の振幅だけ低い電圧となる。
各ＰＭＯＳのしきい値電圧はほぼ一致するので、抵抗素子（Ｒ１）と抵抗素子（Ｒ２）で分圧される電圧を、電源電圧（Ｖｄｄ）よりも、ＰＭＯＳ（ＭＰ２）のしきい値電圧（Ｖｔｈｐ）の２倍の電圧だけ低い電圧に設定することで、ＰＭＯＳ（ＭＰ１）のゲートに印加される電圧（Ｖｇ１）の最大値を、電源電圧（Ｖｄｄ）からＰＭＯＳ（ＭＰ１）のしきい値電圧（Ｖｔｈｐ）を減算した電圧（Ｖｄｄ−Ｖｔｈｐ）になるように設定できる。
【００１６】
一方、ＮＭＯＳ（ＭＮ１）のゲートに印加される電圧の最小値は、ダイオード接続のＮＭＯＳ（ＭＮ２）により、抵抗素子（Ｒ３）と抵抗素子（Ｒ４）で分圧される電圧より、ＮＭＯＳ（ＭＮ２）のしきい値電圧（Ｖｔｈｎ）だけ低い電圧に制御され、最大値は、その最小値に対して、入力電圧（Ｖｉｎ）の振幅だけ高い電圧となる。
各ＮＭＯＳのしきい値電圧はほぼ一致するので、抵抗素子（Ｒ３）と抵抗素子（Ｒ４）で分圧される電圧を、ＮＭＯＳ（ＭＮ２）のしきい値電圧（Ｖｔｈｎ）の２倍の電圧に設定することで、ＮＭＯＳ（ＭＮ１）のゲートに印加される電圧の最小値を、接地電圧（ＧＮＤ）よりもＮＭＯＳ（ＭＮ２）のしきい値電圧（Ｖｔｈｎ）だけ高い電圧（Ｖｔｈｎ）に設定できる。
この結果、ゲート電圧（Ｖｇ１）、およびゲート電圧（Ｖｇ２）は、図２に示す容量結合型レベル変換回路と同等になり、入力電圧（Ｖｉｎ）の振幅を、電源電圧（Ｖｄｄ）と接地電圧（ＧＮＤ）との差の振幅に変換することができる。
さらに、図４に示す容量結合型レベル変換回路１００では、ダイオード接続のＭＯＳトランジスタ（ＭＰ２，ＭＮ２）により、ゲート電圧（Ｖｇ１）の最大値、およびゲート電圧（Ｖｇ２）の最小値は、一定の電圧になるようにバイアスされる。
このため、ゲート電圧（Ｖｇ１，Ｖｇ２）には、図３に示すような、波形ひずみは発生せず、したがって、図４に示す容量結合型レベル変換回路では、高速でジッタの少ないレベル変換回路を実現することができる。
【００１７】
図６は、図１に示す容量結合型レベル変換回路１００の他の例の回路構成を示す回路図である。
図６に示す容量結合型レベル変換回路は、第１のバイアス回路１１０と、第２のバイアス回路１２０の回路構成が、図４に示す容量結合型レベル変換回路と相異する。
図７は、図６に示す容量結合型レベル変換回路の動作波形を示す図であり、ＰＭＯＳ（ＭＰ１）とＮＭＯＳ（ＭＮ１）の各ゲート電圧（Ｖｇ１，Ｖｇ２）と、入力電圧（Ｖｉｎ）と出力電圧（Ｖｏ）の電圧波形を示す。
図６に示す容量結合型レベル変換回路では、第１のバイアス回路１１０が、ダイオード接続された３個のＰＭＯＳ（ＭＰ２，ＭＰ３，ＭＰ４）と抵抗素子（Ｒ５）とで構成される。
ＰＭＯＳ（ＭＰ３）と、ＰＭＯＳ（ＭＰ４）と、抵抗素子（Ｒ５）とを、電源電圧（Ｖｄｄ）と接地電圧（ＧＮＤ）との間に直列に接続し、ＰＭＯＳ（ＭＰ２）を、ＰＭＯＳ（ＭＰ４）のドレインと、ＰＭＯＳ（ＭＰ１）のゲートとの間に接続する。
この回路構成により、ＰＭＯＳ（ＭＰ２）に印加される電圧は、Ｖｄｄ−（Ｖｔｈｐ３＋Ｖｔｈｐ４）となる。
この結果、ＰＭＯＳ（ＭＰ１）のゲートに印加されるゲート電圧（Ｖｇ１）の最大値（Ｖｇ１ｍａｘ）は、下記（１）式のようになる。
【数１】

ここで、各ＰＭＯＳのしきい値電圧はほぼ一致するので、ゲート電圧（Ｖｇ１）の最大値（Ｖｇ１ｍａｘ）は、（Ｖｄｄ−Ｖｔｈｐ）に設定される。
【００１８】
同様に、第２のバイアス回路１２０は、ダイオード接続された３個のＮＭＯＳ（ＭＮ２，ＭＮ３，ＭＮ４）と、抵抗素子（Ｒ６）とで構成される。
ＮＭＯＳ（ＭＮ３）と、ＮＭＯＳ（ＭＮ４）、抵抗素子（Ｒ６）とを、電源電圧（Ｖｄｄ）と接地電圧（ＧＮＤ）との間に直列に接続し、ＮＭＯＳ（ＭＮ２）を、ＮＭＯＳ（ＭＮ３）のドレインと、ＮＭＯＳ（ＭＮ１）のゲートとの間に接続する。
この回路構成により、ＮＭＯＳ（ＭＮ２）に印加される電圧は、（Ｖｔｈｎ３＋Ｖｔｈｎ４）となる。
この結果、ＮＭＯＳ（ＭＮ１）のゲートに印加されるゲート電圧（Ｖｇ２）の最小値（Ｖｇ２ｍｉｎ）は、下記（２）式のようになる。
【数２】

ここで、各ＮＭＯＳのしきい値電圧はほぼ一致するので、ゲート電圧（Ｖｇ２）の最小値（Ｖｇ２ｍｉｎ）は、Ｖｔｈｎに制御される。
このように、図６に示す容量結合型レベル変換回路でも、ゲート電圧（Ｖｇ１）の最大値、ゲート電圧（Ｖｇ２）の最小値を、図４に示す容量結合型レベル変換回路と同様に設定できるので、図６に示す容量結合型レベル変換回路においても、高速で、ジッタの少ないレベル変換回路を実現することができる。
さらに、図６に示す容量結合型レベル変換回路では、ゲート電圧（Ｖｇ１）の最大値、ゲート電圧（Ｖｇ２）の最小値が、抵抗素子（Ｒ５，Ｒ６）に依存しないので、ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）が変動したときの調整を不要にすることができる。
【００１９】
図８は、図１に示す容量結合型レベル変換回路１００の他の例の回路構成を示す回路図である。
図８に示す容量結合型レベル変換回路は、第１のバイアス回路１１０のＰＭＯＳ（ＭＰ２）に代えて、ＰＭＯＳ（ＭＰ５）と抵抗素子（Ｒ７）を使用し、第２のバイアス回路１２０のＮＭＯＳ（ＭＮ２）に代えて、ＮＭＯＳ（ＭＮ５）と抵抗素子（Ｒ８）を使用した点で、図６に示す容量結合型レベル変換回路と相異する。
ここで、ＰＭＯＳ（ＭＰ５）のゲートは、ＰＭＯＳ（ＭＰ４）のドレインに接続され、ＰＭＯＳ（ＭＰ５）と抵抗素子（Ｒ７）とで、ソースフォロア回路を構成する。
ＰＭＯＳ（ＭＰ５）が順バイアスのとき、ＰＭＯＳ（ＭＰ５）のゲート・ソース間電圧は、Ｖｔｈｐ５となり、逆バイアスのとき、ＰＭＯＳ（ＭＰ５）はオフ状態となる。
この結果、ゲート電圧（Ｖｇ１）の最大値（Ｖｇ１ｍａｘ）は、下記（３）式のようになる。
【数３】

ここで、各ＰＭＯＳのしきい値電圧はほぼ一致するので、ゲート電圧（Ｖｇ１）の最大値（Ｖｇ１ｍａｘ）は、（Ｖｄｄ−Ｖｔｈｐ）に設定される。
【００２０】
同様に、ＮＭＯＳ（ＭＮ５）のゲートは、ＮＭＯＳ（ＭＮ３）のドレインに接続され、ＮＭＯＳ（ＭＮ５）と抵抗素子（Ｒ８）とで、ソースフォロア回路を構成する。
ＮＭＯＳ（ＭＮ５）が順バイアスのとき、ＮＭＯＳ（ＭＮ５）のゲート・ソース間電圧はＶｔｈｎ５となり、逆バイアスのとき、ＮＭＯＳ（ＭＮ５）はオフ状態となる。
この結果、ゲート電圧（Ｖｇ２）の最小値ゲート電圧（Ｖｇ２ｍｉｎ）は、下記（４）式のようになる。
【数４】

ここで、各ＮＭＯＳのしきい値電圧はほぼ一致するので、ゲート電圧（Ｖｇ２）の最小値（Ｖｇ２ｍｉｎ）は、Ｖｔｈｎに制御される。
このように、図８に示す容量結合型レベル変換回路でも、ゲート電圧（Ｖｇ１）の最大値、ゲート電圧（Ｖｇ２）の最小値を、図６に示す容量結合型レベル変換回路と同様に設定できるので、図８に示す容量結合型レベル変換回路においても、図６に示す容量結合型レベル変換回路と同様な効果を得ることができる。
【００２１】
図９は、図８に示す容量結合型レベル変換回路における、電源投入時のゲート電圧（Ｖｇ１）とゲート電圧（Ｖｇ２）の電圧応答を示す図である。
容量素子（Ｃ１，Ｃ２）の端子間電圧の初期値を０Ｖとすると、ＰＭＯＳ（ＭＰ５）はオフ状態、ＮＭＯＳ（ＭＮ５）はオン状態となる。
このため、ゲート電圧（Ｖｇ１）の応答時定数は、抵抗素子（Ｒ７）と容量素子（Ｃ１）の積で、ゲート電圧（Ｖｇ２）の応答時定数は、ＮＭＯＳ（ＭＮ５）の動抵抗（ＲＭＮ５）と容量素子（Ｃ２）の積で表される。
ゲート電圧（Ｖｇ１）の応答は遅く、ゲート電圧（Ｖｇ２）の応答は速いが、抵抗素子（Ｒ７）を小さくすることによって電源投入時の応答時間を短縮することができる。
【００２２】
図１０は、図１に示す容量結合型レベル変換回路１００の他の例の回路構成を示す回路図である。
図１０に示す容量結合型レベル変換回路は、図８に示す第１のバイアス回路１１０の抵抗素子（Ｒ７）に代えてＰＭＯＳ（ＭＰ６）を使用し、図８に示す第２のバイアス回路１２０の抵抗素子（Ｒ８）に代えてＮＭＯＳ（ＭＮ６）を使用した点で、図８に示す容量結合型レベル変換回路１００と相異する。
ＰＭＯＳ（ＭＰ６）とＰＭＯＳ（ＭＰ３）は、カレントミラー回路を構成し、ＰＭＯＳ（ＭＰ５）を定電流でバイアスし、同様に、ＮＭＯＳ（ＭＮ６）とＮＭＯＳ（ＭＮ４）は、カレントミラー回路を構成し、ＮＭＯＳ（ＭＮ５）を定電流でバイアスする。
図１０に示す容量結合型レベル変換回路においても、ゲート電圧（Ｖｇ１）の最大値、ゲート電圧（Ｖｇ２）の最小値を、図８に示す容量結合型レベル変換回路と同様に設定できるので、図１０に示す容量結合型レベル変換回路においても、図８に示す容量結合型レベル変換回路１００と同様の効果が得られる。
【００２３】
図１１は、図１に示す容量結合型レベル変換回路１００の他の例の回路構成を示す回路図である。
図１１に示す容量結合型レベル変換回路は、第１のバイアス回路１１０にＰＭＯＳ（ＭＰ７）を、第２のバイアス回路１２０にＮＭＯＳ（ＭＮ７）を追加した点で、図１０に示す容量結合型レベル変換回路と相異する。
図１１に示す容量結合型レベル変換回路では、ＰＭＯＳ（ＭＰ７）のゲートに、Ｖｃｔｐの制御信号を、また、ＮＭＯＳ（ＭＮ７）のゲートに、Ｖｃｔｎの制御信号に印加し、これらの制御信号（Ｖｃｔｐ，Ｖｃｔｎ）により、電源投入時に、ＰＭＯＳ（ＭＰ７）およびＮＭＯＳ（ＭＮ７）をオン状態にし、それ以外ではＰＭＯＳ（ＭＰ７）およびＮＭＯＳ（ＭＮ７）をオフ状態にする。
この結果、電源投入時のゲート電圧（Ｖｇ１，Ｖｇ２）の応答を速くできるとともに、電源投入後のゲート電圧（Ｖｇ１，Ｖｇ２）の波形歪を防止できるので、電源投入時の応答が速く、ジッタの少ないレベル変換回路を実現することできる。
【００２４】
図１２は、図１に示すサンプルホールド回路２００と、直結型レベル変換回路３００の一例の回路構成を示す回路図である。
サンプルホールド回路２１０は、ＮＭＯＳ（ＭＮ１１）と容量素子（Ｃ１１）で構成される。
ＮＭＯＳ（ＭＮ１１）は、ドレインがノード（Ｖａ）に接続されるとともに、ソースには表示データ（Ｄｉｎ）が印加され、ゲートには、サンプリングパルス（ＳＰＬ）が印加される。
容量素子（Ｃ１１）は、ノード（Ｖａ）と、接地電圧（ＧＮＤ）との間に接続される。
直結型レベル変換回路２８０は、Ｖ／Ｉ変換回路２２０と、第２のスイッチング素子２３０と、第１のスイッチング素子２４０と、電圧保持回路２５０と、第３のバイアス回路２６０と、インバータ２７０とで構成される。
Ｖ／Ｉ変換回路２２０は、ＮＭＯＳ（ＭＮ１２）で構成され、ＮＭＯＳ（ＭＮ１２）は、ゲートがノード（Ｖａ）に、ソースが第３のバイアス回路２６０に、ドレインが第２のスイッチング素子２３０に接続される。
第２のスイッチング素子２３０は、ＮＭＯＳ（ＭＮ１３）で構成され、ＮＭＯＳ（ＭＮ１３）は、ソースがＶ／Ｉ変換回路２２０に接続され、ドレインがノード（Ｖｂ）に接続されるとともに、ゲートに信号（ＣＫ２）が印加される。
【００２５】
第１のスイッチング素子は、ＰＭＯＳ（ＭＰ１１）で構成され、ＰＭＯＳ（ＭＰ１１）は、ドレインがノード（Ｖｂ）されるともに、ソースに電源電圧（Ｖｄｄ）が印加され、ゲートに信号（ＣＫ１）が印加される。
電圧保持回路２５０は、ノードＶｂと接地電圧（ＧＮＤ）との間に接続される容量素子（Ｃ１２）で構成される。
第３のバイアス回路２６０は、抵抗素子（Ｒ１１）と抵抗素子（Ｒ１２）とで構成され、抵抗素子（Ｒ１１）と抵抗素子（Ｒ１２）接続点（分圧点）に、ＮＭＯＳ（ＭＮ１２）のソースが接続される。
インバータ２７０は、ＰＭＯＳ（ＭＰ１２）とＮＭＯＳ（ＭＮ１４）とで構成され、ノード（Ｖｂ）の電圧が入力され、出力電圧（Ｖｃ）は、Ｄ型フリップフロップ回路（ＦＦ）に入力される。
【００２６】
図１３は、図１２に示す各部の電圧波形を示す図である。
Ｄｉｎは、低振幅の表示データであり、その周期はＴｃｋである。ＳＰＬは、サンプリングパルスであり、その周期は４×Ｔｃｋである。
サンプルホールド回路２１０は、サンプリングパルス（ＳＰＬ）がＨレベルのときに、表示データ（Ｄｉｎ）をサンプリングし、サンプリングパルス（ＳＰＬ）の立ち下がり時点でホールドする。
信号（ＣＫ１）は、第１のスイッチング素子２４０の制御信号、信号（ＣＫ２）は、第２のスイッチング素子２３０の制御信号である。
信号（ＣＫ１）が、Ｌレベルとなり、ＰＭＯＳ（ＭＰ１１）がオンすると、容量素子（Ｃ１２）を充電し、ノード（Ｖｂ）の電圧がＶｄｄとなる。
次に、信号（ＣＫ１）と信号（ＣＫ２）が、ともにＨレベルとなると、ＰＭＯＳ（ＭＰ１１）がオフ、ＮＭＯＳ（ＭＮ１３）がオンとなる。
ここで、ノード（Ｖａ）が、Ｌレベルときは、ＮＭＯＳ（ＭＮ１２）がオフとなって、ＮＭＯＳ（ＭＮ１２）にはオフ電流が流れるので、ノード（Ｖｂ）の電圧値は、ＶｄｄよりもΔＶｂだけ低下した電圧となる。
一方、ノード（Ｖａ）が、Ｈレベルのときは、ＮＭＯＳ（ＭＮ１２）がオンとなって、ＮＭＯＳ（ＭＮ１２）にはオン電流が流れるので、ノード（Ｖｂ）の電圧値は、ＴＨＬの期間を経てＧＮＤとなる。
ノード（Ｖｂ）の電圧が、インバータ２７０で波形整形されて、出力電圧（Ｖｃ）となる。
【００２７】
以上説明したように、図１２に示す回路では、低振幅の表示データ（Ｄｉｎ）を振幅がＶｄｄの信号（Ｖｃ）に変換することができる。
ノード（Ｖａ）が、Ｌレベルの時の、ノード（Ｖｂ）の電圧変化ΔＶｂは、下記（５）式で示される。
【数５】

一方、ノード（Ｖａ）が、Ｈレベルのときに、ノード（Ｖｂ）がＧＮＤに至るまでの時間ＴＨＬは、下記（６）式で示される。
【数６】

ΔＶｂ、ＴＨＬともに小さい方が好ましいので、ＮＭＯＳ（ＭＮ１２）の動作点はオフ電流Ｉｏｆｆ（ＭＮ１２）が小さく、オン電流Ｉｏｎ（ＭＮ１２）が大きくなるように設定する。
このため、ＮＭＯＳ（ＭＮ１２）のゲート電圧が最小値のときに、ゲート・ソース間電圧が、しきい値電圧となるよう、第３のバイアス回路２６０の出力電圧を（−Ｖｔｈｎ）に設定する。
これにより、ＮＭＯＳ（ＭＮ１２）のソースから見て、ゲート電圧は、トランジスタ（ＭＮ１２）のしきい値（Ｖｔｈｎ）に相当する電圧と、更に表示データ（Ｄｉｎ）の振幅分だけ高い電圧となるので、これらの電圧により、ＮＭＯＳ（ＭＮ１２）はオン／オフする。
この結果、ＮＭＯＳ（ＭＮ１２）のオフ電流を抑えた状態でオン電流を大きくすることができる。
【００２８】
図１４は、図１２に示すバイアス回路２６０の他の例の回路構成を示す回路図である。
図１４に示すバイアス回路は、ＭＯＳトランジスタＮＭＯＳ（ＭＮ１５）と抵抗素子（Ｒ１３）で構成される。
ＮＭＯＳ（ＭＮ１５）は、ソースが抵抗素子（Ｒ１３）に接続されるとともに、ゲートに接地電圧（ＧＮＤ）が印加され、ドレインに電源電圧（Ｖｄｄ）が印加される。
ＮＭＯＳ（ＭＮ１５）は、ソースフォロアとして動作し、出力であるソースの電圧は（−Ｖｔｈｎ）となる。
図１４に示すバイアス回路では、ＮＭＯＳ（ＭＮ１２）がオンした時の電流が抵抗素子（Ｒ１３）によって制限される。
このため、抵抗素子（Ｒ１３）を十分小さくすると共に、ＮＭＯＳ（ＭＮ１５）のオン電流を大きくすることが必要である。
【００２９】
図１５は、図１２に示すバイアス回路２６０の他の例の回路構成を示す回路図である。
図１５に示すバイアス回路は、ＮＭＯＳ（ＭＮ１６）と、ＰＭＯＳ（ＭＰ１３）と、ＰＭＯＳ（ＭＰ１４）と、抵抗素子（Ｒ１４）で構成される。
ＮＭＯＳ（ＭＮ１６）は、ゲートに接地電圧（ＧＮＤ）が印加され、ドレインに電源電圧（Ｖｄｄ）が印加される。
ＰＭＯＳ（ＭＰ１３）はダイオード接続され、ソースがＮＭＯＳ（ＭＮ１６）のソースに、ドレインが抵抗素子（Ｒ１４）に接続される。
ＰＭＯＳ（ＭＰ１４）は、ゲートがＰＭＯＳ（ＭＰ１３）のゲートに、ソースがＮＭＯＳ（ＭＮ１２）のソースに接続され、ドレインに負の電源電圧（Ｖｓｓ）が印加される。
この回路構成により、ＮＭＯＳ（ＭＮ１２）のソース電圧（Ｖｓｎ１２）は、下記（７）式で示される。
【数７】

ＰＭＯＳのしきい値電圧をＶｔｈｐ、ＮＭＯＳのしきい値電圧をＶｔｈｎとすると、ＮＭＯＳ（ＭＮ１２）のソース電圧は、−Ｖｔｈｎとなり、図１４に示すバイアス回路と同じバイアス電圧を得ることができる。
ＮＭＯＳ（ＭＮ１２）がオンした時の電流は、ＰＭＯＳ（ＭＰ１４）のソースの動抵抗で制限されるが、この動抵抗は電流増加とともに減少するので、その影響は少ない。
【００３０】
図１６は、図１２に示すバイアス回路２６０の他の例の回路構成を示す回路図である。
図１６に示すバイアス回路は、図１４に示すバイアス回路に、オペアンプ（ＯＰ１）と、ＰＭＯＳ（ＭＰ１５）を追加したものである。
このオペアンプ（ＯＰ１）と、ＰＭＯＳ（ＭＰ１５）によって、ＮＭＯＳ（ＭＮ１２）のソース電圧を負帰還制御するので、ＮＭＯＳ（ＭＮ１２）のソースを低いインピーダンスで駆動することができる。
【００３１】
図１７は、本実施の形態の容量結合型レベル変換回路、サンプルホールド回路、直結型レベル変換回路を用いた表示データ入力回路の回路構成を示すブロック図である。
図１７に示す表示データ入力回路は、容量結合型レベル変換回路１００と、サンプルホールド回路２００と、直結型レベル変換回路３００と、シリアルパラレル変換回路４００と、タイミング制御回路５００とで構成される。
なお、サンプルホールド回路２００と、直結型レベル変換回路３００とは、シリアルパラレル変換回路４００の一部を構成している。
容量結合型レベル変換回路１００は、前述の図２、図４、図６、図８、図１０、あるいは、図１１に示す容量結合型レベル変換回路を複数用いる。
この容量結合型レベル変換回路１００により、クロック（ｃｌｋ）、水平同期信号（ｈｓ）、垂直同期信号（ｖｓ）、および、８本のサンプリング信号（ｓｐｌ）の電圧レベルを変換する。レベル変換後の信号は、それぞれ符号ｃｌｋ＿ａ、ｈｓ＿ａ、ｖｓ＿ａ、ｓｐｌ＿ａで示した。
【００３２】
サンプルホールド回路２００は、前述の図１２に示すサンプルホールド回路を８回路分を並列に接続して構成し、シリアルに入力される表示データ（Ｄｉｎ）を、図１８に示す８本のレベル変換されたサンプリング信号（ｓｐｌ＿ａ）でサンプリングする。なお、ｓｐｌ＿ａのそれぞれは、図１３などにおけるサンプリングパルス（ＳＰＬ）に対応する。
また、図１８は、図１７に示す一部の信号のタイミングチャートを示す図である。
直結型レベル変換回路３００は、図１２に示すレベル変換回路２８０を、４回路ずつ２系統に分けて配置し、それぞれのレベル変換回路２８０が、異なるタイミングでサンプリングされた電圧（Ｄｉｎ＿ａ）をレベル変換する。なお、図１２に示す回路の代わりに、図１４、図１５、図１６に示す回路を用いてもよい。
シリアルパラレル変換回路４００は、４入力ラッチ回路（ＬＡＴ）を３個使用し、これらのラッチ回路（ＬＡＴ）で、異なるタイミングでレベル変換された表示データ（Ｄｉｎ＿ｂ，Ｄｉｎ＿ｃ）のタイミングを一致させて、パラレルに変換して、Ｄｉｎ＿ｄとして出力する。
タイミング制御回路５００は、レベル変換されたクロック（ｃｌｋ＿ａ）、同期信号（ｈｓ＿ａ，ｖｓ＿ａ）に基づき、制御信号（ｃｋ３，ｃｋ４，ｐｒ１，ｐｒ２，ｓｔ１，ｓｔ２）を生成する。なお、ｐｒ１およびｐｒ２は、図１３などにおける信号（ＣＫ１）に対応し、ｓｔ１およびｓｔ２は、図１３などにおける信号（ＣＫ２）に対応する。
【００３３】
以上説明したように、本実施の形態の容量結合型レベル変換回路では、第１のバイアス回路１１０、および第２のバイアス回路１２０で、ＰＭＯＳ（ＭＰ１）およびＮＭＯＳ（ＭＮ１）のオフ状態のゲート電圧を、ＰＭＯＳ（ＭＰ１）およびＮＭＯＳ（ＭＮ１）のしきい値電圧とほぼ等しい電圧に制御するので、オフ電流を抑えて消費電力を低減することが可能となる。
また、第１のバイアス回路１１０、および第２のバイアス回路１２０は、それぞれＰＭＯＳとＮＭＯＳのしきい値電圧（Ｖｔｈ）でバイアス電圧を決定するので、しきい値電圧（Ｖｔｈ）の変動（ばらつき）に依存せずに安定にオフ状態を保つことができる。
また、オン状態のゲート電圧は、ＰＭＯＳ（ＭＰ１）およびＮＭＯＳ（ＭＮ１）のしきい値電圧（Ｖｔｈ）に、入力信号の電圧振幅が加えられた電圧となり、オン電流を高くできるので、入力信号が低振幅の場合でも高い動作周波数のレベル変換回路を実現できる。
これにより、ＰＭＯＳ（ＭＰ１）およびＮＭＯＳ（ＭＮ１）のしきい値電圧（Ｖｔｈ）よりも低い入力電圧でもレベル変換することが可能となる。
【００３４】
このように、本実施の形態の容量結合型レベル変換回路では、振幅が１．２Ｖ以下、例えば、薄膜トランジスタから成るＰＭＯＳ（ＭＰ１）およびＮＭＯＳ（ＭＮ１）のしきい値電圧の２倍より小さい入力信号をレベル変換することが可能である。
この場合に、より消費電力を少なくするためには、入力信号は、振幅が、ＰＭＯＳ（ＭＰ１）およびＮＭＯＳ（ＭＮ１）のしきい値電圧の１．６倍以下の信号であることが好ましい。
原理的には、しきい値電圧以下の入力信号でもレベル変換可能であるが、より高速にレベル変換を行うためには、入力信号は、振幅が、ＰＭＯＳ（ＭＰ１）およびＮＭＯＳ（ＭＮ１）のしきい値電圧以上、１．６倍以下の信号であることがより好ましい。
本実施の形態の直結型レベル変換回路では、第３のバイアス回路により、Ｖ／Ｉ変換回路を構成するＮＭＯＳ（ＭＮ１２）のゲート・ソース間電圧を、ほぼＮＭＯＳ（ＭＮ１２）のしきい値電圧（Ｖｔｈ）にすることができ、さらに、オン状態では、このしきい値電圧（Ｖｔｈ）に、入力信号の電圧振幅が加算された電圧が印加されるので、十分に高いオン／オフ比をとることができ、低振幅で高速の表示データのレベル変換回路を実現することが可能となる。
また、同期信号と表示データのレベル変換回路を、それぞれ容量結合型と直結型で実現することで、表示装置用の高速で低振幅の信号レベル変換回路を実現することが可能となる。
【００３５】
したがって、本実施の形態の表示装置では、表示装置とシステムＬＳＩとのインターフェース信号を高速にできるので、信号線の端子数を削減し、コストを削減できるとともに、信頼性の高い表示装置を実現することが可能となる。
また、表示データのシリアルパラレル変換を併用することで、さらに高速化でき、信号線の端子数を大幅に低減することができる。
さらに、表示装置とシステムＬＳＩとのインターフェース信号を低振幅にできるので、低い電圧で動作するシステムＬＳＩからの信号を、直接表示装置に入力することができるので、部品点数を削減できるとともに、消費電力を低減することが可能となる。
なお、前述の説明では、本発明を、液晶表示モジュールに適用した実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置などの他の表示装置にも適用可能であることはいうまでもない。
また、トランジスタのしきい値電圧とほぼ同じ分だけバイアスさせる場合に限らず、しきい値電圧の半分以上、かつ、しきい値電圧以下の範囲でバイアスされるようにしてもよい。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明によれば、表示装置とシステムＬＳＩとのインターフェース信号を高速にできるので、信号線の端子数を削減し、コストを削減できるとともに、信頼性の高い表示装置を実現することが可能となる。
（２）本発明によれば、表示装置とシステムＬＳＩとのインターフェース信号を低振幅にできるので、低い電圧で動作するシステムＬＳＩからの信号を、直接表示装置に入力することができるので、部品点数を削減できるとともに、消費電力を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の表示装置の概略構成を示すブロック図を示す。
【図２】図１に示す容量結合型レベル変換回路の一例の回路構成を示す回路図である。
【図３】図２に示す容量結合型レベル変換回路の動作波形を示す図である。
【図４】図１に示す容量結合型レベル変換回路の他の例の回路構成を示す回路図である。
【図５】図４に示す容量結合型レベル変換回路の動作波形を示す図である。
【図６】図１に示す容量結合型レベル変換回路の他の例の回路構成を示す回路図である。
【図７】図６に示す容量結合型レベル変換回路の動作波形を示す図である。
【図８】図１に示す容量結合型レベル変換回路の他の例の回路構成を示す回路図である。
【図９】図８に示す容量結合型レベル変換回路における、電源投入時のゲート電圧（Ｖｇ１）とゲート電圧（Ｖｇ２）の電圧応答を示す図である。
【図１０】図１に示す容量結合型レベル変換回路の他の例の回路構成を示す回路図である。
【図１１】図１に示す容量結合型レベル変換回路の他の例の回路構成を示す回路図である。
【図１２】図１に示すサンプルホールド回路と、直結型レベル変換回路の一例の回路構成を示す回路図である。
【図１３】図１２に示す各部の電圧波形を示す図である。
【図１４】図１２に示すバイアス回路の他の例の回路構成を示す回路図である。
【図１５】図１２に示すバイアス回路の他の例の回路構成を示す回路図である。
【図１６】図１２に示すバイアス回路の他の例の回路構成を示す回路図である。
【図１７】本実施の形態の容量結合型レベル変換回路、サンプルホールド回路、直結型レベル変換回路を用いた表示データ入力回路の回路構成を示すブロック図である。
【図１８】図１７に示す一部の信号のタイミングチャートを示す図である。
【符号の説明】
１０…低温ポリシリコン基板（ＬＴＰＳ基板）２０…システムＬＳＩ、３０…電源回路、１００…容量結合型レベル変換回路、１１０…第１のバイアス回路、１２０…第２のバイアス回路、２００，２１０…サンプルホールド回路、２２０…Ｖ／Ｉ変換回路、２３０…第２のスイッチング素子、２４０…第１のスイッチング素子、２５０…電圧保持回路、２６０…第３のバイアス回路、２７０…インバータ、２８０，３００…直結型レベル変換回路、４００…シリアルパラレル変換回路、５００…タイミング制御回路、６００…ドレイン線駆動回路、７００…ゲート線駆動回路、８００…表示部、ＭＰ…Ｐ型ＭＯＳトランジスタ、ＭＮ…Ｎ型ＭＯＳトランジスタ、Ｃ…容量素子、Ｒ…抵抗素子、ＦＦ…フリップフロップ回路、ＬＡＴ…ラッチ回路、ＯＰ…オペアンプ。

Claims (18)

1. 基板上に形成された薄膜トランジスタを含むレベル変換回路を備える表示装置であって、
   前記レベル変換回路は、振幅が１．２Ｖ以下の非差動の入力信号を、振幅が第１電圧と第２電圧との差の電圧の信号に変換することを特徴とする表示装置。
2. 前記入力信号は、振幅が、前記薄膜トランジスタのしきい値電圧の２倍より小さい信号であることを特徴とする請求項１に記載の表示装置。
3. 前記入力信号は、振幅が、前記薄膜トランジスタのしきい値電圧の１．６倍以下の信号であることを特徴とする請求項２に記載の表示装置。
4. 前記入力信号は、振幅が、前記薄膜トランジスタのしきい値電圧以上、１．６倍以下の信号であることを特徴とする請求項２に記載の表示装置。
5. 前記入力信号は、制御信号、あるいは表示データであることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
6. 前記入力信号は、制御信号であり、
   前記レベル変換回路は、前記第１電圧が供給される第１電源線と出力端子との間に接続され、ゲート電極に第１容量素子を介して前記入力信号が印加される第１導電型の第１トランジスタと、
   前記出力端子と前記第２電圧が供給される第２電源線との間に接続され、ゲート電極に第２容量素子を介して前記入力信号が印加される第２導電型の第２トランジスタと、
   前記第１トランジスタのゲート電極に第１バイアス電圧を印加する第１バイアス回路と、
   前記第２トランジスタのゲート電極に第２バイアス電圧を印加する第２バイアス回路とを有し、
   前記第１バイアス電圧は、前記第１トランジスタのゲート電極に印加される電圧が最大値のときに、前記第１トランジスタがオフとなる電圧であり、
   前記第２バイアス電圧は、前記第２トランジスタのゲート電極に印加される電圧が最小値のときに、前記第２トランジスタがオフとなる電圧であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
7. 前記第１バイアス電圧は、前記第１トランジスタのゲート電極に印加される電圧の最大値が、前記第１電圧から前記第１トランジスタのしきい値電圧を減算した電圧値となる電圧であり、
   前記第２バイアス電圧は、前記第２トランジスタのゲート電極に印加される電圧の最小値が、前記第２電圧に前記第２トランジスタのしきい値電圧を加算した電圧値となる電圧であることを特徴とする請求項６に記載の表示装置。
8. 前記入力信号は、表示データであり、
   前記レベル変換回路は、前記入力信号をサンプリングするサンプルホールド回路と、
   ゲート電極に前記サンプルホールド回路の出力電圧が印加されるトランジスタと、
   第１の電極が、前記第１電圧が供給される第１電源線に接続される第１スイッチング素子と、
   第２の電極が、前記第１スイッチング素子の第２の電極に接続され、第１の電極が、前記トランジスタの第２の電極に接続される第２スイッチング素子と、
   前記第２スイッチング素子の第２の電極に接続される電圧保持回路と、
   前記第１電源線と、前記第２電圧が供給される第２電源線との間に接続され、前記電圧保持回路の出力電圧が入力されるインバータ回路と、
   前記トランジスタの第１の電極にバイアス電圧を印加するバイアス回路とを有し、
   前記バイアス電圧は、前記トランジスタのゲート電極に印加される電圧が最小値のときに、前記トランジスタがオフとなる電圧であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
9. 前記バイアス電圧は、前記第２電圧から前記トランジスタのしきい値電圧を減算した電圧であることを特徴とする請求項８に記載の表示装置。
10. 低振幅の制御信号を、振幅が第１電圧と第２電圧との差の電圧の信号に変換する第１のレベル変換回路と、
    低振幅の表示データを、振幅が第１電圧と第２電圧との差の電圧の信号に変換する第２のレベル変換回路とを備える表示装置であって、
    前記第１のレベル変換回路は、前記第１電圧が供給される第１電源線と出力端子との間に接続され、ゲート電極に第１容量素子を介して前記制御信号が印加される第１導電型の第１トランジスタと、
    前記出力端子と前記第２電圧が供給される第２電源線との間に接続され、ゲート電極に第２容量素子を介して前記制御信号が印加される第２導電型の第２トランジスタと、
    前記第１トランジスタのゲート電極に第１バイアス電圧を印加する第１バイアス回路と、
    前記第２トランジスタのゲート電極に第２バイアス電圧を印加する第２バイアス回路とを有し、
    前記第１バイアス電圧は、前記第１トランジスタのゲート電極に印加される電圧が最大値のときに、前記第１トランジスタがオフとなる電圧であり、
    前記第２バイアス電圧は、前記第２トランジスタのゲート電極に印加される電圧が最小値のときに、前記第２トランジスタがオフとなる電圧であり、
    前記第２のレベル変換回路は、前記表示データをサンプリングするサンプルホールド回路と、
    ゲート電極に前記サンプルホールド回路の出力電圧が印加される第３トランジスタと、
    第１の電極が、前記第１電源線に接続される第１スイッチング素子と、
    第２の電極が、前記第１スイッチング素子の第２の電極に接続され、第１の電極が、前記第３トランジスタの第２の電極に接続される第２スイッチング素子と、
    前記第２スイッチング素子の第２の電極に接続される電圧保持回路と、
    前記第１電源線と、前記第２電源線との間に接続され、前記電圧保持回路の出力電圧が入力されるインバータ回路と、
    前記第３トランジスタの第１の電極に第３バイアス電圧を印加する第３バイアス回路とを有し、
    前記第３バイアス電圧は、前記第３トランジスタのゲート電極に印加される電圧が最小値のときに、前記第３トランジスタがオフとなる電圧であることを特徴とする表示装置。
11. 前記第１バイアス電圧は、前記第１トランジスタのゲート電極に印加される電圧の最大値が、前記第１電圧から前記第１トランジスタのしきい値電圧を減算した電圧値となる電圧であり、
    前記第２バイアス電圧は、前記第２トランジスタのゲート電極に印加される電圧の最小値が、前記第２電圧に前記第２トランジスタのしきい値電圧を加算した電圧値となる電圧であり、
    前記第３バイアス電圧は、前記第２電圧から前記第３トランジスタのしきい値電圧を減算した電圧であることを特徴とする請求項１０に記載の表示装置。
12. 前記第１のレベル変換回路から出力される制御信号に基づき、前記第２のレベル変換回路の前記第１スイッチング素子および前記第２スイッチング素子を駆動することを特徴とする請求項１０または請求項１１に記載の表示装置。
13. 前記第１のレベル変換回路、および前記第２のレベル変換回路は、基板上に形成された薄膜トランジスタを含むことを特徴とする請求項１０ないし請求項１２のいずれか１項に記載の表示装置。
14. 低振幅の入力信号を、振幅が第１電圧と第２電圧との差の電圧の信号に変換するレベル変換回路を備える表示装置であって、
    前記レベル変換回路は、前記第１電圧が供給される第１電源線と出力端子との間に接続され、ゲート電極に第１容量素子を介して前記入力信号が印加される第１導電型の第１トランジスタと、
    前記出力端子と前記第２電圧が供給される第２電源線との間に接続され、ゲート電極に第２容量素子を介して前記入力信号が印加される第２導電型の第２トランジスタと、
    前記第１トランジスタのゲート電極に第１バイアス電圧を印加する第１バイアス回路と、
    前記第２トランジスタのゲート電極に第２バイアス電圧を印加する第２バイアス回路とを有し、
    前記第１バイアス電圧は、前記第１トランジスタのゲート電極に印加される電圧が最大値のときに、前記第１トランジスタがオフとなる電圧であり、
    前記第２バイアス電圧は、前記第２トランジスタのゲート電極に印加される電圧が最小値のときに、前記第２トランジスタがオフとなる電圧であることを特徴とする表示装置。
15. 前記第１バイアス電圧は、前記第１トランジスタのゲート電極に印加される電圧の最大値が、前記第１電圧から前記第１トランジスタのしきい値電圧を減算した電圧値となる電圧であり、
    前記第２バイアス電圧は、前記第２トランジスタのゲート電極に印加される電圧の最小値が、前記第２電圧に前記第２トランジスタのしきい値電圧を加算した電圧値となる電圧であることを特徴とする請求項１４に記載の表示装置。
16. 低振幅の入力信号を、振幅が第１電圧と第２電圧との差の電圧の信号に変換するレベル変換回路を備える表示装置であって、
    前記レベル変換回路は、前記入力信号をサンプリングするサンプルホールド回路と、
    ゲート電極に前記サンプルホールド回路の出力電圧が印加されるトランジスタと、
    第１の電極が、前記第１電源線に接続される第１スイッチング素子と、
    第２の電極が、前記第１スイッチング素子の第２の電極に接続され、第１の電極が、前記トランジスタの第２の電極に接続される第２スイッチング素子と、
    前記第２スイッチング素子の第２の電極に接続される電圧保持回路と、
    前記第１電源線と、前記第２電源線との間に接続され、前記電圧保持回路の出力電圧が入力されるインバータ回路と、
    前記トランジスタの第１の電極にバイアス電圧を印加するバイアス回路とを有し、
    前記バイアス電圧は、前記トランジスタのゲート電極に印加される電圧が最小値のときに、前記トランジスタがオフとなる電圧であることを特徴とする表示装置。
17. 前記バイアス電圧は、前記第２電圧から前記トランジスタのしきい値電圧を減算した電圧であることを特徴とする請求項１６に記載の表示装置。
18. 前記レベル変換回路は、基板上に形成された薄膜トランジスタを含むことを特徴とする請求項１４ないし請求項１７のいずれか１項に記載の表示装置。

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