WO2015098039A1 - 信号電位変換回路 - Google Patents

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WO2015098039A1
WO2015098039A1 PCT/JP2014/006258 JP2014006258W WO2015098039A1 WO 2015098039 A1 WO2015098039 A1 WO 2015098039A1 JP 2014006258 W JP2014006258 W JP 2014006258W WO 2015098039 A1 WO2015098039 A1 WO 2015098039A1
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potential
circuit
termination node
signal
power supply
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PCT/JP2014/006258
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剛志 江渕
誠司 渡辺
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株式会社ソシオネクスト
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/003—Modifications for increasing the reliability for protection
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits

Definitions

  • the present disclosure relates to a signal potential conversion circuit that converts the potential of an input signal in order to transfer a different potential signal.
  • Recent transistors have been reduced in operating voltage with miniaturization.
  • a voltage standard is determined for the external interface, and the integrated circuit must be operated at, for example, 5 V or 3.3 V so that it can be connected to a conventional device.
  • a level shift circuit (signal potential conversion circuit) is used to exchange a signal driven by a fine transistor and a signal driven by, for example, 5V or 3.3V.
  • an AC coupling circuit using a capacitor is effective for high-speed signal transmission.
  • Patent Document 1 discloses a configuration for suppressing the attenuation of the potential of the termination node so that the signal potential conversion circuit does not generate jitter in the converted signal.
  • This disclosure provides a signal potential conversion circuit that can operate at high speed and can maintain the amplitude of the signal even during low-speed operation or when a burst signal is input, and operates normally.
  • the signal potential conversion circuit includes a capacitor in which an input signal is given to one end and the other end connected to the termination node, a clamp circuit that receives the potential of the termination node, and a voltage connected to the termination node.
  • a holding circuit, and the clamp circuit includes: a first connection element provided between the first power supply and the termination node; a termination node; and a second power supply having a power supply voltage lower than that of the first power supply.
  • the first connection element is provided when the potential of the termination node is lower than the first potential higher than the power supply voltage of the second power supply.
  • the potential of the termination node is lower than the power supply voltage of the first power supply and higher than the second potential higher than the first potential.
  • the impedance will decrease.
  • the voltage holding circuit operates so as to increase the potential of the termination node when the potential of the termination node is higher than the third potential lower than the first potential and lower than the second potential.
  • the terminal node operates so as to lower the potential of the terminal node.
  • the potential of the termination node is defined in the range from the first potential to the second potential by the clamp circuit. Further, when the potential of the termination node is higher than the third potential, it is raised by the voltage holding circuit, and when it is lower than the third potential, it is lowered by the voltage holding circuit. For this reason, for example, even when the capacitor charge is gradually discharged during low-speed operation or when a burst signal is input, the voltage holding circuit suppresses a decrease or increase in the potential of the termination node. Thereby, the amplitude of the signal can be held.
  • the signal potential conversion circuit includes a first capacitor in which a positive signal constituting a differential signal is given to one end and the other end connected to a first termination node, and a first termination
  • a first clamp circuit receiving the potential of the node, a negative signal constituting a differential signal is applied to one end, a second capacitor having the other end connected to the second termination node, and a second termination node
  • a second clamp circuit for receiving a potential and a differential voltage holding circuit connected to the first and second termination nodes.
  • the first clamp circuit includes a first power source and a first termination node. A first connection element provided therebetween, a first termination node, and a second connection element provided between a second power supply having a power supply voltage lower than that of the first power supply.
  • the potential of the first terminal node is higher than the power supply voltage of the second power supply.
  • the impedance is lowered when the potential becomes lower than the high first potential, and the second connection element has a potential at the first terminal node lower than the power supply voltage of the first power supply, and When the potential becomes higher than the second potential, which is higher than the first potential, the impedance is lowered, and the second clamp circuit is provided between the first power source and the second terminal node.
  • connection element a second termination node, and a fourth connection element provided between the second power supply
  • the third connection element has a potential of the second termination node of The impedance decreases when the potential becomes lower than the first potential
  • the impedance of the fourth connection element decreases when the potential of the second terminal node becomes higher than the second potential.
  • the differential voltage holding circuit has a first termination node. Is higher than the potential of the second termination node, the potential of the first termination node is raised and the potential of the second termination node is lowered. When the potential is lower than the terminal node potential, the first terminal node potential is lowered and the second terminal node potential is raised.
  • the first and second clamping circuits define the potential of the first and second terminal nodes in a range from the first potential to the second potential.
  • the potential of the first termination node is higher than that of the second termination node, the potential of the first termination node is raised and the potential of the second termination node is lowered by the differential voltage holding circuit.
  • the differential voltage holding circuit lowers the potential of the first termination node and raises the potential of the second termination node. For this reason, for example, even when the charge of the first and second capacitors is gradually discharged during low-speed operation or when a burst signal is input, the differential voltage holding circuit causes the first and second capacitors to be discharged. A decrease or increase in the potential of the termination node is suppressed. Thereby, the amplitude of the differential signal can be held.
  • a signal potential conversion circuit that can operate at high speed and can maintain the signal amplitude even during low-speed operation or when a burst signal is input.
  • FIG. 1 is a diagram illustrating a configuration of a signal potential conversion circuit according to a first embodiment.
  • 2 is a timing chart showing an operation of the signal potential conversion circuit of FIG. 1.
  • 2 is a configuration example of a voltage holding circuit in FIG. 1.
  • It is another example of a structure of the voltage holding circuit in FIG.
  • It is another example of a structure of the voltage holding circuit in FIG. 6 is a diagram illustrating a configuration of a signal potential conversion circuit according to a second embodiment.
  • FIG. 7 is a timing chart showing an operation of the signal potential conversion circuit of FIG. 6. 7 is a configuration example of a differential voltage holding circuit in FIG. 6. 7 is another configuration example of the differential voltage holding circuit in FIG. 6. 7 is another configuration example of the differential voltage holding circuit in FIG. 6.
  • FIG. 1 is a diagram illustrating a signal potential conversion circuit according to the first embodiment and circuit configurations before and after the signal potential conversion circuit.
  • the signal potential conversion circuit shown in FIG. 1 uses AC coupling.
  • 10 is a receiving circuit that receives the signal IN of the termination node ND and generates an output signal OUT
  • 20 is a capacitor to which the input signal CIN is applied at one end and the other end is connected to the termination node ND
  • 30 A signal driving circuit that drives the input signal CIN
  • 40 is a clamp circuit that receives the potential (signal IN) of the termination node ND
  • 50 is a voltage holding circuit connected to the termination node ND.
  • the capacitor 20, the clamp circuit 40, and the voltage holding circuit 50 constitute a signal potential conversion circuit according to this embodiment.
  • FIG. 2 is a timing chart showing the operation of the signal potential conversion circuit shown in FIG.
  • the signal drive circuit 30 is supplied with the power supply voltage VDDL and outputs a signal CIN having an amplitude of VDDL.
  • the receiving circuit 10 is applied with the power supply voltage VDDH, amplifies the potential of the signal IN with respect to the reference potential VTT, and generates an output signal OUT having an amplitude of VDDH.
  • the signal IN needs to have an amplitude centered on the reference potential VTT.
  • the clamp circuit 40 has a function of changing the signal potential so that the signal IN becomes a signal having an amplitude around the reference potential VTT. That is, the clamp circuit 40 increases the potential of the signal IN when the signal IN is lower than the potential VCLB, and decreases the potential of the signal IN when the signal IN exceeds the potential VCLT (> VCLB).
  • the clamp circuit 40 includes a first connection element provided between the power supply VDDH and the termination node ND, and a second connection element provided between the termination node ND and the power supply VSS (VSS ⁇ VDDH). I have.
  • the impedance of the first connection element is lowered when the potential of the termination node ND becomes lower than the potential VCLB (> VSS) as the first potential.
  • the impedance of the second connection element is lowered when the potential of the termination node ND becomes higher than the potential VCLT ( ⁇ VDDH) as the second potential.
  • the voltage holding circuit 50 operates to increase the potential of the termination node ND when the potential of the termination node ND (the potential of the signal IN) is higher than the potential Vbias as the third potential.
  • the operation is performed to lower the potential of the termination node ND.
  • the potential Vbias is higher than the potential VCLB and lower than the potential VCLT (VSS ⁇ VCLB ⁇ Vbias ⁇ VCLT ⁇ VDDH).
  • the signal level gradually increases as shown by the one-dot chain line in FIG. 2 when operating at a low speed or when a burst signal whose data does not change for a long time is input. Change. This is because the charge accumulated in the capacitor 20 is discharged little by little through the element connected to the capacitor 20. As a result, since the signal amplitude cannot be maintained, normal operation becomes difficult.
  • the change of the signal level can be suppressed by the operation of the voltage holding circuit 50. Further, for example, even when the voltage holding circuit 50 operates so as to increase the potential of the termination node ND, when the potential of the termination node ND reaches the potential VCLT, the potential is kept constant by the clamp circuit 40. .
  • FIG. 3 is a configuration example of the voltage holding circuit 50 of FIG. 3 to 5, the clamp circuit 40 includes an NMOS transistor 41 having a drain connected to a power supply VDDH as a first power supply, a source connected to the termination node ND, and a drain connected to a second power supply. And a PMOS transistor 42 whose source is connected to the termination node ND.
  • the clamp circuit 40 includes an NMOS transistor 41 as a first connection element and a PMOS transistor 42 as a second connection element. Control potentials NBIAS and PBIAS generated by control potential generation circuits 100 and 200 are applied to the gates of NMOS transistor 41 and PMOS transistor 42, respectively.
  • FIG. 1 Control potentials NBIAS and PBIAS generated by control potential generation circuits 100 and 200 are applied to the gates of NMOS transistor 41 and PMOS transistor 42, respectively.
  • control potentials NBIAS and PBIAS are controlled. Note that the configuration and operation of the control potential generation circuits 100 and 200 are described in detail, for example, in Patent Document 1, and description thereof is omitted here.
  • the termination node ND is terminated using the NMOS transistor 41 and the PMOS transistor 42.
  • the present invention is not limited to this. That is, any connection element whose impedance decreases when the potential of the termination node ND becomes lower than VCLB can be used in place of the NMOS transistor 41, and when the potential of the termination node ND becomes higher than VCLT. Any connection element that reduces the impedance can be used in place of the PMOS transistor 42.
  • the voltage holding circuit 50 shown in FIG. 3 includes a first current source 51 connected to the power supply VDDH, a second current source 52 connected to the ground power supply VSS, the first current source 51, and the second current. And a cross latch circuit unit 53 provided between the source 52 and the source 52.
  • the cross latch circuit unit 53 receives the potential of the termination node ND and the potential Vbias.
  • the cross latch circuit unit 53 includes PMOS transistors TR1 and TR2 and NMOS transistors TR3 and TR4.
  • the PMOS transistor TR1 and the NMOS transistor TR3 have their gates and drains connected to each other, and constitute a first inverter circuit portion 53a.
  • the PMOS transistor TR2 and the NMOS transistor TR4 have their gates and drains connected to each other, and constitute a second inverter circuit portion 53b.
  • the gates and drains of the PMOS transistor TR1 and the NMOS transistor TR3 correspond to the input terminal and the output terminal of the first inverter circuit unit 53a, respectively.
  • the gates and drains of the PMOS transistor TR2 and the NMOS transistor TR4 correspond to the input terminal and the output terminal of the second inverter circuit unit 53b, respectively.
  • the output terminal of the first inverter circuit unit 53a and the input terminal of the second inverter circuit unit 53b are connected to the termination node ND.
  • a potential Vbias is applied to the input end of the first inverter circuit portion 53a and the output end of the second inverter circuit portion 53b.
  • the PMOS transistor TR1 and the NMOS transistor TR4 are turned off, while the PMOS transistor TR2 and the NMOS transistor TR3 are turned on.
  • a current flows from the termination node ND to the ground power supply VSS via the NMOS transistor TR3. This current keeps the electric charge of the capacitor 20 and works to lower the potential of the termination node ND. Thereby, an increase in the potential of the signal IN is suppressed.
  • the voltage holding circuit 50 of FIG. 3 works to increase the potential of the termination node ND when the potential of the termination node ND is higher than the potential Vbias, and when the potential of the termination node ND is lower than the potential Vbias. This serves to lower the potential of the termination node ND. Moreover, the switching operation is fast and the circuit scale is small.
  • FIG. 4 shows another configuration example of the voltage holding circuit 50.
  • the cross latch circuit unit 53 receives the output voltage of the level shifter 70 in addition to the potential of the termination node ND and the potential Vbias.
  • the level shifter 70 shifts the level of the input signal CIN given to one end of the capacitor 20.
  • the second inverter circuit portion 53b is supplied with an output voltage of the level shifter 70, that is, a signal obtained by level shifting the input signal CIN at the input end. This signal is substantially the same signal as the signal IN at the termination node ND.
  • the operation of the voltage holding circuit 50 shown in FIG. 4 is the same as the operation of the voltage holding circuit 50 shown in FIG.
  • the gates of the transistors TR2 and TR4 of the second inverter circuit portion 53b are driven not by the potential of the termination node ND but by a signal obtained by level shifting the input signal CIN.
  • the parasitic capacitance of the termination node ND can be reduced, and high-speed operation becomes possible.
  • FIG. 5 shows another configuration example of the voltage holding circuit 50.
  • the circuit configuration of FIG. 5 is substantially the same as that of FIG. 3, but the voltages VCLT and VCLB are given to the cross latch circuit unit 53 as operating voltages.
  • the buffer 54 as the first buffer circuit unit is a voltage follower that receives the voltage VCLT, and performs impedance conversion.
  • the buffer 56 as the second buffer circuit unit is a voltage follower that receives the voltage VCLB, and performs impedance conversion.
  • Reference numerals 55 and 57 denote high resistances for passing a current through the cross latch circuit portion 53.
  • the operation of the voltage holding circuit 50 shown in FIG. 5 is the same as the operation of the voltage holding circuit 50 shown in FIG.
  • the cross latch circuit unit 53 operates between the voltage VCLT and the voltage VCLB. Therefore, by controlling the voltages VCLT and VCLB, the voltage holding operation at the termination node ND by the voltage holding circuit 50 can be appropriately controlled. Note that the circuit configuration of FIG. 5 can be combined with the circuit configuration of FIG.
  • the clamp circuit 40 defines the potential of the termination node ND in a range from the potential VCLB to the potential VCLT.
  • the potential of the termination node ND is raised by the voltage holding circuit 50 when it is higher than the potential Vbias, and lowered by the voltage holding circuit 50 when it is lower than the potential Vbias. For this reason, for example, even when the charge of the capacitor 20 is gradually discharged during low-speed operation or when a burst signal is input, the voltage holding circuit 50 suppresses the decrease or increase in the potential of the termination node ND. The As a result, the amplitude of the signal IN can be held.
  • FIG. 6 is a diagram illustrating a signal potential conversion circuit according to the second embodiment and a circuit configuration before and after the signal potential conversion circuit.
  • reception circuits 15a and 15b, capacitors 20a and 20b, signal drive circuits 30a and 30b, and clamp circuits 40a and 40b are provided for each of the positive signal and the negative signal constituting the differential signal.
  • the differential driver circuit 15 is configured by the receiving circuits 15a and 15b.
  • the differential voltage holding circuit 60 is connected to a positive signal termination node NDa and a negative signal termination node NDb.
  • the capacitors 20a and 20b, the clamp circuits 40a and 40b, and the differential voltage holding circuit 60 constitute a signal potential conversion circuit according to this embodiment.
  • FIG. 7 is a timing chart showing the operation of the signal potential conversion circuit shown in FIG.
  • the signal drive circuits 30a and 30b are supplied with a power supply voltage VDDL and output signals CINa and CINb having an amplitude of VDDL.
  • the differential driver circuit 15 is applied with the power supply voltage VDDH, amplifies the potentials of the signals INa and INb, and generates a differential signal having an amplitude of VDDH.
  • the clamp circuit 40a increases the potential of the signal INa when the signal INa falls below the potential VCLB, and lowers the potential of the signal INa when the signal INa exceeds the potential VCLT.
  • the clamp circuit 40a includes a first connection element provided between the power supply VDDH and the termination node NDa, and a first connection element provided between the termination node NDa and the power supply VSS. 2 connection elements.
  • the first connection element has an impedance that decreases when the potential of the termination node NDa becomes lower than the potential VCLB.
  • the impedance of the second connection element decreases when the potential of the termination node NDa becomes higher than the potential VCLT.
  • the clamp circuit 40b increases the potential of the signal INb when the signal INb falls below the potential VCLB, and lowers the potential of the signal INb when the signal INb exceeds the potential VCLT.
  • the clamp circuit 40b includes a first connection element provided between the power supply VDDH and the termination node NDb, and a first connection element provided between the termination node NDb and the power supply VSS. 2 connection elements.
  • the impedance of the first connection element decreases when the potential of the termination node NDb becomes lower than the potential VCLB.
  • the impedance of the second connection element decreases when the potential of the termination node NDb becomes higher than the potential VCLT.
  • the differential voltage holding circuit 60 increases the potential of the termination node NDa and increases the potential of the termination node NDb when the potential of the termination node NDa (the potential of the signal INa) is higher than the potential of the termination node NDb (the potential of the signal INb). Works to lower. Further, when the potential of the termination node NDa is lower than the potential of the termination node NDb, the operation is performed to lower the potential of the termination node NDa and raise the potential of the termination node NDb.
  • the differential voltage holding circuit 60 when the low-speed operation is performed or when a burst signal whose data does not change for a long time is input, the signal level is changed as shown by the one-dot chain line in FIG. Change gradually. This is because the charges accumulated in the capacitors 20a and 20b are discharged little by little through the elements connected to the capacitors 20a and 20b. As a result, since the signal amplitude cannot be maintained, normal operation becomes difficult.
  • the change in the signal level can be suppressed by the operation of the differential voltage holding circuit 60.
  • the clamp circuit when the potential of the termination node NDa reaches the potential VCLT.
  • the potential is kept constant by 40a, and when the potential of the termination node NDb reaches the potential VCLB, the potential is kept constant by the clamp circuit 40b.
  • FIG. 8 is a configuration example of the differential voltage holding circuit 60 of FIG. 8 to 10, the configurations and operations of the clamp circuits 40a and 40b are substantially the same as those of the clamp circuit 40 shown in FIG. 3 and the like, and thus detailed description thereof is omitted here.
  • the clamp circuit 40a includes an NMOS transistor 41a as a first connection element and a PMOS transistor 42a as a second connection element.
  • the clamp circuit 40b includes an NMOS transistor 41b as a third connection element and a PMOS transistor 42b as a fourth connection element.
  • the clamp circuits 40a and 40b share the control potential generation circuits 100 and 200 that generate the control potentials NBIAS and PBIAS.
  • the clamp circuits 40a and 40b may include the control potential generation circuits 100 and 200, respectively.
  • the differential voltage holding circuit 60 shown in FIG. 8 includes a first current source 61 connected to the power supply VDDH, a second current source 62 connected to the ground power supply VSS, a first current source 61, and a second current source 61.
  • a cross latch circuit portion 63 provided between the current source 62 and the current source 62.
  • Cross latch circuit unit 63 receives the potential of termination node NDa and the potential of termination node NDb.
  • the cross latch circuit unit 63 includes PMOS transistors TR1 and TR2 and NMOS transistors TR3 and TR4.
  • the PMOS transistor TR1 and the NMOS transistor TR3 have their gates and drains connected to each other, and constitute a first inverter circuit portion 63a.
  • the PMOS transistor TR2 and the NMOS transistor TR4 have their gates and drains connected to each other, and constitute a second inverter circuit portion 63b.
  • the gates and drains of the PMOS transistor TR1 and the NMOS transistor TR3 correspond to the input terminal and the output terminal of the first inverter circuit unit 63a, respectively.
  • the gates and drains of the PMOS transistor TR2 and the NMOS transistor TR4 correspond to the input terminal and the output terminal of the second inverter circuit unit 63b, respectively.
  • the output terminal of the first inverter circuit unit 63a and the input terminal of the second inverter circuit unit 63b are connected to the termination node NDa.
  • the input terminal of the first inverter circuit unit 63a and the output terminal of the second inverter circuit unit 63b are connected to the termination node NDb.
  • the PMOS transistor TR1 and the NMOS transistor TR4 are turned off, while the PMOS transistor TR2 and The NMOS transistor TR3 becomes conductive.
  • a current flows from the termination node NDa to the ground power supply VSS via the NMOS transistor TR3.
  • This current keeps the electric charge of the capacitor 20a and lowers the potential of the termination node NDa.
  • an increase in the potential of the signal INa is suppressed.
  • a current flows from the power supply VDDH to the termination node NDb through the PMOS transistor TR2.
  • This current keeps the electric charge of the capacitor 20b and increases the potential of the termination node NDb. Thereby, a decrease in the potential of the signal INb is suppressed.
  • the differential voltage holding circuit 60 of FIG. 8 functions to raise the potential of the termination node NDa and lower the potential of the termination node NDb when the potential of the termination node NDa is higher than the potential of the termination node NDb.
  • the potential of the termination node NDa is lower than the potential of the termination node NDb, the potential of the termination node NDa is lowered and the potential of the termination node NDb is increased.
  • the switching operation is fast and the circuit scale is small.
  • FIG. 9 shows another configuration example of the differential voltage holding circuit 60.
  • the circuit configuration of FIG. 9 is almost the same as that of FIG. 8, but the cross latch circuit unit 63 receives the output voltages of the level shifters 70a and 70b in addition to the potentials of the termination nodes NDa and NDb.
  • the level shifter 70a shifts the level of the input signal CINa given to one end of the capacitor 20a.
  • the level shifter 70b shifts the level of the input signal CINb given to one end of the capacitor 20b.
  • the first inverter circuit unit 63a is supplied with an output voltage of the level shifter 70b, that is, a signal obtained by level shifting the input signal CINb at the input end.
  • This signal is substantially the same signal as the signal INb at the termination node NDb.
  • the second inverter circuit unit 63b is supplied with an output voltage of the level shifter 70a, that is, a signal obtained by level-shifting the input signal CINa, at the input terminal. This signal is substantially the same signal as the signal INa at the termination node NDa.
  • the operation of the differential voltage holding circuit 60 shown in FIG. 9 is the same as the operation of the differential voltage holding circuit 60 shown in FIG.
  • the gates of the transistors TR1 and TR3 of the first inverter circuit unit 63a are driven not by the potential of the termination node NDb but by a signal obtained by level shifting the input signal CINb.
  • the gates of the transistors TR2 and TR4 of the second inverter circuit section 63b are driven not by the potential of the termination node NDa but by a signal obtained by level shifting the input signal CINa.
  • the parasitic capacitances of the termination nodes NDa and NDb can be reduced, and high-speed operation becomes possible.
  • FIG. 10 shows another configuration example of the differential voltage holding circuit 60.
  • the circuit configuration of FIG. 10 is almost the same as that of FIG. 8, but the voltages VCLT and VCLB are applied to the cross latch circuit unit 63 as operating voltages.
  • the buffer 64 as the first buffer circuit unit is a voltage follower that receives the voltage VCLT, and performs impedance conversion.
  • the buffer 66 as the second buffer circuit unit is a voltage follower that receives the voltage VCLB, and performs impedance conversion.
  • Reference numerals 65 and 67 denote high resistances for passing a current through the cross latch circuit unit 63.
  • the operation of the differential voltage holding circuit 60 shown in FIG. 10 is the same as the operation of the differential voltage holding circuit 50 shown in FIG.
  • the cross latch circuit unit 63 operates between the voltage VCLT and the voltage VCLB. Therefore, by controlling the voltages VCLT and VCLB, the voltage holding operation at the termination nodes NDa and NDb by the differential voltage holding circuit 60 can be appropriately controlled. Note that the circuit configuration of FIG. 10 can be combined with the circuit configuration of FIG.
  • the clamp circuits 40a and 40b define the potential of the termination nodes NDa and NDb within a range from the potential VCLB to the potential VCLT.
  • differential voltage holding circuit 60 raises the potential of termination node NDa and lowers the potential of termination node NDb.
  • differential voltage holding circuit 60 lowers the potential of termination node NDa and raises the potential of termination node NDb.
  • the potentials of the termination nodes NDa and NDb are reduced by the differential voltage holding circuit 60. Decrease or increase is suppressed. Thereby, the amplitudes of the differential signals INa and INb can be held.
  • the signal potential conversion circuit according to the present disclosure is capable of high-speed operation and can maintain the signal amplitude even during low-speed operation or when a burst signal is input. It is effective for.

Abstract

　高速動作が可能であり、かつ、低速動作時やバースト信号入力時であっても、信号の振幅が保持でき、正常動作する信号電位変換回路を提供する。信号電位変換回路において、コンデンサ（２０）は入力信号（ＣＩＮ）が一端に与えられ、他端が終端ノード（ＮＤ）と接続されている。クランプ回路（４０）は終端ノード（ＮＤ）の電位すなわち信号（ＩＮ）を、電位ＶＣＬＢから電位ＶＣＬＴまでの範囲に規定する。電圧保持回路（５０）は、終端ノード（ＮＤ）の電位が、電位Ｖｂｉａｓよりも高いときは、これを上げるように動作し、電位Ｖｂｉａｓよりも低いときは、これを下げるように動作する。

Description

信号電位変換回路
　本開示は、異電位信号の受け渡しのために、入力信号の電位を変換する信号電位変換回路に関する。
　最近のトランジスタは、微細化に伴い、動作電圧の低電圧化が進んでいる。一方、外部インターフェースに関しては電圧規格が決まっており、集積回路は、旧来のデバイスとも接続できるように、例えば５Ｖや３．３Ｖで動作させなければならない。このため、微細トランジスタで駆動される信号と例えば５Ｖや３．３Ｖで駆動される信号とのやりとりのために、レベルシフト回路（信号電位変換回路）が用いられる。特に、高速信号の伝達のためには、コンデンサを用いたＡＣ結合回路が有効である。
　特許文献１では、信号電位変換回路について、変換後の信号にジッタが発生しないように、終端ノードの電位の減衰を抑制する構成が開示されている。
国際公開第２０１２／１５７０３１号
　近年、複数のインターフェース規格に対応するハイブリッドコアのニーズが高まっている。例えば、数Ｇｂｐｓ程度の高速動作から、データが長時間変化しないバースト信号が入力される低速動作まで、１つのコアで対応する必要がある。このようなコアに、例えば特許文献１に開示された信号電位変換回路を用いた場合には、高速動作には対応できるものの、低速動作時や、バースト信号が入力された場合には、コンデンサの電荷が徐々に放電してしまい、信号の振幅が保持できず、正常動作が必ずしも保証されない。
　本開示は、高速動作が可能であり、かつ、低速動作時やバースト信号入力時であっても、信号の振幅が保持でき、正常動作する信号電位変換回路を提供する。
　本開示の一態様では、信号電位変換回路は、入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、終端ノードの電位を受けるクランプ回路と、終端ノードに接続された電圧保持回路とを備え、クランプ回路は、第１の電源と終端ノードとの間に設けられた第１の接続素子と、終端ノードと、電源電圧が第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、第１の接続素子は、終端ノードの電位が、第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、第２の接続素子は、終端ノードの電位が、第１の電源の電源電圧よりも低く、かつ、第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、電圧保持回路は、終端ノードの電位が、第１の電位よりも高くかつ第２の電位よりも低い第３の電位よりも高いときは、終端ノードの電位を上げるように動作し、終端ノードの電位が第３の電位よりも低いときは、終端ノードの電位を下げるように動作する。
　この態様によると、クランプ回路によって、終端ノードの電位が第１の電位から第２の電位までの範囲に規定される。また、終端ノードの電位は、第３の電位よりも高いときは、電圧保持回路によって上げられ、第３の電位よりも低いときは、電圧保持回路によって下げられる。このため、例えば低速動作時やバースト信号の入力時において、コンデンサの電荷が徐々に放電してしまう場合であっても、電圧保持回路によって、終端ノードの電位の低下または上昇が抑制される。これにより、信号の振幅を保持することができる。
　本開示の他の態様では、信号電位変換回路は、差動信号を構成する正信号が一端に与えられ、他端が第１の終端ノードと接続された第１のコンデンサと、第１の終端ノードの電位を受ける第１のクランプ回路と、差動信号を構成する負信号が一端に与えられ、他端が第２の終端ノードと接続された第２のコンデンサと、第２の終端ノードの電位を受ける第２のクランプ回路と、第１および第２の終端ノードに接続された差動電圧保持回路とを備え、第１のクランプ回路は、第１の電源と第１の終端ノードとの間に設けられた第１の接続素子と、第１の終端ノードと、電源電圧が第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、第１の接続素子は、第１の終端ノードの電位が、第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、第２の接続素子は、第１の終端ノードの電位が、第１の電源の電源電圧よりも低く、かつ、第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、第２のクランプ回路は、第１の電源と第２の終端ノードとの間に設けられた第３の接続素子と、第２の終端ノードと、第２の電源との間に設けられた第４の接続素子とを備えており、第３の接続素子は、第２の終端ノードの電位が、第１の電位よりも低くなったとき、インピーダンスが低下するものであり、第４の接続素子は、第２の終端ノードの電位が、第２の電位よりも高くなったとき、インピーダンスが低下するものであり、差動電圧保持回路は、第１の終端ノードの電位が第２の終端ノードの電位よりも高いときは、第１の終端ノードの電位を上げるとともに第２の終端ノードの電位を下げるように動作し、第１の終端ノードの電位が第２の終端ノードの電位よりも低いときは、第１の終端ノードの電位を下げるとともに第２の終端ノードの電位を上げるように動作する。
　この態様によると、第１および第２のクランプ回路によって、第１および第２の終端ノードの電位が第１の電位から第２の電位までの範囲に規定される。また、第１の終端ノードの電位が第２の終端ノードよりも高いときは、差動電圧保持回路によって、第１の終端ノードの電位が上げられるともに第２の終端ノードの電位が下げられる。第１の終端ノードの電位が第２の終端ノードよりも低いときは、差動電圧保持回路によって、第１の終端ノードの電位が下げられるともに第２の終端ノードの電位が上げられる。このため、例えば低速動作時やバースト信号の入力時において、第１および第２のコンデンサの電荷が徐々に放電してしまう場合であっても、差動電圧保持回路によって、第１および第２の終端ノードの電位の低下または上昇が抑制される。これにより、差動信号の振幅を保持することができる。
　本開示によると、高速動作が可能であり、かつ、低速動作時やバースト信号入力時であっても、信号の振幅が保持できる信号電位変換回路を提供することができる。
実施形態１に係る信号電位変換回路の構成を示す図である。 図１の信号電位変換回路の動作を示すタイミングチャートである。 図１における電圧保持回路の構成例である。 図１における電圧保持回路の他の構成例である。 図１における電圧保持回路の他の構成例である。 実施形態２に係る信号電位変換回路の構成を示す図である。 図６の信号電位変換回路の動作を示すタイミングチャートである。 図６における差動電圧保持回路の構成例である。 図６における差動電圧保持回路の他の構成例である。 図６における差動電圧保持回路の他の構成例である。
　以下の実施形態では、特に問題のない限りにおいて、電源とその電源電圧について同一の符号を用いて説明を行っている。
　（実施形態１）
　図１は実施形態１に係る信号電位変換回路とその前後の回路構成を示す図である。図１に示す信号電位変換回路はＡＣ結合を利用したものである。図１において、１０は終端ノードＮＤの信号ＩＮを受信し、出力信号ＯＵＴを生成する受信回路、２０は入力信号ＣＩＮが一端に与えられるとともに他端が終端ノードＮＤと接続されたコンデンサ、３０は入力信号ＣＩＮを駆動する信号駆動回路、４０は終端ノードＮＤの電位（信号ＩＮ）を受けるクランプ回路、５０は終端ノードＮＤに接続された電圧保持回路である。コンデンサ２０、クランプ回路４０および電圧保持回路５０によって、本実施形態に係る信号電位変換回路が構成されている。
　図２は図１に示す信号電位変換回路の動作を示すタイミングチャートである。
　信号駆動回路３０は、電源電圧ＶＤＤＬが印加されており、振幅がＶＤＤＬである信号ＣＩＮを出力する。受信回路１０は、電源電圧ＶＤＤＨが印加されており、基準電位ＶＴＴに対する信号ＩＮの電位を増幅して、振幅がＶＤＤＨの出力信号ＯＵＴを生成する。受信回路１０が適正に動作するためには、信号ＩＮが基準電位ＶＴＴを中心にして振幅している必要がある。
　クランプ回路４０は、信号ＩＮが基準電位ＶＴＴを中心にして振幅する信号になるように、信号電位の変更を行う機能を有する。すなわち、クランプ回路４０は、信号ＩＮが電位ＶＣＬＢを下回ったときは信号ＩＮの電位を上げ、信号ＩＮが電位ＶＣＬＴ（＞ＶＣＬＢ）を超えたときは信号ＩＮの電位を下げる。クランプ回路４０は、電源ＶＤＤＨと終端ノードＮＤとの間に設けられた第１の接続素子と、終端ノードＮＤと電源ＶＳＳ（ＶＳＳ＜ＶＤＤＨ）との間に設けられた第２の接続素子とを備えている。第１の接続素子は、終端ノードＮＤの電位が第１の電位としての電位ＶＣＬＢ（＞ＶＳＳ）よりも低くなったときインピーダンスが低下する。第２の接続素子は、終端ノードＮＤの電位が第２の電位としての電位ＶＣＬＴ（＜ＶＤＤＨ）よりも高くなったときインピーダンスが低下する。
　電圧保持回路５０は、終端ノードＮＤの電位（信号ＩＮの電位）が第３の電位としての電位Ｖｂｉａｓよりも高いときは、終端ノードＮＤの電位を上げるように動作し、終端ノードＮＤの電位が電位Ｖｂｉａｓよりも低いときは、終端ノードＮＤの電位を下げるように動作する。電位Ｖｂｉａｓは、電位ＶＣＬＢよりも高くかつ電位ＶＣＬＴよりも低い（ＶＳＳ＜ＶＣＬＢ＜Ｖｂｉａｓ＜ＶＣＬＴ＜ＶＤＤＨ）。
　電圧保持回路５０を備えていない場合には、低速動作時、または、データが長時間変化しないバースト信号が入力された場合には、図２において一点鎖線で示したように、信号レベルが徐々に変化する。これは、コンデンサ２０に接続された素子を介して、コンデンサ２０に蓄積された電荷が少しずつ放電してしまうためである。この結果、信号の振幅が保持できないので、正常動作が困難になる。
　これに対して本実施形態では、電圧保持回路５０の動作によって、信号レベルの変化を抑制することができる。また例えば、電圧保持回路５０が終端ノードＮＤの電位を上げるように動作している場合であっても、終端ノードＮＤの電位が電位ＶＣＬＴに達するとクランプ回路４０によってその電位が一定に保たれる。
　このように本実施形態によると、低速動作時やバースト信号入力時であっても、正常動作が可能となる。したがって、高速動作と低速動作の両立を実現することが可能になる。
　図３は図１の電圧保持回路５０の構成例である。なお、図３～図５において、クランプ回路４０は、ドレインが第１の電源としての電源ＶＤＤＨに接続されるとともに、ソースが終端ノードＮＤに接続されたＮＭＯＳトランジスタ４１と、ドレインが第２の電源としての接地電源ＶＳＳに接続されるとともに、ソースが終端ノードＮＤに接続されたＰＭＯＳトランジスタ４２とを備えている。すなわち、ここでのクランプ回路４０は、第１の接続素子としてのＮＭＯＳトランジスタ４１、および第２の接続素子としてのＰＭＯＳトランジスタ４２を備えている。そして、ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４２のゲートには、それぞれ、制御電位発生回路１００，２００によって生成された制御電位ＮＢＩＡＳ，ＰＢＩＡＳが与えられている。本実施形態では、図２に示すように、信号ＩＮの電位がＶＣＬＢより下がったときＮＭＯＳトランジスタ４１がＯＮとなるように、また、信号ＩＮの電位がＶＣＬＴより上がったときＰＭＯＳトランジスタ４２がＯＮとなるように、制御電位ＮＢＩＡＳ，ＰＢＩＡＳを制御している。なお、制御電位発生回路１００，２００の構成および動作については、例えば特許文献１に詳細に記載されており、ここでは説明を省略する。
　なお、本実施形態では、ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４２を用いて終端ノードＮＤを終端するものとしたが、これに限られるものではない。すなわち、終端ノードＮＤの電位がＶＣＬＢよりも低くなったときインピーダンスが低下する接続素子であれば、ＮＭＯＳトランジスタ４１の代わりに用いることができるし、終端ノードＮＤの電位がＶＣＬＴよりも高くなったときインピーダンスが低下する接続素子であれば、ＰＭＯＳトランジスタ４２の代わりに用いることができる。
　図３に示す電圧保持回路５０は、電源ＶＤＤＨに接続された第１の電流源５１と、接地電源ＶＳＳに接続された第２の電流源５２と、第１の電流源５１と第２の電流源５２との間に設けられたクロスラッチ回路部５３とを備えている。クロスラッチ回路部５３は、終端ノードＮＤの電位と、電位Ｖｂｉａｓとを受ける。
　クロスラッチ回路部５３は、ＰＭＯＳトランジスタＴＲ１，ＴＲ２およびＮＭＯＳトランジスタＴＲ３，ＴＲ４を備えている。ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ３は、ゲート同士およびドレイン同士が接続されており、第１のインバータ回路部５３ａを構成している。ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ４は、ゲート同士およびドレイン同士が接続されており、第２のインバータ回路部５３ｂを構成している。ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ３のゲートおよびドレインが、それぞれ、第１のインバータ回路部５３ａの入力端および出力端に相当する。ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ４のゲートおよびドレインが、それぞれ、第２のインバータ回路部５３ｂの入力端および出力端に相当する。第１のインバータ回路部５３ａの出力端、および、第２のインバータ回路部５３ｂの入力端が、終端ノードＮＤに接続されている。第１のインバータ回路部５３ａの入力端、および、第２のインバータ回路部５３ｂの出力端に、電位Ｖｂｉａｓが与えられている。
　図３に示す電圧保持回路５０の動作について説明する。終端ノードＮＤの電位（信号ＩＮの電位）が電位Ｖｂｉａｓよりも高い場合、ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ４は導通状態になり、一方、ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ３は非導通状態になる。このとき、電源ＶＤＤＨからＰＭＯＳトランジスタＴＲ１を介して終端ノードＮＤに電流が流れる。この電流は、コンデンサ２０の電荷を保ち、終端ノードＮＤの電位を上げる働きをする。これにより、信号ＩＮの電位の低下が抑制される。
　また、終端ノードＮＤの電位（信号ＩＮの電位）が電位Ｖｂｉａｓよりも低い場合、ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ４は非導通状態になり、一方、ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ３は導通状態になる。このとき、終端ノードＮＤからＮＭＯＳトランジスタＴＲ３を介して接地電源ＶＳＳに電流が流れる。この電流は、コンデンサ２０の電荷を保ち、終端ノードＮＤの電位を下げる働きをする。これにより、信号ＩＮの電位の上昇が抑制される。
　このように図３の電圧保持回路５０は、終端ノードＮＤの電位が電位Ｖｂｉａｓよりも高い場合は、終端ノードＮＤの電位を上げる働きをし、終端ノードＮＤの電位が電位Ｖｂｉａｓよりも低い場合は、終端ノードＮＤの電位を下げる働きをする。しかも、スイッチング動作が高速であり、かつ、回路規模も小さい。
　図４は電圧保持回路５０の他の構成例である。図４の回路構成は図３とほぼ同様であるが、クロスラッチ回路部５３が、終端ノードＮＤの電位および電位Ｖｂｉａｓの他に、レベルシフタ７０の出力電圧を受ける。レベルシフタ７０は、コンデンサ２０の一端に与えられた入力信号ＣＩＮをレベルシフトする。そして、第２のインバータ回路部５３ｂは入力端に、レベルシフタ７０の出力電圧、すなわち入力信号ＣＩＮをレベルシフトした信号が与えられている。この信号は、終端ノードＮＤにおける信号ＩＮと、実質的には同一の信号である。
　図４に示す電圧保持回路５０の動作は、図３に示す電圧保持回路５０の動作と同様である。ただし、第２のインバータ回路部５３ｂのトランジスタＴＲ２，ＴＲ４のゲートが、終端ノードＮＤの電位ではなく、入力信号ＣＩＮをレベルシフトした信号によって駆動される。これにより、終端ノードＮＤの寄生容量を小さくできるため、高速動作が可能になる。
　図５は電圧保持回路５０の他の構成例である。図５の回路構成は図３とほぼ同様であるが、クロスラッチ回路部５３に、動作電圧として電圧ＶＣＬＴ，ＶＣＬＢが与えられている。第１のバッファ回路部としてのバッファ５４は、電圧ＶＣＬＴを受けるボルテージフォロワであり、インピーダンス変換を行う。第２のバッファ回路部としてのバッファ５６は、電圧ＶＣＬＢを受けるボルテージフォロワであり、インピーダンス変換を行う。５５，５７はクロスラッチ回路部５３に電流を流すための高抵抗である。
　図５に示す電圧保持回路５０の動作は、図３に示す電圧保持回路５０の動作と同様である。ただし、クロスラッチ回路部５３が、電圧ＶＣＬＴと電圧ＶＣＬＢとの間で動作する。このため、電圧ＶＣＬＴ，ＶＣＬＢを制御することによって、電圧保持回路５０による終端ノードＮＤにおける電圧保持動作を適切に制御することができる。なお、図５の回路構成は、図４の回路構成と組み合わせることも可能である。
　以上のように本実施形態によると、クランプ回路４０によって、終端ノードＮＤの電位が電位ＶＣＬＢから電位ＶＣＬＴまでの範囲に規定される。また、終端ノードＮＤの電位は、電位Ｖｂｉａｓよりも高いときは、電圧保持回路５０によって上げられ、電位Ｖｂｉａｓよりも低いときは、電圧保持回路５０によって下げられる。このため、例えば低速動作時やバースト信号の入力時において、コンデンサ２０の電荷が徐々に放電してしまう場合であっても、電圧保持回路５０によって、終端ノードＮＤの電位の低下または上昇が抑制される。これにより、信号ＩＮの振幅を保持することができる。
　（実施形態２）
　実施形態１では、信号が単相信号（シングルエンド）であるものとして説明を行った。本開示内容は、差動信号をレベル変換する構成にも適用可能である。
　図６は実施形態２に係る信号電位変換回路とその前後の回路構成を示す図である。図６の構成では、差動信号を構成する正信号および負信号のそれぞれについて、受信回路１５ａ，１５ｂ、コンデンサ２０ａ，２０ｂ、信号駆動回路３０ａ，３０ｂ、およびクランプ回路４０ａ，４０ｂが設けられている。受信回路１５ａ，１５ｂによって、差動ドライバ回路１５が構成されている。そして、差動電圧保持回路６０は、正信号の終端ノードＮＤａと負信号の終端ノードＮＤｂとに接続されている。コンデンサ２０ａ，２０ｂ、クランプ回路４０ａ，４０ｂおよび差動電圧保持回路６０によって、本実施形態に係る信号電位変換回路が構成されている。
　図７は図６に示す信号電位変換回路の動作を示すタイミングチャートである。
　信号駆動回路３０ａ，３０ｂは、電源電圧ＶＤＤＬが印加されており、振幅がＶＤＤＬである信号ＣＩＮａ，ＣＩＮｂを出力する。差動ドライバ回路１５は、電源電圧ＶＤＤＨが印加されており、信号ＩＮａ，ＩＮｂの電位を増幅して、振幅がＶＤＤＨの差動信号を生成する。
　クランプ回路４０ａは、信号ＩＮａが電位ＶＣＬＢを下回ったときは信号ＩＮａの電位を上げ、信号ＩＮａが電位ＶＣＬＴを超えたときは信号ＩＮａの電位を下げる。クランプ回路４０ａは、実施形態１のクランプ回路４０と同様に、電源ＶＤＤＨと終端ノードＮＤａとの間に設けられた第１の接続素子と、終端ノードＮＤａと電源ＶＳＳとの間に設けられた第２の接続素子とを備えている。第１の接続素子は、終端ノードＮＤａの電位が電位ＶＣＬＢよりも低くなったときインピーダンスが低下する。第２の接続素子は、終端ノードＮＤａの電位が電位ＶＣＬＴよりも高くなったときインピーダンスが低下する。
　同様に、クランプ回路４０ｂは、信号ＩＮｂが電位ＶＣＬＢを下回ったときは信号ＩＮｂの電位を上げ、信号ＩＮｂが電位ＶＣＬＴを超えたときは信号ＩＮｂの電位を下げる。クランプ回路４０ｂは、実施形態１のクランプ回路４０と同様に、電源ＶＤＤＨと終端ノードＮＤｂとの間に設けられた第１の接続素子と、終端ノードＮＤｂと電源ＶＳＳとの間に設けられた第２の接続素子とを備えている。第１の接続素子は、終端ノードＮＤｂの電位が電位ＶＣＬＢよりも低くなったときインピーダンスが低下する。第２の接続素子は、終端ノードＮＤｂの電位が電位ＶＣＬＴよりも高くなったときインピーダンスが低下する。
　差動電圧保持回路６０は、終端ノードＮＤａの電位（信号ＩＮａの電位）が終端ノードＮＤｂの電位（信号ＩＮｂの電位）よりも高いときは、終端ノードＮＤａの電位を上げるともに終端ノードＮＤｂの電位を下げるように動作する。また、終端ノードＮＤａの電位が終端ノードＮＤｂの電位よりも低いときは、終端ノードＮＤａの電位を下げるとともに終端ノードＮＤｂの電位を上げるように動作する。
　差動電圧保持回路６０を備えていない場合には、低速動作時、または、データが長時間変化しないバースト信号が入力された場合には、図７において一点鎖線で示したように、信号レベルが徐々に変化する。これは、コンデンサ２０ａ，２０ｂに接続された素子を介して、コンデンサ２０ａ，２０ｂに蓄積された電荷が少しずつ放電してしまうためである。この結果、信号の振幅が保持できないので、正常動作が困難になる。
　これに対して本実施形態では、差動電圧保持回路６０の動作によって、信号レベルの変化を抑制することができる。また例えば、差動電圧保持回路６０が終端ノードＮＤａの電位を上げるとともに終端ノードＮＤｂの電位を下げるように動作している場合であっても、終端ノードＮＤａの電位が電位ＶＣＬＴに達するとクランプ回路４０ａによってその電位が一定に保たれ、また、終端ノードＮＤｂの電位が電位ＶＣＬＢに達するとクランプ回路４０ｂによってその電位が一定に保たれる。
　このように本実施形態によると、差動信号をレベル変換する構成において、低速動作時やバースト信号入力時であっても、正常動作が可能となる。したがって、高速動作と低速動作の両立を実現することが可能になる。
　図８は図６の差動電圧保持回路６０の構成例である。なお、図８～図１０において、クランプ回路４０ａ，４０ｂの構成および動作は、図３などに示したクランプ回路４０と実質的に同様であるため、ここでは詳細な説明を省略する。クランプ回路４０ａは、第１の接続素子としてのＮＭＯＳトランジスタ４１ａ、および第２の接続素子としてのＰＭＯＳトランジスタ４２ａを備えている。また、クランプ回路４０ｂは、第３の接続素子としてのＮＭＯＳトランジスタ４１ｂ、および第４の接続素子としてのＰＭＯＳトランジスタ４２ｂを備えている。また、図８の構成では、クランプ回路４０ａ，４０ｂは、制御電位ＮＢＩＡＳ，ＰＢＩＡＳを生成する制御電位発生回路１００，２００を共有している。ただし、クランプ回路４０ａ，４０ｂが、制御電位発生回路１００，２００をそれぞれ個別に備えてもかまわない。
　図８に示す差動電圧保持回路６０は、電源ＶＤＤＨに接続された第１の電流源６１と、接地電源ＶＳＳに接続された第２の電流源６２と、第１の電流源６１と第２の電流源６２との間に設けられたクロスラッチ回路部６３とを備えている。クロスラッチ回路部６３は、終端ノードＮＤａの電位と、終端ノードＮＤｂの電位とを受ける。
　クロスラッチ回路部６３は、ＰＭＯＳトランジスタＴＲ１，ＴＲ２およびＮＭＯＳトランジスタＴＲ３，ＴＲ４を備えている。ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ３は、ゲート同士およびドレイン同士が接続されており、第１のインバータ回路部６３ａを構成している。ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ４は、ゲート同士およびドレイン同士が接続されており、第２のインバータ回路部６３ｂを構成している。ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ３のゲートおよびドレインが、それぞれ、第１のインバータ回路部６３ａの入力端および出力端に相当する。ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ４のゲートおよびドレインが、それぞれ、第２のインバータ回路部６３ｂの入力端および出力端に相当する。第１のインバータ回路部６３ａの出力端、および、第２のインバータ回路部６３ｂの入力端が、終端ノードＮＤａに接続されている。第１のインバータ回路部６３ａの入力端、および、第２のインバータ回路部６３ｂの出力端が、終端ノードＮＤｂに接続されている。
　図８に示す差動電圧保持回路６０の動作について説明する。終端ノードＮＤａの電位（信号ＩＮａの電位）が終端ノードＮＤｂの電位（信号ＩＮｂの電位）よりも高い場合、ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ４は導通状態になり、一方、ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ３は非導通状態になる。このとき、電源ＶＤＤＨからＰＭＯＳトランジスタＴＲ１を介して終端ノードＮＤａに電流が流れる。この電流は、コンデンサ２０ａの電荷を保ち、終端ノードＮＤａの電位を上げる働きをする。これにより、信号ＩＮａの電位の低下が抑制される。またこのとき、終端ノードＮＤｂからＮＭＯＳトランジスタＴＲ４を介して接地電源ＶＳＳに電流が流れる。この電流は、コンデンサ２０ｂの電荷を保ち、終端ノードＮＤｂの電位を下げる働きをする。これにより、信号ＩＮｂの電位の上昇が抑制される。
　また、終端ノードＮＤａの電位（信号ＩＮａの電位）が終端ノードＮＤｂの電位（信号ＩＮｂの電位）よりも低い場合、ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ４は非導通状態になり、一方、ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ３は導通状態になる。このとき、終端ノードＮＤａからＮＭＯＳトランジスタＴＲ３を介して接地電源ＶＳＳに電流が流れる。この電流は、コンデンサ２０ａの電荷を保ち、終端ノードＮＤａの電位を下げる働きをする。これにより、信号ＩＮａの電位の上昇が抑制される。またこのとき、電源ＶＤＤＨからＰＭＯＳトランジスタＴＲ２を介して終端ノードＮＤｂに電流が流れる。この電流は、コンデンサ２０ｂの電荷を保ち、終端ノードＮＤｂの電位を上げる働きをする。これにより、信号ＩＮｂの電位の低下が抑制される。
　このように図８の差動電圧保持回路６０は、終端ノードＮＤａの電位が終端ノードＮＤｂの電位よりも高い場合は、終端ノードＮＤａの電位を上げるとともに終端ノードＮＤｂの電位を下げる働きをする。また、終端ノードＮＤａの電位が終端ノードＮＤｂの電位よりも低い場合は、終端ノードＮＤａの電位を下げるとともに終端ノードＮＤｂの電位を上げる働きをする。しかも、スイッチング動作が高速であり、かつ、回路規模も小さい。
　図９は差動電圧保持回路６０の他の構成例である。図９の回路構成は図８とほぼ同様であるが、クロスラッチ回路部６３が、終端ノードＮＤａ，ＮＤｂの電位の他に、レベルシフタ７０ａ，７０ｂの出力電圧を受ける。レベルシフタ７０ａは、コンデンサ２０ａの一端に与えられた入力信号ＣＩＮａをレベルシフトする。レベルシフタ７０ｂは、コンデンサ２０ｂの一端に与えられた入力信号ＣＩＮｂをレベルシフトする。そして、第１のインバータ回路部６３ａは入力端に、レベルシフタ７０ｂの出力電圧、すなわち入力信号ＣＩＮｂをレベルシフトした信号が与えられている。この信号は、終端ノードＮＤｂにおける信号ＩＮｂと、実質的には同一の信号である。第２のインバータ回路部６３ｂは入力端に、レベルシフタ７０ａの出力電圧、すなわち入力信号ＣＩＮａをレベルシフトした信号が与えられている。この信号は、終端ノードＮＤａにおける信号ＩＮａと、実質的には同一の信号である。
　図９に示す差動電圧保持回路６０の動作は、図８に示す差動電圧保持回路６０の動作と同様である。ただし、第１のインバータ回路部６３ａのトランジスタＴＲ１，ＴＲ３のゲートが、終端ノードＮＤｂの電位ではなく、入力信号ＣＩＮｂをレベルシフトした信号によって駆動される。また、第２のインバータ回路部６３ｂのトランジスタＴＲ２，ＴＲ４のゲートが、終端ノードＮＤａの電位ではなく、入力信号ＣＩＮａをレベルシフトした信号によって駆動される。これにより、終端ノードＮＤａ，ＮＤｂの寄生容量を小さくできるため、高速動作が可能になる。
　図１０は差動電圧保持回路６０の他の構成例である。図１０の回路構成は図８とほぼ同様であるが、クロスラッチ回路部６３に、動作電圧として電圧ＶＣＬＴ，ＶＣＬＢが与えられている。第１のバッファ回路部としてのバッファ６４は、電圧ＶＣＬＴを受けるボルテージフォロワであり、インピーダンス変換を行う。第２のバッファ回路部としてのバッファ６６は、電圧ＶＣＬＢを受けるボルテージフォロワであり、インピーダンス変換を行う。６５，６７はクロスラッチ回路部６３に電流を流すための高抵抗である。
　図１０に示す差動電圧保持回路６０の動作は、図８に示す差動電圧保持回路５０の動作と同様である。ただし、クロスラッチ回路部６３が、電圧ＶＣＬＴと電圧ＶＣＬＢとの間で動作する。このため、電圧ＶＣＬＴ，ＶＣＬＢを制御することによって、差動電圧保持回路６０による終端ノードＮＤａ，ＮＤｂにおける電圧保持動作を適切に制御することができる。なお、図１０の回路構成は、図９の回路構成と組み合わせることも可能である。
　以上のように本実施形態によると、差動信号をレベル変換する構成においても、実施形態１と同様の効果が得られる。すなわち、クランプ回路４０ａ，４０ｂによって、終端ノードＮＤａ，ＮＤｂの電位が電位ＶＣＬＢから電位ＶＣＬＴまでの範囲に規定される。また、終端ノードＮＤａの電位が終端ノードＮＤｂよりも高いときは、差動電圧保持回路６０によって、終端ノードＮＤａの電位が上げられるともに終端ノードＮＤｂの電位が下げられる。終端ノードＮＤａの電位が終端ノードＮＤｂよりも低いときは、差動電圧保持回路６０によって、終端ノードＮＤａの電位が下げられるともに終端ノードＮＤｂの電位が上げられる。このため、例えば低速動作時やバースト信号の入力時において、コンデンサ２０ａ，２０ｂの電荷が徐々に放電してしまう場合であっても、差動電圧保持回路６０によって、終端ノードＮＤａ，ＮＤｂの電位の低下または上昇が抑制される。これにより、差動信号ＩＮａ，ＩＮｂの振幅を保持することができる。
　本開示に係る信号電位変換回路では、高速動作が可能であり、かつ、低速動作時やバースト信号入力時であっても、信号の振幅が保持できるので、例えば、ハイブリッドコアのインターフェース回路に用いるのに有効である。
ＣＩＮ　入力信号
ＣＩＮａ　正信号
ＣＩＮｂ　負信号
ＮＤ　終端ノード
ＮＤａ　第１の終端ノード
ＮＤｂ　第２の終端ノード
２０　コンデンサ
２０ａ　第１のコンデンサ
２０ｂ　第２のコンデンサ
４０　クランプ回路
４０ａ　第１のクランプ回路
４０ｂ　第２のクランプ回路
４１，４１ａ　ＮＭＯＳトランジスタ（第１の接続素子）
４２，４２ａ　ＰＭＯＳトランジスタ（第２の接続素子）
４１ｂ　ＮＭＯＳトランジスタ（第３の接続素子）
４２ｂ　ＰＭＯＳトランジスタ（第４の接続素子）
５１　第１の電流源
５２　第２の電流源
５３　クロスラッチ回路部
５３ａ　第１のインバータ回路部
５３ｂ　第２のインバータ回路部
５４　バッファ（第１のバッファ回路部）
５６　バッファ（第２のバッファ回路部）
６０　差動電圧保持回路
６１　第１の電流源
６２　第２の電流源
６３　クロスラッチ回路部
６３ａ　第１のインバータ回路部
６３ｂ　第２のインバータ回路部
６４　バッファ（第１のバッファ回路部）
６６　バッファ（第２のバッファ回路部）
１００　制御電位発生回路
２００　制御電位発生回路

Claims (12)

  1. 　入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、
    　前記終端ノードの電位を受けるクランプ回路と、
    　前記終端ノードに接続された電圧保持回路とを備え、
    　前記クランプ回路は、
    　第１の電源と前記終端ノードとの間に設けられた第１の接続素子と、
    　前記終端ノードと、電源電圧が前記第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、
    　前記第１の接続素子は、前記終端ノードの電位が、前記第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、
    　前記第２の接続素子は、前記終端ノードの電位が、前記第１の電源の電源電圧よりも低く、かつ、前記第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、
    　前記電圧保持回路は、前記終端ノードの電位が、前記第１の電位よりも高くかつ前記第２の電位よりも低い第３の電位よりも高いときは、前記終端ノードの電位を上げるように動作し、前記終端ノードの電位が前記第３の電位よりも低いときは、前記終端ノードの電位を下げるように動作する
    ことを特徴とする信号電位変換回路。
  2. 　請求項１記載の信号電位変換回路において、
    　前記電圧保持回路は、
    　前記第１の電源に接続された第１の電流源と、
    　前記第２の電源に接続された第２の電流源と、
    　前記第１の電流源と前記第２の電流源との間に並列に設けられた第１および第２のインバータ回路部を有する、クロスラッチ回路部とを備え、
    　前記クロスラッチ回路部は、
    　前記第１のインバータ回路部の出力端、および、前記第２のインバータ回路部の入力端が、前記終端ノードに接続されており、
    　前記第１のインバータ回路部の入力端、および、前記第２のインバータ回路部の出力端に、前記第３の電位が与えられている
    ことを特徴とする信号電位変換回路。
  3. 　請求項１記載の信号電位変換回路において、
    　前記電圧保持回路は、
    　前記第２の電位を供給する第１のバッファ回路部と、
    　前記第１の電位を供給する第２のバッファ回路部と、
    　前記第１のバッファ回路部と前記第２のバッファ回路部との間に並列に設けられた第１および第２のインバータ回路部を有する、クロスラッチ回路部とを備え、
    　前記クロスラッチ回路部は、
    　前記第１のインバータ回路部の出力端、および、前記第２のインバータ回路部の入力端が、前記終端ノードに接続されており、
    　前記第１のインバータ回路部の入力端、および、前記第２のインバータ回路部の出力端に、前記第３の電位が与えられている
    ことを特徴とする信号電位変換回路。
  4. 　請求項２または３記載の信号電位変換回路において、
    　前記クロスラッチ回路部は、
    　前記第２のインバータ回路部の入力端が、前記終端ノードに接続されている代わりに、前記入力信号をレベルシフトした信号が与えられている
    ことを特徴とする信号電位変換回路。
  5. 　請求項１記載の信号電位変換回路において、
    　前記クランプ回路は、
    　前記第１の接続素子として、ドレインが前記第１の電源に接続されるとともに、ソースが前記終端ノードに接続された第１のＮＭＯＳトランジスタを備えており、かつ、
    　前記第１のＮＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
    ことを特徴とする信号電位変換回路。
  6. 　請求項１記載の信号電位変換回路において、
    　前記クランプ回路は、
    　前記第２の接続素子として、ドレインが前記第２の電源に接続されるとともに、ソースが前記終端ノードに接続された第１のＰＭＯＳトランジスタを備えており、かつ、
    　前記第１のＰＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
    ことを特徴とする信号電位変換回路。
  7. 　差動信号を構成する正信号が一端に与えられ、他端が第１の終端ノードと接続された第１のコンデンサと、
    　前記第１の終端ノードの電位を受ける第１のクランプ回路と、
    　前記差動信号を構成する負信号が一端に与えられ、他端が第２の終端ノードと接続された第２のコンデンサと、
    　前記第２の終端ノードの電位を受ける第２のクランプ回路と、
    　前記第１および第２の終端ノードに接続された差動電圧保持回路とを備え、
    　前記第１のクランプ回路は、
    　第１の電源と前記第１の終端ノードとの間に設けられた第１の接続素子と、
    　前記第１の終端ノードと、電源電圧が前記第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、
    　前記第１の接続素子は、前記第１の終端ノードの電位が、前記第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、
    　前記第２の接続素子は、前記第１の終端ノードの電位が、前記第１の電源の電源電圧よりも低く、かつ、前記第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、
    　前記第２のクランプ回路は、
    　前記第１の電源と前記第２の終端ノードとの間に設けられた第３の接続素子と、
    　前記第２の終端ノードと、前記第２の電源との間に設けられた第４の接続素子とを備えており、
    　前記第３の接続素子は、前記第２の終端ノードの電位が、前記第１の電位よりも低くなったとき、インピーダンスが低下するものであり、
    　前記第４の接続素子は、前記第２の終端ノードの電位が、前記第２の電位よりも高くなったとき、インピーダンスが低下するものであり、
    　前記差動電圧保持回路は、前記第１の終端ノードの電位が前記第２の終端ノードの電位よりも高いときは、前記第１の終端ノードの電位を上げるとともに前記第２の終端ノードの電位を下げるように動作し、前記第１の終端ノードの電位が前記第２の終端ノードの電位よりも低いときは、前記第１の終端ノードの電位を下げるとともに前記第２の終端ノードの電位を上げるように動作する
    ことを特徴とする信号電位変換回路。
  8. 　請求項７記載の信号電位変換回路において、
    　前記差動電圧保持回路は、
    　前記第１の電源に接続された第１の電流源と、
    　前記第２の電源に接続された第２の電流源と、
    　前記第１の電流源と前記第２の電流源との間に並列に接続された第１および第２のインバータ回路部を有する、クロスラッチ回路部とを備え、
    　前記クロスラッチ回路部は、
    　前記第１のインバータ回路部の出力端、および、前記第２のインバータ回路部の入力端が、前記第１の終端ノードに接続されており、
    　前記第１のインバータ回路部の入力端、および、前記第２のインバータ回路部の出力端が、前記第２の終端ノードに接続されている
    ことを特徴とする信号電位変換回路。
  9. 　請求項７記載の信号電位変換回路において、
    　前記差動電圧保持回路は、
    　前記第２の電位を供給する第１のバッファ回路部と、
    　前記第１の電位を供給する第２のバッファ回路部と、
    　前記第１のバッファ回路部と前記第２のバッファ回路部との間に並列に設けられた第１および第２のインバータ回路部を有する、クロスラッチ回路部とを備え、
    　前記クロスラッチ回路部は、
    　前記第１のインバータ回路部の出力端、および、前記第２のインバータ回路部の入力端が、前記第１の終端ノードに接続されており、
    　前記第１のインバータ回路部の入力端、および、前記第２のインバータ回路部の出力端が、前記第２の終端ノードに接続されている
    ことを特徴とする信号電位変換回路。
  10. 　請求項８または９記載の信号電位変換回路において、
    　前記クロスラッチ回路部は、
    　前記第１のインバータ回路部の入力端が、前記第２の終端ノードに接続されている代わりに、前記負信号をレベルシフトした信号が与えられており、
    　前記第２のインバータ回路部の入力端が、前記第１の終端ノードに接続されている代わりに、前記正信号をレベルシフトした信号が与えられている
    ことを特徴とする信号電位変換回路。
  11. 　請求項７記載の信号電位変換回路において、
    　前記第１のクランプ回路は、
    　前記第１の接続素子として、ドレインが前記第１の電源に接続されるとともに、ソースが前記第１の終端ノードに接続された第１のＮＭＯＳトランジスタを備えており、
    　前記第２のクランプ回路は、
    　前記第３の接続素子として、ドレインが前記第１の電源に接続されるとともに、ソースが前記第２の終端ノードに接続された第２のＮＭＯＳトランジスタを備えており、
    　前記第１および第２のクランプ回路は、
    　前記第１および第２のＮＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を、共有している
    ことを特徴とする信号電位変換回路。
  12. 　請求項７記載の信号電位変換回路において、
    　前記第１のクランプ回路は、
    　前記第２の接続素子として、ドレインが前記第２の電源に接続されるとともに、ソースが前記第１の終端ノードに接続された第１のＰＭＯＳトランジスタを備えており、
    　前記第２のクランプ回路は、
    　前記第４の接続素子として、ドレインが前記第２の電源に接続されるとともに、ソースが前記第２の終端ノードに接続された第２のＰＭＯＳトランジスタを備えており、
    　前記第１および第２のクランプ回路は、
    　前記第１および第２のＰＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を、共有している
    ことを特徴とする信号電位変換回路。
     
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