JP2003101595A - デジタルライン駆動回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】伝送路にデジタル信号を出力する場合、従来技
術で周波数成分が高いほど、媒体を通る伝送長が長いほ
ど伝送システムの最大伝送長／または最大速度が制限さ
れるデジタルライン駆動回路を改良する。 【解決手段】 デジタル入力信号Ｄｉを受信し、前記デ
ジタル入力信号Ｄｉに従って、デジタル出力信号を出力
するよう構成される伝送線路を駆動するためのデジタル
ライン駆動回路１であって、当該デジタルライン駆動回
路は、モード選択信号Ｐｅに基づいて、少なくとも第１
モード及び第２モードで動作可能であり、前記第１モー
ドは、前記デジタル出力信号が前記デジタル入力信号に
従う信号中継モードであり、前記第２モードは、前記デ
ジタル出力信号が前記デジタル入力信号に従い、所定の
歪みが付加されるプリエンファシスモードとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送線路を駆動す
るためのデジタルライン駆動回路及びデジタルライン駆
動回路の動作方法に関するものである。

【０００２】

【従来の技術】周波数損失を持つ実際の伝送線路のよう
に周波数依存性のある媒体または光ケーブルを通して信
号を伝送するときに、信号の形が伝送中に変化すること
が知られている。帯域幅が限られた電送線は、例えば、
伝送信号の低周波数成分中よりも高周波数成分中におい
て、より高い損失を生じる。信号に対する伝送媒体の影
響は、伝送信号の周波数成分が高ければ高いほど、媒体
を通る伝送長が長ければ長いほど、より顕著になる。こ
の影響によって、伝送媒体の入力側の信号ドライバと、
伝送媒体のもう片側で信号出力を受信する受信器とを備
える信号伝送システムの最大伝送長及び／または最大速
度が制限される。

【０００３】現代の通信システムは、情報伝達のために
デジタル信号を用いる。一般に、デジタル信号は、概し
て、各々が１または複数のデータビットを示す"記号"の
ランダムな配列で構成される。デジタル信号が伝送線路
のような周波数依存性のある媒体を通して伝送されると
きは、伝送されるデジタル信号は、受信側と伝送側とで
完全なマッチングが得られていたとしても、歪みが生じ
る。これは、信号スペクトル中のより高次の高調波は、
信号スペクトル中のより低い周波成分よりも、高い損失
を受けるからである。受信側では、デジタル信号中の短
いパルスは、完全な振幅には達しないで、受信器で見ら
れる信号の立ち上がりと立ち下がりのエッジの傾きが崩
れる。内部記号干渉（ISI)とも呼ばれるこの効果によっ
て、受信器が検出可能なデータ転送速度が制限される。

【０００４】媒体の入力側で、デジタル信号をプリディ
ストートする（予め歪みを作る）ことによって、所定の
媒体上のデータ転送速度または伝送長の限界値を引き上
げることが知られている。大まかに言えば、プリディス
トーションは、伝送媒体中で損失を受ける伝送信号の成
分を強めることによって、伝送媒体によって生じる歪み
を考慮に入れている。この方法は、プリエンファシスと
しても知られている。

【０００５】例えば、ドイツ特許番号１９８２５２５６
号に開示されているように、プリディストーションまた
はプリエンファシスを伴うデジタルデータ信号を提供す
る従来の方法は、デジタル信号を１ビット周期またはビ
ット周期の所定の割合で遅延させ、デジタル信号と遅延
されたデジタル信号との振幅を合わせている。この文献
によれば、出力バッファ回路は、伝送される現在のデー
タビットだけでなく、過去の出力信号に基づいて、出力
信号レベルを決定することによって、デジタル出力信号
にプリディストーションを与えられることが知られてい
る。

【０００６】米国特許第４５５８４６９０号は、連続す
るビット間でのスルーレートを最大化するために、伝送
信号中にデジタルプリコンペンセイションを与えること
によって、内部記号干渉の影響を最小化することを開示
している。この文献によれば、プリコンペンセイション
方式は、ビットパターン及びビット列に含まれるエネル
ギ量の情報に基づくことが知られている。

【０００７】IEEE Journal of Solid State Circuits,
volume 34, no.5, May 1999, pages580 to 585 によれ
ば、"フルビットプリディストーション"は、デジタルデ
ータ信号の振幅を、デジタルデータ信号の１または複数
の遅延信号の重み付けされた振幅と合わせており、遅延
信号の各々は、遅延されていないデジタルデータ信号に
対して１または複数のフルビット周期の遅延を持つ。共
に組み合わせられる、異なる遅延を持つデジタルデータ
信号の遅延信号の数は、"プリディストーション"の次数
を決定する。この文献によれば、部分ビットプリディス
トーションは、デジタルデータ信号をその遅延信号と組
み合わせることによって、同様にして、十分に実現可能
であることが知られている。遅延はビット周期に対しｐ
倍に設定される。ｐの典型的な値は、０．５であり、こ
れはハーフビットプリディストーションと呼ばれる。

【０００８】本明細書で"ビット"という用語は、情報の
ユニットまたはデータユニットを必ずしも意味しない。
むしろ、本明細書のプリディストーションまたはプリエ
ンファシスに関する記載においては、この用語は、デジ
タルデータ信号中でランダムに繰り返し生じる最小継続
時間の一定振幅のセグメントを一般的に示す。デジタル
データ信号の形式が２つの異なる信号によって表され
る、２つの記号を与えるバイナリである特別な場合で
は、一方が論理"０"を表し、もう一方のレベルが論理"
１"を表す。このような場合、最小継続時間のセグメン
トは１ビット周期と同じ継続時間を持つ。しかしなが
ら、最小継続時間のセグメントが１情報ビットの継続時
間とは異なる継続時間を持つ、他の既知のデジタル信号
形式が存在する。

【０００９】

【発明が解決しようとする課題】本発明の目的は、伝送
線路にデジタル信号を出力するための改良された駆動回
路であって、プリエンファシス能力を提供する駆動回路
を提供することである。本発明のもう１つの目的は、前
記デジタルライン駆動回路を動作させる改良された方法
を提供することである。

【００１０】

【課題を解決するための手段】これらの目的は、請求項
１に記載のデジタルライン駆動回路及び請求項１４に記
載のデジタルライン駆動回路の動作方法によって実現さ
れる。好適な実施の形態は、従属項に記載されている。

【００１１】本発明によれば、デジタル入力信号を受信
し、前記デジタル入力信号に従ってデジタル出力信号を
出力するデジタルライン駆動回路１であって、少なくと
も第１モード及び第２モードに従って動作可能であるデ
ジタルライン駆動回路１が提供される。各々のモード
は、モード選択信号によって決定される。第１モードで
は、出力信号にプリエンファシスは付加されない。第１
モードは、例えば、前記デジタル出力信号が前記デジタ
ル入力信号に従う信号中継モードとなりうる。第２モー
ドは、プリエンファシスモードであり、前記デジタル出
力信号は前記デジタル入力信号に従うが、プリディスト
ーションが付加される。

【００１２】従って、本発明のデジタルライン駆動回路
は、プリエンファシスを含む信号と含まない信号の両方
を送り出すことができる。通常の信号は、入力信号を単
に複製するか、または、それに直接従うだけであるが、
プリエンファシス信号はプリディストーションが付加さ
れる。従って、本発明の回路は、伝送される特定の信号
または特定の一般的な状態に対し、必要に応じてプリエ
ンファシスの利点を提供するが、それに制限されるもの
ではなく、通常の信号が必要であるかまたは望まれてい
る場合は、通常の信号を出力することもできる。よっ
て、本発明は高い自由度を提供する。

【００１３】デジタルライン駆動回路は、信号処理部と
出力段とを備え、信号処理部はデジタル入力信号を受信
し、出力段に制御信号を出力する。好適には、信号処理
部はプリエンファシスモードのための適当な制御信号を
生成するために遅延回路を含む。プリエンファシス信号
を生成するために遅延を用いることは、発明の背景で前
述したように、よく知られている。しかしながら、プリ
エンファシスモードのための制御信号は、あらゆる適合
した方法または適切な方法で生成される点に留意された
い。導入説明に記載した文献は、参照により本明細書に
組み込まれる。

【００１４】出力段は、好適には、差動モード及び通常
モードの伝送の両方に対して、伝送線路（例えば５０オ
ーム）にマッチングされた出力インピーダンスを持つよ
う構成される。また、内部データ信号に依存した電流負
荷変動をキャンセルすることができる内部供給電流平衡
方式を適用することが好ましい。この電流負荷平衡方式
は、広範囲に渡る通常モードで動作するよう構成され
る。これは、低出力インピーダンスを有する内部電力供
給の必要性を低減し、スイッチング時の過渡的な負荷を
減らし、その結果、もしあるならば、内部電力供給ライ
ンとグラウンドとの間のデカップリング・コンデンサを
小さく保つことができる。

【００１５】出力段は、外部電力電源から入力されるよ
う構成されうる。ここでは、外部電力電源の数は、プリ
エンファシスモードの信号に提供されるレベル数に等し
い。しかしながら、より少ない数の外部参照電圧を持つ
出力段も同様に提供できる。この場合、出力回路そのも
のは、例えば、分圧器を用いて、適当な参照電圧を生成
してもよい。後者を選ぶ場合は、外部構成要素の数や複
雑さを低減する利点がある。

【００１６】

【発明の実施の形態】本発明は、多数の好適な実施の形
態及び／または添付の図面を参照してより詳細に示され
るが、これらは本発明の理解をより完全にするために意
図されたものであって、本発明を制限するものとして解
釈されない。

【００１７】以下の説明において、全ての図面を通し
て、同一の参照番号は、同一または対応する構成要素を
示すために用いられる。

【００１８】図１は、本発明の好適な実施の形態を示
す。参照番号１は、デジタルライン駆動回路を示す。参
照番号２は、デジタル入力信号Ｄｉ及びモード選択信号
Ｐｅを受信する信号処理部を示す。信号処理部２は、１
または複数の制御信号Ｓ２を出力するよう構成される。
これらの制御信号Ｓ２は、出力段３に与えられ、出力段
３はデジタル駆動回路１により駆動される出力ライン４
に対する出力信号ＯＵＴＰ及びＯＵＴＮを生成する。本
発明によれば、信号処理部２は、第１モード及び第２モ
ードに従って、制御信号Ｓ２を生成する。第１モードは
ノーマルモードであり、このモードでは出力信号は入力
信号Ｄｉに従う。第２モードはプリエンファシスモード
であり、このモードでは歪み又はプリエンファシスが付
加される。動作モードは、モード選択信号Ｐｅによって
決定される。モード選択信号Ｐｅは、例えば、単純に２
つのレベルを持ち、第１レベルが第１モードに、第２レ
ベルが第２モードに対応する。しかしながら、本発明の
回路１は、２つ以上のモードに基づいて動作することも
できる点に留意されたい。この場合、モード選択信号Ｐ
ｅは、例えば、複数のレベル、または、他の適当な符号
化方式によって、個別のモードを適切に示すことができ
る。

【００１９】図２は、図１の回路の詳細な具体例を示す
図である。図２において、信号処理部２は、デジタル入
力信号Ｄｉ及びデジタル入力信号Ｄｉの反転信号Ｄｉｂ
を受信する。反転信号Ｄｉｂは、外部から提供される
か、または、信号処理部２内部の適当なインバータ（不
図示）によって同様にして提供されてもよい。信号処理
部２は、更に、遅延回路２１を含む。遅延回路２１は、
当該遅延回路２１への信号入力に対して遅延ΔＴを与え
る。信号Ｄｉ及びＤｉｂは共に、対応する遅延出力信号
Ｄｂ（これはＤｉに対応する）及びＤｄｂ（これはＤｉ
ｂに対応する）を出力するために、遅延回路２１に供給
される。

【００２０】信号処理部２は、更に、インバータ２２に
供給されるモード選択信号Ｐｅのための入力部を含む。
更に、信号処理部２は、ＡＮＤゲート２４、２５、２
６、２８、２９、３０に加えて、ＯＲゲート２３、２７
を含む。これらのゲートは、入力信号Ｄｉ、Ｄｉｂ、Ｐ
ｅ、遅延信号Ｄｄ、Ｄｄｂ、及びモード選択信号の反転
信号を受信及び処理するためのゲート部を形成する。

【００２１】具体的には、ゲート２３は、遅延反転信号
Ｄｄｂ及び反転されたモード選択信号を受信する。ゲー
ト２４は、ゲート２３からの出力及び入力信号Ｄｉを受
信する。ゲート２４は、制御信号Ａを出力する。ゲート
２５は、遅延信号Ｄｄ及びモード選択信号Ｐｅを受信す
る。ゲート２６は、ゲート２５からの出力及び入力信号
Ｄｉを受信する。ゲート２６は、制御信号Ｂを出力す
る。ゲート２７は、反転されたモード選択信号及び遅延
信号Ｄｄを受信する。ゲート２８は、ゲート２７からの
出力及び反転入力信号Ｄｉｂを受信する。ゲート２８
は、制御信号Ｃを出力する。ゲート２９は、モード選択
信号Ｐｅ及び信号Ｄｄｂを受信する。ゲート３０は、ゲ
ート２９からの出力及び反転入力信号Ｄｉｂを受信す
る。ゲート３０は、制御信号Ｄを出力する。

【００２２】制御信号Ａ，Ｂ，Ｃ，Ｄは、出力段３に与
えられ、図１に示す信号Ｓ２に対応する。各種信号と関
連する種々の状態は、更に、図３と関連して説明され
る。

【００２３】出力段３は、４つの参照電圧Ｖｒｐｈ、Ｖ
ｒｒｈ、Ｖｒｒｌ、及びＶｒｐｌを受信するものとして
示される。Ｖｒｐｈは最大ハイレベル参照電圧、Ｖｒｐ
ｌは最小ローレベル参照電圧（例えば、ＧＬＶＤＳの場
合はグラウンド、または、ＬＶＤＳの場合はそれよりも
若干高いレベル）である。Ｖｒｒｈ及びＶｒｒｌは、Ｖ
ｒｐｈとＶｒｐｌとの間の値を持つ中間電圧または緩和
電圧である。前述のように、出力段３には必ずしも４つ
の前述の参照電圧を与える必要はない。例えば、最大ハ
イレベル参照電圧Ｖｒｐｈ及び最小ローレベル電圧Ｖｒ
ｐｌを与え、中間電圧Ｖｒｒｈ及びＶｒｒｌを適当に生
成するよう出力段３を構成するだけでも十分である。

【００２４】次に、各種信号によって作り出される種々
の論理状態について、図３と関連して説明する。モード
選択信号Ｐｅは、プリエンファシスロジックがいつアク
ティベート（活性化）されているか、または、ディスエ
ーブルされているかを示す。プリエンファシスロジック
がディスエーブルされている場合は、制御信号Ａ及びＣ
は、Ｄｉ及びＤｉｂに従い、２つの制御信号Ｂ及びＤは
ローレベルのままである。出力段３は、この動作モード
において、ハイレベル最大電圧Ｖｐｈ（これはＶｒｐｈ
に応答して生成される）及びローレベル最小電圧Ｖｐｌ
（これはＶｒｐｌに応答して生成される）に接続される
出力段３の部分だけが作動するよう構成される。この動
作モードでは、Ａ及びＣの２つの"状態"だけが用いられ
る。これは、図３の右側に示される。図３に示すよう
に、出力段３からの出力は、入力信号Ｄｉに正確に従
う。以上がノーマルモードである。

【００２５】一方、図３の左側に示すように、モード選
択信号Ｐｅがハイレベルの場合では、プリエンファシス
ロジックがアクティベートし、４つの"状態"Ａ、Ｂ，
Ｃ，Ｄが生じる。これによって、出力段は、４つのアク
ティブ制御信号Ａ，Ｂ，Ｃ，Ｄに対応する４つのレベル
を持つプリディストーションまたはプリエンファシスを
持つ信号を形成することができる。

【００２６】一般的には、入力信号がｎレベルを持つ場
合（ｎは整数である）、ノーマルモード出力信号もｎレ
ベルを持ち、プリエンファシスモード出力信号はｍレベ
ルを持つ（ｍはｎよりも大きい整数である）。また、信
号処理回路は、好適にはノーマルモードで出力段にｎ個
のアクティブ制御信号を提供し、プリエンファシスモー
ドでｍ個のアクティブ制御信号を提供するよう構成さ
れ、出力段はノーマルモードでｎレベルの出力信号を生
成し、プリエンファシスモードでｍレベルの信号を生成
するよう構成される。

【００２７】時間遅延ΔＴは、プリエンファシスパル
ス、すなわちＰｅがハイレベルである状態において、図
３の左側の信号Ａ及びＣ中に見られる短いパルスの長さ
を決定する。この時間遅延ΔＴは、データビットそのも
のと同じ長さでもよいが、例えば、図３にビット間隔の
半分で示されるように、さらに短くてもよい。しかしな
がら、前述のように、一般的には、プリディストーショ
ンを生成するための的確な方法は、周知のあらゆる望ま
しい方法または適切な方法で選択されうる。

【００２８】図２及び図３の例では、入力信号Ｄｉは２
レベルの信号であったので、ノーマルモードでの出力信
号も２レベルの信号であり、プリエンファシスモードで
の出力信号は４レベルの信号であった。しかしながら、
本発明は、入力信号及びノーマルモード出力信号がｎレ
ベルを持ち（ｎは整数である）、プリエンファシスモー
ド出力信号がｍレベルを持つ（ｍはｎよりも大きい整数
である）あらゆるシステムに適用することができる。

【００２９】図４は、出力段３の好適な実施の形態を示
す図である。図４の出力段３は、信号生成部３１及び信
号切換部３２で構成される。信号生成部３１は、図４で
Ｓ３２として示されるプリエンファシスモードでのレベ
ル数に対応して、ｍ個の信号を生成し、出力するよう構
成される。これらの信号Ｓ３２は、特有のレベルと伝送
媒体（例えば、差動伝送線路）を駆動するために十分に
低いインピーダンスとを有する。信号切換部３２は、こ
れらのｍ個の信号を受信し、信号処理部２によって出力
される制御信号Ｓ２（またはＡ，Ｂ，Ｃ、Ｄ）を受信す
るよう構成される。信号切換部３は、出力信号ＯＵＴＰ
及びＯＵＴＮを生成するためにｍ個の信号の特有のレベ
ル間で切り換えるよう構成される。図３に関連して前述
したように、信号切換部３２はノーマルモードではｎレ
ベルの間（例えば、図３の例では２つのレベル）、プリ
エンファシスモードではｍレベルの間（例えば、図３の
例では４つ）でのみ切り換えられるよう構成される。

【００３０】図４の信号生成部３１は、更に、複数の参
照電圧Ｓ３１を出力するよう構成される参照電圧提供部
３１０で構成される。図２の例では、参照電圧提供部
は、単純に４つの参照電圧Ｖｒｐｈ、Ｖｒｒｈ、Ｖｒｒ
ｌ、及びＶｒｐｌのための４つの入力によって構成され
る。前述のように、参照電圧提供部は、外部電源から供
給される参照電圧を生成し、調整するための回路を含む
ことも可能である。一般的には、参照電圧提供部３１０
は、プリエンファシスモードのｍレベルに対応するｍ個
の電圧レベルＳ３１を出力する。ここでは、ｍ個または
それ以下外部電圧に基づいてこれらのｍレベルを提供す
る図４では、信号生成部３１は、更に、複数のインピー
ダンス変換装置を含む信号ソース部３１１を有し、複数
の参照電圧Ｓ３１を受信し、それに応答してｍ個の信号
Ｓ３２を生成するよう構成される。インピーダンス変換
装置は、単純に、ソースフォロアまたはエミッタフォロ
アであってもよい。好適には、これらの装置は、伝送媒
体に対する出力の適当なソースマッチングを実現するた
めに、電流を引き込むだけでなく電流を供給することが
できるプッシュプル出力段を含むよう構成される。

【００３１】回路３１は、信号ソース部３１１中のｍ個
の参照電圧及びｍ個のインピーダンス変換器に基づいて
動作するのが好ましい。信号ソース部３１１では、各々
のインピーダンス変換器は、各々の参照電圧に関連した
特有の電圧レベルを持つ信号を提供する役割を果たして
いる（ここではｍはプリエンファシスモードで提供され
るレベル数である）。しかし、異なる数の参照電圧が提
供され、より少ない数のインピーダンス変換器が用いら
れることも可能である。すなわち、１つの適当に構成さ
れたインピーダンス変換器は、複数の出力信号Ｓ３２間
で切り換えて動作することもできる。

【００３２】１つの選択肢としては、図４の回路は、更
に、信号ソース部３１１中の複数インピーダンス変換器
によって引き込まれる供給電流を平衡させるよう電流平
衡部３１２で構成される。制御信号Ｓ２を伝える点線の
矢印も、信号ソース部３１１に関連して電流平衡部３１
２を提供するときに、信号切換部３２の動作を制御する
同じ制御信号Ｓ２に従って、電流平衡部３１２も制御す
ることが好ましいということを示している。この方法
で、電源を介した他の回路とのスプリアスノイズカップ
リングを減らすことができる。

【００３３】電流平衡部３１２は、好適には、制御信号
Ｓ２に依存して制御され、信号ソース部３１１中に提供
されるインピーダンス変換器の所定の出力間の接続を選
択的に与えるよう構成される複数の切換素子を含む。こ
れらの接続は所定のインピーダンス値を持つ。

【００３４】図４に示す回路の動作は、図５ａで示され
る例に関連して、より詳細に説明される。図５ａの左側
では、ハイレベル最大参照電圧Ｖｒｐｈのための端子及
びローレベル最小参照電圧Ｖｒｐｌが示されている。図
５ａの例では、これらは外部電源から供給される唯一の
参照電圧である。中間電圧または緩衝電圧Ｖｒｒｈ及び
Ｖｒｒｌは、分割抵抗Ｒｒｐ、Ｒｒｒによって提供され
る。図５ａの例では、Ｒｒｐは抵抗値Ｒを持ち、Ｒｒｒ
は抵抗値２Ｒを持つ。一般に、これらの値は適切にまた
は必要に応じて選択される。

【００３５】図５ａでは、信号ソース部中でインピーダ
ンス変換器３１１１、３１１２、３１１３、３１１４と
なるよう演算増幅器Ａｐｈ、Ａｒｈ、Ａｒｌ、Ａｐｌが
構成される。インピーダンス変換器３１１１〜３１１４
は、非反転入力部で各々の参照電圧Ｖｒｐｈ、Ｖｒｒ
ｈ、Ｖｒｒｌ、及びＶｒｐｌを受信する。増幅器の出力
は、反転入力部へフィードバックされるので、増幅器は
各々の参照電圧Ｖｒｐｈ、Ｖｒｒｈ、Ｖｒｒｌ、及びＶ
ｒｐｌで信号を出力するための低インピーダンスソース
として機能する。

【００３６】低インピーダンスソース３１１１〜３１１
４による信号出力は、信号切換部３２の出力部へ与えら
れる。信号切換部３２は、切換素子３２１１〜３２１８
を備え、この切換素子３２１１〜３２１８の各々は、制
御信号Ａ，Ｂ，Ｃ，Ｄのうちの１つに従って制御され、
各々は適当なＯＮインピーダンスＲｏｕｔを持つ。この
インピーダンスＲｏｕｔは、伝送媒体を介して直列に接
続される全インピーダンスの和が、伝送媒体の特性イン
ピーダンスと常に一致するように選択されるのが望まし
い。

【００３７】図５ａの例では、切換素子３２１１〜３２
１８は、前述の制御信号Ａ，Ｂ，Ｃ、Ｄがハイレベルで
あれば、各々の切換素子が電流を流すよう構成される。
図５ａでは、信号Ａはハイレベルであるものとし、その
結果、スイッチ３２１１及び３２１８は電流を流し、そ
の一方で、スイッチ３２１２、３２１３、３２１４、３
２１５、３２１６、及び３２１７は開放されている（電
流を流さない）。

【００３８】この構成を用いて、図３に示す動作が提供
される。すなわち、ノーマルモードでは、制御信号Ａ及
びＣだけがアクティブになる、２レベル入力信号に厳密
に従う２レベル出力信号を形成するために、ハイレベル
最大電圧Ｖｐｈ及びローレベル最小電圧Ｖｐｌが出力ラ
イン４へ切り換えられる。一方、制御信号Ａ，Ｂ，Ｃ，
Ｄがアクティブになるプリエンファシスモードの間で
は、４つの信号レベルＶｐｈ、Ｖｒｈ、Ｖｒｌ、及びＶ
ｐｌが出力ライン４に切り換えられる。

【００３９】図５ａは、更に、低インピーダンスソース
３１１１〜３１１４によって引き込まれる供給電流を平
衡させるための電流平衡部を共に構成する、スイッチ３
１２１、３１２２、３１２３を示す。スイッチ３１２１
は、ソース３１１１及び３１１２との出力間に接続さ
れ、信号ＢまたはＤがハイレベルの場合に電流を流し、
適当なＯＮインピーダンスＲｐｒを持つ。スイッチ３１
２２は、ソース３１１３及び３１１４の出力間に接続さ
れ、信号ＢまたはＤがハイレベルの場合に電流を流し、
適当なＯＮインピーダンスＲｐｒを持つ。スイッチ３１
２３は、ソース３１１１及び３１１４の出力間に接続さ
れ、信号ＢまたはＤがハイレベルの場合に電流を流し、
適当なＯＮインピーダンスＲｐｐを持つ。

【００４０】図５ａは、制御信号Ａがハイレベルとなる
例を示す。この場合、ハイレベル最大レベルＶｐｈでの
信号は、スイッチ３２１１及び３２１８を介して出力さ
れ、電流平衡部の切換素子３１２１〜３１２３は開放さ
れる（電流は流れない）。図５ｂは、信号Ｂがハイレベ
ルである場合の状態を示す図である。この場合、電流平
衡部のスイッチ３１２１〜３１２３は閉じられ、スイッ
チ３２１３及び３２１６はプリディストーション、すな
わち入力信号よりも大きな信号レベルを持つ出力信号を
生成するために、中間電圧レベルの信号を出力に与える
よう機能する、具体的には、ＶｒｐｈがＶｒｐｌよりも
２ボルト高い場合、Ｖｒｒｈ及びＶｒｒｌに対して、参
照電圧提供部中の抵抗ラダーＲｒｐ、Ｒｒｒ、Ｒｒｐ
は、Ｖｒｐｌよりも１．５ボルト高い中間電圧及びＶｒ
ｐｌよりも０．５ボルト高い中間電圧を提供する（すな
わち、抵抗値Ｒを持つＲｒｐ及び抵抗値２Ｒを持つＲｒ
ｒを用いる）。この電圧の組み合わせは、１００％のプ
リエンファシスグレードを提供する。切換部中の切換素
子３１１１〜３１１８の全インピーダンスＲｏｕｔは、
５０オームに設定され、伝送線路の差動特性インピーダ
ンスは１００オームであり、適当な差動ソースマッチン
グが実現される。ＯＵＴＰ、ＯＵＴＮにかかる動作電圧
は、１ボルトである。負荷に流れる電流は、１０ミリア
ンペアである、この電流は、図５ａの矢印が示す方向
で、二つの電圧供給増幅器Ａｐｈ、Ａｐｌから供給され
る。中央にあるこの２つの増幅器は、ポテンシャルを、
Ｖｒｒｈ及びＶｒｒｌに維持するよう作動するが、電流
負荷の不足によりアイドリング状態にある。

【００４１】信号Ｃがハイレベルとなるための状態は、
図５ａに示す状態と基本的には同じであるが、出力スイ
ッチによる反転出力を有する点で異なる。

【００４２】図５ｂでは、図５ａと関連して説明したも
のと同様のパラメータを想定したものであり、各スイッ
チは１．５ボルト及び０．５ボルトの緩衝された中間電
圧レベルを送り出す。これは、出力端子ＯＵＴＰ、ＯＵ
ＴＮに０．５ボルトの電圧と５ミリアンペアの電流を与
える。この段階では、全平衡スイッチ３１２１〜３１２
３は、結合されているかかまたは閉じられている。上部
抵抗３１２１及び下部抵抗３１２２は、負荷に５ミリア
ンペアを与えるよう設計され、それによって中央の供給
増幅器３１１２及び３１１３のアイドリング状態を維持
する。中央の抵抗３１２３は、図５ａと関連して示され
た状態と同じ１０ミリアンペアの負荷条件下で、上部供
給増幅器３１１１及び下部供給増幅器３１１４を維持す
るために、残りの５ミリアンペアを処理するよう設計さ
れている。

【００４３】信号Ｄがハイレベルである状態は、基本的
には、信号Ｂがハイレベルである状態に等しいが、出力
は出力スイッチによって反転される点で異なる。

【００４４】従って、出力段がインピーダンスマッチン
グされた負荷に接続される限り、供給増幅器Ａｐｈ、Ａ
ｒｈ、Ａｒｌ、Ａｐｌへの入出力電流は、平衡装置によ
り一定となる。その結果、電力供給ラインを介した他の
回路部分へのノイズカップリングが効果的に抑制されう
る。

【００４５】負荷がマッチングされていない、または、
伝送線路（図５ａを参照）の他端の終端中間点Ｖｐがど
ちらかの方向にフォースされる場合、出力段での電流に
変調が生じる。これは、供給増幅器が非常に高い出力イ
ンピーダンスを持つ場合、または、非常に遅い応答時間
を持つ場合に、出力信号が劣化する原因となりうる。従
って、低出力インピーダンスで、かつ、素早い応答速度
を持つ低インピーダンスソース回路を用いるのが好まし
い。

【００４６】供給電圧でのスイッチング過渡状態のよう
に、素早い変化に対する動的な応答は、適当に設計され
たデカップリング・コンデンサ（不図示）によって処理
されうる。信号周波数までの直流（ＤＣ）は、供給増幅
器及び電流平衡回路によって処理される。

【００４７】図６ａ及び図７ａは、前述の各図に示した
出力段の実施形態を示す図である。図６は電流平衡部の
例であり、図７は信号切換部の例である。図６及び図７
では、ＮＭＯＳデバイスが示されており、スイッチング
機能及び適正なＯＮインピーダンスの両方を提供できる
よう設計されている。

【００４８】図６ａの電流平衡部中で示される供給ライ
ンＶｒｈ、Ｖｐｈ、Ｖｐｌ、Ｖｒｌは、図５ａ中とは多
少異なる順番で示されているが、これは図示を容易にす
るためのものである。また、図６ａの例では、図５に示
す３つのスイッチング素子３１２１〜３１２３の機能
は、ロジックをより単純化し、一様な遅延を維持するた
めに、６つのトランジスタによって提供されている。当
然ながら、３つのトランジスタだけを提供すること、ま
たは、６つ以上のトランジスタを提供することも可能で
ある。３つのトランジスタを用いる場合、信号Ｂまたは
信号Ｄのいずれかに対する所要の応答は、ＯＲゲート
（図６ａも参照のこと）を用いて実施されうる。

【００４９】図７ａに示す信号切換部は、８つの出力ス
イッチ３２１１〜３２１８及びそれらに関係する各出力
インピーダンスＲｏｕｔを形成する。供給線路はグルー
プ化され、上部はピーク供給部Ｖｐｈ、Ｖｐｌによって
駆動され、下部は緩衝供給部または中間供給部Ｖｒｈ、
Ｖｒｌによって駆動される。

【００５０】デバイス寸法は、所要の出力インピーダン
ス、デバイス内部のソース電位及びドレイン電位、及び
デバイスのゲートを制御する供給電圧に依存する。グラ
ウンドまたは最も低い参照電位に接続される下部のデバ
イスは、更に小型化が可能である。なぜならば、これら
のデバイスのゲート・ソース間電圧は、より高い電位に
接続されるデバイス中のゲート・ソース間電圧よりも大
きいからである。より高い電位のドレイン及びソースに
接続されるデバイスは、より小さいゲート・ソース間電
圧によって、デバイス寸法をより大きくする必要があ
る。これらの寸法は、個別の要求や要望に基づいて、プ
リエンファシスグレード及び所望の出力電圧の組み合わ
せに対して、当業者によって個別に選択される。

【００５１】多数の異なる出力電圧及び異なるプリエン
ファシスグレードを扱うためには、適正な出力インピー
ダンスを維持するために、同じデバイスに対して多数の
異なる寸法を与えるのが好ましい。これは、各々の出力
ユニットが出力に対して適正な駆動力を与えるために、
個別に選択可能な多数の並列出力ユニットを提供するこ
とによって行われる。これは、図６ａ及び図７ａに示さ
れる。ここで、図６ａは電流平衡部を示し、図７ａは信
号切換部を示す。

【００５２】図６ａ及び図７ａに示すように、適当な並
列ユニットが各々の個別のユニットを作動するために、
選択信号ＳＥＬ１、ＳＥＬ２、またはＳＥＬ３を受信す
るよう構成される。選択信号は、適当な制御信号Ａ，
Ｂ、Ｃ、Ｄも受信するＡＮＤゲートに入力される。各々
のユニットは、出力信号に所定の各々のインピーダンス
を提供するよう構成される。

【００５３】ユニットは、モード毎に１つの作業ユニッ
トだけを持つ動作モードの各々に対して固有であるか、
または、ゼロまたは多数の他のデルタ型の小型出力ユニ
ットと同時に機能する１つのベース段サイズを持ちう
る。

【００５４】後者の解決方法は、出力ラインに接続され
るデバイスの総面積がより小さくなるので、スペースを
節約し、出力容量を低減することができる。異なる寸法
にすることは、平衡部に対しても重要であり、異なる動
作点に対して寸法が設定される。異なる駆動力及び駆動
電流の制御は、図６ａ及び図７ａに示される。ここでは
異なる部分は、選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ
３、及びＡＮＤゲートによって選択され、選択信号及び
各々の制御信号Ａ，Ｂ，Ｃ、またはＤを受信する。

【００５５】図６ｂでは、図６ａに示すように、平衡部
はトランジスタの２列（デュアル・ロウ）の代わりにＯ
Ｒゲート用いてもよいことに留意したい。

【００５６】本発明は、特定の実施の形態と関連して説
明されているが、本発明は決してこれらの特定の実施の
形態に制限されるものではなく、多数の変形物が当業者
に想起されるであろう。例えば、前述の特定の実施例で
は駆動装置としてのＮＭＯＳデバイスを示したが、これ
らの回路の全ては、ＰＭＯＳデバイスまたはあＮＭＯＳ
デバイスとＰＭＯＳデバイスとの組み合わせを用いて実
行されてもよく、出力電圧及び供給電圧の要求に依存す
る。制御信号Ａ〜Ｄ及びモード選択信号Ｐｅ等の対応す
る信号のロジックは、それに応じて適合される必要があ
る。

【００５７】前述の例は、本発明を制限するものとして
解釈されない。なぜならば、本発明は付属の請求項によ
って定義されるからである。請求項における参照番号
は、制限事項として解釈されるものではなく、請求項を
より容易に理解するために付されている。

【図面の簡単な説明】

【図１】図１は、本発明の基本的な実施の形態を示す図
である。

【図２】図２は、図１の回路の詳細な具体例を示す図で
ある。

【図３】図２の回路で現れる複数の信号の論理状態図を
示す図である。

【図４】出力段中の信号生成部及び信号切換部の好適な
実施の形態を示す図である。

【図５ａ】電流負荷平衡を備える出力段の動作を説明す
る回路部を示す図である。

【図５ｂ】電流負荷平衡を備える出力段の動作を説明す
る回路部を示す図である。

【図６ａ】ＭＯＳ技術を用いた電流平衡部の例を示す図
である。

【図６ｂ】ＭＯＳ技術を用いた電流平衡部の例を示す図
である。

【図７ａ】ＭＯＳ技術を用いた信号切換部の例を示す図
である。

【図７ｂ】ＭＯＳ技術を用いた信号切換部の例を示す図
である。

フロントページの続き Ｆターム(参考） 5J056 AA05 BB02 CC00 CC05 CC06 DD13 DD29 EE05 FF09 GG13 KK01 5K029 AA03 BB03 CC01 DD28 GG05 GG07 5K046 AA01 AA08 BB05 EE59

Claims (10)

【特許請求の範囲】
1. 【請求項１】 デジタル入力信号（Ｄｉ、Ｄｉｂ）を受
   信する信号入力部と、前記デジタル入力信号（Ｄｉ、Ｄ
   ｉｂ）に従ってデジタル出力信号を出力する信号出力部
   とを有し、伝送ラインを駆動するデジタルライン駆動回
   路（１）であって、モード選択信号に従って、前記デジ
   タル出力信号にプリディストーションが与えられるプリ
   ディストーション動作モードと、プリディストーション
   が与えられない動作モードとを提供するよう構成された
   デジタルライン駆動回路（１）において、 前記デジタルライン駆動回路（１）は、 前記デジタル入力信号（Ｄｉ、Ｄｉｂ）と前記モード選
   択信号とを受信し、前記デジタル入力信号（Ｄｉ、Ｄｉ
   ｂ）と前記モード選択信号とに依存する１または複数の
   制御信号（Ｓ２、Ａ，Ｂ，Ｃ，Ｄ）を出力するよう構成
   された信号処理部（２）と、 前記１または複数の制御信号（Ｓ２、Ａ，Ｂ，Ｃ，Ｄ）
   を受信し、前記１または複数の制御信号に依存する前記
   出力信号（ＯＵＴＰ、ＯＵＴＮ）を出力するよう構成さ
   れた出力段（３）と、 を備え、 前記出力段（３）は、 ｍ個（ただしｍは２よりも大きい整数である）の特有の
   参照信号レベル（Ｓ３２、Ｖｐｈ、Ｙｒｈ、Ｖｒｌ、Ｖ
   ｐｌ）を生成するよう構成される参照信号生成部（３
   １）と、 前記１または複数の制御信号（Ｓ２、Ａ，Ｂ，Ｃ，Ｄ）
   と前記参照信号生成部（３１）により出力される前記参
   照信号レベル（Ｓ３２、Ｖｐｈ、Ｙｒｈ、Ｖｒｌ、Ｖｐ
   ｌ）とを受信し、前記出力信号（ＯＵＴＰ、ＯＵＴＮ）
   を生成及び出力するために、前記１または複数の制御信
   号に従って、前記参照信号レベルの中から前記信号出力
   と接続するものを選択するよう構成された信号切換部
   （３２）と、を備えることを特徴とするデジタルライン
   駆動回路（１）。
2. 【請求項２】 前記デジタル入力信号（Ｄｉ、Ｄｉｂ）
   は、ｎ個（ただしｎは１よりも大きい整数である）の信
   号レベルを有し、前記デジタル出力信号（ＯＵＴＰ、Ｏ
   ＵＴＮ）は、前記第１モードにおいてｎ個の信号レベル
   を有し、前記第２モードにおいてｍ個（ただしｍはｎよ
   りも大きい整数である）の信号レベルを有することを特
   徴とする請求項１に記載のデジタルライン駆動回路
   （１）。
3. 【請求項３】 所定の遅延量（ΔＴ）で、前記デジタル
   入力信号（Ｄｉ、Ｄｉｂ）を遅延させ、対応する遅延信
   号（Ｄｄ，Ｄｄｂ）を出力するよう構成された遅延回路
   （２１）と、 前記デジタル入力信号（Ｄｉ、Ｄｉｂ）と前記遅延信号
   （Ｄｄ，Ｄｄｂ）とを受信及び処理し、前記１または複
   数の制御信号（Ｓ２、Ａ，Ｂ，Ｃ，Ｄ）を生成するよう
   構成された複数のゲート（２３、２４、２５、２６、２
   ７、２８、２９、３０）を含むゲート部と、 を備えることを特徴とする請求項１または請求項２に記
   載のデジタルライン駆動回路（１）。
4. 【請求項４】 前記ゲート部は、前記モード選択信号
   （Ｐｅ）も受信するよう構成されることを特徴とする請
   求項３に記載のデジタルライン駆動回路（１）。
5. 【請求項５】 前記参照信号生成部は、 複数の参照電圧（Ｓ３１、Ｖｒｐｈ、Ｙｒｒｈ、Ｖｒｒ
   ｌ、Ｖｒｐｌ）を出力するよう構成された参照電圧提供
   部（３１０）と、 前記複数の参照電圧（Ｓ３１、Ｖｒｐｈ、Ｙｒｒｈ、Ｖ
   ｒｒｌ、Ｖｒｐｌ）を受信し、これに応答して、前記ｍ
   個の信号（Ｓ３２、Ｖｐｈ、Ｙｒｈ、Ｖｒｌ、Ｖｐｌ）
   を生成するよう構成された複数のインピーダンス変換回
   路を含むインピーダンス変換部（３１１）と、 を有することを特徴とする請求項１乃至請求項４のいず
   れか１項に記載のデジタルライン駆動回路（１）。
6. 【請求項６】 当該デジタルライン駆動回路（１）の供
   給電流を平衡させるために、前記１または複数の制御信
   号（Ｓ２、Ａ，Ｂ，Ｃ，Ｄ）を受信し、これに従って、
   電流を生成するよう構成された電流平衡部（３１２）を
   更に含むことを特徴とする請求項１乃至請求項５のいず
   れか１項に記載のデジタルライン駆動回路（１）。
7. 【請求項７】 前記電流平衡部（３１２）は、 前記１または複数の制御信号（Ｓ２、Ａ，Ｂ，Ｃ，Ｄ）
   に依存して制御され、前記インピーダンス変換回路（３
   １１１、３１１２、３１１３、３１１４）の所定の出力
   間に接続を選択的に提供するよう構成された切換素子
   （３１２１、３１２２、３１２３）を含み、前記接続は
   所定のインピーダンス値（Ｒｐｒ、Ｒｐｐ）を有するこ
   とを特徴とする請求項６に記載のデジタルライン駆動回
   路（１）。
8. 【請求項８】 前記切換素子（３１２１、３１２２、３
   １２３）は、前記インピーダンス値（Ｒｐｒ、Ｒｐｐ）
   も提供するＭＯＳトランジスタを含むことを特徴とする
   請求項７に記載のデジタルライン駆動回路（１）。
9. 【請求項９】 前記インピーダンス変換回路の各々は、
   プッシュプル出力段を有する演算増幅器（３１１１、３
   １１２、３１１３、３１１４）を含むことを特徴とする
   請求項５乃至請求項８のいずれか１項に記載のデジタル
   ライン駆動回路（１）。
10. 【請求項１０】 デジタル入力信号（Ｄｉ、Ｄｉｂ）を
    受信し、前記デジタル入力信号（Ｄｉ、Ｄｉｂ）に従っ
    て、デジタル出力信号（ＯＵＴＰ、ＯＵＴＮ）を出力す
    るよう構成されたデジタルライン駆動回路（１）の制御
    方法であって、 モード選択信号（Ｐｅ）に従って、少なくとも第１モー
    ド及び第２モードで前記デジタルライン駆動回路（１）
    を動作させる工程であって、前記第１モードは、前記デ
    ジタル出力信号（ＯＵＴＰ、ＯＵＴＮ）が前記デジタル
    入力信号（Ｄｉ、Ｄｉｂ）に従う信号中継モードであ
    り、前記第２モードは、前記デジタル出力信号（ＯＵＴ
    Ｐ、ＯＵＴＮ）が前記デジタル入力信号（Ｄｉ、Ｄｉ
    ｂ）に従い、所定の歪みが付加されるプリディストーシ
    ョンモードである、動作工程と、 前記デジタル入力信号（Ｄｉ、Ｄｉｂ）と前記モード選
    択信号とを受信し、前記デジタル入力信号（Ｄｉ、Ｄｉ
    ｂ）と前記モード選択信号とに依存する１または複数の
    制御信号（Ｓ２、Ａ，Ｂ，Ｃ，Ｄ）を出力する工程と、 前記１または複数の制御信号（Ｓ２、Ａ，Ｂ，Ｃ，Ｄ）
    を処理し、前記１または複数の制御信号に依存する前記
    出力信号（ＯＵＴＰ、ＯＵＴＮ）を出力する処理工程
    と、 を含み、 前記処理工程は、 ｍ個（ただしｍは２よりも大きい整数である）の特有の
    参照信号レベル（Ｓ３２、Ｖｐｈ、Ｙｒｈ、Ｖｒｌ、Ｖ
    ｐｌ）を生成する生成工程と、 前記出力信号（ＯＵＴＰ、ＯＵＴＮ）を生成及び出力す
    るために、前記１または複数の制御信号（Ｓ２、Ａ，
    Ｂ，Ｃ，Ｄ）に従って、前記参照信号レベルの中から前
    記信号出力と接続されるものを選択する選択工程と、 を含むことを特徴とするデジタルライン駆動回路（１）
    の制御方法。