JP2000196681A - ドライバ回路、レシ―バ回路、信号伝送システムおよび信号伝送方法 - Google Patents
ドライバ回路、レシ―バ回路、信号伝送システムおよび信号伝送方法Info
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Abstract
号波形に含まれる高周波成分が増加し、寄生インダクタ
や寄生容量により伝送すべき信号の波形が乱れて、正し
い信号伝送が困難になる。 【解決手段】 ドライバ側からレシーバ側へ信号を伝送
する信号伝送方法であって、前記ドライバ側の送信信号
に用いる符号において、符号1個当たりの立ち上がり時
間および立ち下がり時間の合計を1ビットタイムの長さ
と同程度或いはより長くするように構成する。
Description
し、特に、高速の信号伝送を可能とするドライバ回路、
レシーバ回路、信号伝送システムおよび信号伝送方法に
関する。近年、コンピュータやその他の情報処理機器を
構成する部品の性能は大きく向上しており、例えば、D
RAM等の半導体記憶装置やプロセッサ等の性能向上は
目を見張るものがある。そして、この半導体記憶装置や
プロセッサ等の性能向上に伴って、各部品或いは要素間
の信号伝送速度を向上させなければ、システムの性能を
向上させることができないという事態になって来てい
る。具体的に、例えば、DRAM等の主記憶装置とプロ
セッサ(論理回路)との間の信号伝送速度がコンピュー
タ全体の性能向上の妨げになりつつある。さらに、サー
バと主記憶装置或いはネットワークを介したサーバ間と
いった匡体やボード(プリント配線基板)間の信号伝送
だけでなく、半導体チップの高集積化並びに大型化、お
よび、電源電圧の低電圧化(信号振幅の低レベル化)等
により、チップ間の信号伝送やチップ内における素子や
回路ブロック間での信号伝送においても信号伝送速度の
向上が必要となって来ている。そこで、信号の高周波成
分による波形の乱れや信号線間の干渉を防ぎ、より一層
の高精度で高速の信号伝送が可能な信号伝送技術の提供
が要望されている。
概略的に示す図であり、例えば、LSI(半導体集積回
路)の間の信号伝送の様子を示している。図1におい
て、参照符号101はドライバ回路、102は信号伝送
路(ケーブル)、131〜133は寄生インダクタ、1
41〜145は寄生容量、105は終端抵抗、そして、
106はレシーバ回路を示している。ここで、例えば、
寄生インダクタ131は半導体チップ(ドライバ回路)
と外部ピンを繋ぐボンディングワイヤによるものを示
し、寄生インダクタ132はパッケージやリード線によ
るものを示し、そして、寄生インダクタ133はコネク
タによるものを示している。また、例えば、寄生容量1
41〜145は、それぞれ各部における寄生容量を示し
ている。
SIの間の信号伝送を高速化すると、その伝送される信
号波形に含まれる高周波成分が増加する。この高周波成
分は、図1に示されるような信号伝送システムにおい
て、ボンディングワイヤ、パッケージやリード線並びに
ソケット等のもつ寄生インダクタ131〜133、およ
び、各部における寄生容量141〜145に振動的な挙
動を引き起こすことになる。
て、正しい信号伝送が困難になる。さらに、高周波成分
を含む信号を信号線に流すと、他の信号線にクロストー
ク等の結合雑音が発生することにもなり、高精度で高速
の信号伝送の妨げとなる。なお、このような問題は、L
SIの間の信号伝送だけでなく、サーバと主記憶装置或
いはネットワークを介したサーバ間といった匡体やボー
ド間の信号伝送や、チップ(LSI)内における素子や
回路ブロック間での信号伝送においても同様である。
に鑑み、信号の高周波成分による波形の乱れや信号線間
の干渉を防ぎ、高精度で高速の信号伝送を可能とするこ
とを目的としている。
れば、ドライバ側からレシーバ側へ信号を伝送する信号
伝送方法であって、前記ドライバ側の送信信号に用いる
符号において、符号1個当たりの立ち上がり時間および
立ち下がり時間の合計を1ビットタイムの長さと同程度
或いはより長くするようにしたことを特徴とする信号伝
送方法が提供される。
に設けたドライバ回路から信号伝送路を介してレシーバ
側のレシーバ回路へ信号を伝送する信号伝送システムで
あって、前記ドライバ回路は、信号伝送に用いる符号に
おいて、該符号1個当たりの立ち上がり時間および立ち
下がり時間の合計を1ビットタイムの長さと同程度或い
はより長くする符号長制御手段を備えたことを特徴とす
る信号伝送システムが提供される。
するためのドライバ回路であって、信号伝送に用いる符
号において、該符号1個当たりの立ち上がり時間および
立ち下がり時間の合計を1ビットタイムの長さと同程度
或いはより長くする符号長制御手段を備えたことを特徴
とするドライバ回路が提供される。本発明の第4の形態
によれば、符号1個当たりの立ち上がり時間および立ち
下がり時間の合計が1ビットタイムの長さと同程度或い
はより長い信号を受信するためのレシーバ回路であっ
て、受信信号が最大となるビットタイム後半で該受信信
号の値を判定する受信信号判定手段を備えたことを特徴
とするレシーバ回路が提供される。
ための図である。なお、図2(a),図2(b),図3
(a)および図3(b)において、縦軸は電圧Vを示
し、また、横軸は時間tを示している。ところで、信号
にどれだけ高周波成分が含まれるかは、データ『0』お
よび『1』に対応する符号波形がどれだけ高周波成分を
持つかによって決まる。
−1または1に対応させて考えると、図2(a)に示さ
れるように、ある系列{bn}に対応する信号波形(送
り側の信号)は、系列{cn}を用いて s(t)=Σci u(t−iT) と現される。ここで、s(t)は低レベル『L(0)』
と高レベル『H(1)』の中間の基準電位Vref を基準
にして測定された値とし、u(t)は仮想的な孤立パル
スに対する応答である。
間ゼロで駆動すれば、応答u(t)は、図2(b)に示
されるような矩形波となる。矩形波は、高周波成分を多
く含むため信号s(t)も多くの高周波成分を含む。こ
こで、u(t)の高周波成分を減らす1つの方法は、u
(t)のパルス幅をできるだけ広くする(時間tの方向
に延ばす)ことである。これは、パルス幅が広がれば、
高周波成分は減少するからである。
号間の干渉が増加することを意味するため、信号伝送に
とっては不都合であると考えられている。しかしなが
ら、図3(a)に示されるように、u(t)のパルス幅
を最大2T(Tはビットタイム:1符号の長さ)として
も、t=0およびt=2Tでのu(t)の値をゼロにす
ることができれば、t=nT(nは整数)で信号のデー
タ0および1の判定をする限りにおいては、隣り合うビ
ットタイム間での干渉はないことになる。すなわち、u
(t)として、 u(t)=0(t=0,t=2T) u(t)=Umax (t=T,Umax はuの最大値) となるような関数で高周波成分の小さなものを選べば良
い。上記の関数の一番簡単な例としては、図3(b)に
示される三角波がある。
は、一定の電流を積分することで得られる。つまり、送
信信号が1で直前のビットタイムの値が0の場合は正電
流を積分し、また、送信信号が0で前ビットタイムが1
なら負電流を積分、そして、それ以外(前ビットタイム
と同じ符号)なら電流をゼロとすればよい。本発明は、
このような波形を用いることにより、信号の立ち上がり
時間をビットタイムTと同じ値にまで増大させることが
できる。従って、di/dt(電流の変化率)に比例す
るインダクティブな電圧やdv/dt(電圧の変化率)
に比例する容量電流を最小化することができる、信号の
高周波成分による波形の乱れや信号線間の干渉を防ぎ、
高精度で高速の信号伝送が可能になる。
十分小さな値に保ちつつ信号の立ち上がり時間を与えら
れたビットタイムのもとで最大にすることができ、信号
に含まれる高周波成分が最小化されるため、寄生インダ
クタや容量による波形の乱れや信号線間の結合を防ぎ、
高速の信号伝送を可能とすることができる。
路、レシーバ回路、信号伝送システムおよび信号伝送方
法の実施例を図面を参照して詳述する。図4は本発明の
第1実施例としてのドライバ回路を概略的に示す回路図
である。図4において、参照符号11〜14は定電流ド
ライバを示し、21〜23は遅延段(D)を示してい
る。
ライバ回路は、複数の(4つの)定電流ドライバ11〜
14、および、複数の遅延段21〜23を備えて構成さ
れている。定電流ドライバ11には入力信号TSi が直
接供給され、定電流ドライバ12には1つの遅延段21
を介して入力信号TSi が供給され、定電流ドライバ1
3には2つの遅延段21および22を介して入力信号T
Si が供給され、さらに、定電流ドライバ14には3つ
の遅延段21〜23を介して入力信号TSi が供給され
ている。そして、各定電流ドライバ11〜14の出力は
共通接続され、出力信号TSo が出力されるようになっ
ている。ここで、各遅延段21〜23は、例えば、直列
接続された偶数個数のインバータにより構成され、ま
た、全ての遅延段21〜23による遅延時間(総遅延時
間)は、ほぼ1ビットタイム(1符号の長さ)Tになる
ように決められている。
明するための図であり、参照符号R1〜R4は、ドライ
バ回路の出力信号TSo が低レベルL(0)から高レベ
ルH(1)へ変化する場合の信号波形の立ち上がり部分
を示している。立ち上がり部分R1は、入力信号TSi
が直接供給される定電流ドライバ11の出力の立ち上が
りに対応し、また、立ち上がり部分R2は、1つの遅延
段21を介して入力信号TSi が供給される定電流ドラ
イバ12の出力の立ち上がりに対応している。さらに、
立ち上がり部分R3は、2つの遅延段21および22を
介して入力信号TSi が供給される定電流ドライバ13
の出力の立ち上がりに対応し、そして、立ち上がり部分
R4は、3つの遅延段21〜23を介して入力信号TS
i が供給される定電流ドライバ14の出力の立ち上がり
に対応している。なお、出力信号TSo が0から1へ変
化する総時間は、ほぼ1ビットタイムTと同程度になっ
ている。
減少させることができ、寄生要素(図1における寄生イ
ンダクタ131〜133や寄生容量141〜145)等
による波形の乱れや信号線間の干渉を抑えることができ
る。図6は本発明の第2実施例としてのドライバ回路を
概略的に示すブロック回路図であり、図7は図6に示す
ドライバ回路で使用する4相クロックの一例を示すタイ
ミング図である。図6において、参照符号31〜34は
定電流ドライバを示し、40は4相クロック発生回路を
示し、そして、41〜44はD型フリップフロップ(D-
F.F.)を示している。
回路40は、送信クロックCLKに同期し、それぞれ位
相が90°異なるクロックφ1,φ2,φ3,φ4を出
力するようになっており、これら4相のクロックφ1〜
φ4はフリップフロップ41〜44に供給され、入力信
号TSi を各クロックφ1〜φ4のタイミング(例え
ば、立ち上がりタイミング)で取り込んでそれぞれ対応
する定電流ドライバ31〜34へ供給するようになって
いる。
の遅延段21〜23の代わりに4相クロック発生回路4
0を設け、クロックCLKに同期した4相クロックによ
りフリップフロップ41〜44のデータ(入力信号TS
i )の取り込みタイミングを制御するようになってい
る。ここで、4相クロック発生回路40は、例えば、知
られているDLL(Delay Locked Loop)回路等を用いて
構成することで、半導体の製造プロセスやチップ温度の
変化等に関わらず、第1実施例における遅延段(21〜
23)の総遅延量に対応する時間を正確にビットタイム
(T)に等しくすることができる。すなわち、本第2実
施例では、半導体の製造プロセスやチップの温度変化等
に依らず、常に、信号の高周波成分を減少させて寄生要
素等による波形の乱れや信号線間の干渉を抑えること可
能になる。なお、フリップフロップ41〜44の数およ
び該フリップフロップを駆動するクロック(φ1〜φ
4)は4つに限定されるものではないのはもちろんであ
る。
バ回路を概略的に示す回路図である。図8において、参
照符号51および53は相補(差動)信号を出力する定
電流ドライバ(プリドライバ)、52はイビットタイム
(T)の遅延を与える遅延回路、54,57は抵抗、5
5,58は容量、そして、56,59は増幅器を示して
いる。ここで、抵抗54,容量55並びに増幅器56は
積分回路560を構成し、また、抵抗57,容量58並
びに増幅器59は積分回路590を構成している。
ライバ回路は、入力信号TSi が直接供給されたプリド
ライバ51の相補出力と、遅延回路52により入力信号
TSi が1ビットタイムTだけ遅延されて供給されたプ
リドライバ53の相補出力とが逆極性となるように加算
され、この加算された各出力を積分回路560および5
90で積分してユニットパルス応答が三角波となるドラ
イバ回路の相補の出力信号TSo および/TSo を得る
ようになっている。
は、直前のビットタイムと信号の符号(0,1)が異な
るときにのみ正味の電流を出力するため、出力極性が逆
の2つのプリドライバ51および53を組にして使い、
それぞれを入力系列および1ビットタイムTだけ遅延さ
せた入力系列で駆動するようになっている。そして、積
分回路560および590の出力インピーダンスを信号
伝送路(伝送線)の特性インピーダンス(例えば、50
Ω)に合わせることにより、消費電流の小さなドライバ
回路を構成することができる。なお、積分回路の出力イ
ンピーダンスを信号伝送路の特性インピーダンスに合わ
せるのは、例えば、積分回路におけるトランジスタのサ
イズ等を調整して行うことになる。
概略的に示す回路図であり、図8におけるプリドライバ
53の代わりに、入力信号TSi および遅延回路52に
より1ビットタイムTだけ遅延された入力信号TSi が
供給されたエクスクルーシブ・オア(EXOR)ゲート
50を設け、このEXORゲート50の出力によりプリ
ドライバ51のイネーブル制御を行うようになってい
る。
では、EXORゲート50により、入力系列とこれを1
ビットタイムTだけ遅延させた系列とを比較して、両者
が異なる時にのみプリドライバ51を活性化して電流を
流すようになっている。これにより、図8の第3実施例
よりもプリドライバの消費電流を低減することができ、
より一層少ない消費電流のドライバ回路とすることがで
きる。
路における定電流ドライバの一例を示す回路図である。
図10に示されるように、図8および図9における相補
信号を出力する定電流ドライバ(プリドライバ)51
は、それぞれPMOSトランジスタ501〜503、N
MOSトランジスタ504〜506、インバータ507
により構成されている。ここで、トランジスタ502並
びに504、および、トランジスタ503並びに505
はそれぞれインバータを構成し、それぞれ入力信号TS
i およびその反転信号が入力されている。また、トラン
ジスタ501および506のゲートには、それぞれバイ
アス電圧VcpおよびVcnが印加され電流源として機能す
るようになっている。なお、定電流ドライバ53の構成
も定電流ドライバ51と同様である。
て使用する場合、例えば、EXORゲート50からのイ
ネーブル信号をトランジスタ506のゲートに供給し、
イネーブル信号が高レベルHのときに回路を活性化する
ように構成すればよい。また、この図10に示すプリド
ライバの回路は一例であり、他の様々な回路を適用する
ことができる。
ーバ回路を概略的に示すブロック回路図であり、図12
は図11に示すレシーバ回路の動作を説明するための図
である。図11において、参照符号6はレシーバ回路、
60はレシーバアンプ、61は位相インターポレータ、
そして、62はアップダウンカウンタを示している。レ
シーバアンプ60には、ドライバ回路の出力信号(TS
o)が信号伝送路を介して入力信号RSi として入力され
る。この入力信号RSi として、まず、図12(a)に
示すようなデータ0,1を交互に並べた系列をドライバ
回路からレシーバアンプ60へ送信する。
0,1が交互に並べた系列(調整用符号系列)を受信
し、図12(b)に示されるように、データが1から0
へ変化するタイミング(LP1)、および、データが0
から1へ変化するタイミング(LP2)をロックする。
すなわち、レシーバアンプ60の出力をアップダウン制
御信号UDCとしてアップダウンカウンタ62へ供給
し、このアップダウンカウンタ62の出力により位相イ
ンターポレータ61を制御して、データが1から0およ
びデータ0から1へ変化するタイミングに同期するよう
な受信クロックCK’を求める。ここで、アップダウン
カウンタ62に供給されるアップダウン制御信号UDC
は、例えば、レシーバアンプ60による受信信号が
『0』(データ0)であれば受信タイミングが早すぎた
として、位相インターポレータ61を介して出力される
受信クロック(CK’)のタイミングを遅らせ、逆に、
また、レシーバアンプ60による受信信号が『1』(デ
ータ1)であれば受信タイミングが遅すぎたとして、位
受信クロック(CK’)のタイミングを早める。
(b)に示されるように、受信クロックCK’を供給す
ることでレシーバ回路6(レシーバアンプ60)の受信
タイミング(データ取り込みタイミング)を受信信号が
データ1から0へ立ち上がる部分(LP1)およびデー
タ0から1へ立ち下がる部分(LP2)にロックさせ
る。さらに、図12(c)に示されるように、ロックし
たタ後でロックしたときの受信クロック(CK’)の位
相を略90°シフトして(例えば、位相を90°進め
て)実際に使用する受信クロックCKを求める。ここ
で、受信クロックCKによるレシーバ回路6の受信タイ
ミングDP1およびDP2では、受信信号が最大および
最小になる。
伝送路やドライバ回路の遅延特性によらず最適な受信タ
イミングを決めることができるため、高速の信号伝送が
高いタイミングマージンで実行することが可能となる。
図13は本発明の第5実施例としてのレシーバ回路を概
略的に示すブロック回路図であり、図14は図13に示
すレシーバ回路の動作を説明するための図である。図1
3において、参照符号10は波形調整ドライバ回路、2
0は信号伝送路(ケーブル)、そして、63はイコライ
ズ回路を示している。
力信号TSi における立ち上がりを制御し、例えば、図
14に示されるように、1ビットタイムTで振幅が最大
(Amax)となり、2Tで最大振幅Amax の30%程度、
3Tで最大振幅Amax の10%程度、そして、4Tで最
大振幅Amax の3%程度になるように波形を調整し、波
形調整された信号TSo を信号伝送路20を介して受信
側へ送る。受信側では、伝送された信号RSi をイコラ
イズ回路63により、例えば、信号伝送路20の特性
(減衰特性等)を補償してドライバ部60へ供給する。
これにより、本第5実施例によれば、例えば、信号伝送
路20での高周波成分の減衰を補償することができ、よ
り長距離の信号伝送が可能になる。なお、レシーバ回路
6としては、後述するようなPRD回路(Partial Resp
onse Detector:部分応答検出回路)を適用することがで
きる。
るイコライズ回路の一例を示す回路図である。ここで、
図15は、イコライズ回路63として差動入力RSi,/
RSi を受け取るものを一例として示している。図15
に示されるように、イコライズ回路63は、フィルタ6
31、PMOSトランジスタ632,633、および、
NMOSトランジスタ634〜638を備えて構成さ
れ、信号伝送路(20)を介して伝送された差動信号
(相補信号)RSi,/RSi を第1の差動対トランジス
タ635,636のゲートで直接受け取ると共に、フィ
ルタ631を介して第1の差動対トランジスタと並列に
設けた第2の差動対トランジスタ634,637のゲー
トで受け取るようになっている。このフィルタ回路63
1により、入力する差動信号RSi,/RSi の高周波成
分を補償(増強)して出力信号IRSo,/IRSo を次
段のレシーバアンプ60へ供給するようになっている。
伝送システムを概略的に示すブロック回路図であり、ま
た、図17は図16に示す信号伝送システムにおけるド
ライバ回路の動作を説明するための信号波形図である。
図16に示されるように、ドライバ回路10は、遅延回
路111、インバータ112およびドライバアンプ11
3,114により構成され、また、レシーバ回路6は、
遅延回路64、加算回路65およびレシーバアンプ66
によりPRDとして構成されている。
信号TSi は、ドライバアンプ114に直接入力される
と共に、1ビットタイム(T)の遅延時間を与える遅延
回路111およびインバータ112を介してドライバア
ンプ113に入力されている。すなわち、ドライバ回路
10は、多相クロックを用いた立ち上がり時間の制御回
路を持つ2組のドライバアンプ113,114を使用
し、一方のドライバアンプ114に通常の信号系列を入
力し、他方のドライバアンプ113に1ビットタイム
(T)だけ遅延すると共に反転した信号系列を入力し、
両方のドライバアンプ113,114の出力を加えて信
号伝送路(ケーブル)20へ出力するようになってい
る。
ルはC1倍(例えば、C1=0.3〜0.4)され、ま
た、ドライバアンプ114の出力レベルはC0倍(C0
=1)されるようになっている。ここで、図17(a)
に示されるように、ドライバ回路10の出力信号TSo
としては、符号系列のデータが0から1へ、或いは、1
から0へ変化する個所の振幅が強調(増強)されるよう
な波形となっている。さらに、信号TSo が信号伝送路
20を介してレシーバ回路6へ伝えられると、例えば、
信号伝送路20の伝送特性等により高周波成分が減衰し
て、図17(b)に示されるような理想に近い波形とな
るようにされている。また、受信側では、レシーバ回路
6としてPRDを用いることにより、あるビットタイム
での信号電圧のC2倍(例えば、C2=0.5)を次の
ビットタイムでの受信電圧から差し引いて受信を行うよ
うになっている。なお、C1の値は受信端で受信信号に
オーバーシュートが生じないように調整を行い、この調
整は実際の信号送受信に先立って、例えば、調整用の信
号を送ることで行うことができる。また、C2の値は受
信回路の感度が許す限り大きな値を前もって選んでおく
のが好ましい。
イコライズと受信側のイコライズを併用することで、ケ
ーブル長をさらに長くすることができる利点がある。次
に、本第6実施例において、レシーバ回路6としてPR
D方式相補型差動アンプを適用した場合を説明する。図
18は図16に示す信号伝送システムにおけるレシーバ
回路の一構成例を示すブロック回路図であり、レシーバ
回路6としてPRD方式相補型差動アンプを適用したも
のである。また、図19は図18に示すレシーバ回路で
使用する制御信号の一例を示すタイミング図である。
は、キャパシタ(容量C10a,C20a;C10b,
C20b),および、トランスファゲート611〜61
4で構成されるPRD機能部分601の後段に、差動ア
ンプ603および該差動アンプ603の入力ノードに対
するアンプ用プリチャージ回路602を設けるようにな
っている。トランスファゲート611および614は制
御信号φ2(/φ2)によりスイッチング制御され、ま
た、トランスファゲート612および613は制御信号
φ1(/φ1)によりスイッチング制御されている。こ
こで、信号/φ1,/φ2は、それぞれ信号φ1,φ2
の反転論理の信号である。なお、クロックCK(CL
K)に対する制御信号φ1およびφ2のタイミングは、
図19に示す通りである。
bの値をC10とし、キャパシタC20aおよびC20
bの値をC20とすると、これらのキャパシタの値C1
0,C20を、次の式:C10/(C10+C20)=
(1+exp(−To /τ))/2を満たすように決め
れば符号間干渉は理論的には完全に除去することができ
る。ただし、理想状態ではこの式を満たすようにすれば
よいが、実際には寄生容量等が入るので、この式を満た
すのに近い値の容量比に設定することになる。ここで、
τは信号伝送路(20)等の時定数を示し、To は1ビ
ット分のデータがバスに現れる時間または1ビット分の
周期を示している。
を説明するための図である。図18に示すレシーバ回路
6は、制御信号φ1およびφ2を制御することにより、
図20(a)および図20(b)に示す動作を交互に行
う。すなわち、制御信号φ1が高レベル“H”(/φ1
が低レベル“L”)で制御信号φ2が低レベル“L”
(/φ2が高レベル“H”)のとき、図20(a)に示
されるように、符号間干渉成分除去(推定)動作が行わ
れ、また、制御信号φ1が低レベル“L”で制御信号φ
2が高レベル“H”のとき、図20(b)に示されるよ
うに、信号判定動作が行われる。なお、アンプ用プリチ
ャージ回路602は、符号間干渉成分除去動作が行われ
る期間に差動アンプ603の入力ノードをプリチャージ
するようになっている。
波形調整と受信側のPRDを併用することにより、信号
伝送路で生ずる符号間干渉を除去(推定)することがで
き、その結果、細い芯線を用いたケーブルでも高速信号
を伝送することが可能になり、或いは、ケーブル長をさ
らに長くすることが可能になる。上述したように、本発
明の各実施例によれば、信号に含まれる高周波成分を最
低限に抑えることができるため、寄生素子による波形の
乱れや信号線間の干渉を最小に抑えて高速の信号伝送が
可能になる。
シーバ回路、信号伝送システムおよび信号伝送方法は、
サーバと主記憶装置或いはネットワークを介したサーバ
間といった匡体やボード間の信号伝送だけでなく、チッ
プ間の信号伝送やチップ内における素子や回路ブロック
間での信号伝送においても適用することができる。
ば、信号の高周波成分による波形の乱れや信号線間の干
渉を防ぎ、高精度で高速の信号伝送が可能になる。
図である。
ある。
ある。
略的に示す回路図である。
の図である。
略的に示すブロック回路図である。
クの一例を示すタイミング図である。
略的に示す回路図である。
す回路図である。
定電流ドライバの一例を示す回路図である。
概略的に示すブロック回路図である。
ための図である。
概略的に示すブロック回路図である。
ための図である。
ズ回路の一例を示す回路図である。
ムを概略的に示すブロック回路図である。
イバ回路の動作を説明するための信号波形図である。
ーバ回路の一構成例を示すブロック回路図である。
号の一例を示すタイミング図である。
ための図である。
Claims (18)
- 【請求項1】 ドライバ側からレシーバ側へ信号を伝送
する信号伝送方法であって、 前記ドライバ側の送信信号に用いる符号において、符号
1個当たりの立ち上がり時間および立ち下がり時間の合
計を1ビットタイムの長さと同程度或いはより長くする
ようにしたことを特徴とする信号伝送方法。 - 【請求項2】 請求項1に記載の信号伝送方法におい
て、前記レシーバ側の受信信号が最大となるビットタイ
ムの後半で該受信信号の値を判定するようにしたことを
特徴とする信号伝送方法。 - 【請求項3】 請求項2に記載の信号伝送方法におい
て、前記レシーバ側では、伝送されたデータ0および1
が交互に続く調整用符号系列に対して、該データ0およ
び1を判定する場合のしきい値となる受信タイミングを
与える受信クロックタイミングを検出し、該検出された
受信クロックタイミングの位相を所定値シフトして最適
受信タイミングを得るようにしたことを特徴とする信号
伝送方法。 - 【請求項4】 請求項2に記載の信号伝送方法におい
て、前記レシーバ側では、前記受信信号の符号間干渉を
除去するためのイコライズ処理を行うようにしたことを
特徴とする信号伝送方法。 - 【請求項5】 請求項4に記載の信号伝送方法におい
て、前記レシーバ側での符号干渉を除去するために、前
記ドライバ側における送信信号の立ち上がり時間の調整
と、前記レシーバ側でのイコライズ処理の調整との双方
を行うようにしたことを特徴とする信号伝送方法。 - 【請求項6】 ドライバ側に設けたドライバ回路から信
号伝送路を介してレシーバ側のレシーバ回路へ信号を伝
送する信号伝送システムであって、前記ドライバ回路
は、信号伝送に用いる符号において、該符号1個当たり
の立ち上がり時間および立ち下がり時間の合計を1ビッ
トタイムの長さと同程度或いはより長くする符号長制御
手段を備えたことを特徴とする信号伝送システム。 - 【請求項7】 請求項6に記載の信号伝送システムにお
いて、前記レシーバ回路は、受信信号が最大となるビッ
トタイム後半で該受信信号の値を判定する受信信号判定
手段を備えたことを特徴とする信号伝送システム。 - 【請求項8】 請求項6に記載の信号伝送システムにお
いて、前記符号長制御手段は、送信クロックと同期した
多相クロックを発生する多相クロック発生手段と、該多
相クロック発生手段により発生された多相クロックによ
り順次駆動される複数のユニットドライバとを備えたこ
とを特徴とする信号伝送システム。 - 【請求項9】 請求項6に記載の信号伝送システムにお
いて、前記符号長制御手段は、 送信されるべきバイナリ信号の第1の系列、および、該
第1の系列に1ビットタイム或いはその整数倍の遅延を
与えた第2の系列により駆動される複数の定電流出力ド
ライバと、 該複数の定電流出力ドライバの出力を結合することで該
各定電流出力ドライバの電流和を形成する電流和生成手
段と、 該電流和を積分して電圧を出力する積分手段とを備えた
ことを特徴とする信号伝送システム。 - 【請求項10】 請求項7に記載の信号伝送システムに
おいて、前記受信信号判定手段は、 伝送されたデータ0および1が交互に続く調整用符号系
列に対して、該データ0および1を判定する場合のしき
い値となる受信タイミングを与える受信クロックタイミ
ングを検出する受信クロックタイミング検出手段と、該
検出された受信クロックタイミングの位相を所定値シフ
トして最適受信タイミングを得る最適受信タイミング生
成手段とを備えたことを特徴とする信号伝送システム。 - 【請求項11】 請求項6に記載の信号伝送システムに
おいて、前記レシーバ回路は、前記受信信号の符号間干
渉を除去するためのイコライズ回路を備えたことを特徴
とする信号伝送システム。 - 【請求項12】 請求項10に記載の信号伝送システム
において、前記ドライバ回路は、 前記レシーバ側での符号干渉を除去するために、前記ド
ライバ回路における送信信号の立ち上がり時間の調整
と、前記レシーバ回路におけるイコライズ処理の調整と
の双方を行う調整手段を備えたことを特徴とする信号伝
送システム。 - 【請求項13】 信号を伝送するためのドライバ回路で
あって、 信号伝送に用いる符号において、該符号1個当たりの立
ち上がり時間および立ち下がり時間の合計を1ビットタ
イムの長さと同程度或いはより長くする符号長制御手段
を備えたことを特徴とするドライバ回路。 - 【請求項14】 請求項13に記載のドライバ回路にお
いて、前記符号長制御手段は、送信クロックと同期した
多相クロックを発生する多相クロック発生手段と、該多
相クロック発生手段により発生された多相クロックによ
り順次駆動される複数のユニットドライバとを備えたこ
とを特徴とするドライバ回路。 - 【請求項15】 請求項13に記載のドライバ回路にお
いて、前記符号長制御手段は、 送信されるべきバイナリ信号の第1の系列、および、該
第1の系列に1ビットタイム或いはその整数倍の遅延を
与えた第2の系列により駆動される複数の定電流出力ド
ライバと、 該複数の定電流出力ドライバの出力を結合することで該
各定電流出力ドライバの電流和を形成する電流和生成手
段と、 該電流和を積分して電圧を出力する積分手段とを備えた
ことを特徴とするドライバ回路。 - 【請求項16】 符号1個当たりの立ち上がり時間およ
び立ち下がり時間の合計が1ビットタイムの長さと同程
度或いはより長い信号を受信するためのレシーバ回路で
あって、 受信信号が最大となるビットタイム後半で該受信信号の
値を判定する受信信号判定手段を備えたことを特徴とす
るレシーバ回路。 - 【請求項17】 請求項16に記載のレシーバ回路にお
いて、前記受信信号判定手段は、 伝送されたデータ0および1が交互に続く調整用符号系
列に対して、該データ0および1を判定する場合のしき
い値となる受信タイミングを与える受信クロックタイミ
ングを検出する受信クロックタイミング検出手段と、該
検出された受信クロックタイミングの位相を所定値シフ
トして最適受信タイミングを得る最適受信タイミング生
成手段とを備えたことを特徴とするレシーバ回路。 - 【請求項18】 請求項16に記載のレシーバ回路にお
いて、該レシーバ回路は、前記受信信号の符号間干渉を
除去するためのイコライズ回路を備えたことを特徴とす
るレシーバ回路。
Priority Applications (13)
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---|---|---|---|
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US09/323,203 US6166971A (en) | 1998-06-02 | 1999-06-01 | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
EP99304279A EP0963083A3 (en) | 1998-06-02 | 1999-06-02 | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
EP05011018A EP1564949A1 (en) | 1998-06-02 | 1999-06-02 | Reduction of common mode signals |
EP05011019A EP1564950A1 (en) | 1998-06-02 | 1999-06-02 | Timing signal generator |
KR1019990020141A KR100622957B1 (ko) | 1998-06-02 | 1999-06-02 | 파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 장치 |
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WO2002025818A2 (en) * | 2000-09-15 | 2002-03-28 | Broadcom Corporation | A low jitter high speed cmos to cml clock converter |
WO2003084161A1 (fr) * | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
JP2004357004A (ja) * | 2003-05-29 | 2004-12-16 | Nec Electronics Corp | トランスミッタ回路、伝送回路及び駆動装置 |
JP2007209030A (ja) * | 2007-04-23 | 2007-08-16 | Fujitsu Ltd | ドライバ回路装置及びドライバ駆動方法 |
-
1998
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002025818A2 (en) * | 2000-09-15 | 2002-03-28 | Broadcom Corporation | A low jitter high speed cmos to cml clock converter |
WO2002025818A3 (en) * | 2000-09-15 | 2003-01-30 | Broadcom Corp | A low jitter high speed cmos to cml clock converter |
US6794907B2 (en) | 2000-09-15 | 2004-09-21 | Broadcom Corporation | Low jitter high speed CMOS to CML clock converter |
US7038495B2 (en) | 2000-09-15 | 2006-05-02 | Broadcom Corporation | Low jitter high speed CMOS to CML clock converter |
WO2003084161A1 (fr) * | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
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