JPH03198421A - 半導体出力回路 - Google Patents
半導体出力回路Info
- Publication number
- JPH03198421A JPH03198421A JP1339623A JP33962389A JPH03198421A JP H03198421 A JPH03198421 A JP H03198421A JP 1339623 A JP1339623 A JP 1339623A JP 33962389 A JP33962389 A JP 33962389A JP H03198421 A JPH03198421 A JP H03198421A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- gate
- transistor
- source
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000005669 field effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体出力回路に関し、特に出力トランジスタ
にＮチャネル電界効果型トランジスタ（以降Ｎチャネル
トランジスタと記す）を使用したソースフォロアタイプ
の出力回路に関する。
にＮチャネル電界効果型トランジスタ（以降Ｎチャネル
トランジスタと記す）を使用したソースフォロアタイプ
の出力回路に関する。
従来、この種の半導体出力回路は第３図に示すように、
ソースが出力端子Ｔｏに接続するソースフォロアタイプ
の出力トランジスタ１２をオンにするときには、制御信
号Ｓｃを入力するドライバ回路１１で出力トランジスタ
１２のゲートＧの電圧ＶＱを昇圧し、オフにするときは
オフ用のＮチャネルトランジスタ２３により出力トラン
ジスタ１２のゲート電圧ＶＧを接地点（ＧＮＤ）電位に
なるようにドライブしていた。
ソースが出力端子Ｔｏに接続するソースフォロアタイプ
の出力トランジスタ１２をオンにするときには、制御信
号Ｓｃを入力するドライバ回路１１で出力トランジスタ
１２のゲートＧの電圧ＶＱを昇圧し、オフにするときは
オフ用のＮチャネルトランジスタ２３により出力トラン
ジスタ１２のゲート電圧ＶＧを接地点（ＧＮＤ）電位に
なるようにドライブしていた。
上述した従来の出力回路は、出力トランジスタがオフの
ときのゲート電圧はＧＮＤ電位になっている。この出力
のオフ状態のときに、もし出力端子に負の電圧が印加さ
れた場合は出力トランジスタはオンしてしまうという欠
点があった。
ときのゲート電圧はＧＮＤ電位になっている。この出力
のオフ状態のときに、もし出力端子に負の電圧が印加さ
れた場合は出力トランジスタはオンしてしまうという欠
点があった。
本発明の半導体出力回路は、ゲートに制御信号を入力し
ソースを出力端子に接続するＮチャネル電界効果型の出
力トランジスタを有するソースフォロアタイプの出力回
路において、前記制御信号により前記出力トランジスタ
をオフ状態にさせるとき、前記出力トランジスタの前記
ゲートを前記ソース間を短絡するスイッチ回路を含んで
構成されている。
ソースを出力端子に接続するＮチャネル電界効果型の出
力トランジスタを有するソースフォロアタイプの出力回
路において、前記制御信号により前記出力トランジスタ
をオフ状態にさせるとき、前記出力トランジスタの前記
ゲートを前記ソース間を短絡するスイッチ回路を含んで
構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。半
導体出力回路は、第３図のオフ用のＮチャネルトランジ
スタ２３のソース端をＧＮＤから出力トランジスタのソ
ースＳに切換えてゲートＧとソースＳ間を短絡したスイ
ッチ回路１３を有することが異る点以外は、従来の半導
体出力回路と同一である。
導体出力回路は、第３図のオフ用のＮチャネルトランジ
スタ２３のソース端をＧＮＤから出力トランジスタのソ
ースＳに切換えてゲートＧとソースＳ間を短絡したスイ
ッチ回路１３を有することが異る点以外は、従来の半導
体出力回路と同一である。
次に回路の動作を説明する。
出力トランジスタ１２がオンのときは、ドライバ回路１
１により出力トランジスタ１２のゲート電圧Ｖ、を昇圧
している。
１により出力トランジスタ１２のゲート電圧Ｖ、を昇圧
している。
このときスイッチ回路１３はオーブン状態になっている
。
。
出力トランジスタ１２がオフのときにドライバ回路１１
は動作を停止しスイッチ回路１３が短絡しており、出力
トランジスタ１２をゲート・ソース間短終によりオフさ
せている。
は動作を停止しスイッチ回路１３が短絡しており、出力
トランジスタ１２をゲート・ソース間短終によりオフさ
せている。
このオフの状態で出力端子Ｔｏに負の電圧が印加された
とき、出力トランジスタ１２のソースに連れてゲートも
負の電位になるなめに出力トランジスタ１２がオンする
ことはない。
とき、出力トランジスタ１２のソースに連れてゲートも
負の電位になるなめに出力トランジスタ１２がオンする
ことはない。
第２図は本発明の第２の実施例の回路図である。
本実施例の半導体出力回路は、第１図のドライバ回路１
１がインバータ１４の出力端にゲートが接続しかつスイ
ッチ回路１３のＮチャネルトランジスタ１３と共にＣＭ
ＯＳトランジスタを構成するＰチャネルトランジスタ２
２を有していることが異る点以外は第１の実施例と同様
である。
１がインバータ１４の出力端にゲートが接続しかつスイ
ッチ回路１３のＮチャネルトランジスタ１３と共にＣＭ
ＯＳトランジスタを構成するＰチャネルトランジスタ２
２を有していることが異る点以外は第１の実施例と同様
である。
本実施例では出力トランジスタ１２をオンするドライバ
回路１１．としてＰチャネルトランジスタ２２を使用し
出力トランジスタ１２のゲート電圧をＶＤＤ電位にして
いる。この場合出力信号をオフさせるスイッチ回路１３
としてＮチャネルトランジスタ２３でよいが、この場合
トランジスタ１２及び２３のしきい値電圧をそれぞれＶ
７２及び■↑３として次の第（１）式の条件を満す必要
がある。
回路１１．としてＰチャネルトランジスタ２２を使用し
出力トランジスタ１２のゲート電圧をＶＤＤ電位にして
いる。この場合出力信号をオフさせるスイッチ回路１３
としてＮチャネルトランジスタ２３でよいが、この場合
トランジスタ１２及び２３のしきい値電圧をそれぞれＶ
７２及び■↑３として次の第（１）式の条件を満す必要
がある。
Ｖ７ｇ （Ｖ７２ ・・・ ・・・
（１）出力がオフしているときの動作は第１の実施
例と同様である。
（１）出力がオフしているときの動作は第１の実施
例と同様である。
以上説明したように本発明は、出力トランジスタにＮチ
ャネルトランジスタを使用したソースフォロアタイプの
出力回路において、出力をオフする回路として出力トラ
ンジスタのゲート・ソース間を短絡するスイッチ回路を
設けることにより、出力端子に負の電圧が印加されても
出力トランジスタがオンにならないようにする効果があ
る。
ャネルトランジスタを使用したソースフォロアタイプの
出力回路において、出力をオフする回路として出力トラ
ンジスタのゲート・ソース間を短絡するスイッチ回路を
設けることにより、出力端子に負の電圧が印加されても
出力トランジスタがオンにならないようにする効果があ
る。
図は本発明の第２の実施例の回路図、第３図は従来の半
導体出力回路の一例の回路図である。
導体出力回路の一例の回路図である。
１１．１１．・・・ドライバ回路、１２・・・Ｎチャネ
ルの出力゛トランジスタ、１３・・・スイッチ回路、１
４・・・インバータ、２２・・・Ｐチャネルトランジス
タ、２３・・・Ｎチャネルトランジスタ、Ｇ・・・ゲー
ト、Ｓ・・・ソース、Ｓｃ・・・制御信号、ＴＯ・・・
出力端子。
ルの出力゛トランジスタ、１３・・・スイッチ回路、１
４・・・インバータ、２２・・・Ｐチャネルトランジス
タ、２３・・・Ｎチャネルトランジスタ、Ｇ・・・ゲー
ト、Ｓ・・・ソース、Ｓｃ・・・制御信号、ＴＯ・・・
出力端子。
Claims (1)
- ゲートに制御信号を入力しソースを出力端子に接続する
Ｎチャネル電界効果型の出力トランジスタを有するソー
スフォロアタイプの出力回路において、前記制御信号に
より前記出力トランジスタをオフ状態にさせるとき、前
記出力トランジスタの前記ゲートを前記ソース間を短絡
するスイッチ回路を含むことを特徴とする半導体出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339623A JPH03198421A (ja) | 1989-12-26 | 1989-12-26 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339623A JPH03198421A (ja) | 1989-12-26 | 1989-12-26 | 半導体出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198421A true JPH03198421A (ja) | 1991-08-29 |
Family
ID=18329250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339623A Pending JPH03198421A (ja) | 1989-12-26 | 1989-12-26 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03198421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7088126B2 (en) | 2003-10-24 | 2006-08-08 | Nec Electronics Corporation | Output circuit |
| EP2863433A2 (en) | 2013-07-19 | 2015-04-22 | Renesas Electronics Corporation | Semiconductor device and driving system |
-
1989
- 1989-12-26 JP JP1339623A patent/JPH03198421A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7088126B2 (en) | 2003-10-24 | 2006-08-08 | Nec Electronics Corporation | Output circuit |
| DE102004050464B4 (de) * | 2003-10-24 | 2009-01-15 | Nec Electronics Corp., Kawasaki | Ausgangsschaltung |
| EP2863433A2 (en) | 2013-07-19 | 2015-04-22 | Renesas Electronics Corporation | Semiconductor device and driving system |
| US9124272B2 (en) | 2013-07-19 | 2015-09-01 | Renesas Electronics Corporation | Semiconductor device and driving system |
| US9564844B2 (en) | 2013-07-19 | 2017-02-07 | Renesas Electronics Corporation | Semiconductor device and driving system |
| US9912329B2 (en) | 2013-07-19 | 2018-03-06 | Renesas Electronics Corporation | Semiconductor device and driving system |
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