JPH06132797A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH06132797A JPH06132797A JP4281885A JP28188592A JPH06132797A JP H06132797 A JPH06132797 A JP H06132797A JP 4281885 A JP4281885 A JP 4281885A JP 28188592 A JP28188592 A JP 28188592A JP H06132797 A JPH06132797 A JP H06132797A
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- JP
- Japan
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- constant current
- current
- nmosfet
- switching
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Abstract
(57)【要約】
【目的】最終段バッファ内を駆動する前段のインバータ
を定電流動作させスイッチング時の電源ノイズを減らす
と共にスイッチング時の貫通電流を防止する。 【構成】最終段のＰ MOS FET 19 のゲートを制御する前
段のインバータ21-1は入力信号ＩＮが供給されるＰ MOS
FET 31 ，Ｎ MOS FET 32,そのドレイン，ソース間にド
レイン，ソース間が接続されるＮ MOS FET 33 からな
る。Ｎ MOS FET 33は定電流発生回路10からの定電流を
ミラーさせるべく、そのゲートがＮ MOS FET16 のゲー
トに接続される。Ｐ MOS FET 31 は駆動能力が大きく、
それに比べてＮ MOS FET 32 は駆動能力が小さい。Ｎ M
OS FET20の前段のインバータ21-2もＰMOS FET 41 、Ｎ
MOS FET 42 ，Ｐ MOS FET 43 からなり、MOS FET 43は
定電流ミラーさせるべく、ゲートがオペアンプ12の出力
端に接続される。また、Ｎ MOSFET42は駆動能力が大き
く、それに比べてＰチャネルMOS FET 41は駆動能力が小
さい。
を定電流動作させスイッチング時の電源ノイズを減らす
と共にスイッチング時の貫通電流を防止する。 【構成】最終段のＰ MOS FET 19 のゲートを制御する前
段のインバータ21-1は入力信号ＩＮが供給されるＰ MOS
FET 31 ，Ｎ MOS FET 32,そのドレイン，ソース間にド
レイン，ソース間が接続されるＮ MOS FET 33 からな
る。Ｎ MOS FET 33は定電流発生回路10からの定電流を
ミラーさせるべく、そのゲートがＮ MOS FET16 のゲー
トに接続される。Ｐ MOS FET 31 は駆動能力が大きく、
それに比べてＮ MOS FET 32 は駆動能力が小さい。Ｎ M
OS FET20の前段のインバータ21-2もＰMOS FET 41 、Ｎ
MOS FET 42 ，Ｐ MOS FET 43 からなり、MOS FET 43は
定電流ミラーさせるべく、ゲートがオペアンプ12の出力
端に接続される。また、Ｎ MOSFET42は駆動能力が大き
く、それに比べてＰチャネルMOS FET 41は駆動能力が小
さい。
Description
【０００１】
【産業上の利用分野】この発明は特にＣＭＯＳ集積回路
による出力バッファ回路に関する。
による出力バッファ回路に関する。
【０００２】
【従来の技術】図３は従来の定電流出力バッファ回路の
構成を示す回路図である。オペアンプ12は基準電圧発生
回路11からの基準電圧Ｖref をその反転入力端子に取り
込む。オペアンプ12の出力はＰチャネルMOS FET 13，14
の共通ゲートに供給される。このMOS FET 13，14の両ソ
ースは電源電圧Ｖccに接続されている。
構成を示す回路図である。オペアンプ12は基準電圧発生
回路11からの基準電圧Ｖref をその反転入力端子に取り
込む。オペアンプ12の出力はＰチャネルMOS FET 13，14
の共通ゲートに供給される。このMOS FET 13，14の両ソ
ースは電源電圧Ｖccに接続されている。
【０００３】上記MOS FET 13のドレインと抵抗15の一端
は接続されており、この接続点から得られる電位はオペ
アンプ12の非反転入力端子に入力される。抵抗15の他端
は接地されている。上記MOS FET 14のドレインはＮチャ
ネルMOS FET 16のドレインに接続されている。このMOS
FET 16のソースは接地され、ゲートはドレインに短絡さ
れる。
は接続されており、この接続点から得られる電位はオペ
アンプ12の非反転入力端子に入力される。抵抗15の他端
は接地されている。上記MOS FET 14のドレインはＮチャ
ネルMOS FET 16のドレインに接続されている。このMOS
FET 16のソースは接地され、ゲートはドレインに短絡さ
れる。
【０００４】上記MOS FET 16のゲートは定電流用のＮチ
ャネルMOS FET 17のゲートに接続されている。また、上
記オペアンプ12の出力は定電流用のＰチャネルMOS FET
18のゲートに接続されている。すなわち、オペアンプ1
2、抵抗15、MOS FET 13，14，16による定電流発生回路1
0からの定電流をそれぞれ最終段バッファ中のMOS FET1
7，18で電流ミラーさせるようにしている。
ャネルMOS FET 17のゲートに接続されている。また、上
記オペアンプ12の出力は定電流用のＰチャネルMOS FET
18のゲートに接続されている。すなわち、オペアンプ1
2、抵抗15、MOS FET 13，14，16による定電流発生回路1
0からの定電流をそれぞれ最終段バッファ中のMOS FET1
7，18で電流ミラーさせるようにしている。
【０００５】MOS FET 18のソースは電流駆動用のＰチャ
ネルMOS FET 19のソース，ドレイン間を介して電源電圧
Ｖccに接続される。MOS FET 17のドレインは電流駆動用
のＮチャネルMOS FET 20のドレイン，ソース間を介して
接地電圧ＧＮＤに接続される。また、MOS FET 20と19の
ゲートにはインバータ21を介して入力信号ＩＮが供給さ
れ、MOS FET 17，18の共通接続ノードより出力ＯＵＴが
得られる。
ネルMOS FET 19のソース，ドレイン間を介して電源電圧
Ｖccに接続される。MOS FET 17のドレインは電流駆動用
のＮチャネルMOS FET 20のドレイン，ソース間を介して
接地電圧ＧＮＤに接続される。また、MOS FET 20と19の
ゲートにはインバータ21を介して入力信号ＩＮが供給さ
れ、MOS FET 17，18の共通接続ノードより出力ＯＵＴが
得られる。
【０００６】上記構成では入力信号ＩＮが直接最終段バ
ッファ中のMOS FET 19，20のゲートに供給される構成で
あるので、スイッチング時に最終段バッファに貫通電流
が流れる問題がある。かつこのスイッチング時、MOS FE
T 17，18は定電流を通すための導通状態を維持している
だけでありスイッチング時の電源ノイズを調整できない
欠点がある。
ッファ中のMOS FET 19，20のゲートに供給される構成で
あるので、スイッチング時に最終段バッファに貫通電流
が流れる問題がある。かつこのスイッチング時、MOS FE
T 17，18は定電流を通すための導通状態を維持している
だけでありスイッチング時の電源ノイズを調整できない
欠点がある。
【０００７】
【発明が解決しようとする課題】このように従来では、
スイッチング時に最終段バッファに貫通電流が流れ、か
つスイッチング時の電源ノイズを調整できないという欠
点がある。
スイッチング時に最終段バッファに貫通電流が流れ、か
つスイッチング時の電源ノイズを調整できないという欠
点がある。
【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、スイッチング時におい
て最終段バッファに流れる貫通電流を防止し、かつスイ
ッチング時の電源ノイズを減らすことが可能な出力バッ
ファを提供することにある。
されたものであり、その目的は、スイッチング時におい
て最終段バッファに流れる貫通電流を防止し、かつスイ
ッチング時の電源ノイズを減らすことが可能な出力バッ
ファを提供することにある。
【０００９】
【課題を解決するための手段】この発明の出力バッファ
回路は、定電流を発生させる定電流発生手段と、出力の
最終段に設けられたスイッチングするための電流駆動用
トランジスタと、前記出力の最終段に設けられ出力端に
接続される前記定電流発生手段による定電流をミラーさ
せる定電流用のトランジスタと、前記出力の最終段の前
段に設けられ、前記電流駆動用トランジスタの導通制御
を定電流で制御する制御手段とを具備し、最終段のスイ
ッチング時の電源ノイズを減らすと共にスイッチング時
の貫通電流を防止することを特徴とする
回路は、定電流を発生させる定電流発生手段と、出力の
最終段に設けられたスイッチングするための電流駆動用
トランジスタと、前記出力の最終段に設けられ出力端に
接続される前記定電流発生手段による定電流をミラーさ
せる定電流用のトランジスタと、前記出力の最終段の前
段に設けられ、前記電流駆動用トランジスタの導通制御
を定電流で制御する制御手段とを具備し、最終段のスイ
ッチング時の電源ノイズを減らすと共にスイッチング時
の貫通電流を防止することを特徴とする
【００１０】
【作用】この発明では最終段バッファ内を駆動する前段
のゲート（インバータ）を定電流動作させてスイッチン
グ時の電源ノイズを減らすと共に、スイッチング時の貫
通電流を防止する。
のゲート（インバータ）を定電流動作させてスイッチン
グ時の電源ノイズを減らすと共に、スイッチング時の貫
通電流を防止する。
【００１１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１２】図１はこの発明の一実施例による構成を示
す回路図である。出力バッファ最終段のトランジスタを
Ｐチャネル、Ｎチャネル各２個ずつの直列タイプにした
ものである。前記図３と同様の箇所には同一の符号を付
している。
す回路図である。出力バッファ最終段のトランジスタを
Ｐチャネル、Ｎチャネル各２個ずつの直列タイプにした
ものである。前記図３と同様の箇所には同一の符号を付
している。
【００１３】この実施例では、最終段バッファの前段の
インバータ（図３の21）の部分を構成するＰチャネル，
ＮチャネルMOS FET の駆動能力を異ならせ、MOS FET 1
9，２０のそれぞれの導通制御に対しアンバランスにし
ている。
インバータ（図３の21）の部分を構成するＰチャネル，
ＮチャネルMOS FET の駆動能力を異ならせ、MOS FET 1
9，２０のそれぞれの導通制御に対しアンバランスにし
ている。
【００１４】すなわち、最終段のＰチャネルＭＯＳ Ｆ
ＥＴ １９の前段のインバータ21-1は入力信号ＩＮが供
給されるＰチャネルMOS FET 31、ＮチャネルMOS FET 3
2、そのドレイン，ソース間にドレイン，ソース間が接
続されるＮチャネルMOS FET 33からなる。
ＥＴ １９の前段のインバータ21-1は入力信号ＩＮが供
給されるＰチャネルMOS FET 31、ＮチャネルMOS FET 3
2、そのドレイン，ソース間にドレイン，ソース間が接
続されるＮチャネルMOS FET 33からなる。
【００１５】上記ＮチャネルMOS FET 33は、定電流発生
回路10からの定電流をミラーさせるべく、そのゲートが
ＮチャネルMOS FET 16のゲートに接続されている。ま
た、ＰチャネルMOS FET 31は駆動能力が大きく、それに
比べてＮチャネルMOS FET 32は駆動能力が小さくなって
いる。MOS FET 31と33の共通接続にMOS FET 19のゲート
が接続されている。
回路10からの定電流をミラーさせるべく、そのゲートが
ＮチャネルMOS FET 16のゲートに接続されている。ま
た、ＰチャネルMOS FET 31は駆動能力が大きく、それに
比べてＮチャネルMOS FET 32は駆動能力が小さくなって
いる。MOS FET 31と33の共通接続にMOS FET 19のゲート
が接続されている。
【００１６】また、最終段のＮチャネルMOS FET 20の前
段のインバータ21-2は入力信号ＩＮが供給されるＰチャ
ネルMOS FET 41、ＮチャネルMOS FET 42、そのドレイ
ン，ソース間にドレイン，ソース間が接続されるＰチャ
ネルMOS FET 43からなる。
段のインバータ21-2は入力信号ＩＮが供給されるＰチャ
ネルMOS FET 41、ＮチャネルMOS FET 42、そのドレイ
ン，ソース間にドレイン，ソース間が接続されるＰチャ
ネルMOS FET 43からなる。
【００１７】上記ＰチャネルMOS FET 43は、定電流発生
回路10からの定電流をミラーさせるべく、そのゲートが
オペアンプ12の出力端に接続されている。また、Ｎチャ
ネルMOS FET 42は駆動能力が大きく、それに比べてＰチ
ャネルMOS FET 41は駆動能力が小さくなっている。MOS
FET 43と42の共通接続にMOS FET 20のゲートが接続され
ている。
回路10からの定電流をミラーさせるべく、そのゲートが
オペアンプ12の出力端に接続されている。また、Ｎチャ
ネルMOS FET 42は駆動能力が大きく、それに比べてＰチ
ャネルMOS FET 41は駆動能力が小さくなっている。MOS
FET 43と42の共通接続にMOS FET 20のゲートが接続され
ている。
【００１８】図２の波形図を参照して上記実施例回路の
動作を説明する。最終段バッファの前段のインバータを
構成するＰチャネル，ＮチャネルMOS FET の駆動能力を
アンバランスにしたことで、Ａ，Ｂの波形が入力される
ように設計される。すると、最終段のMOS FET 19，20が
スイッチングする際、時間Ｔoff では両MOS FET 19，20
がオフ状態であるためＶccからＧＮＤへの貫通電流が流
れない。
動作を説明する。最終段バッファの前段のインバータを
構成するＰチャネル，ＮチャネルMOS FET の駆動能力を
アンバランスにしたことで、Ａ，Ｂの波形が入力される
ように設計される。すると、最終段のMOS FET 19，20が
スイッチングする際、時間Ｔoff では両MOS FET 19，20
がオフ状態であるためＶccからＧＮＤへの貫通電流が流
れない。
【００１９】また、この前段のインバータ21-1，21-2に
も定電流用のMOS FET 33，43がそれぞれ取り入れられて
いるため、スイッチング時の電源ノイズが抑えられ、か
つ、製造バラツキ、動作条件の変動があっても一定のス
イッチング時間を確保できる。 このような構成によれ
ば、スイッチング時において最終段バッファに流れる貫
通電流を防止し、かつ電源ノイズ、ＥＭＩ（electromag
netic interference）等を減らすことが可能になる。
も定電流用のMOS FET 33，43がそれぞれ取り入れられて
いるため、スイッチング時の電源ノイズが抑えられ、か
つ、製造バラツキ、動作条件の変動があっても一定のス
イッチング時間を確保できる。 このような構成によれ
ば、スイッチング時において最終段バッファに流れる貫
通電流を防止し、かつ電源ノイズ、ＥＭＩ（electromag
netic interference）等を減らすことが可能になる。
【００２０】
【発明の効果】以上説明したようにこの発明によれば、
最終段バッファ内を駆動する前段のインバータを定電流
動作させてスイッチング時の電源ノイズを減らすと共
に、スイッチング時の貫通電流を防止する回路であるた
め、低消費電力で、安定した回路動作ができる出力バッ
ファ回路が提供できる。
最終段バッファ内を駆動する前段のインバータを定電流
動作させてスイッチング時の電源ノイズを減らすと共
に、スイッチング時の貫通電流を防止する回路であるた
め、低消費電力で、安定した回路動作ができる出力バッ
ファ回路が提供できる。
【図１】この発明の一実施例による構成を示す回路図。
【図２】図１の回路動作を示す図１中各部の波形図。
【図３】従来の定電流出力バッファ回路の構成を示す回
路図。
路図。
10…定電流発生回路、11…基準電圧発生回路、12…オペ
アンプ、13，14，18，19，31，41，43…ＰチャネルMOS
FET 、15…抵抗、16，17，20，32，33，42…Ｎチャネル
MOS FET 、21-1，22-2…インバータ。
アンプ、13，14，18，19，31，41，43…ＰチャネルMOS
FET 、15…抵抗、16，17，20，32，33，42…Ｎチャネル
MOS FET 、21-1，22-2…インバータ。
Claims (2)
- 【請求項１】 定電流を発生させる定電流発生手段と、 出力の最終段に設けられたスイッチングするための電流
駆動用トランジスタと、 前記出力の最終段に設けられ出力端に接続される前記定
電流発生手段による定電流をミラーさせる定電流用のト
ランジスタと、 前記出力の最終段の前段に設けられ、前記電流駆動用ト
ランジスタの導通制御を定電流で制御する制御手段とを
具備し、 最終段のスイッチング時の電源ノイズを減らすと共にス
イッチング時の貫通電流を防止することを特徴とする出
力バッファ回路。 - 【請求項２】 前記定電流用のトランジスタ、電流駆動
用トランジスタはそれぞれ第１導電型、第２導電型で直
列接続した構成であり、前記制御手段は前記電流駆動用
トランジスタについてそれぞれ設けられたインバータ構
成で、このインバータを構成するトランジスタの駆動能
力を異ならせていること、かつ異ならせた駆動能力のト
ランジスタ間に前記定電流用のトランジスタと同じ動作
をする第２定電流用のトランジスタがそれぞれ挿入され
ていることを特徴とする請求項１記載の出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281885A JPH06132797A (ja) | 1992-10-20 | 1992-10-20 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281885A JPH06132797A (ja) | 1992-10-20 | 1992-10-20 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132797A true JPH06132797A (ja) | 1994-05-13 |
Family
ID=17645329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4281885A Withdrawn JPH06132797A (ja) | 1992-10-20 | 1992-10-20 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132797A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437862B1 (ko) * | 2002-06-18 | 2004-06-30 | 주식회사 오닉스테크놀로지스 | 피채널 전계효과트랜지스터 구동 회로 |
| US6861880B2 (en) | 2002-09-30 | 2005-03-01 | Denso Corporation | Driving circuit for push-pull operated transistors |
| US6903610B2 (en) | 2002-06-28 | 2005-06-07 | Denso Corporation | Operational amplifying circuit and push-pull circuit |
-
1992
- 1992-10-20 JP JP4281885A patent/JPH06132797A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437862B1 (ko) * | 2002-06-18 | 2004-06-30 | 주식회사 오닉스테크놀로지스 | 피채널 전계효과트랜지스터 구동 회로 |
| US6903610B2 (en) | 2002-06-28 | 2005-06-07 | Denso Corporation | Operational amplifying circuit and push-pull circuit |
| US6861880B2 (en) | 2002-09-30 | 2005-03-01 | Denso Corporation | Driving circuit for push-pull operated transistors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |