JPH05160692A - 電圧比較器 - Google Patents
電圧比較器Info
- Publication number
- JPH05160692A JPH05160692A JP3319390A JP31939091A JPH05160692A JP H05160692 A JPH05160692 A JP H05160692A JP 3319390 A JP3319390 A JP 3319390A JP 31939091 A JP31939091 A JP 31939091A JP H05160692 A JPH05160692 A JP H05160692A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- mosfet
- source
- voltage
- voltage comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、電源減圧が低電圧化した場
合にも安定な回路動作を行う電圧比較器を提供すること
である。 【構成】 本発明はドライバを構成する第１のＭＯＳＦ
ＥＴ（Ｍ1 ）及び第２のＭＯＳＦＥＴ（Ｍ2 ）のソース
を第１の電源（Ｖdd）に接続し、第１のＭＯＳＦＥＴ
（Ｍ1 ）のゲートを第１の入力信号端子とし、第２のＭ
ＯＳＦＥＴ（Ｍ3 ）のゲートを第２の入力信号端子と
し、カレントミラー型回路を構成する第３及び第４のＭ
ＯＳＦＥＴ（Ｍ2 ，Ｍ4 ）のソースに第５のＭＯＳＦＥ
Ｔ（Ｍ6 ）のドレインを接続し、第５のＭＯＳＦＥＴ
（Ｍ6 ）のソースを第２の電源に、ゲートを制御信号端
子（Ｃ1 ）に接続し、第４または、第３のＭＯＳＦＥＴ
（Ｍ2 ，Ｍ 4 ）のドレインを出力端子（Ｔout ）とす
る。
合にも安定な回路動作を行う電圧比較器を提供すること
である。 【構成】 本発明はドライバを構成する第１のＭＯＳＦ
ＥＴ（Ｍ1 ）及び第２のＭＯＳＦＥＴ（Ｍ2 ）のソース
を第１の電源（Ｖdd）に接続し、第１のＭＯＳＦＥＴ
（Ｍ1 ）のゲートを第１の入力信号端子とし、第２のＭ
ＯＳＦＥＴ（Ｍ3 ）のゲートを第２の入力信号端子と
し、カレントミラー型回路を構成する第３及び第４のＭ
ＯＳＦＥＴ（Ｍ2 ，Ｍ4 ）のソースに第５のＭＯＳＦＥ
Ｔ（Ｍ6 ）のドレインを接続し、第５のＭＯＳＦＥＴ
（Ｍ6 ）のソースを第２の電源に、ゲートを制御信号端
子（Ｃ1 ）に接続し、第４または、第３のＭＯＳＦＥＴ
（Ｍ2 ，Ｍ 4 ）のドレインを出力端子（Ｔout ）とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、電圧比較器に係り、特
に低電圧動作時の動作の安定性が向上するような電圧比
較器に関する。
に低電圧動作時の動作の安定性が向上するような電圧比
較器に関する。
【０００２】
【従来の技術】図３は従来のカレントミラー型負荷を用
いた電圧比較器の構成を示す。この電圧比較器は、高電
位電圧源Ｖdd、一対の入力端子Ｔ1 ，Ｔ2 、出力端子Ｔ
out 、ＰチャネルＭＯＳＦＥＴＭ1 ，Ｍ3 （以下ＰＭＯ
ＳＦＥＴ）、及びＮチャネルＭＯＳＦＥＴＭ2 ，Ｍ4 ，
Ｍ6 （以下ＮＭＯＳＦＥＴ）より構成される。そのう
ち、Ｐ−ｃｈＭＯＳＦＥＴＭ1 ，Ｍ3 の２つのトランジ
スタは、カレントミラー回路を構成しており、ドライバ
（Ｍ2 ，Ｍ4 ）の負荷として用いられている。
いた電圧比較器の構成を示す。この電圧比較器は、高電
位電圧源Ｖdd、一対の入力端子Ｔ1 ，Ｔ2 、出力端子Ｔ
out 、ＰチャネルＭＯＳＦＥＴＭ1 ，Ｍ3 （以下ＰＭＯ
ＳＦＥＴ）、及びＮチャネルＭＯＳＦＥＴＭ2 ，Ｍ4 ，
Ｍ6 （以下ＮＭＯＳＦＥＴ）より構成される。そのう
ち、Ｐ−ｃｈＭＯＳＦＥＴＭ1 ，Ｍ3 の２つのトランジ
スタは、カレントミラー回路を構成しており、ドライバ
（Ｍ2 ，Ｍ4 ）の負荷として用いられている。
【０００３】電圧比較器は入力信号となる一対の入力端
子Ｔ1 ，Ｔ2 からの信号の電位差（Ｖ1 −Ｖ2 ）を検出
し、出力端子Ｔout の電位が変化したものとして出力す
るものである。電位差（Ｖ1 −Ｖ2 ）＞０であれば、出
力端子Ｔout の電位は高電位となり、また、電位差（Ｖ
1 −Ｖ2 ）＜０であれば、出力端子Ｔout の電位は低電
位となる。
子Ｔ1 ，Ｔ2 からの信号の電位差（Ｖ1 −Ｖ2 ）を検出
し、出力端子Ｔout の電位が変化したものとして出力す
るものである。電位差（Ｖ1 −Ｖ2 ）＞０であれば、出
力端子Ｔout の電位は高電位となり、また、電位差（Ｖ
1 −Ｖ2 ）＜０であれば、出力端子Ｔout の電位は低電
位となる。
【０００４】ＮＭＯＳＦＥＴであるスイッチＭ6 は、非
動作時には、制御端子Ｃ1 を用いてＮＭＯＳＦＥＴのＭ
6 を非導通状態にすることにより電圧比較器での消費電
力を零にすることができる。
動作時には、制御端子Ｃ1 を用いてＮＭＯＳＦＥＴのＭ
6 を非導通状態にすることにより電圧比較器での消費電
力を零にすることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
電圧比較器は非動作時における入力端子Ｔ1 ，Ｔ2 の電
位Ｖ1 、Ｖ2 が高電位である場合には、出力端子Ｔout
の電源電圧が高・低のいずれの電源電圧にも到達せず、
その電源電圧値はおおよそＶdd−Ｖth（ＰＭＯＳＦＥＴ
の閾値電圧）となる。電源電圧が閾値電圧に比べて十分
大きければ、この出力電位は問題にならない。しかし、
今後、電源の低電圧化が進み、電源電圧値Ｖdd−Ｖthの
値がＶdd／２に近づくと、次段に接続される論理回路に
誤動作を生じさせることになる。例えば、ＣＭＯＳイン
バータが接続されている場合、ＣＭＯＳインバータを構
成するＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴがいずれも導通
状態になり、大きな貫通電流が流れてしまうということ
が起きる。以上のように従来の電圧比較器の構成では、
電源電圧を低くすると、次段に接続された回路に誤動作
を引き起こすという問題がある。
電圧比較器は非動作時における入力端子Ｔ1 ，Ｔ2 の電
位Ｖ1 、Ｖ2 が高電位である場合には、出力端子Ｔout
の電源電圧が高・低のいずれの電源電圧にも到達せず、
その電源電圧値はおおよそＶdd−Ｖth（ＰＭＯＳＦＥＴ
の閾値電圧）となる。電源電圧が閾値電圧に比べて十分
大きければ、この出力電位は問題にならない。しかし、
今後、電源の低電圧化が進み、電源電圧値Ｖdd−Ｖthの
値がＶdd／２に近づくと、次段に接続される論理回路に
誤動作を生じさせることになる。例えば、ＣＭＯＳイン
バータが接続されている場合、ＣＭＯＳインバータを構
成するＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴがいずれも導通
状態になり、大きな貫通電流が流れてしまうということ
が起きる。以上のように従来の電圧比較器の構成では、
電源電圧を低くすると、次段に接続された回路に誤動作
を引き起こすという問題がある。
【０００６】また、非動作時における入力端子Ｔ1 ，Ｔ
2 の電位Ｖ1 、Ｖ2 が低電位である場合でも出力の端子
が高低いずれの電源電圧にも到達せず、電源電圧値は、
おおよそＶdd−Ｖth（ＰＭＯＳＦＥＴの閾値電圧）とな
り、上記と同様に次段に接続された回路に誤動作を引き
起こすという問題が生じる。
2 の電位Ｖ1 、Ｖ2 が低電位である場合でも出力の端子
が高低いずれの電源電圧にも到達せず、電源電圧値は、
おおよそＶdd−Ｖth（ＰＭＯＳＦＥＴの閾値電圧）とな
り、上記と同様に次段に接続された回路に誤動作を引き
起こすという問題が生じる。
【０００７】また、図３に示す従来の回路において、出
力端子Ｔout と高電位電圧源Ｖdd間にＰＭＯＳＦＥＴが
挿入され、挿入されたＰＭＯＳＦＥＴのゲートを制御端
子Ｃ 1 が制御することにより、非動作時の出力電位が高
電位電圧源Ｖdd電位に固定されるが、その分、占有面積
が増大してまうという問題がある。
力端子Ｔout と高電位電圧源Ｖdd間にＰＭＯＳＦＥＴが
挿入され、挿入されたＰＭＯＳＦＥＴのゲートを制御端
子Ｃ 1 が制御することにより、非動作時の出力電位が高
電位電圧源Ｖdd電位に固定されるが、その分、占有面積
が増大してまうという問題がある。
【０００８】本発明は上記の点に鑑みなされたもので、
電源電圧が低電圧化した場合にも安定な回路動作をする
電圧比較器を提供することを目的とする。
電源電圧が低電圧化した場合にも安定な回路動作をする
電圧比較器を提供することを目的とする。
【０００９】
【課題を解決するための手段】ドライバを構成する第１
のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴのソースを第１
の電源に接続し、第１のＭＯＳＦＥＴのゲートを第１の
入力信号端子とし、第２のＭＯＳＦＥＴのゲートを第２
の入力信号端子とし、カレントミラー型回路を構成する
第３及び第４のＭＯＳＦＥＴのゲートに第３または、第
４のＭＯＳＦＥＴのドレインを接続し、第３及び第４の
ＭＯＳＦＥＴのソースに第５のＭＯＳＦＥＴのドレイン
またはソースを接続し、第５のＭＯＳＦＥＴのソースま
たはドレインを第２の電源に、ゲートを制御信号端子に
接続し、ドライバの第１のＭＯＳＦＥＴとカレントミラ
ー型回路の第３のＭＯＳＦＥＴのドレインを接続し、ド
ライバの第２のＭＯＳＦＥＴのドレイン及びカレントミ
ラー型回路の第４のＭＯＳＦＥＴのドレインを接続し、
第４または第３のＭＯＳＦＥＴのドレインを出力端子と
する。
のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴのソースを第１
の電源に接続し、第１のＭＯＳＦＥＴのゲートを第１の
入力信号端子とし、第２のＭＯＳＦＥＴのゲートを第２
の入力信号端子とし、カレントミラー型回路を構成する
第３及び第４のＭＯＳＦＥＴのゲートに第３または、第
４のＭＯＳＦＥＴのドレインを接続し、第３及び第４の
ＭＯＳＦＥＴのソースに第５のＭＯＳＦＥＴのドレイン
またはソースを接続し、第５のＭＯＳＦＥＴのソースま
たはドレインを第２の電源に、ゲートを制御信号端子に
接続し、ドライバの第１のＭＯＳＦＥＴとカレントミラ
ー型回路の第３のＭＯＳＦＥＴのドレインを接続し、ド
ライバの第２のＭＯＳＦＥＴのドレイン及びカレントミ
ラー型回路の第４のＭＯＳＦＥＴのドレインを接続し、
第４または第３のＭＯＳＦＥＴのドレインを出力端子と
する。
【００１０】
【作用】本発明はカレントミラー型回路を負荷とし、導
電型が負荷と異なるＭＯＳＦＥＴをドライバとする電圧
比較器のドライバ用ＭＯＳＦＥＴのソースを直接第１の
電源に接続することにより、非動作時にも出力電位が第
１の電源と同じ電位に確定することができる。
電型が負荷と異なるＭＯＳＦＥＴをドライバとする電圧
比較器のドライバ用ＭＯＳＦＥＴのソースを直接第１の
電源に接続することにより、非動作時にも出力電位が第
１の電源と同じ電位に確定することができる。
【００１１】
【実施例】図１は本発明の第１の実施例の電圧比較器の
構成を示す。ここで、前述の請求項と各ＭＯＳＦＥＴと
の対応は、第１のＭＯＳＦＥＴをＮチャネルＭＯＳＦＥ
Ｔ（以下ＮＭＯＳＦＥＴ）Ｍ2 、第２のＭＯＳＦＥＴを
ＮＭＯＳＦＥＴＭ4 、第３のＭＯＳＦＥＴをＰＭＯＳＦ
ＥＴＭ1 、第４のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ 3 ，
第５のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ5 とする。
構成を示す。ここで、前述の請求項と各ＭＯＳＦＥＴと
の対応は、第１のＭＯＳＦＥＴをＮチャネルＭＯＳＦＥ
Ｔ（以下ＮＭＯＳＦＥＴ）Ｍ2 、第２のＭＯＳＦＥＴを
ＮＭＯＳＦＥＴＭ4 、第３のＭＯＳＦＥＴをＰＭＯＳＦ
ＥＴＭ1 、第４のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ 3 ，
第５のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ5 とする。
【００１２】同図の電圧比較器は高電位電圧源Ｖdd、一
対の入力端子Ｔ1 ，Ｔ2 、出力端子Ｔout 、ＰＭＯＳＦ
ＥＴＭ1 ，Ｍ3 ，Ｍ5 、及びＮＭＯＳＦＥＴＭ2 ，Ｍ4
より構成される。ＰＭＯＳＦＥＴＭ1 ，Ｍ3 はカレント
ミラー回路を構成しており、ドライバ（Ｍ2 ，Ｍ4 ）の
負荷として用いられている。ＮＭＯＳＦＥＴＭ2 ，Ｍ 4
で構成されるドライバのゲートには、それぞれ電位（Ｖ
1 ），（Ｖ2 ）の入力端子Ｔ1 ，Ｔ2 が接続され、ＮＭ
ＯＳＦＥＴＭ2 ，Ｍ4 のソースは接地電源に接続され、
ＮＭＯＳＦＥＴＭ4 のドレインは出力端子Ｔout に接続
される。カレントミラー回路を構成するＰＭＯＳＦＥＴ
Ｍ1 ，Ｍ3 のゲートにはＰＭＯＳＦＥＴＭ1 のドレイン
が接続され、ＰＭＯＳＦＥＴＭ1 ，Ｍ3 のソースにはス
イッチであるＰＭＯＳＦＥＴＭ5 のドレインが接続され
る。ＰＭＯＳＦＥＴＭ5 のソースは高電位電圧源Ｖddに
接続され、ゲートを制御信号端子Ｃ1 とする。制御信号
端子Ｃ1 はＰＭＯＳＦＥＴＭ5 の制御端子である。本実
施例は非動作時における入力端子Ｔ1 ，Ｔ2 の電位
Ｖ1 、Ｖ2が高電位である場合の例である。
対の入力端子Ｔ1 ，Ｔ2 、出力端子Ｔout 、ＰＭＯＳＦ
ＥＴＭ1 ，Ｍ3 ，Ｍ5 、及びＮＭＯＳＦＥＴＭ2 ，Ｍ4
より構成される。ＰＭＯＳＦＥＴＭ1 ，Ｍ3 はカレント
ミラー回路を構成しており、ドライバ（Ｍ2 ，Ｍ4 ）の
負荷として用いられている。ＮＭＯＳＦＥＴＭ2 ，Ｍ 4
で構成されるドライバのゲートには、それぞれ電位（Ｖ
1 ），（Ｖ2 ）の入力端子Ｔ1 ，Ｔ2 が接続され、ＮＭ
ＯＳＦＥＴＭ2 ，Ｍ4 のソースは接地電源に接続され、
ＮＭＯＳＦＥＴＭ4 のドレインは出力端子Ｔout に接続
される。カレントミラー回路を構成するＰＭＯＳＦＥＴ
Ｍ1 ，Ｍ3 のゲートにはＰＭＯＳＦＥＴＭ1 のドレイン
が接続され、ＰＭＯＳＦＥＴＭ1 ，Ｍ3 のソースにはス
イッチであるＰＭＯＳＦＥＴＭ5 のドレインが接続され
る。ＰＭＯＳＦＥＴＭ5 のソースは高電位電圧源Ｖddに
接続され、ゲートを制御信号端子Ｃ1 とする。制御信号
端子Ｃ1 はＰＭＯＳＦＥＴＭ5 の制御端子である。本実
施例は非動作時における入力端子Ｔ1 ，Ｔ2 の電位
Ｖ1 、Ｖ2が高電位である場合の例である。
【００１３】本実施例の電圧比較器は、入力端子Ｔ1 ，
Ｔ2 の入力信号の電位差（Ｖ1 −Ｖ 2 ）を検出し、出力
端子Ｔout の電位の変化として出力するものである。電
位差（Ｖ1 −Ｖ2 ）＞０であれば、出力端子Ｔout の電
位は高電位となり、また、電位差（Ｖ1 −Ｖ2 ）＜０で
あれば、出力端子Ｔout の電位は低電位となる。
Ｔ2 の入力信号の電位差（Ｖ1 −Ｖ 2 ）を検出し、出力
端子Ｔout の電位の変化として出力するものである。電
位差（Ｖ1 −Ｖ2 ）＞０であれば、出力端子Ｔout の電
位は高電位となり、また、電位差（Ｖ1 −Ｖ2 ）＜０で
あれば、出力端子Ｔout の電位は低電位となる。
【００１４】スイッチとして作用するＰＭＯＳＦＥＴＭ
5 は、非動作時には、制御信号端子Ｃ1 を高電位にする
ことによりＰＭＯＳＦＥＴＭ5 が非導通状態になる。非
動作時での入力端子Ｔ1 ，Ｔ2 の電位Ｖ1 、Ｖ2 が高電
位であればＮＭＯＳＦＥＴＭ 2 ，Ｍ4 は導通状態にな
り、出力端子Ｔout の電位は接地電位に固定される。
5 は、非動作時には、制御信号端子Ｃ1 を高電位にする
ことによりＰＭＯＳＦＥＴＭ5 が非導通状態になる。非
動作時での入力端子Ｔ1 ，Ｔ2 の電位Ｖ1 、Ｖ2 が高電
位であればＮＭＯＳＦＥＴＭ 2 ，Ｍ4 は導通状態にな
り、出力端子Ｔout の電位は接地電位に固定される。
【００１５】なお、本実施例中ではスイッチとしてＰＭ
ＯＳＦＥＴＭ5 を用いたが、このトランジスタはＮＭＯ
ＳＦＥＴであっても構わない。この場合にはＮＭＯＳＦ
ＥＴＭ5 のドレインが高電位電圧源Ｖddに接続される。
ＯＳＦＥＴＭ5 を用いたが、このトランジスタはＮＭＯ
ＳＦＥＴであっても構わない。この場合にはＮＭＯＳＦ
ＥＴＭ5 のドレインが高電位電圧源Ｖddに接続される。
【００１６】図２は本発明の第２の実施例の電圧比較器
の構成を示す。ここで、前述の請求項のＭＯＳＦＥＴに
ついて、１のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ1 、第２
のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ3 、第３のＭＯＳＦ
ＥＴをＮＭＯＳＦＥＴＭ2 、第４のＭＯＳＦＥＴをＮＭ
ＯＳＦＥＴＭ4 、第５のＭＯＳＦＥＴをＮＭＯＳＦＥＴ
Ｍ6 とする。
の構成を示す。ここで、前述の請求項のＭＯＳＦＥＴに
ついて、１のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ1 、第２
のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ3 、第３のＭＯＳＦ
ＥＴをＮＭＯＳＦＥＴＭ2 、第４のＭＯＳＦＥＴをＮＭ
ＯＳＦＥＴＭ4 、第５のＭＯＳＦＥＴをＮＭＯＳＦＥＴ
Ｍ6 とする。
【００１７】同図の電圧比較器は高電位電圧源Ｖdd、一
対の入力端子Ｔ1 ，Ｔ2 、出力端子Ｔout 、ＰＭＯＳＦ
ＥＴＭ1 ，Ｍ3 及びＮＭＯＳＦＥＴＭ2 ，Ｍ4 ，Ｍ6 よ
り構成される。ＮＭＯＳＦＥＴＭ2 ，Ｍ4 はカレントミ
ラー回路を構成しており、ドライバ（Ｍ1 ，Ｍ3 ）の負
荷として用いられている。ＰＭＯＳＦＥＴＭ1，Ｍ3 の
ソースは高電位電圧源Ｖddに接続され、ゲートはそれぞ
れ入力端子Ｔ1 ，Ｔ2 とし、ＰＭＯＳＦＥＴＭ1 のドレ
インはカレントミラー回路のゲートに接続され、ＮＭＯ
ＳＦＥＴＭ4 のドレインは出力端子Ｔout に接続され
る。ＰＭＯＳＦＥＴＭ2 ，Ｍ4 のソースはＮＭＯＳＦＥ
ＴＭ6 のドレインに接続される。ＮＭＯＳＦＥＴＭ6 の
ゲートは制御信号端子Ｃ1 としソースは接地電源に接続
される。制御信号端子Ｃ1 はＮＭＯＳＦＥＴＭ6 の制御
端子である。
対の入力端子Ｔ1 ，Ｔ2 、出力端子Ｔout 、ＰＭＯＳＦ
ＥＴＭ1 ，Ｍ3 及びＮＭＯＳＦＥＴＭ2 ，Ｍ4 ，Ｍ6 よ
り構成される。ＮＭＯＳＦＥＴＭ2 ，Ｍ4 はカレントミ
ラー回路を構成しており、ドライバ（Ｍ1 ，Ｍ3 ）の負
荷として用いられている。ＰＭＯＳＦＥＴＭ1，Ｍ3 の
ソースは高電位電圧源Ｖddに接続され、ゲートはそれぞ
れ入力端子Ｔ1 ，Ｔ2 とし、ＰＭＯＳＦＥＴＭ1 のドレ
インはカレントミラー回路のゲートに接続され、ＮＭＯ
ＳＦＥＴＭ4 のドレインは出力端子Ｔout に接続され
る。ＰＭＯＳＦＥＴＭ2 ，Ｍ4 のソースはＮＭＯＳＦＥ
ＴＭ6 のドレインに接続される。ＮＭＯＳＦＥＴＭ6 の
ゲートは制御信号端子Ｃ1 としソースは接地電源に接続
される。制御信号端子Ｃ1 はＮＭＯＳＦＥＴＭ6 の制御
端子である。
【００１８】本実施例は入力端子Ｔ1 ，Ｔ2 の電位
Ｖ1 ，Ｖ2 が低電位の場合の例を示す。スイッチとして
作用するＮＭＯＳＦＥＴＭ6 は、非動作時には、制御端
子Ｃ1 を低電位にすることによりＮＭＯＳＦＥＴＭ6 が
非導通状態になる。非動作時での入力端子Ｔ1 ，Ｔ2 の
電位Ｖ1 、Ｖ2 が低電位であれば、ＰＭＯＳＦＥＴ
Ｍ1 ，Ｍ3 （ドライバ）が導通状態になり、出力端子Ｔ
out の電位は高電位電圧源Ｖ ddの電位に固定される。
Ｖ1 ，Ｖ2 が低電位の場合の例を示す。スイッチとして
作用するＮＭＯＳＦＥＴＭ6 は、非動作時には、制御端
子Ｃ1 を低電位にすることによりＮＭＯＳＦＥＴＭ6 が
非導通状態になる。非動作時での入力端子Ｔ1 ，Ｔ2 の
電位Ｖ1 、Ｖ2 が低電位であれば、ＰＭＯＳＦＥＴ
Ｍ1 ，Ｍ3 （ドライバ）が導通状態になり、出力端子Ｔ
out の電位は高電位電圧源Ｖ ddの電位に固定される。
【００１９】上記のように、本発明の電圧比較器は、カ
レントミラー型回路を負荷とし、導電型が負荷と異なる
ＭＯＳＦＥＴをドライバとして、ドライバ用ＭＯＳＦＥ
Ｔのソースを直接第１の電源に接続する。これにより、
非動作時にも出力電位が第１の電源と同じ電位に確定す
ることができる。
レントミラー型回路を負荷とし、導電型が負荷と異なる
ＭＯＳＦＥＴをドライバとして、ドライバ用ＭＯＳＦＥ
Ｔのソースを直接第１の電源に接続する。これにより、
非動作時にも出力電位が第１の電源と同じ電位に確定す
ることができる。
【００２０】
【発明の効果】上述のように本発明によれば、非動作時
において、出力端子の電位が電源電位に確定し、次段に
接続される論理回路の誤動作を抑えることができる。従
って、電源電圧が低電圧化した場合にも安定な回路動作
をする電圧比較器を提供することができる。
において、出力端子の電位が電源電位に確定し、次段に
接続される論理回路の誤動作を抑えることができる。従
って、電源電圧が低電圧化した場合にも安定な回路動作
をする電圧比較器を提供することができる。
【図１】本発明の第１の実施例の電圧比較器の構成図で
ある。
ある。
【図２】本発明の第２の実施例の電圧比較器の構成図で
ある。
ある。
【図３】従来のカレントミラー型負荷を用いた電圧比較
器の構成図である。
器の構成図である。
Ｍ1 ，Ｍ2 ，Ｍ5 Ｐ−ｃｈＭＯＳＦＥＴ Ｍ2 ，Ｍ4 ，Ｍ6 Ｎ−ｃｈＭＯＳＦＥＴ Ｖdd 高電位電源 Ｔ1 ，Ｔ2 入力端子 Ｔout 出力端子
Claims (1)
- 【請求項１】 ドライバを構成する第１のＭＯＳＦＥＴ
及び第２のＭＯＳＦＥＴのソースを第１の電源に接続
し、第１のＭＯＳＦＥＴのゲートを第１の入力信号端と
し、第２のＭＯＳＦＥＴのゲートを第２の入力信号端と
し、 カレントミラー型回路を構成する第３及び第４のＭＯＳ
ＦＥＴのゲートに該第３または、該第４のＭＯＳＦＥＴ
のドレインを接続し、該第３及び該第４のＭＯＳＦＥＴ
のソースに第５のＭＯＳＦＥＴのドレイン（またはソー
ス）を接続し、 前記第５のＭＯＳＦＥＴのソース（またはドレイン）を
第２の電源に、ゲートを制御信号端に接続し、 前記ドライバの第１のＭＯＳＦＥＴと前記カレントミラ
ー型回路の第３のＭＯＳＦＥＴのドレインを接続し、 前記ドライバの第２のＭＯＳＦＥＴのドレイン及び前記
カレントミラー型回路の第４のＭＯＳＦＥＴのドレイン
を接続し、 前記第４または第３のＭＯＳＦＥＴのドレインを出力端
とすることを特徴とする電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319390A JPH05160692A (ja) | 1991-12-03 | 1991-12-03 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319390A JPH05160692A (ja) | 1991-12-03 | 1991-12-03 | 電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160692A true JPH05160692A (ja) | 1993-06-25 |
Family
ID=18109638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3319390A Pending JPH05160692A (ja) | 1991-12-03 | 1991-12-03 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160692A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380152B1 (ko) * | 2001-06-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 전압 비교 회로 |
| JP2006319966A (ja) * | 2005-05-10 | 2006-11-24 | Samsung Electronics Co Ltd | 位相補間回路及び位相補間信号の発生方法 |
| US7183811B2 (en) * | 2001-10-30 | 2007-02-27 | Denso Corporation | Comparing circuit, comparator, level determining circuit and threshold voltage setting method |
| JP2008524962A (ja) * | 2004-12-21 | 2008-07-10 | アクテル・コーポレイシヨン | 電圧補償及び温度補償されたｒｃ発振回路 |
| JP2011103648A (ja) * | 2002-09-10 | 2011-05-26 | Nec Corp | 差動増幅回路と半導体装置並びに表示装置 |
| JP2011223130A (ja) * | 2010-04-06 | 2011-11-04 | Fuji Electric Co Ltd | 比較回路 |
-
1991
- 1991-12-03 JP JP3319390A patent/JPH05160692A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380152B1 (ko) * | 2001-06-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 전압 비교 회로 |
| US7183811B2 (en) * | 2001-10-30 | 2007-02-27 | Denso Corporation | Comparing circuit, comparator, level determining circuit and threshold voltage setting method |
| JP2011103648A (ja) * | 2002-09-10 | 2011-05-26 | Nec Corp | 差動増幅回路と半導体装置並びに表示装置 |
| JP2008524962A (ja) * | 2004-12-21 | 2008-07-10 | アクテル・コーポレイシヨン | 電圧補償及び温度補償されたｒｃ発振回路 |
| JP2006319966A (ja) * | 2005-05-10 | 2006-11-24 | Samsung Electronics Co Ltd | 位相補間回路及び位相補間信号の発生方法 |
| JP2011223130A (ja) * | 2010-04-06 | 2011-11-04 | Fuji Electric Co Ltd | 比較回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| US4363978A (en) | Reduced power tristate driver circuit | |
| JP2567179B2 (ja) | レベル変換回路 | |
| JP3204132B2 (ja) | 駆動回路 | |
| US4988894A (en) | Power supply switching circuit | |
| US6556047B2 (en) | Circuit for shifting switching signals | |
| JPH05160692A (ja) | 電圧比較器 | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| JPH0918328A (ja) | 電圧レベルシフト回路 | |
| JPH11284500A (ja) | 論理回路 | |
| JPH05326863A (ja) | 半導体集積回路 | |
| JPS61214817A (ja) | Ｃｍｏｓ集積回路 | |
| JPH0543211B2 (ja) | ||
| JP2833073B2 (ja) | 出力バッファ回路 | |
| JP3811300B2 (ja) | Ｃｍｏｓバッファ回路 | |
| JPH0746108A (ja) | Ｃｍｏｓアナログスイッチ | |
| JP3939041B2 (ja) | Ｃｍｏｓバッファ回路 | |
| JP3764597B2 (ja) | スイッチ装置 | |
| JPH03204219A (ja) | Ｃｍｏｓラッチ回路 | |
| JPH0324809B2 (ja) | ||
| JP2601399Y2 (ja) | 昇圧回路 | |
| JP2002319855A (ja) | 電子機器の出力信号制御回路 | |
| JPH043618A (ja) | 入力バッファ回路 | |
| JPH06120790A (ja) | スタンバイフラグ回路 | |
| JPH05159583A (ja) | センス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 15 Free format text: PAYMENT UNTIL: 20091214 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 16 Free format text: PAYMENT UNTIL: 20101214 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 16 Free format text: PAYMENT UNTIL: 20101214 |