KR20040081680A - 동작 속도를 향상시키는 반도체 메모리 장치 - Google Patents

Abstract

동작 속도를 향상시키는 반도체 메모리 장치가 개시된다. 본 발명의 반도체 메모리 장치는 로우 어드레스 신호를 디코딩하여 상기 로우 어드레스 디코딩 신호를 발생하는 로우 어드레스 디코더와 이븐 버퍼링 인에이블 신호에 응답하여 로우 어드레스 디코딩 신호를 래치 및 버퍼링하여 이븐 로우 어드레스 디코딩 신호를 발생하는 제1 디코딩 신호 버퍼와 오드 디코딩 인에이블 신호에 응답하여 로우 어드레스 디코딩 신호를 래치 및 버퍼링하여 오드 로우 어드레스 디코딩 신호를 발생하는 제2 디코딩 신호 버퍼와 이븐 로우 어드레스 디코딩 신호 및 오드 로우 어드레스 디코딩 신호를 수신하여 워드라인 활성화 신호를 발생하는 워드라인 드라이버를 구비한다. 본 발명에 의하면, tRR이 개선되어, 반도체 메모리 장치의 동작 속도가 향상되는 효과가 있다.

Description

동작 속도를 향상시키는 반도체 메모리 장치{Semiconductor memory device for improving operation speed}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 워드라인을 활성화하기 위한 경로를 이원화함으로써 동작 속도를 개선하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치의 동작 속도가 향상됨에 따라 메모리 칩내에서 멀티 뱅크(multi-bank)에 대한 억세스 속도의 증가가 요구되고 있다. 둘 이상의 메모리 뱅크를 빠르게 억세스하기 위해서는 로우 어드레스(row address)의 입력 간격이 짧아져야 한다. 하나의 로우 어드레스가 입력된 후 다음 로우 어드레스가 입력될 때 까지의 시간을 클럭으로 표현한 것이 tRR이라는 파라미터이다. 로우 어드레스가 짧은 시간에 연속적으로 들어올때 RAS(Row Address Strobe) 체인 회로가 잘 동작하여야 tRR이 개선될 수 있다.

도 1은 통상적인 반도체 메모리 장치의 RAS 체인 회로를 나타내는 블록도이다. 이를 참조하면, 통상적인 반도체 메모리 장치의 RAS 체인 회로는 로우 어드레스를 디코딩하는 디코더(110), 디코딩된 로우 어드레스(PDRA)를 래치하여 버퍼링하는 DRA 버퍼(120), 디코딩된 로우 어드레스(DRA)에 응답하여 워드라인을 활성화하는 워드라인 드라이버(200) 등으로 구성된다.

도 2는 도 1에 도시된 워드라인 드라이버(200)의 상세 회로도이다. 이를 참조하면, 워드라인 드라이버(200)는 엔모스(NMOS) 트랜지스터들(220~227, 241~243), 피모스(PMOS) 트랜지스터들(210~217) 및 인버터들(230~237)로 구현된다.

워드라인 인에이블 신호(NWE_EN)가 로직 하이레벨로 인에이블되면, 워드라인 드라이버(200)는 디코딩된 로우 어드레스(DRA<0:7>, DRA<i:j>, DRA<k:l>)에 응답하여 복수개의 워드라인들 중 어느 하나를 활성화하기 위하여 워드라인 활성화 신호(NWE<0:7>)를 인에이블한다. 워드라인 드라이버(200)는 워드라인 프리차아지 신호(NWE_PREC)에 응답하여 해당 워드라인들을 비활성화한다.

도 2에 도시된 구성을 가지는 워드라인 드라이버(200)가 메모리셀 어레이(미도시)를 따라 복수 개 구비된다. 일반적으로, 4개의 워드라인마다 하나의 워드라인 드라이버(200)가 구비된다. DRA 버퍼(120)에 수많은 워드라인 드라이버(200)가 연결되므로, DRA 버퍼(120)에 걸리는 부하가 크다. 따라서, 큰 부하를 가지는 DRA 버퍼(120)의 동작 특성이 로우 어드레스를 받아들일 수 있는 속도를 제한한다.

그러므로, 통상적인 RAS 체인 회로에 의해서는 tRR 속도를 개선하는데 한계가 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는 tRR 속도를 개선함으로써 동작 속도를 향상시키는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 통상적인 반도체 메모리 장치의 RAS 체인 회로를 나타내는 블록도이다.

도 2는 도 1에 도시된 워드라인 드라이버의 상세 회로도이다.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 RAS 체인 회로를 나타내는 블록도이다.

도 4는 도 3에 도시된 워드라인 드라이버의 상세 회로도이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 이븐 버퍼링 인에이블 신호에 응답하여 로우 어드레스 디코딩 신호를 래치 및 버퍼링하여 이븐 로우 어드레스 디코딩 신호를 발생하는 제1 디코딩 신호 버퍼; 오드 디코딩 인에이블 신호에 응답하여 상기 로우 어드레스 디코딩 신호를 래치 및 버퍼링하여 오드 로우 어드레스 디코딩 신호를 발생하는 제2 디코딩 신호 버퍼; 및 상기 이븐 로우 어드레스 디코딩 신호 및 상기 오드 로우 어드레스 디코딩 신호를 수신하여 워드라인 활성화 신호를 발생하는 워드라인 드라이버를 구비한다.

바람직하기로는, 상기 로우 어드레스 디코딩 신호는 상기 제1 디코딩 신호 버퍼 및 상기 제2 디코딩 신호 버퍼로 번갈아 입력된다.

또한 바람직하기로는, 상기 워드라인 드라이버는 상기 이븐 로우 어드레스디코딩 신호 및 이븐 드라이빙 인에이블 신호에 응답하여 상기 워드라인 활성화 신호를 발생하는 제1 경로 회로; 및 상기 오드 로우 어드레스 디코딩 신호 및 오드 드라이빙 인에이블 신호에 응답하여 상기 워드라인 활성화 신호를 발생하는 제2 경로 회로를 포함한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치는 복수의 메모리셀들; 상기 복수의 메모리셀들을 선택하기 위한 복수의 워드라인들; 상기 복수의 메모리셀들로 데이터를 입출력하기 위한 복수의 비트라인들; 및 로우 어드레스 신호에 응답하여 상기 복수의 워드라인들 중 어느 하나를 활성화하기 위한 워드라인 활성화 신호를 발생하는 워드라인 드라이버를 구비하며, 상기 로우 어드레스 신호는 둘 이상의 경로를 순차적으로 거쳐 상기 워드라인 드라이버에 입력된다.

바람직하기로는, 상기 반도체 메모리 장치는 상기 로우 어드레스 신호를 디코딩하는 로우 어드레스 디코더; 및 상기 디코딩된 로우 어드레스 신호를 순차적으로 래치하여 상기 워드라인 드라이버로 출력하는 둘 이상의 버퍼들을 더 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 RAS 체인 회로를 나타내는 블록도이다. 이를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 RAS 체인 회로는 로우 어드레스 디코더(310), 두 개의 디코딩 신호 버퍼(이하, DRA 버퍼라 함)(320,330) 및 워드라인 드라이버(400)를 구비한다.

로우 어드레스 디코더(310)는 로우 어드레스 신호(RA)를 디코딩하여 로우 어드레스 디코딩 신호(DRA)를 발생한다. 제1 DRA 버퍼(320)는 이븐 버퍼링 인에이블 신호(DRA_EN_E)에 응답하여 로우 어드레스 디코딩 신호(DRA)를 래치 및 버퍼링하여 이븐 로우 어드레스 디코딩 신호(DRA_E)를 발생한다. 제2 DRA 버퍼(330)는 오드 디코딩 인에이블 신호(DRA_EN_O)에 응답하여 로우 어드레스 디코딩 신호(DRA)를 래치 및 버퍼링하여 오드 로우 어드레스 디코딩 신호(DRA_O)를 발생한다.

이븐 버퍼링 인에이블 신호(DRA_EN_E)와 오드 디코딩 인에이블 신호(DRA_EN_O)는 번갈아 활성화되는 것이 바람직하다. 이븐 버퍼링 인에이블 신호(DRA_EN_E)와 오드 디코딩 인에이블 신호(DRA_EN_O)가 번갈아 활성화되면, 로우 어드레스 디코딩 신호(DRA)는 제1 DRA 버퍼(320) 및 제2 DRA 버퍼(330)에 번갈아 입력된다. 즉, 이븐 버퍼링 인에이블 신호(DRA_EN_E)가 활성화될 때는 로우 어드레스 디코딩 신호(DRA)는 제1 DRA 버퍼(320)에 의해 래치되고, 오드 디코딩 인에이블 신호(DRA_EN_O)가 활성화될 때는 로우 어드레스 디코딩 신호(DRA)는 제2 DRA 버퍼(330)에 의해 래치된다.

워드라인 드라이버(400)는 이븐 어드레스 디코딩 신호(DRA_E) 및 오드 로우 어드레스 디코딩 신호(DRA_O)를 수신하여 워드라인 활성화 신호(NWE)를 발생한다.구체적으로, 워드라인 드라이버(400)는 이븐 드라이빙 인에이블 신호(NWE_EN_E)가 활성화될 때는 이븐 로우 어드레스 디코딩 신호(DRA_E)에 응답하여 워드라인 활성화 신호(NWE)를 발생하고, 오드 드라이빙 인에이블 신호(NWE_EN_O)가 활성화될 때는 오드 로우 어드레스 디코딩 신호(DRA_O)에 응답하여 워드라인 활성화 신호(NWE)를 발생한다.

워드라인 드라이버(400)의 상세한 회로도가 도 4에 도시된다. 이를 참조하면, 워드라인 드라이버(400)는 제1 경로 엔모스 트랜지스터들(420~427, 451~453), 제2 경로 엔모스 트랜지스터들(430~437, 461~463), 피모스 트랜지스터들(410~417) 및 인버터들(440~447)을 포함한다.

이븐 워드라인 인에이블 신호(NWE_EN_E)가 로직 하이레벨로 인에이블되면, 워드라인 드라이버(400)는 이븐 로우 어드레스 디코딩 신호(DRA_E<0:7>, DRA_E<i:j>, DRA_E<k:l>)에 응답하여 복수개의 워드라인들 중 어느 하나를 활성화하기 위하여 워드라인 활성화 신호(NWE<0:7>)를 인에이블한다. 워드라인 드라이버(400)는 또한 오드 워드라인 인에이블 신호(NWE_EN_O)가 로직 하이레벨로 인에이블되면, 오드 로우 어드레스 디코딩 신호(DRA_<0:7>, DRA<i:j>, DRA<k:l>)에 응답하여 복수개의 워드라인들 중 어느 하나를 활성화하기 위하여 워드라인 활성화 신호(NWE<0:7>)를 인에이블한다.

워드라인 드라이버(400)는 이븐 로우 어드레스 디코딩 신호 중 DRA_E<i:j> 및 DRA_E<k:l> 신호가 하이레벨인 경우에, DRA_E<0>이 하이레벨이면 NWE_E<0>을 활성화하고, DRA_E<1>, DRA_E<2>, ..., DRA_E<7>이 하이레벨이면 NWE<1>, NWE<2>,..., NWE<7>을 각각 활성화한다. 워드라인 드라이버(400)는 또한 오드 로우 어드레스 디코딩 신호 중 DRA_O<i:j> 및 DRA_O<k:l> 신호가 하이레벨인 경우에, DRA_O<0>이 하이레벨이면 NWE<0>을 활성화하고, DRA_O<1>, DRA_O<2>, ..., DRA_O<7>이 하이레벨이면 NWE<1>, NWE<2>, ..., NWE<7>을 각각 활성화한다.

따라서, 워드라인 드라이버(400)는 크게 이븐 로우 어드레스 디코딩 신호(DRA_E<0:7>, DRA_E<i:j>, DRA_E<k:l>) 및 이븐 드라이빙 인에이블 신호(NWE_EN_E)에 응답하여 워드라인 활성화 신호(NWE<0:7>)를 발생하는 제1 경로 회로 및 오드 로우 어드레스 디코딩 신호(DRA_O<0:7>, DRA_O<i:j>, DRA_O<k:l>) 및 오드 드라이빙 인에이블 신호(NWE_EN_O)에 응답하여 워드라인 활성화 신호(NWE<0:7>)를 발생하는 제2 경로 회로를 포함한다고 할 수 있다. 제1 경로 회로에는 제1 경로 엔모스 트랜지스터들(420~427, 451~453)이 포함된다. 제2 경로 회로에는 제2 경로 엔모스 트랜지스터들(430~437, 461~463)이 포함된다. 그리고, 피모스 트랜지스터들(410~417) 및 인버터들(440~447)은 제1 경로 회로 및 제2 경로 회로에 공통된다.

워드라인 드라이버(200)는 워드라인 프리차아지 신호(NWE_PREC)에 응답하여 해당 워드라인들을 비활성화한다.

도 4에 도시된 구성을 가지는 워드라인 드라이버(400)가 메모리셀 어레이(미도시)를 따라 복수개 구비된다. 메모리셀 어레이는 당업자에게 주지된 바와 같이, 복수의 메모리셀들, 복수의 메모리셀들을 선택하기 위한 복수의 워드라인들 및 복수의 메모리셀들로 데이터를 입출력하기 위한 복수의 비트라인들을 포함하여 구성된다.

제1 및 제2 DRA 버퍼(320,330)에 수많은 워드라인 드라이버(400)가 연결되므로, 제1 및 제2 DRA 버퍼(320,330)에 걸리는 부하가 크다. 그러나, 제1 및 제2 DRA 버퍼(320,330)는 로우 어드레스 디코딩 신호(DRA)를 번갈아 래치하므로, 로우 어드레스 신호가 입력되는 시간 간격이 빨라져도 충분히 래치할 수 있다.

좀 더 구체적으로 설명하면 다음과 같다.

로우 어드레스 신호가 순차적으로 들어올 때, 첫 번째, 세 번째, 다섯 번째와 같은 오드 로우 어드레스 신호는 제2 DRA 버퍼(330)에 입력되어 오드 로우 어드레스 디코딩 신호(DRA_O)로서 출력되고, 두 번째, 네 번째, 여섯 번째와 같은 이븐 로우 어드레스 신호는 제1 DRA 버퍼(320)에 입력되어 이븐 로우 어드레스 디코딩 신호(DRA_E)로서 발생된다. 따라서, 하나의 DRA 버퍼 관점에서는 두 개의 로우 어드레스 신호 중 하나의 로우 어드레스 신호만 입력하면 되므로 입력되는 로우 어드레스 신호의 속도가 기존대비 두 배로 빨라지더라도 로우 어드레스 신호를 잘 래치할 수 있게 되는 것이다.

본 발명의 반도체 메모리 장치는 상술한 바와 같이, 로우 어드레스 신호를 둘 이상의 경로를 번갈아 거쳐 워드라인 드라이버로 입력함으로써, 로우 어드레스 신호를 빨리 받아들일 수 있다. 즉, 워드라인을 활성화하기 위한 경로를 둘 이상 구비함으로써, tRR 속도가 개선된다.

본 실시예에서는 DRA 버퍼를 두 개로 구분하여 두개의 경로를 형성한다. 그러나, DRA 버퍼 외에 로우 어드레스를 처리하는데 비교적 긴 시간이 소요되는 소자가 있으면, 그 소자 역시 DRA 버퍼와 마찬가지로 두 개로 구분될 수 있다. 또한 본 실시예에서는 두 개의 경로를 가지는 것으로 예시되나, 경로의 수는 가변될 수 있다. 예를 들어, 세 개의 DRA 버퍼를 구비하여, 로우 어드레스 신호가 세 개의 DRA 버퍼에 순차적으로 입력될 수도 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 의하면, 워드라인을 활성화하기 위한 경로가 이원화되고 로우 어드레스 신호는 각 경로에 순차적으로 입력됨으로써, tRR이 개선된다. 따라서, 반도체 메모리 장치의 동작 속도가 향상되는 효과가 있다.

Claims (8)

1. 반도체 메모리 장치에 있어서,

   이븐 버퍼링 인에이블 신호에 응답하여 로우 어드레스 디코딩 신호를 래치 및 버퍼링하여 이븐 로우 어드레스 디코딩 신호를 발생하는 제1 디코딩 신호 버퍼;

   오드 디코딩 인에이블 신호에 응답하여 상기 로우 어드레스 디코딩 신호를 래치 및 버퍼링하여 오드 로우 어드레스 디코딩 신호를 발생하는 제2 디코딩 신호버퍼; 및

   상기 이븐 로우 어드레스 디코딩 신호 및 상기 오드 로우 어드레스 디코딩 신호를 수신하여 워드라인 활성화 신호를 발생하는 워드라인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서, 상기 반도체 메모리 장치는

   로우 어드레스 신호를 디코딩하여 상기 로우 어드레스 디코딩 신호를 발생하는 로우 어드레스 디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 2 항에 있어서, 상기 로우 어드레스 디코딩 신호는

   상기 제1 디코딩 신호 버퍼 및 상기 제2 디코딩 신호 버퍼로 번갈아 입력되는 것을 특징으로 하는 반도체 메모리 장치.
4. 제 2 항에 있어서, 상기 워드라인 드라이버는

   상기 이븐 로우 어드레스 디코딩 신호 및 이븐 드라이빙 인에이블 신호에 응답하여 상기 워드라인 활성화 신호를 발생하는 제1 경로 회로; 및

   상기 오드 로우 어드레스 디코딩 신호 및 오드 드라이빙 인에이블 신호에 응답하여 상기 워드라인 활성화 신호를 발생하는 제2 경로 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
5. 복수의 메모리셀들;

   상기 복수의 메모리셀들을 선택하기 위한 복수의 워드라인들;

   상기 복수의 메모리셀들로 데이터를 입출력하기 위한 복수의 비트라인들; 및

   로우 어드레스 신호에 응답하여 상기 복수의 워드라인들 중 어느 하나를 활성화하기 위한 워드라인 활성화 신호를 발생하는 워드라인 드라이버를 구비하며,

   상기 로우 어드레스 신호는

   둘 이상의 경로를 순차적으로 거쳐 상기 워드라인 드라이버에 입력되는 것을 특징으로 하는 반도체 메모리 장치.
6. 제 5 항에 있어서, 상기 반도체 메모리 장치는

   상기 로우 어드레스 신호를 디코딩하는 로우 어드레스 디코더; 및

   상기 디코딩된 로우 어드레스 신호를 순차적으로 래치하여 상기 워드라인 드라이버로 출력하는 둘 이상의 버퍼들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
7. 제 6 항에 있어서, 상기 워드라인 드라이버는

   상기 이븐 로우 어드레스 디코딩 신호 및 이븐 드라이빙 인에이블 신호에 응답하여 상기 워드라인 활성화 신호를 발생하는 제1 경로 회로; 및

   상기 오드 로우 어드레스 디코딩 신호 및 오드 드라이빙 인에이블 신호에 응답하여 상기 워드라인 활성화 신호를 발생하는 제2 경로 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
8. 제 6 항에 있어서, 상기 워드라인 드라이버는

   워드라인 프라차아지 신호에 응답하여 해당 워드라인들을 프리차아지하는 것을 특징으로 하는 반도체 메모리 장치.