JPS604332A - デコ−ダ型論理演算回路 - Google Patents
デコ−ダ型論理演算回路Info
- Publication number
- JPS604332A JPS604332A JP58110926A JP11092683A JPS604332A JP S604332 A JPS604332 A JP S604332A JP 58110926 A JP58110926 A JP 58110926A JP 11092683 A JP11092683 A JP 11092683A JP S604332 A JPS604332 A JP S604332A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- switch group
- exclusive
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/17764—Structural details of configuration resources for reliability
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17724—Structural details of logic blocks
- H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は真理ｆｔｂ表で表わされた論理を１つのゲート
にて生成するのに好適なデコーダ型論理演算回路に関す
る。
にて生成するのに好適なデコーダ型論理演算回路に関す
る。
従来、論理回路を構成する場合、ＮＡＮＤ＋ＮＯＲゲー
トを基本にして、これらを組合せて設計していた。例え
ば、３人力排他的論理和回路を構成する場合、１）２人
力排他的論理和回路を２段用い、まず２つの入力につい
て演算を行い次にその結果と残シの入力につい゛て演算
を行い結果を得る方法と、２）結果が１になる入力のφ
件をそれぞれ静のゲートで生成してこれらの論理和をと
る方法があった。しかし、１）の方法では演算速度の遅
い排他的論理和回路を２段直列にしているので演算速度
が遅いという欠点があった。また、２）の方法では３人
力のＡＮＤゲートを４個と４人力の８Ｒゲ一ト１個で構
成するので、トランジスタ数が多く、ＬＳＩ上にレイア
ウトする際面積が大きくなるという欠点があった。
トを基本にして、これらを組合せて設計していた。例え
ば、３人力排他的論理和回路を構成する場合、１）２人
力排他的論理和回路を２段用い、まず２つの入力につい
て演算を行い次にその結果と残シの入力につい゛て演算
を行い結果を得る方法と、２）結果が１になる入力のφ
件をそれぞれ静のゲートで生成してこれらの論理和をと
る方法があった。しかし、１）の方法では演算速度の遅
い排他的論理和回路を２段直列にしているので演算速度
が遅いという欠点があった。また、２）の方法では３人
力のＡＮＤゲートを４個と４人力の８Ｒゲ一ト１個で構
成するので、トランジスタ数が多く、ＬＳＩ上にレイア
ウトする際面積が大きくなるという欠点があった。
本発明の目的は、例えば３人力排他的論理和回路のよう
に、複雑な論理信号を単一ゲートにて生成できる論理ゲ
ートの構成法を提供することにある。
に、複雑な論理信号を単一ゲートにて生成できる論理ゲ
ートの構成法を提供することにある。
ＬＳＩの構成要素でｂるＭＯＳＦＥＴは、開閉スイッチ
として動作する。これを直列に接続するとＡＮＤ条件で
ＯＮ状態となシ、また並列に接続するとＯＲ条件でＯＮ
状態となる。そこで入力信号の正負両極性を用いること
によシ、する入力条件でＯＮ状態となる、直列に接続さ
れたスイッチ列を構成することができる。このスイッチ
列の一端をＨｔｇｈレベル又はＬＯＷレベルに接続する
ことによって所定の出力信号を得ることができる。
として動作する。これを直列に接続するとＡＮＤ条件で
ＯＮ状態となシ、また並列に接続するとＯＲ条件でＯＮ
状態となる。そこで入力信号の正負両極性を用いること
によシ、する入力条件でＯＮ状態となる、直列に接続さ
れたスイッチ列を構成することができる。このスイッチ
列の一端をＨｔｇｈレベル又はＬＯＷレベルに接続する
ことによって所定の出力信号を得ることができる。
そこで、このようなスイッチ列を入力条件の全てについ
て用意し、これらを並列に接続することによシ任意の論
理回路を構成できる。
て用意し、これらを並列に接続することによシ任意の論
理回路を構成できる。
ここで、０ＭＯ８（相補形ＭＯ８１回路では、出力信号
をＬＯＷレベル（ソース電圧、ＯＶ）からＨｉｇｈ レ
ベル（ドレイン電圧、 ＋５Ｖ）まで完全に振幅しなけ
ればならない。そこで、出力信号をｌｉｇｈレベルに決
定するスイッチ列をＰチャネルＭＯ８ＦＥＴで構成し、
出力をＬＯＷレベルに決定するスイッチ列をＮチャネル
ＭＯ８ＰＥＴで構成して、出力信号のレベルを確保して
いる。
をＬＯＷレベル（ソース電圧、ＯＶ）からＨｉｇｈ レ
ベル（ドレイン電圧、 ＋５Ｖ）まで完全に振幅しなけ
ればならない。そこで、出力信号をｌｉｇｈレベルに決
定するスイッチ列をＰチャネルＭＯ８ＦＥＴで構成し、
出力をＬＯＷレベルに決定するスイッチ列をＮチャネル
ＭＯ８ＰＥＴで構成して、出力信号のレベルを確保して
いる。
以下、本発明の一実施例を第１図から第３図を用いて説
明する。
明する。
第１図は３人力排他的論理和を生成する回路である・３
ゼの入力Ｘ・Ｙ・Ｚに対して・反転器１０１．１０２．
１０３によりその反転信号を生成する信号線１９１，１
９２，１９３には入力信号の正極性が信号線１９４，１
９５，１９６には入力信号の負極性が流れる。スイッチ
１１１゜１１２〜１４３はＰチャネルＭＯ８ＦＥＴで入
力信号がＬＯＷレベルのときＯＮ状態になる。また、ス
イッチ１５１，１５２〜１８３はＮチャネルＭＯ８ＦＥ
Ｔで入力信号が、）（ｉｇｈレベルのときＯＮ状態にな
る。
ゼの入力Ｘ・Ｙ・Ｚに対して・反転器１０１．１０２．
１０３によりその反転信号を生成する信号線１９１，１
９２，１９３には入力信号の正極性が信号線１９４，１
９５，１９６には入力信号の負極性が流れる。スイッチ
１１１゜１１２〜１４３はＰチャネルＭＯ８ＦＥＴで入
力信号がＬＯＷレベルのときＯＮ状態になる。また、ス
イッチ１５１，１５２〜１８３はＮチャネルＭＯ８ＦＥ
Ｔで入力信号が、）（ｉｇｈレベルのときＯＮ状態にな
る。
まず３人力の排他的論理和は次の表のようになる。
スイッチ列１１１，１１２，１１３は入力信号がｘ−ｙ
−ｚつまり（Ｘ、 Ｙ、 Ｚｌ ＝ （１，０，０１の
ときＯＮ状態となシ線１９７上の出力Ｓは）（ｉｇｈレ
ベル線１９８に接続され、Ｈｔｇ’ｈレベルとなる。
−ｚつまり（Ｘ、 Ｙ、 Ｚｌ ＝ （１，０，０１の
ときＯＮ状態となシ線１９７上の出力Ｓは）（ｉｇｈレ
ベル線１９８に接続され、Ｈｔｇ’ｈレベルとなる。
同様に、スイッチ列１２１，１２２，１２３はＸ・Ｙ−
Ｚのとき、１３１，１３２，１３３はＸ・Ｙ−Ｚのとき
、１４１，１４２．１４３はＸ−Ｙ・Ｚのとき、それぞ
れＯＮ状態となり出力５１９７を）（ｉｇｈレベルにす
る。
Ｚのとき、１３１，１３２，１３３はＸ・Ｙ−Ｚのとき
、１４１，１４２．１４３はＸ−Ｙ・Ｚのとき、それぞ
れＯＮ状態となり出力５１９７を）（ｉｇｈレベルにす
る。
一方、スイッチ列１５１，１．５２，１５３は入力信号
がＸ−Ｙ−Ｚっまり（Ｘ、Ｙ、Ｚ＋＝（０゜１．１）の
ときＯＮ状態となり出力ＳはＬＯＷレベル線１９９に接
続され、ＬＯＷレベルとなる。同様に、スイッチ列１６
１，１６２，１６３はＸ−Ｙ・Ｚのとき、１７１，１７
２，１７３はＸ−Ｙ・ＺＯとき、１８１，１８２，１８
３はｘ−ｙ−ｚのとき、それぞれＯＮ状態となり出力５
１９７をＬＯＷレベルにする。
がＸ−Ｙ−Ｚっまり（Ｘ、Ｙ、Ｚ＋＝（０゜１．１）の
ときＯＮ状態となり出力ＳはＬＯＷレベル線１９９に接
続され、ＬＯＷレベルとなる。同様に、スイッチ列１６
１，１６２，１６３はＸ−Ｙ・Ｚのとき、１７１，１７
２，１７３はＸ−Ｙ・ＺＯとき、１８１，１８２，１８
３はｘ−ｙ−ｚのとき、それぞれＯＮ状態となり出力５
１９７をＬＯＷレベルにする。
以上のように真理値表の”１ｎとなる４つの条件をそれ
ぞれ４本のＰチャネルＭＯ８ＦＥＴのスイッチ列で表わ
し、”ｏ″となる４つの条件をそれぞれ４本のＮチャネ
ルＭＯ８ＦＥＴのスイッチ列で表わしている。これらの
スイッチ列はそれぞれ個有の入力条件のときＯＮ状態と
なシ出カ線１９７の値を確定する。上記８本のスイッチ
列がＯＮ状態となる条件は、それぞれ排反であるがら同
時に２本のスイッチ列がＯＮ状態となることは無い。そ
こで、それぞれの出力を結線論理和にて結合することに
より、表で示した３人力Ｉｔ’他的論理和を１ゲートに
て生成することができる。
ぞれ４本のＰチャネルＭＯ８ＦＥＴのスイッチ列で表わ
し、”ｏ″となる４つの条件をそれぞれ４本のＮチャネ
ルＭＯ８ＦＥＴのスイッチ列で表わしている。これらの
スイッチ列はそれぞれ個有の入力条件のときＯＮ状態と
なシ出カ線１９７の値を確定する。上記８本のスイッチ
列がＯＮ状態となる条件は、それぞれ排反であるがら同
時に２本のスイッチ列がＯＮ状態となることは無い。そ
こで、それぞれの出力を結線論理和にて結合することに
より、表で示した３人力Ｉｔ’他的論理和を１ゲートに
て生成することができる。
第２図は、第１図で説明した３人力排他的論理和回路１
００を用いた全加算器２００の回路図でらる。第１図と
同様にスイッチ群２１１，２１２〜２３２はＰチャネル
ＭＯ８ＦＥＴであシ、スイッチ群２４１，２４２〜２６
２はＮチャネルＭＯ８ＦＥ’Ｉ”である。出力５１９７
は第１図と同じであるので、線２９７上の出力Ｃについ
て説明する。出力Ｃは３人力ｘ、ｙ、ｚのキャリーであ
るから、その真理値表は次の表のようになる。
００を用いた全加算器２００の回路図でらる。第１図と
同様にスイッチ群２１１，２１２〜２３２はＰチャネル
ＭＯ８ＦＥＴであシ、スイッチ群２４１，２４２〜２６
２はＮチャネルＭＯ８ＦＥ’Ｉ”である。出力５１９７
は第１図と同じであるので、線２９７上の出力Ｃについ
て説明する。出力Ｃは３人力ｘ、ｙ、ｚのキャリーであ
るから、その真理値表は次の表のようになる。
出力Ｃが論理的に”１″となる入力条件は、ｘ−ｙ−ｚ
＋ｘ−ｙ−ｚ＋ｘ−ｙ−ｚ＋ｘ−ｙ−ｚとなるこれは、 Ｘ−Ｙ十Ｙ−Ｚ−１−Ｘ−Ｚ Ｃ式１）と簡略化できる
。同様に、出力Ｃが論理的に“０″となる入力条件は、 ｘ−ｙ−ｚ＋ｘ−ｙ−ｚ＋ｘ−ｙ−ｚ＋ｘ−ｙ−ｚより
、 Ｘ−Ｙ＋Ｙ−Ｚ＋Ｘ−Ｚ （式２） 第２図において、スイッチ列２１１．２１２１ｄ入力信
号がＹ−Ｚ′）まり（Ｙ−Ｚ）＝（１，１）のとき、Ｏ
Ｎ状態となシ、出力ＣはＨｉｇｈレベル線２９８に接続
され）ｌｉｇｈレベルとなる。同様に、スイッチ列２２
１，２２２はＸ、Ｚのとき、２３１゜２３２はＸ−Ｙの
ときＯＮ状態となυ出力Ｃを）（ｉｇｂ レベルにする
。
＋ｘ−ｙ−ｚ＋ｘ−ｙ−ｚ＋ｘ−ｙ−ｚとなるこれは、 Ｘ−Ｙ十Ｙ−Ｚ−１−Ｘ−Ｚ Ｃ式１）と簡略化できる
。同様に、出力Ｃが論理的に“０″となる入力条件は、 ｘ−ｙ−ｚ＋ｘ−ｙ−ｚ＋ｘ−ｙ−ｚ＋ｘ−ｙ−ｚより
、 Ｘ−Ｙ＋Ｙ−Ｚ＋Ｘ−Ｚ （式２） 第２図において、スイッチ列２１１．２１２１ｄ入力信
号がＹ−Ｚ′）まり（Ｙ−Ｚ）＝（１，１）のとき、Ｏ
Ｎ状態となシ、出力ＣはＨｉｇｈレベル線２９８に接続
され）ｌｉｇｈレベルとなる。同様に、スイッチ列２２
１，２２２はＸ、Ｚのとき、２３１゜２３２はＸ−Ｙの
ときＯＮ状態となυ出力Ｃを）（ｉｇｂ レベルにする
。
一方、スイッチ列２４１，２４２は入力信号がＹ−Ｚつ
まり（Ｙ−Ｚ＋−（０，０）のときＯＮ状態となシ、出
力ＣはＩ、ｏｗレベル線２９９に接続されＬＯＷレベル
となる。同様に、スイッチ列２５１゜０ときＯＮ状態と
なシ出力ＣをＬＯＷレベルにする。
まり（Ｙ−Ｚ＋−（０，０）のときＯＮ状態となシ、出
力ＣはＩ、ｏｗレベル線２９９に接続されＬＯＷレベル
となる。同様に、スイッチ列２５１゜０ときＯＮ状態と
なシ出力ＣをＬＯＷレベルにする。
以上のように、真理値表において“１″となる条件つま
り式１で表わされる入力条件のときＰチャネルＭＯ８Ｆ
ＥＴのスイッチ群２１１〜２３２によシ出力Ｃの値を決
定、し、真理値において”０”となる条件つまり式２で
表わされる入力条件のときＮチャネルＭＯ８ＦＥＴのス
イッチ群２４１〜２６２により出力Ｃの値を決定してい
る。ここで、式１の条件と式２の条件は排反で、ｌ、２
つのスイッチ群２１１〜２３２と２４１〜２６２が同時
にＯＮ状態となることはない。そこで、それぞれの出力
を結線論理和にて結合することによシ、表で示した３人
力のキャリー信号を生成することができる。
り式１で表わされる入力条件のときＰチャネルＭＯ８Ｆ
ＥＴのスイッチ群２１１〜２３２によシ出力Ｃの値を決
定、し、真理値において”０”となる条件つまり式２で
表わされる入力条件のときＮチャネルＭＯ８ＦＥＴのス
イッチ群２４１〜２６２により出力Ｃの値を決定してい
る。ここで、式１の条件と式２の条件は排反で、ｌ、２
つのスイッチ群２１１〜２３２と２４１〜２６２が同時
にＯＮ状態となることはない。そこで、それぞれの出力
を結線論理和にて結合することによシ、表で示した３人
力のキャリー信号を生成することができる。
ここで、入力信号がｘ−ｙ−ｚつ１．９（Ｘ、Ｙ。
Ｚ）＝（１，１，１）のとき、ＰチャネルＭＯ８Ｆ研側
の３本のスイッチ列２１１，２１２，２２１゜２２２及
び２３１，２３２はすべてＯＮ状態となる。しかし、こ
れらのスイッチ列は共に）（ｉｇｈレベルを出力に伝え
るものであるから、同時にＯＮ状態となっても問題はな
い。同様に、ＮチャネルＭＯ８ＦＥＴ側の３本のスイッ
チ列２４１，２４２゜２５１．２５２及び２６１，２６
２も入力信号がＸ−Ｙ−Ｚ″：）’ｌ （Ｘ、Ｙ、Ｚ）
＝（０，０，０）のとき、すべてＯＮ状態となるが、こ
れらは共にＬＯＷレベルを出力に伝えるものであるため
、同時にＯＮ状態となっても問題はない。
の３本のスイッチ列２１１，２１２，２２１゜２２２及
び２３１，２３２はすべてＯＮ状態となる。しかし、こ
れらのスイッチ列は共に）（ｉｇｈレベルを出力に伝え
るものであるから、同時にＯＮ状態となっても問題はな
い。同様に、ＮチャネルＭＯ８ＦＥＴ側の３本のスイッ
チ列２４１，２４２゜２５１．２５２及び２６１，２６
２も入力信号がＸ−Ｙ−Ｚ″：）’ｌ （Ｘ、Ｙ、Ｚ）
＝（０，０，０）のとき、すべてＯＮ状態となるが、こ
れらは共にＬＯＷレベルを出力に伝えるものであるため
、同時にＯＮ状態となっても問題はない。
以上のように、３人力（Ｘ、Ｙ、Ｚ）の排他的論理和信
号Ｓとキャリー信号Ｃによシ、全加算器２００を構成す
ることができた。
号Ｓとキャリー信号Ｃによシ、全加算器２００を構成す
ることができた。
上記全加算器２００をデータのピット巾だけ並列に設け
ることにより、３人力の桁上げ保存加算器（キャリーセ
ーブアダー）を構成することができる。
ることにより、３人力の桁上げ保存加算器（キャリーセ
ーブアダー）を構成することができる。
第３図は第２図で説明した全加算器２００を３人力の桁
上げ保存加算器として用い、その出力を２人力の桁上げ
伝搬加算器で計算することによシ、３人力の全加算器を
構成している。
上げ保存加算器として用い、その出力を２人力の桁上げ
伝搬加算器で計算することによシ、３人力の全加算器を
構成している。
ここで、桁上げ保存加算器の出力は、キャリー信号を１
ビツト上の桁へずらして、桁上げ伝搬加算器へ入力され
ている。
ビツト上の桁へずらして、桁上げ伝搬加算器へ入力され
ている。
本実施例によれば、計算機がプログラムを実行する際、
頻繁に行なわれる実効アドレスの計算の１つのモードで
あるインデクスレジスタを伴った間接指定におけるアド
レス計算を３人力全加算器により高速に１ザイクルで実
行することができる。
頻繁に行なわれる実効アドレスの計算の１つのモードで
あるインデクスレジスタを伴った間接指定におけるアド
レス計算を３人力全加算器により高速に１ザイクルで実
行することができる。
このアドレツシングモードハ、ペースレジスタＢとイン
デクスレジスタＸとディスプレースメントＤにより、Ｂ
十Ｘ十りで計算することができる。
デクスレジスタＸとディスプレースメントＤにより、Ｂ
十Ｘ十りで計算することができる。
従来は、２人力全加算器によ、！１ｌ１２サイクルに分
けて計算していたが、第３図に示す３人力全加算器によ
り１サイクルで計算することができる。
けて計算していたが、第３図に示す３人力全加算器によ
り１サイクルで計算することができる。
計算機の性能を評価する場合アドレス計算は大きなワエ
イトを占めており、これを本実施例の３人カアダーによ
シ高速化することは、トータルな性能を向上させ“るこ
とかできる。
イトを占めており、これを本実施例の３人カアダーによ
シ高速化することは、トータルな性能を向上させ“るこ
とかできる。
また、本実施例における３人力の桁上げ保存加算器では
、従来、２人力排他的論理和を２段直列−にして構成し
た３人力排他的論理和を３人力ＮＯＲ相当の規模及び遅
延速度の論理ゲート１段で構成しているため、その出力
を高速に得ることができる。また、キャリー信号につい
ても同様に、２人力ＮＯＲ相当の論理ゲート１段で構成
しているため、高速にその出力を得ることができる。
、従来、２人力排他的論理和を２段直列−にして構成し
た３人力排他的論理和を３人力ＮＯＲ相当の規模及び遅
延速度の論理ゲート１段で構成しているため、その出力
を高速に得ることができる。また、キャリー信号につい
ても同様に、２人力ＮＯＲ相当の論理ゲート１段で構成
しているため、高速にその出力を得ることができる。
また、第２図の全加算器の出力は、和ＳもキャリーＣも
共に論理的”１”をＰチャネルＭＯＳ Ｆ ＥＴ、”０
”をＮチャネルＭＯ８ＦＥＴで生成しているので、その
出力を完全に）（ｉｇｈレベル又はＩ、ｏｗレベルに決
定でき、ＣＭＯＳ−回路に適している。
共に論理的”１”をＰチャネルＭＯＳ Ｆ ＥＴ、”０
”をＮチャネルＭＯ８ＦＥＴで生成しているので、その
出力を完全に）（ｉｇｈレベル又はＩ、ｏｗレベルに決
定でき、ＣＭＯＳ−回路に適している。
また、この回路をＬＳＩ上へレイアウトする場合デコー
ダ型の規則構造となり、配線の数が少なくてすみ面積が
小さくなる効果がある。
ダ型の規則構造となり、配線の数が少なくてすみ面積が
小さくなる効果がある。
捷だ、第１図及び第２図においてＨｉｇｈレベル線１９
８とＬＯＷレベル線１９９を入力信号線に対して、それ
ぞれ左側と右側に接線しているため、１つの入力信号が
変化したときＭＯＳＦＥＴが駆動する拡散容量は、どの
入力信号に対してもほぼ等しく、結果として、出力を確
定する遅延時間が短かくなる効果がある。
８とＬＯＷレベル線１９９を入力信号線に対して、それ
ぞれ左側と右側に接線しているため、１つの入力信号が
変化したときＭＯＳＦＥＴが駆動する拡散容量は、どの
入力信号に対してもほぼ等しく、結果として、出力を確
定する遅延時間が短かくなる効果がある。
本発明によれば、真理値表で表わされた機能を実現する
際、デコーダ型のスイッチ列で構成することができるの
で、論理ミスを少なくすることができる。捷た、論理変
更を行う場合、スイッチの位置を変えるだけですみ、容
易に行うことができる。
際、デコーダ型のスイッチ列で構成することができるの
で、論理ミスを少なくすることができる。捷た、論理変
更を行う場合、スイッチの位置を変えるだけですみ、容
易に行うことができる。
さらに排他的論理和のように論理式を簡略化できない論
理でも、デコーダ型のスイッチ列を用いることによシ直
接その値を生成することができる。
理でも、デコーダ型のスイッチ列を用いることによシ直
接その値を生成することができる。
また、デコーダ型の規則構造のため、レイアウトした際
、ランダムな論理回路で構成する場合に比べ配線量が少
なく、面積を小さくすることができる。
、ランダムな論理回路で構成する場合に比べ配線量が少
なく、面積を小さくすることができる。
また、その出力信号は、ＨｉｇｈレベルをＰチャネルＭ
Ｏ８ＦＥＴのスイッチ群によシ、またＬＯＷレベルをＮ
チャネルＭＯ８ＦＥＴのスイッチ群によシ決定している
ので、完全な）（ｉｇｈ又はＬＯＷレベルに振幅するこ
とかで′ｆＩＣＭＯ８回路に適している。
Ｏ８ＦＥＴのスイッチ群によシ、またＬＯＷレベルをＮ
チャネルＭＯ８ＦＥＴのスイッチ群によシ決定している
ので、完全な）（ｉｇｈ又はＬＯＷレベルに振幅するこ
とかで′ｆＩＣＭＯ８回路に適している。
第１図は３人力排他的論理和を生成する回路図、第２図
は第１図の３人力排他的論理和を用いた全加算器の回路
図、第３図は第２図の全加算器を３人力の桁上げ保存加
算器として用いた３人力全加算器の構成図である。 １００・・・３人力排他的論理和回路、１０１〜１０３
・・・反転器、１１１〜１４３・・・ＰチャネルＭＯ８
ＦＥＴ、１５１〜１８３・・・ＮチャネルＭＯ８ＦＥＴ
、１９１〜１９３・・・入力信号（正極性）、１９４
〜１９６・・・入力信号（負極性）、１９７・・・出力
線Ｓ、１９８・・・Ｈｉｇｈ レベル線、１９９・・・
ＬＯＷレベル線、２００・・・全加算器、２１１〜２３
２・・・ＰチャネルＭＯ８ＦＥＴ、２４１〜２６２・・
・ＮチャネルＭＯ８ＦＴ灯、２９７・・・キャリー出力
線Ｃ，２９８・・・）（ｉｇｈ レベル線、２９９・・
・ＬＯＷレベル線、
は第１図の３人力排他的論理和を用いた全加算器の回路
図、第３図は第２図の全加算器を３人力の桁上げ保存加
算器として用いた３人力全加算器の構成図である。 １００・・・３人力排他的論理和回路、１０１〜１０３
・・・反転器、１１１〜１４３・・・ＰチャネルＭＯ８
ＦＥＴ、１５１〜１８３・・・ＮチャネルＭＯ８ＦＥＴ
、１９１〜１９３・・・入力信号（正極性）、１９４
〜１９６・・・入力信号（負極性）、１９７・・・出力
線Ｓ、１９８・・・Ｈｉｇｈ レベル線、１９９・・・
ＬＯＷレベル線、２００・・・全加算器、２１１〜２３
２・・・ＰチャネルＭＯ８ＦＥＴ、２４１〜２６２・・
・ＮチャネルＭＯ８ＦＴ灯、２９７・・・キャリー出力
線Ｃ，２９８・・・）（ｉｇｈ レベル線、２９９・・
・ＬＯＷレベル線、
Claims (1)
- 【特許請求の範囲】 １、制御信号によシ導通状態と遮断状態をとる第１のス
イッチ群と、入力信号の正極性信号と負給性信号を用い
て、 結果が論理的に”１”になる入力条件のとき導通状態と
なり、その他の入力条件のとき遮断状態となる第２のス
イッチ群と、結果が論理的に”０”になる入力条件のと
き導通状態となシ、その他の入力条件のとき遮断状態と
なる第３のスイッチ群の出力をそれぞれ結線論理和で結
合することにより、該機能を実現することを特徴とする
デコーダ型論理演算回路。 ２ 上記第１項において、導通状態となる入力条件を加
法標準型で表現し、その各項の条件で導通状態となるス
イッチ列を結線論理和で結合し該スイッチ群を構成する
ことを特徴とするデコーダ型論理演算回路。 ３ 上記第１項又は第２項において、論理的”１”を生
成する該スイッチ群をＰチャネルＭＯ８ＰＥＴで、また
、論理的” ｏ ”を生成する該スイッチ群をＮチャネ
ルＭＯ８Ｆ’ＥＴで構成することを特徴とするデコーダ
型論理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110926A JPS604332A (ja) | 1983-06-22 | 1983-06-22 | デコ−ダ型論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110926A JPS604332A (ja) | 1983-06-22 | 1983-06-22 | デコ−ダ型論理演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS604332A true JPS604332A (ja) | 1985-01-10 |
| JPH053769B2 JPH053769B2 (ja) | 1993-01-18 |
Family
ID=14548111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58110926A Granted JPS604332A (ja) | 1983-06-22 | 1983-06-22 | デコ−ダ型論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009517980A (ja) * | 2005-11-28 | 2009-04-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | １ステージの遅延による投機的なアドレスデコーダ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244551A (en) * | 1975-10-06 | 1977-04-07 | Toshiba Corp | Logic circuit |
-
1983
- 1983-06-22 JP JP58110926A patent/JPS604332A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244551A (en) * | 1975-10-06 | 1977-04-07 | Toshiba Corp | Logic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009517980A (ja) * | 2005-11-28 | 2009-04-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | １ステージの遅延による投機的なアドレスデコーダ |
| JP4920044B2 (ja) * | 2005-11-28 | 2012-04-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | １ステージの遅延による投機的なアドレスデコーダ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053769B2 (ja) | 1993-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6301600B1 (en) | Method and apparatus for dynamic partitionable saturating adder/subtractor | |
| JPS6359171B2 (ja) | ||
| EP0097779A1 (en) | Logic circuit | |
| US4905180A (en) | MOS adder with minimum pass gates in carry line | |
| JPS595349A (ja) | 加算器 | |
| JPH04281517A (ja) | 算術論理演算器及び演算機能実行方法 | |
| JPH02217920A (ja) | キヤリ・ルツクアヘツドを使用しているアダー | |
| JPS60116034A (ja) | 加算回路 | |
| KR100298029B1 (ko) | 배럴시프터 | |
| JPS604332A (ja) | デコ−ダ型論理演算回路 | |
| JPH0160856B2 (ja) | ||
| US6696988B2 (en) | Method and apparatus for implementing circular priority encoder | |
| JPH0476133B2 (ja) | ||
| JP3038757B2 (ja) | シフトレジスタ回路 | |
| JPH0450615B2 (ja) | ||
| US4989174A (en) | Fast gate and adder for microprocessor ALU | |
| JP3351672B2 (ja) | 加算器 | |
| JP3137629B2 (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
| JPS6170634A (ja) | シフト回路 | |
| US6272514B1 (en) | Method and apparatus for interruption of carry propagation on partition boundaries | |
| US4912665A (en) | Arithmetic logic unit capable of having a narrow pitch | |
| WO1986007173A1 (en) | Cmos full adder cell e.g. for multiplier array | |
| JP2922963B2 (ja) | シーケンスコントローラ | |
| JPH0573703A (ja) | 半導体集積回路装置 | |
| JP2529083B2 (ja) | キャリ―伝播回路 |