JPH053769B2 - - Google Patents
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- JPH053769B2 JPH053769B2 JP58110926A JP11092683A JPH053769B2 JP H053769 B2 JPH053769 B2 JP H053769B2 JP 58110926 A JP58110926 A JP 58110926A JP 11092683 A JP11092683 A JP 11092683A JP H053769 B2 JPH053769 B2 JP H053769B2
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- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/17764—Structural details of configuration resources for reliability
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17724—Structural details of logic blocks
- H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
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- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
〔発明の利用分野〕
本発明は真理値表で表わされた論理を１つのゲ
ートに生成するのに好適なデコーダ型論理演算回
路に関する。 〔発明の背景〕 従来、論理回路を構成する場合、NANDや
NORゲートを基本にして、これらを組合せて設
計していた。例えば、３入力排他的論理和回路を
構成する場合、１）２入力排他的論理和回路を２
段用い、まず２つの入力について演算を行い次に
その結果と残りの入力について演算を行い結果を
得る方法と、２）結果が１になる入力の条件をそ
れぞれANDゲートで生成してこれらの論理和を
とる方法があつた。しかし、１）の方法では演算
速度の遅い排他的論理和回路を２段直列にしてい
るので演算速度が遅いという欠点があつた。ま
た、２）の方法では３入力のANDゲートを４個
と４入力の8Rゲート１個で構成するので、トラ
ンジスタ数が多く、LSI上にレイアウトする際面
積が大きくなるという欠点があつた。 〔発明の目的〕 本発明の目的は、例えば３入力排他的論理和回
路のように、複雑な論理信号を単一ゲートにて生
成できる論理ゲートの構成法を提供することにあ
る。 〔発明の概要〕 LSIの構成要素であるMOSFETは、開閉スイ
ツチとして動作する。これを直列に接続すると
AND条件でON状態となり、また並列に接続す
ると、OR条件でON状態となる。そこで入力信
号の正負両極性を用いることにより、ある入力条
件でON状態となる、直列に接続されたスイツチ
列を構成することができる。このスイツチ列の一
端をHighレベル又はLowレベルに接続すること
によつて所定の出力信号を得ることができる。 そこで、このようなスイツチ列を入力条件の全
てについて用意し、これらを並列に接続すること
により任意の論理回路を構成できる。 ここで、CMOS（相補形MOS）回路では、出力
信号をLowレベル（ソース電圧、0V）からHigh
レベル（ドレイン電圧、＋5V）まで完全に振幅し
なければならない。そこで、出力信号をHighレ
ベルに決定するスイツチ列をＰチヤネル
MOSFETで構成し、出力をLowレベルに決定す
るスイツチ列をＮチヤネルMOSFETで構成し
て、出力信号のレベルに確保している。 本願で開示される発明のうち、代表的な実施例
によるデコーダ型論理演算回路は、 (1) 複数の入力信号Ｘ，Ｙ，Ｚ，，，がそ
れぞれ印加されるとともに所定の方向に互いに
実質的に平行に配列された複数の信号線１９
１，１９２，１９３，１９４，１９５，１９６
と、 (2) 複数のＰチヤネルMOSFET１１１……１１
３，１２１……１２３，１３１……１３３，１
４１……１４３を有し、高電位に設定される第
１動作電位点１９８と第１出力ノードとの間に
接続された第１回路ブロツクと、 (3) 複数のＮチヤネルMOSFET１５１……１５
３，１６１……１６３，１７１……１７３，１
８１……１８３を有し、第２出力ノードと低電
位に設定される第２動作電位点１９９との間に
接続された第２回路ブロツクとを具備してな
り、 上記複数の入力信号Ｘ，Ｙ，Ｚ，，，の
選択された複数の第１入力信号，，は上記
第１回路ブロツクの上記複数のＰチヤネル
MOSFET１１１……１１３，１２１……１２
３，１３１……１３３，１４１……１４３の選択
された第１群のＰチヤネルMOSFET１４１……
１４３のゲートと上記第２回路ブロツクの上記複
数のＮチヤネルMOSFET１５１……１５３，１
６１……１６３，１７１……１７３，１８１……
１８３の選択された第１群のＮチヤネル
MOSFET１８１……１８３のゲートとに印加さ
れ、 該第１群のＰチヤネルMOSFET１４１……１
４３のソース・ドレイン経路は上記第１動作電位
点１９８と上記第１出力ノードとの間に上記所定
の方向と実質的に直交する方向に直列接続され、
該第１群のＮチヤネルMOSFET１８１……１８
３のソース・ドレイン経路は上記第２出力ノード
と上記第２動作電位点１９９との間に上記所定の
方向と実質的に直交する方向に直列接続されてな
り、 上記複数の入力信号Ｘ，Ｙ，Ｚ，，，の
選択された複数の第２入力信号Ｘ，Ｙ，は上記
第１回路ブロツクの上記複数のＰチヤネル
MOSFET１１１……１１３，１２１……１２
３，１３１……１３３，１４１……１４３の選択
された第２群のＰチヤネルMOSFET１３１……
１３３のゲートと上記第２回路ブロツクの上記複
数のＮチヤネルMOSFET１５１……１５３，１
６１……１６３，１７１……１７３，１８１……
１８３の選択された第２群のＮチヤネル
MOSFET１７１……１７３のゲートに印加さ
れ、 該第２群のＰチヤネルMOSFET１３１……１
３３のソース・ドレイン経路は上記第１動作電位
点１９８と上記第１出力ノードとの間に上記所定
の方向と実質的に直交する方向に直列接続され、
該第２群のＮチヤネルMOSFET１７１……１７
３のソース・ドレイン経路は上記第２出力ノード
と上記第２動作電位点１９９との間に上記所定の
方向と実質的に直交する方向に直列接続されてな
り、 上記第１群のＰチヤネルMOSFET１４１……
１４３のソース・ドレイン経路の上記直列接続と
上記第２群のＰチヤネルMOSFET１３１……１
３３のソース・ドレイン経路の上記直列接続とは
上記第１動作電位点１９８と上記第１出力ノード
との間に並列接続され、 上記第１群のＮチヤネルMOSFET１３１……
１３３のソース・ドレイン経路の上記直列接続と
上記第２群のＮチヤネルMOSFET１７１……１
７３のソース・ドレイン経路の上記直列接続とは
上記第２出力ノードと上記第２動作電位点１９９
との間に並列接続されてなり、 上記第１回路ブロツクの上記複数のＰチヤネル
MOSFET１１１……１１３，１２１……１２
３，１３１……１３３，１４１……１４３と上記
第２回路ブロツクの上記複数のＮチヤネル
MOSFET１５１……１５３，１６１……１６
３，１７１……１７３，１８１……１８３上記複
数の信号線１９１，１９２，１９３，１９４，１
９５，１９６に沿つて配置され、 上記第１動作電位点１９８と上記第１出力ノー
ドとは上記第１回路ブロツクで上記所定の方向と
実質的に直交する方向に沿つて配置され、 上記第２出力ノード１９９と上記第２動作電位
点とは上記第２回路ブロツクで上記所定の方向と
実質的に直交する方向に沿つて配置され、 上記第１回路ブロツクの上記第１出力ノードと
上記第２回路ブロツクの上記第２出力ノードとは
上記複数の信号線１９１，１９２，１９３，１９
４，１９５，１９６を挟んで互いに対向する位置
に配置され、 上記複数の信号線１９１，１９２，１９３，１
９４，１９５，１９６と交差する出力線１９７に
よつて上記第１回路ブロツクの上記第１出力ノー
ドと上記第２回路ブロツクの上記第２出力ノード
とを接続してなることを特徴とする。 すなわち、上記の如き本発明の構成によれば、 (A) 第１回路ブロツクの複数のＰチヤネル
MOSFETと第２回路ブロツクの複数のＮチヤ
ネルMOSFETは、ともにMOSFETの直列接
続とこの直列接続の複数個の並列接続とを基本
として構成され、 (B) 第１回路ブロツクの複数のＰチヤネル
MOSFETと第２回路ブロツクの複数のＮチヤ
ネルMOSFETとは所定の方向に配列された複
数の信号線の信号によつて駆動され、 (C) 複数のＰチヤネルMOSFETからなる第１回
路ブロツクで、第１動作電位点と第１出力ノー
ドとは所定の方向と実質的に直交する方向に沿
つて配置され、 (D) 複数のＮチヤネルMOSFETからなる第２回
路ブロツクで、第２出力ノードと第２動作電位
点とは所定の方向と実質的に直交する方向に沿
つて配置され、 (E) 第１回路ブロツクの第１出力ノードと第２回
路ブロツクの第２出力ノードとは複数の信号線
を挟んで互いに対向する位置に配置され、 (F) 複数の信号線と交差する出力線によつて第１
回路ブロツクの第１出力ノードと第２回路ブロ
ツクの第２出力ノードとを接続してなるので、 例えば、そのゲートに複数の第１入力信号，
Ｙ，が印加される第１回路ブロツクの第１群の
ＰチヤネルMOSFET１４１……１４３の配置位
置と第２回路ブロツクの第１群のＮチヤネル
MOSFET１８１……１８３の配置位置とが複数
の信号線１９４，１９５，１９６上で互いに対応
する位置となり、 同様に、そのゲートに複数の第２入力信号Ｘ，
Ｙ，が印加される第１回路ブロツクの第２群の
ＰチヤネルMOSFET１３１……１３３の配置位
置と第２回路ブロツクの第２群のＮチヤネル
MOSFET１７１……１７３の配置位置とが複数
の信号線１９１，１９２，１９６上で互いに対応
する位置となるので、 第１回路ブロツクと第２回路ブロツクの両回路
ブロツクで、回路設計の手法と回路接続構成とが
共通となり、素子レイアウトと配線レイアウトと
も両回路ブロツクで共通なため、回路設計の誤り
の発生確率を少なくすることができる。 また、上記の如き本発明の構成によれば、例え
ば、そのゲートに複数の第１入力信号，，
が印加される第１回路ブロツクの第１群のＰチヤ
ネルMOSFET１４１……１４３の直列接続の中
で出力信号線１９７への近さの順番と同様にその
ゲートに複数の第１入力信号，，が印加さ
れる第２回路ブロツクの第１群のＮチヤネル
MOSFET１８１……１８３の直列接続の中で出
力信号線１９７への近さの順番とは逆の関係とな
つて、複数の第１入力信号，，の各入力ご
との出力信号線１９７への遅延時間のバラツキが
小さくなり、最大遅延時間も短縮することができ
る。 本発明のその他の特徴と利点とは、以下の実施
例から明らかとなろう。 〔発明の実施例〕 以下、本発明の一実施例を第１図から第３図を
用いて説明する。 第１図は３入力排他的論理和を生成する回路で
ある。３つの入力Ｘ，Ｙ，Ｚに対して、反転器１
０１，１０２，１０３によりその反転信号を生成
する信号線１９１，１９２，１９３には入力信号
の正極性が信号線１９４，１９５，１９６には入
力信号の負極性が流れる。スイツチ１１１，１１
２〜１４３はＰチヤネルMOSFETで入力信号が
LowレベルのときON状態になる。また、スイツ
チ１５１，１５２〜１８３はＮチヤネル
MOSFETで入力信号がHighレベルのときON状
態になる。 まず３入力の排他的論理和は次の表のようにな
る。
ートに生成するのに好適なデコーダ型論理演算回
路に関する。 〔発明の背景〕 従来、論理回路を構成する場合、NANDや
NORゲートを基本にして、これらを組合せて設
計していた。例えば、３入力排他的論理和回路を
構成する場合、１）２入力排他的論理和回路を２
段用い、まず２つの入力について演算を行い次に
その結果と残りの入力について演算を行い結果を
得る方法と、２）結果が１になる入力の条件をそ
れぞれANDゲートで生成してこれらの論理和を
とる方法があつた。しかし、１）の方法では演算
速度の遅い排他的論理和回路を２段直列にしてい
るので演算速度が遅いという欠点があつた。ま
た、２）の方法では３入力のANDゲートを４個
と４入力の8Rゲート１個で構成するので、トラ
ンジスタ数が多く、LSI上にレイアウトする際面
積が大きくなるという欠点があつた。 〔発明の目的〕 本発明の目的は、例えば３入力排他的論理和回
路のように、複雑な論理信号を単一ゲートにて生
成できる論理ゲートの構成法を提供することにあ
る。 〔発明の概要〕 LSIの構成要素であるMOSFETは、開閉スイ
ツチとして動作する。これを直列に接続すると
AND条件でON状態となり、また並列に接続す
ると、OR条件でON状態となる。そこで入力信
号の正負両極性を用いることにより、ある入力条
件でON状態となる、直列に接続されたスイツチ
列を構成することができる。このスイツチ列の一
端をHighレベル又はLowレベルに接続すること
によつて所定の出力信号を得ることができる。 そこで、このようなスイツチ列を入力条件の全
てについて用意し、これらを並列に接続すること
により任意の論理回路を構成できる。 ここで、CMOS（相補形MOS）回路では、出力
信号をLowレベル（ソース電圧、0V）からHigh
レベル（ドレイン電圧、＋5V）まで完全に振幅し
なければならない。そこで、出力信号をHighレ
ベルに決定するスイツチ列をＰチヤネル
MOSFETで構成し、出力をLowレベルに決定す
るスイツチ列をＮチヤネルMOSFETで構成し
て、出力信号のレベルに確保している。 本願で開示される発明のうち、代表的な実施例
によるデコーダ型論理演算回路は、 (1) 複数の入力信号Ｘ，Ｙ，Ｚ，，，がそ
れぞれ印加されるとともに所定の方向に互いに
実質的に平行に配列された複数の信号線１９
１，１９２，１９３，１９４，１９５，１９６
と、 (2) 複数のＰチヤネルMOSFET１１１……１１
３，１２１……１２３，１３１……１３３，１
４１……１４３を有し、高電位に設定される第
１動作電位点１９８と第１出力ノードとの間に
接続された第１回路ブロツクと、 (3) 複数のＮチヤネルMOSFET１５１……１５
３，１６１……１６３，１７１……１７３，１
８１……１８３を有し、第２出力ノードと低電
位に設定される第２動作電位点１９９との間に
接続された第２回路ブロツクとを具備してな
り、 上記複数の入力信号Ｘ，Ｙ，Ｚ，，，の
選択された複数の第１入力信号，，は上記
第１回路ブロツクの上記複数のＰチヤネル
MOSFET１１１……１１３，１２１……１２
３，１３１……１３３，１４１……１４３の選択
された第１群のＰチヤネルMOSFET１４１……
１４３のゲートと上記第２回路ブロツクの上記複
数のＮチヤネルMOSFET１５１……１５３，１
６１……１６３，１７１……１７３，１８１……
１８３の選択された第１群のＮチヤネル
MOSFET１８１……１８３のゲートとに印加さ
れ、 該第１群のＰチヤネルMOSFET１４１……１
４３のソース・ドレイン経路は上記第１動作電位
点１９８と上記第１出力ノードとの間に上記所定
の方向と実質的に直交する方向に直列接続され、
該第１群のＮチヤネルMOSFET１８１……１８
３のソース・ドレイン経路は上記第２出力ノード
と上記第２動作電位点１９９との間に上記所定の
方向と実質的に直交する方向に直列接続されてな
り、 上記複数の入力信号Ｘ，Ｙ，Ｚ，，，の
選択された複数の第２入力信号Ｘ，Ｙ，は上記
第１回路ブロツクの上記複数のＰチヤネル
MOSFET１１１……１１３，１２１……１２
３，１３１……１３３，１４１……１４３の選択
された第２群のＰチヤネルMOSFET１３１……
１３３のゲートと上記第２回路ブロツクの上記複
数のＮチヤネルMOSFET１５１……１５３，１
６１……１６３，１７１……１７３，１８１……
１８３の選択された第２群のＮチヤネル
MOSFET１７１……１７３のゲートに印加さ
れ、 該第２群のＰチヤネルMOSFET１３１……１
３３のソース・ドレイン経路は上記第１動作電位
点１９８と上記第１出力ノードとの間に上記所定
の方向と実質的に直交する方向に直列接続され、
該第２群のＮチヤネルMOSFET１７１……１７
３のソース・ドレイン経路は上記第２出力ノード
と上記第２動作電位点１９９との間に上記所定の
方向と実質的に直交する方向に直列接続されてな
り、 上記第１群のＰチヤネルMOSFET１４１……
１４３のソース・ドレイン経路の上記直列接続と
上記第２群のＰチヤネルMOSFET１３１……１
３３のソース・ドレイン経路の上記直列接続とは
上記第１動作電位点１９８と上記第１出力ノード
との間に並列接続され、 上記第１群のＮチヤネルMOSFET１３１……
１３３のソース・ドレイン経路の上記直列接続と
上記第２群のＮチヤネルMOSFET１７１……１
７３のソース・ドレイン経路の上記直列接続とは
上記第２出力ノードと上記第２動作電位点１９９
との間に並列接続されてなり、 上記第１回路ブロツクの上記複数のＰチヤネル
MOSFET１１１……１１３，１２１……１２
３，１３１……１３３，１４１……１４３と上記
第２回路ブロツクの上記複数のＮチヤネル
MOSFET１５１……１５３，１６１……１６
３，１７１……１７３，１８１……１８３上記複
数の信号線１９１，１９２，１９３，１９４，１
９５，１９６に沿つて配置され、 上記第１動作電位点１９８と上記第１出力ノー
ドとは上記第１回路ブロツクで上記所定の方向と
実質的に直交する方向に沿つて配置され、 上記第２出力ノード１９９と上記第２動作電位
点とは上記第２回路ブロツクで上記所定の方向と
実質的に直交する方向に沿つて配置され、 上記第１回路ブロツクの上記第１出力ノードと
上記第２回路ブロツクの上記第２出力ノードとは
上記複数の信号線１９１，１９２，１９３，１９
４，１９５，１９６を挟んで互いに対向する位置
に配置され、 上記複数の信号線１９１，１９２，１９３，１
９４，１９５，１９６と交差する出力線１９７に
よつて上記第１回路ブロツクの上記第１出力ノー
ドと上記第２回路ブロツクの上記第２出力ノード
とを接続してなることを特徴とする。 すなわち、上記の如き本発明の構成によれば、 (A) 第１回路ブロツクの複数のＰチヤネル
MOSFETと第２回路ブロツクの複数のＮチヤ
ネルMOSFETは、ともにMOSFETの直列接
続とこの直列接続の複数個の並列接続とを基本
として構成され、 (B) 第１回路ブロツクの複数のＰチヤネル
MOSFETと第２回路ブロツクの複数のＮチヤ
ネルMOSFETとは所定の方向に配列された複
数の信号線の信号によつて駆動され、 (C) 複数のＰチヤネルMOSFETからなる第１回
路ブロツクで、第１動作電位点と第１出力ノー
ドとは所定の方向と実質的に直交する方向に沿
つて配置され、 (D) 複数のＮチヤネルMOSFETからなる第２回
路ブロツクで、第２出力ノードと第２動作電位
点とは所定の方向と実質的に直交する方向に沿
つて配置され、 (E) 第１回路ブロツクの第１出力ノードと第２回
路ブロツクの第２出力ノードとは複数の信号線
を挟んで互いに対向する位置に配置され、 (F) 複数の信号線と交差する出力線によつて第１
回路ブロツクの第１出力ノードと第２回路ブロ
ツクの第２出力ノードとを接続してなるので、 例えば、そのゲートに複数の第１入力信号，
Ｙ，が印加される第１回路ブロツクの第１群の
ＰチヤネルMOSFET１４１……１４３の配置位
置と第２回路ブロツクの第１群のＮチヤネル
MOSFET１８１……１８３の配置位置とが複数
の信号線１９４，１９５，１９６上で互いに対応
する位置となり、 同様に、そのゲートに複数の第２入力信号Ｘ，
Ｙ，が印加される第１回路ブロツクの第２群の
ＰチヤネルMOSFET１３１……１３３の配置位
置と第２回路ブロツクの第２群のＮチヤネル
MOSFET１７１……１７３の配置位置とが複数
の信号線１９１，１９２，１９６上で互いに対応
する位置となるので、 第１回路ブロツクと第２回路ブロツクの両回路
ブロツクで、回路設計の手法と回路接続構成とが
共通となり、素子レイアウトと配線レイアウトと
も両回路ブロツクで共通なため、回路設計の誤り
の発生確率を少なくすることができる。 また、上記の如き本発明の構成によれば、例え
ば、そのゲートに複数の第１入力信号，，
が印加される第１回路ブロツクの第１群のＰチヤ
ネルMOSFET１４１……１４３の直列接続の中
で出力信号線１９７への近さの順番と同様にその
ゲートに複数の第１入力信号，，が印加さ
れる第２回路ブロツクの第１群のＮチヤネル
MOSFET１８１……１８３の直列接続の中で出
力信号線１９７への近さの順番とは逆の関係とな
つて、複数の第１入力信号，，の各入力ご
との出力信号線１９７への遅延時間のバラツキが
小さくなり、最大遅延時間も短縮することができ
る。 本発明のその他の特徴と利点とは、以下の実施
例から明らかとなろう。 〔発明の実施例〕 以下、本発明の一実施例を第１図から第３図を
用いて説明する。 第１図は３入力排他的論理和を生成する回路で
ある。３つの入力Ｘ，Ｙ，Ｚに対して、反転器１
０１，１０２，１０３によりその反転信号を生成
する信号線１９１，１９２，１９３には入力信号
の正極性が信号線１９４，１９５，１９６には入
力信号の負極性が流れる。スイツチ１１１，１１
２〜１４３はＰチヤネルMOSFETで入力信号が
LowレベルのときON状態になる。また、スイツ
チ１５１，１５２〜１８３はＮチヤネル
MOSFETで入力信号がHighレベルのときON状
態になる。 まず３入力の排他的論理和は次の表のようにな
る。
【表】
スイツチ列１１１，１１２，１１３は入力が
Ｘ，，つまり（Ｘ，Ｙ，Ｚ）＝（１，０，０）
のときON状態となり線１９７上の出力ＳはHigh
レベル線１９８に接続され、Highレベルとなる。
同様に、スイツチ列１２１，１２２，１２３は
Ｘ，Ｙ，のとき、１３１，１３２，１３３は
Ｘ，，Ｚのとき、１４１，１４２，１４３は
Ｘ，Ｙ，Ｚのとき、それぞれON状態となり出力
Ｓ１９７をHighレベルにする。 一方、スイツチ列１５１，１５２，１５３は入
力信号が，Ｙ，Ｚつまり（Ｘ，Ｙ，Ｚ）＝（０，
１，１）のときON状態となり出力ＳはLowレベ
ル線１９９に接続され、Lowレベルとなる。同
様に、スイツチ列１６１，１６２，１６３はＸ・
Ｙ・のとき、１７１，１７２，１７３はＸ・
Ｙ・のとき、１８１，１８２，１８３は・
Ｙ・のとき、それぞれON状態となり出力Ｓ１
９７をLowレベルにする。 以上のように真理値表の“１”となる４つの条
件をそれぞれ４本のＰチヤネルMOSFETのスイ
ツチ列で表わし、“０”となる４つの条件をそれ
ぞれ４本のＮチヤネルMOSFETのスイツチ列で
表わしている。これらのスイツチ列はそれぞれ個
有の入力条件のときON状態となり出力線１９７
の値を確定する。上記８本のスイツチ列がON状
態となる条件は、それぞれ排反であるから同時に
２本のスイツチ列がON状態となることは無い。
そこで、それぞれの出力を結線論理和にて結合す
ることにより、表で示した３入力排他的論理和を
１ゲートにて生成することができる。 第２図は、第１図で説明した３入力排他的論理
和回路１００を用いた全加算器２００の回路図で
ある。第１図と同様にスイツチ群２１１，２１２
〜２３２はＰチヤネルMOSFETであり、スイツ
チ群２４１，２４２〜２６２はＮチヤネル
MOSFETである。出力Ｓ１９７は第１図と同じ
であるので、線２９７上の出力Ｃについて説明す
る。出力Ｃは３入力Ｘ，Ｙ，Ｚのキヤリーである
から、その真理値表は次の表のようになる。
Ｘ，，つまり（Ｘ，Ｙ，Ｚ）＝（１，０，０）
のときON状態となり線１９７上の出力ＳはHigh
レベル線１９８に接続され、Highレベルとなる。
同様に、スイツチ列１２１，１２２，１２３は
Ｘ，Ｙ，のとき、１３１，１３２，１３３は
Ｘ，，Ｚのとき、１４１，１４２，１４３は
Ｘ，Ｙ，Ｚのとき、それぞれON状態となり出力
Ｓ１９７をHighレベルにする。 一方、スイツチ列１５１，１５２，１５３は入
力信号が，Ｙ，Ｚつまり（Ｘ，Ｙ，Ｚ）＝（０，
１，１）のときON状態となり出力ＳはLowレベ
ル線１９９に接続され、Lowレベルとなる。同
様に、スイツチ列１６１，１６２，１６３はＸ・
Ｙ・のとき、１７１，１７２，１７３はＸ・
Ｙ・のとき、１８１，１８２，１８３は・
Ｙ・のとき、それぞれON状態となり出力Ｓ１
９７をLowレベルにする。 以上のように真理値表の“１”となる４つの条
件をそれぞれ４本のＰチヤネルMOSFETのスイ
ツチ列で表わし、“０”となる４つの条件をそれ
ぞれ４本のＮチヤネルMOSFETのスイツチ列で
表わしている。これらのスイツチ列はそれぞれ個
有の入力条件のときON状態となり出力線１９７
の値を確定する。上記８本のスイツチ列がON状
態となる条件は、それぞれ排反であるから同時に
２本のスイツチ列がON状態となることは無い。
そこで、それぞれの出力を結線論理和にて結合す
ることにより、表で示した３入力排他的論理和を
１ゲートにて生成することができる。 第２図は、第１図で説明した３入力排他的論理
和回路１００を用いた全加算器２００の回路図で
ある。第１図と同様にスイツチ群２１１，２１２
〜２３２はＰチヤネルMOSFETであり、スイツ
チ群２４１，２４２〜２６２はＮチヤネル
MOSFETである。出力Ｓ１９７は第１図と同じ
であるので、線２９７上の出力Ｃについて説明す
る。出力Ｃは３入力Ｘ，Ｙ，Ｚのキヤリーである
から、その真理値表は次の表のようになる。
【表】
本発明によれば、真理値表で表わされた機能を
実現する際、デコーダ型のスイツチ列で構成する
ことができるので、論理ミスを少なくすることが
できる。また、論理変更を行う場合、スイツチの
位置を変えるだけですみ、容易に行うことができ
る。 さらに排他的論理和のように論理式を簡略化で
きない論理でも、デコーダ型のスイツチ列を用い
ることにより直接その値を生成することができ
る。 また、デコーダ型の規則構造のため、レイアウ
トした際、ランダムな論理回路で構成する場合に
比べ配線量が少なく、面積を小さくすることがで
きる。 また、その出力信号は、HighレベルをＰチヤ
ネルMOSFETのスイツチ群により、またLowレ
ベルをＮチヤネルMOSFETのスイツチ群により
決定しているので、完全なHigh又はLowレベル
に振幅することができCMOS回路に適している。
実現する際、デコーダ型のスイツチ列で構成する
ことができるので、論理ミスを少なくすることが
できる。また、論理変更を行う場合、スイツチの
位置を変えるだけですみ、容易に行うことができ
る。 さらに排他的論理和のように論理式を簡略化で
きない論理でも、デコーダ型のスイツチ列を用い
ることにより直接その値を生成することができ
る。 また、デコーダ型の規則構造のため、レイアウ
トした際、ランダムな論理回路で構成する場合に
比べ配線量が少なく、面積を小さくすることがで
きる。 また、その出力信号は、HighレベルをＰチヤ
ネルMOSFETのスイツチ群により、またLowレ
ベルをＮチヤネルMOSFETのスイツチ群により
決定しているので、完全なHigh又はLowレベル
に振幅することができCMOS回路に適している。
第１図は３入力排他的論理和を生成する回路
図、第２図は第１図の３入力排他的論理和を用い
た全加算器の回路図、第３図は第２図の全加算器
を３入力の桁上げ保存加算器として用いた３入力
全加算器の構成図である。 １００……３入力排他的論理和回路、１０１〜
１０３……反転器、１１１〜１４３……Ｐチヤネ
ルMOSFET、１５１〜１８３……Ｎチヤネル
MOSFET、１９１〜１９３……入力信号（正極
性）、１９４〜１９６……入力信号（負極性）、１
９７……出力線Ｓ、１９８……Highレベル線、
１９９……Lowレベル線、２００……全加算器、
２１１〜２３２……ＰチヤネルMOSFET、２４
１〜２６２……ＮチヤネルMOSFET、２９７…
…キヤリー出力線Ｃ、２９８……Highレベル線、
２９９……Lowレベル線、３００……桁上げ伝
搬２入力全加算器。
図、第２図は第１図の３入力排他的論理和を用い
た全加算器の回路図、第３図は第２図の全加算器
を３入力の桁上げ保存加算器として用いた３入力
全加算器の構成図である。 １００……３入力排他的論理和回路、１０１〜
１０３……反転器、１１１〜１４３……Ｐチヤネ
ルMOSFET、１５１〜１８３……Ｎチヤネル
MOSFET、１９１〜１９３……入力信号（正極
性）、１９４〜１９６……入力信号（負極性）、１
９７……出力線Ｓ、１９８……Highレベル線、
１９９……Lowレベル線、２００……全加算器、
２１１〜２３２……ＰチヤネルMOSFET、２４
１〜２６２……ＮチヤネルMOSFET、２９７…
…キヤリー出力線Ｃ、２９８……Highレベル線、
２９９……Lowレベル線、３００……桁上げ伝
搬２入力全加算器。
Claims (1)
- 【特許請求の範囲】 １ (1) 複数の入力信号がそれぞれ印加されると
ともに所定の方向に互いに実質的に平行に配列
された複数の信号線と、 (2) 複数のＰチヤネルMOSFETを有し、高電位
に設定される第１動作電位点と第１出力ノード
との間に接続された第１回路ブロツクと、 (3) 複数のＮチヤネルMOSFETを有し、第２出
力ノードと低電位に設定される第２動作電位点
との間に接続された第２回路ブロツクとを具備
してなり、 上記複数の入力信号の選択された複数の第１
入力信号は上記第１回路ブロツクの上記複数の
ＰチヤネルMOSFETの選択された第１群のＰ
チヤネルMOSFETのゲートと上記第２回路ブ
ロツクの上記複数のＮチヤネルMOSFETの選
択された第１群のＮチヤネルMOSFETのゲー
トとに印加され、 該第１群のＰチヤネルMOSFETのソース・
ドレイン経路は上記第１動作電位点と上記第１
出力ノードとの間に上記所定の方向と実質的に
直交する方向に直列接続され、該第１群のＮチ
ヤネルMOSFETのソース・ドレイン経路は上
記第２出力ノードと上記第２動作電位点との間
に上記所定の方向と実質的に直交する方向に直
列接続されてなり、 上記複数の入力信号の選択された複数の第２
入力信号は上記第１回路ブロツクの上記複数の
ＰチヤネルMOSFETの選択された第２群のＰ
チヤネルMOSFETのゲートと上記第２回路ブ
ロツクの上記複数のＮチヤネルMOSFETの選
択された第２群のＮチヤネルMOSFETのゲー
トとに印加され、 該第２群のＰチヤネルMOSFETのソース・
ドレイン経路は上記第１動作電位点と上記第１
出力ノードとの間に上記所定の方向と実質的に
直交する方向に直列接続され、該第２群のＮチ
ヤネルMOSFETのソース・ドレイン経路は上
記第２出力ノードと上記第２動作電位点との間
に上記所定の方向と実質的に直交する方向に直
列接続されてなり、 上記第１群のＰチヤネルMOSFETのソー
ス・ドレイン経路の上記直列接続と上記第２群
のＰチヤネルMOSFETのソース・ドレイン経
路の上記直列接続とは上記第１動作電位点と上
記第１出力ノードとの間に並列接続され、 上記第１群のＮチヤネルMOSFETのソー
ス・ドレイン経路の上記直列接続と上記第２群
のＮチヤネルMOSFETのソース・ドレイン経
路の上記直列接続とは上記第２出力ノードと上
記第２動作電位点との間に並列接続されてな
り、 上記第１回路ブロツクの上記複数のＰチヤネ
ルMOSFETと上記第２回路ブロツクの上記複
数のＮチヤネルMOSFETとは上記複数の信号
線に沿つて配置され、 上記第１動作電位点と上記第１出力ノードと
は上記第１回路ブロツクで上記所定の方向と実
質的に直交する方向に沿つて配置され、 上記第２出力ノードと上記第２動作電位点と
は上記第２回路ブロツクで上記所定の方向と実
質的に直交する方向に沿つて配置され、 上記第１回路ブロツクの上記第１出力ノード
と上記第２回路ブロツクの上記第２出力ノード
とは上記複数の信号線を挟んで互いに対向する
位置に配置され、 上記複数の信号線と交差する出力線によつて
上記第１回路ブロツクの上記第１出力ノードと
上記第２回路ブロツクの上記第２出力ノードと
を接続してなることを特徴とするデコーダ型論
理演算回路。 ２ 上記出力ノードより上記複数の入力信号の排
他的論理和出力を得ることを特徴とする特許請求
の範囲第１項記載のデコーダ型論理演算回路。 ３ 上記出力ノードより上記複数の入力信号の全
加算キヤリー出力を得ることを特徴とする特許請
求の範囲第１項記載のデコーダ型論理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110926A JPS604332A (ja) | 1983-06-22 | 1983-06-22 | デコ−ダ型論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110926A JPS604332A (ja) | 1983-06-22 | 1983-06-22 | デコ−ダ型論理演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS604332A JPS604332A (ja) | 1985-01-10 |
| JPH053769B2 true JPH053769B2 (ja) | 1993-01-18 |
Family
ID=14548111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58110926A Granted JPS604332A (ja) | 1983-06-22 | 1983-06-22 | デコ−ダ型論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604332A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7257045B2 (en) * | 2005-11-28 | 2007-08-14 | Advanced Micro Devices, Inc. | Uni-stage delay speculative address decoder |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244551A (en) * | 1975-10-06 | 1977-04-07 | Toshiba Corp | Logic circuit |
-
1983
- 1983-06-22 JP JP58110926A patent/JPS604332A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244551A (en) * | 1975-10-06 | 1977-04-07 | Toshiba Corp | Logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS604332A (ja) | 1985-01-10 |
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