JP3830765B2 - ラッチング無効化に基づく論理ゲート - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、一般的にはデジタルコンピューティングシステムに関しており、より具体的にはプリチャージ装置に関する。
【0002】
【従来の技術】
プリチャージ装置は、同期型論理回路であり、ある論理関数を実現するために、入力の所定の組み合わせによって出力を生成する。プリチャージ装置に対する2つの一般的な使用法は、デコーダとして、および比較器としてである。デコーダは、入力の全ビットが所定の値のセットにマッチ(一致)するときのみ、一意の信号(ハイまたはロー)を出力する。それによって、デコーダは、デコーダに接続されたメモリセルのある列(line)の所定のアドレスと入力メモリアドレスとがマッチするときにのみ、メモリセルのマトリクス内の所定の書き込み線をイネーブルにし得る。同様に、比較器は、各々が複数のデータビットを含む2つの入力が同一であるときにのみ、固有の信号を出力する。
【0003】
プリチャージ装置は、プリチャージ状態および評価状態という2つの状態で特徴付けられる。プリチャージ状態では、ノードは既知または所定の電圧レベルにチャージされる。評価状態では、基本的な論理関数(例えば、NAND、NOR)に構成されたトランジスタのアレイまたは「ツリー」に対して、ノードを第2の既知または所定の電圧レベルにディスチャージさせるか、または電荷を持続させる機会が与えられる。論理関数入力信号が、典型的には論理セクションのツリーにおける1つ以上のトランジスタのゲートに接続される。それによって、ノード上の最終的な電荷は、入力の特定の値によって制御され得る。ノードにおける最終的なハイまたはローの電圧は、適切にバッファされ恐らくは反転された後に、プリチャージ装置の出力として機能する。
【0004】
2つの基本的な論理セクション構造には、スタック式NAND構造および並列NOR構造が含まれる。スタック式NAND論理セクションでは、2つ以上のトランジスタが、お互いに直列にプリチャージノードにスタックされる。プリチャージされたノードは、トランジスタゲート入力がすべてアクティブ(たとえばハイ)であるときにのみ、ディスチャージされる。並列NOR構成では、2つ以上のトランジスタが、プリチャージされたノードにわたってお互いに並列に配置される。トランジスタゲート入力のいずれかがアクティブであると、プリチャージノードがディスチャージされる。言い換えると、プリチャージされたノードは、トランジスタゲート入力がすべてアクティブでないときにのみ、ディスチャージされることがない。もちろん、反転または非反転入力を使用して、デコーダのような任意の論理関数が、いずれかの構造を用いて実現され得る。しかし、プリチャージ回路に関して理解されるべき重要な概念は、「単調性」である。これは、信号が、周期のうちの評価部分の間に一方向(すなわち、ハイからロー、またはローからハイ)にのみ遷移し得るという信号の特性である。単調回路は、周期のプリチャージ部分の間でデフォルト値にリセットされる。たとえば、反転入力を有するプリチャージされたNORゲートの出力は、実際には論理的ANDであるが、その出力は誤った遷移方向を有し、したがって、他の単調なプリチャージされたゲートに対する入力としては不適切である。プリチャージ装置に関する付加的な情報に関して、Bridges等(「Bridges」)に対する米国特許第5,291,076号を参照し得る。
【0005】
【発明が解決しようとする課題】
数多くの入力を必要とする複雑な関数を伴う高性能アプリケーションでは、スタック式NAND構造が実用的ではないことがある。これは、比較的大きなトランジスタのスタックを通じたディスチャージに要する時間が、許容できない程度になる可能性があるからである。実際、4つを越える数のトランジスタのスタック使用は、通常は実現可能ではない。従って、並列NOR構造が好ましい。しかし、NOR構造に関する主な問題点は、単調関数に対して、NOR構造がOR関数を計算できるのみでAND関数を計算できない点である。これは、正しい論理検出を達成するためにはインバータが必要だからである。Bridgesの文献は、スクリーニングトランジスタを有する並列NORデバイスを開示しており、このスクリーニングトランジスタが、事実上、並列NORセクションのチャージされたノードを出力セクションからスクリーニングして、別個のチャージされたノードを生成し、この別個のチャージされたノードが、並列のチャージされたノードが持続すべきときにはディスチャージし、並列のチャージされたノードがディスチャージすべきときには持続される。Bridgesはまた、回路の固有の不安定性に対する装置の抵抗性を改善するためにラッチングトランジスタを有するプリチャージ装置も開示している。残念ながら、どちらのBridgesの設計も(あるいは従来技術における任意の他の既知の設計も)、不安定な論理入力に対しては何もしてこなかった。十分に安定していて、回路がプリチャージ段階から評価段階に移行するときにプリチャージ出力が入力状態を正しく反映するように保証するためには、各入力に対して別個のラッチを必要とする。
【0006】
したがって、必要とされているものは、評価段階の間中、安定した入力を必要とすることなく、安定した出力を提供できるような、改良された回路である。
【0007】
【課題を解決するための手段】
これらの及びその他の目的、特徴、および技術的利点は、本発明のシステムおよび方法によって達成される。本発明は、第1のプリチャージされたノード、第2のプリチャージされたノード、およびラッチ装置を有するプリチャージ回路を提供する。第1のプリチャージされたノードは、プリチャージ状態の間にハイの値にチャージされる。プリチャージ状態から評価状態への遷移に応答して、第1のプリチャージされたノードはローの値にディスチャージされるか又はハイの値にチャージされたままである。第2のプリチャージされたノードは、評価状態において、回路の評価状態への遷移時における第1のプリチャージされたノードの値に基づいた値を有する。ラッチ装置は、第2のプリチャージされたノードに接続されて、評価状態におけるこの値をラッチする。ラッチ装置により、この値は、ひとたび回路が評価状態に十分に遷移すると、第1のプリチャージされたノードによって影響を受けない。
【0008】
上述では、以下に続く本発明の詳細な説明がよりよく理解され得るように、本発明の特徴および技術的利点を、かなり大まかに概説している。本発明のさらなる特徴および利点が以下に説明され、これらが本発明の特許請求の範囲の主題を形成する。開示されている概念および特定の実施形態が、本発明の同じ目的を実行するために他の構造を修正または設計するためのベースとして容易に利用され得ることを、当業者は留意されたい。また、そのような等価な構成が、特許請求の範囲に記載される本発明の思想および範囲から逸脱しない点にも、当業者は留意されたい。
【0009】
【発明の実施の形態】
本発明およびその利点をより完全に理解するために、添付図面とともに以下の説明を参照する。
【0010】
図1を参照すると、本発明のプリチャージ回路100の1つの実施形態が示されている。プリチャージ回路100は、AおよびBにおける入力に対してNOR関数を実行して、Zに出力し、その出力は単調である。出力Zは、プリチャージ状態では常にローであり、評価状態への遷移の間には、一方向にのみ変化することができる。回路100が偽(False)を評価すると、Zはローのままであり、回路100が真(True)を評価すると、Zは評価状態の間にローからハイに変わる。
【0011】
プリチャージ装置(回路)100は、プリチャージトランジスタQ1およびQ2、評価トランジスタQ5、論理セクション110、クランプセクション120、スクリーニングトランジスタQ4、ならびに出力セクション140を含む。論理セクション110は、トランジスタQ10およびQ11を含む。クランプセクション120は、インバータU1とクランプトランジスタQ8およびQ9とを含む。出力セクション140は、ハイラッチトランジスタQ6およびQ7、ローラッチトランジスタQ3、およびバッファとしても機能するインバータU2を含む。図示されている実施形態では、トランジスタQ1〜Q11のうちでQ1、Q2、およびQ3がPFET型トランジスタである以外は、いずれもNFET型トランジスタである。回路100を実現するために使用されている特定のトランジスタは、重要ではない。しかし、1つの実施形態では、ローラッチトランジスタQ3は、Q4およびQ5よりも小型であるべきである。インバータU1およびU2は従来のインバータであって、従来のスタック式PFET/NFET対を用いて実現され得る。
【0012】
プリチャージPFET Q1のソースはVDDに接続されており、そのドレインは「ANN」と表記されたノードに接続される。このANNノードは、この回路のプリチャージされたノードである。Q1のゲートは、クロック(「CLK」)信号に接続される。論理セクション110のトランジスタQ10およびQ11は、それらのドレインおよびソースが一緒に接続されてお互いに並列に配置され、入力aおよびbを有し且つANNノードに出力を有するNORゲートを形成している。aおよびb入力はトランジスタQ10およびQ11の各ゲートにあり、ANN出力は、これらのトランジスタの共通に接続されたドレインにある。これらの共通に接続されたソースは、「DNG」のマーキングされたノードにある。
【0013】
プリチャージされたANNノードは、インバータU1の入力に接続され、インバータU1の出力は、クランプトランジスタQ8のゲートに接続される。Q8のドレインはANNノードに接続され、そのソースはDNGノードに接続される。クランプNFET Q9はQ8に並列に接続され、そのドレインはANNノードに、およびそのソースはDNGノードに接続される。そのゲートは、「z」にて回路の出力に接続される。
【0014】
ANNノードはまた、スクリーニングトランジスタQ4のゲートに入力として接続される。スクリーニングトランジスタQ4のソースはDNGノードに接続され、これはまた評価トランジスタQ5のドレインにも接続される。評価トランジスタQ5のゲートは、クロック信号に接続され、そのソースは接地に接続される。
【0015】
スクリーニングトランジスタQ4のドレインは、第2のプリチャージされたノードNOHとして機能し、これは、評価状態の間にANNにおけるプリチャージされたノードの反転に基づいている。NOHノードは、ローラッチトランジスタQ3のドレイン、インバータU2の入力、およびハイラッチトランジスタQ6のドレインに接続される。ハイラッチトランジスタQ6のソースは、ハイラッチトランジスタQ7のドレインに接続され、Q7のソースは接地に接続される。ハイラッチトランジスタQ7のゲートはクロック信号に接続され、ハイラッチトランジスタQ6のゲートは、インバータU2にて出力ノードZに接続される。ローラッチトランジスタQ3のゲートはZ出力ノードにも接続され、そのソースはVDDに接続される。最後に、プリチャージトランジスタQ2のゲートはクロック信号に接続され、そのソースはVDDに接続される。
【0016】
この回路の動作を以下に説明する。図示されている実施形態では、プリチャージ状態はクロックがローであることに対応し、評価状態はクロックがハイであることに対応する。このため、クロックがローであるプリチャージ状態では、プリチャージトランジスタQ1およびQ2(これらはPFETである)がターンオンし、評価トランジスタQ5およびハイラッチトランジスタQ7がターンオフする。プリチャージされたノードANNに対しては、Q5が接地への唯一可能な経路であるので、ノードANNは、プリチャージ状態の間にオンであるQ1によりハイにチャージされる。同様に、Q2がオンで且つQ7がオフである結果として、NOHにおけるプリチャージノードも、プリチャージ状態の間にハイになる。したがって、出力Zはローになり、これがローラッチトランジスタQ3をターンオンしてハイラッチトランジスタQ6をターンオフさせる。これは、NOHがハイであることに一致する。以下にさらに詳細に説明されるように、ローラッチトランジスタQ3およびハイラッチトランジスタQ6は、それぞれNOHノードをラッチするための出力ラッチとして機能し、それによって評価状態の間にZにおける出力をラッチする。プリチャージ回路100がZにて単調出力を提供することに留意されたい。すなわち、プリチャージ状態から評価状態への遷移の間に、この出力は一方向のみに変化することができる。図示されている実施形態では、出力Zは、プリチャージ状態の間は常にローであり、ひいては、評価状態の間には、ローからハイに遷移するだけか又はローにとどまるかのいずれかが可能である。回路100では、出力Zがローにとどまると、回路は偽(False)を評価する。反対に、出力がローからハイに遷移すると、回路は真(True)を評価する。
【0017】
評価状態における回路の動作を、以下に説明する。クロックが評価状態に遷移した後の短時間の間、プリチャージされたANNノードは、AおよびB入力がクロック遷移中に両方ともローであれば、ハイのままである。これは、真(True)評価に対応し、Z出力をローからハイに遷移させる。反対に、ANNノードは、AまたはBのいずれかがこの評価状態への遷移時にハイであると、クロックの遷移とほとんど同時にローになる。これは偽(False)評価に対応し、Zにおける出力をローにとどめる。
【0018】
回路が真(True)を評価する場合を、以下に説明する。この場合に関しては、図2Aも参照する。クロックがローからハイへ遷移すると、プリチャージトランジスタQ1およびQ2がターンオフし、評価トランジスタQ5およびハイラッチトランジスタQ7がターンオンする。入力AおよびBの両方がローである場合、トランジスタQ10およびQ11はどちらもターンオンせず、これによりANNプリチャージノードにおける電荷の持続が可能になり、スクリーニングトランジスタQ4がターンオンするほど十分に長い間にわたってハイの値を維持する。クロックがローからハイへ変化すると評価トランジスタQ5もその時ターンオンするので、プリチャージされたノードNOHにおける電荷はQ4およびQ5を通じてディスチャージされ、これによってNOHがローになる。これによって、Zにおける出力がハイの値に切り替わり、これが真(True)評価に対応する。
【0019】
Zにおけるハイの値は、ハイラッチトランジスタQ6をターンオンする。Q7もこの時点で(クロックがハイになると)オンしているので、ハイラッチトランジスタQ6およびQ7によって、直接的な代替接地経路がNOHに提供され、これによってNOHは、Q4がオンにとどまるか否かにかかわらずにローにとどまる。このように、ハイラッチトランジスタQ6およびQ7は、その名称が暗示するように、クロックが評価状態に遷移した後にAおよびBにおける入力に何が発生するかには無関係に出力Zをハイにラッチするためのラッチとして機能する。回路が適切にハイを評価するために必要とされることは、クロックが評価状態に遷移するときにAおよびB入力がローであることのみである。
【0020】
Zがひとたびハイになると、クランプトランジスタQ9がターンオンする。これが、評価状態の残りの期間、ANNノードをローの値にクランプダウンさせる。これが、回路をより安定化させる。
【0021】
図1および図2Bを参照して、回路が偽(False)を評価する場合を説明する。ふたたび、クロックがローからハイへ遷移すると、プリチャージトランジスタQ1およびQ2がターンオフし、評価トランジスタQ5およびハイラッチトランジスタQ7がターンオンする。
【0022】
AおよびB入力の一方または両方がハイである場合、トランジスタQ10およびQ11の一方または両方がターンオンし、これによりプリチャージされたANNノードは評価トランジスタQ5を通じてディスチャージされる。これにより、ANNノードがローになる結果となる。これは、評価トランジスタQ5がターンオンすると直ちに発生するが、これは、活性化された(単数または複数の)論理セクションのトランジスタ(Q10、Q11)が、遷移の少なくとも直前にAおよび/またはBによってターンオンするからである。実際、ANNは、スクリーニングトランジスタQ4がプリチャージされたノードNOHを評価トランジスタQ5を通じてディスチャージできる前に、そのスクリーニングトランジスタQ4をターンオフするのに十分迅速にローになる。ノードNOHがハイにとどまると、出力Zはローにとどまる。これが、偽(False)評価に対応する。これはローラッチトランジスタQ3をターンオンさせ続け、これによってNOHにおける電荷を補強する。このようにして、ローラッチトランジスタQ3は、評価状態の間に、Q4がターンオンしていない限り、出力Zをローの値に維持させるためのラッチとして機能する。これは、クランプトランジスタQ8が動作している場合である。
【0023】
クランプトランジスタQ8は、Zにおける出力がローになることを要求されている場合に、Q4がこの期間中にターンオンしないことを確実にする。評価状態の間にANNノードがローであると、インバータU1における出力がハイであり、これによりQ8がターンオンされてANNをローにクランプする。これによって、ANNノードが「フローティング」することを防ぎ、また評価状態の間にAおよびBが両方ともローになったとしてもANNノードがハイになる可能性を防ぐ。このように、クランプトランジスタQ8は、評価状態の間にスクリーニングトランジスタQ4がターンオンしてZが誤ってハイになる事態を、確実に防ぐ。
【0024】
図3は、本発明のプリチャージ回路300の好適な実施形態を示す。回路100のように、プリチャージ回路300は、AおよびBにおける入力に対してNOR関数を実行して、Zに出力し、その出力は単調である。回路100におけるように、Zはプリチャージ状態では常にローである。Zは、評価状態への遷移の間に一方向にのみ変化することができる。回路300が偽(False)を評価する場合、Zはローのままであり、回路300が真(True)を評価する場合、Zはローからハイに変わる。
【0025】
回路300は、一般的に、プリチャージトランジスタQ21およびQ22、評価トランジスタQ25、論理セクション310、クランプセクション320、スクリーニングトランジスタQ24、ならびに出力セクション340を含む。NORゲート関数を実行する論理セクション310は、トランジスタQ30およびQ31を含む。クランプセクション320は、インバータU21とトランジスタQ28およびQ29とを含む。最後に、出力セクション340は、ローラッチトランジスタQ23、ハイラッチトランジスタQ26およびQ27、ならびに出力インバータU22を含む。
【0026】
図示されている実施形態では、各トランジスタは、プリチャージトランジスタQ21およびQ22、ローラッチトランジスタQ23、およびクランプトランジスタQ29がそれぞれPFET型トランジスタである以外は、いずれもNFET型トランジスタである。特定のトランジスタのタイプおよびサイズは、お互いに適切に協働する限りは、一般的に重要ではない。しかし、図示されている実施形態のPFET/NFET実現例では、Q29はQ30およびQ31より小さく、Q23はQ24およびQ25よりも小さい。
【0027】
プリチャージトランジスタQ21は、VDDに接続されたソース、ANNとマーキングされているプリチャージされたノードに接続されたドレイン、およびクロック(「CLK」)信号に接続されたゲートを有する。論理セクション310内で、トランジスタQ30およびQ31はお互いに並列に接続されており、それらのドレインはANNノードにて接続され、ソースはDNGとマーキングされたノードにて接続される。トランジスタQ30のゲートはA入力に接続され、トランジスタQ31のゲートはB入力に接続される。DNGノードにおけるこれらの共通に接続されたソースは、評価トランジスタQ25のドレインに接続される。評価トランジスタQ25のゲートはCLK信号に接続され、そのソースは接地に接続される。ANNノードは、インバータU21の入力にも接続される。U21の出力は、反転スタック式構成でお互いに接続されたクランプトランジスタQ28およびQ29の共通接続ゲートに接続される。それらの共通に接続されたドレインは、プリチャージされたANNノードに接続される。Q29のソースはVDDに接続され、Q28のソースはDNGノードに接続される。
【0028】
ANNノードはまた、スクリーニングトランジスタQ24のゲートに接続される。スクリーニングトランジスタQ24のソースは、DNGノードにて評価トランジスタQ25のドレインに接続される。スクリーニングトランジスタQ24のドレインは、NOHとマーキングされた第2のプリチャージされたノードを画定する。このNOHノードは、プリチャージトランジスタQ22のドレイン、ローラッチトランジスタQ23、およびハイラッチトランジスタQ26に接続される。これはまた、出力インバータU22の入力にも接続される。出力インバータU22の出力は回路300の出力を画定し、Zとマーキングされている。このZ出力は、ローラッチトランジスタQ23およびハイラッチトランジスタQ26のゲートに接続される。最後に、ハイラッチトランジスタQ27のドレインは、ハイラッチトランジスタQ26のソースに接続され、ハイラッチトランジスタQ27のソースは接地に接続される。
【0029】
回路300の動作を、以下に説明する。プリチャージ回路300はプリチャージ回路100にかなり類似しており、回路300がPFET型クランプトランジスタQ29を含んでいる点で異なる。このPFET型クランプトランジスタQ29は、スクリーニングトランジスタQ24がターンオンされるべきときである評価状態の間を通じて、ANN電荷を保持する。
【0030】
ふたたび、図示されている実施形態において、プリチャージ状態はクロックがローであるときに生じ、評価状態はクロックがハイであるときに生じる。回路300が(回路100がそうであったように)エッジトリガされると、Zにおける出力は、クロックがローの段階(プリチャージ状態)からハイの段階(評価状態)に遷移するときのAおよびBにおける入力値に基づく。
【0031】
クロックがローであるプリチャージ状態では、プリチャージトランジスタQ21およびQ22がターンオンして、評価トランジスタQ25およびハイラッチトランジスタQ27がターンオフする。このため、プリチャージ状態の間、プリチャージされたANNおよびNOHノードがハイの値にチャージされる。NOHがハイであるので、出力Zは、プリチャージ状態の間はローである。
【0032】
図4Aもあわせて参照して、真(true)を評価する場合の回路300の動作を以下に説明する。これは、AおよびBが両方ともローであることによって、プリチャージ状態からの評価遷移の間にANNプリチャージノードがハイにされるときに生じる。クロックがローからハイへ遷移する場合、プリチャージトランジスタQ21およびQ22がターンオフし、評価トランジスタQ25およびハイラッチトランジスタQ27がターンオンする。Q30およびQ31がどちらもターンオフしているので、プリチャージされたANNノードはハイの値にチャージされたままである。これにより、スクリーニングトランジスタQ24がターンオンされ、プリチャージノードNOHに対して、評価トランジスタQ25を通じて接地への経路を提供する。これが、プリチャージノードNOHをローの値にディスチャージさせる。その結果、出力Zがローからハイに変わり、これがローラッチトランジスタQ23をターンオフし、ハイラッチトランジスタQ26をターンオンする。このようにして、ハイラッチトランジスタQ26およびQ27を通じた付加的な接地経路が、プリチャージノードNOHに提供される。従って、ひとたび出力Zがハイになると、ハイラッチトランジスタQ26およびQ27が、Q24がオンしたままかどうかには無関係に、評価状態の間にプリチャージノードNOHをローにラッチする(これがZをハイにラッチする)。言い換えると、NOHプリチャージノードは、評価状態の間に入力AおよびBに何が生じるかには無関係に、ローにとどまる。
【0033】
回路300の重要な態様は、ANNがハイであるこの真(True)評価の場合におけるクランプPFET Q29の動作である。ANNがハイであるので、インバータU21がその出力にローを生成し、これがクランプトランジスタQ29をターンオンする。これが、スクリーニングトランジスタQ24をターンオンする際のANNを援助する。これが、スクリーニングトランジスタQ24の内部における問題の多い容量性結合効果に対抗する。非常に小さなトランジスタを有するような高性能の回路では、寄生容量の効果が拡大される可能性がある。NFETQ24は、そのドレインとゲートとの間、およびそのゲートとソースとの間に、比較的かなり大きな容量を有することがある。クロックがローからハイに遷移する場合、NOHノードおよびDNGノードがほぼ同時にハイからローになり、これがそのゲートに容量性電荷の共用(sharing)を誘起する。これによって、ANNにおける電圧を降下させる。この降下がかなり激しければ、スクリーニングトランジスタQ24は、プリチャージノードNOHを十分にディスチャージするほど十分に長くオンすることができず、これにより、Zにおける出力を誤ってローにとどまらせる。しかし、ANNがハイであるときにクランプトランジスタQ29がターンオンすると、必要な付加的な電荷がスクリーニングトランジスタQ24におけるゲートに供給され、これを適切にターンオンして、プリチャージされたノードNOHをディスチャージすることを確実にする。
【0034】
図4Bをあわせて参照して、回路300が偽(False)を評価する場合を説明する。これは、入力AまたはBのいずれかがハイである場合に相当し、これは、トランジスタQ30またはQ31のいずれかがターンオンされている状態に対応する。これらのトランジスタのいずれかがオンであると、クロックが評価段階に遷移するときに、評価トランジスタQ25を通じたディスチャージ経路が、プリチャージされたノードANNに提供される。これにより、ANNは、この遷移の間にローになる。ANNがローになると、Q24がターンオフして、これによって、再チャージされたノードNOHの電荷が持続してハイの値を維持する。これが、Zにおける出力を評価状態の間はローにとどめ、これによってローラッチトランジスタQ23をターンオン状態に、およびハイラッチトランジスタQ26をターンオフ状態に保つ。これにより、Q24がオフである限り、ノードNOHをローにラッチする。
【0035】
クランプトランジスタQ28は、回路100のクランプトランジスタQ8と同様に動作する。ANNがローであると、インバータU21がその出力にハイを提供して、これによりクランプトランジスタQ28がターンオンされる。これがANNをローにクランプして、スクリーニングトランジスタQ24が誤ってターンオンしてノードNOHをディスチャージしてしまうことを防ぐ。従って、クランプトランジスタQ28は、回路が偽(False)を評価すべきときにZにおける出力をローに保持するためのラッチとして機能する。このようにして、クロックが評価状態に遷移するときに入力AおよびBの一方または両方がハイである限りは、Zにおけるローの出力が捕捉されて維持される。
【0036】
本発明は、プリチャージ状態から評価状態への遷移の間に、論理入力に基づいて出力をラッチすることができるプリチャージ回路を提供する。評価状態の間中、安定した入力信号は必要でない。したがって、各々の入力に対して独立したラッチを必要としないので、これを実現するICのサイズおよび複雑性が低減される。
【0037】
論理セクションがNOR関数を実行すると説明してきたが、論理セクションおよびプリチャージ回路全体の中では、任意の論理関数が実行され得ることを認識するべきである。たとえば、AおよびBへの入力が反転されると、NORゲート論理セクションはANDセクションとなる。さらに、簡便のために、2つの入力(A、B)のみが使用されてきている。しかしながら付加的なトランジスタを論理セクションに組み込むことによって任意の数の入力を得ることができることを、当業者は認識するであろう。たとえば、32ビットデコーダが所望されるならば、32個の並列に構成されたトランジスタを有する論理セクションを使用することができる。
【0038】
本発明およびその利点が詳細に説明されてきたが、さまざまな変更、代用、および代替を、特許請求の範囲によって定義される本発明の思想および範囲から逸脱することなく行い得ることに留意されたい。さらに、本発明の範囲は、本願明細書の中で説明されるプロセス、機械(マシン)、製造、物質の組成、手段、方法、およびステップの特定の実施形態に限定されるようには意図されていない。本発明の開示から当業者が容易に理解するように、本願明細書の中で説明された対応する実施形態と実質的に同じ機能を実行するか、または実質的に同じ結果を得るような、現存する又は後に開発されるプロセス、機械、製造、物質の組成、手段、方法、またはステップが、本発明にしたがって使用され得る。したがって、特許請求の範囲は、そのようなプロセス、機械、製造、物質の組成、手段、方法、またはステップを、その範囲内に含むことを意図している。
【0039】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
1.プリチャージ回路であって、
一つ以上の入力と第1のプリチャージされたノードとを有し、その第1のプリチャージされたノードが、プリチャージ状態の間にはハイにチャージされ、評価状態への遷移に応答して、前記一つ以上の入力の一意の組み合わせではハイのままであり、一つ以上の入力の他の組み合わせではローにディスチャージされる、論理セクション(110)と、
前記論理セクションに動作可能に接続され、第2のプリチャージされたノードを有するスクリーニング装置であって、前記回路が前記評価状態に遷移する場合、前記第2のプリチャージされたノードが、前記評価状態において前記第1のプリチャージされたノードに基づいた値を有する、スクリーニング装置と、
前記第2のプリチャージされたノードの値に基づいた値を有する出力であって、前記回路が前記プリチャージ状態から前記評価状態に遷移する場合、前記出力の値が、前記一つ以上の入力に基づく、出力と、
前記第2のプリチャージされたノードが、前記遷移に応答してローであるときにはローの値に前記第2のプリチャージされたノードをラッチし、前記評価状態では、前記一つ以上の入力にかかわらずにそのローの値を維持する、ラッチ装置とを含む、プリチャージ回路。
2.前記第2のプリチャージされたノードは、前記プリチャージ状態の間にハイにチャージされ、前記第1のプリチャージされたノードが前記遷移に応答してハイのままであるときにはローの値にディスチャージされ、前記第1のプリチャージされたノードが前記遷移に応答してローの値にディスチャージされるときにはハイにチャージされたままである、上記1に記載の回路。
3.前記スクリーニング装置がNFET型トランジスタ(Q10)を含み、そのゲートが前記第1のプリチャージされたノードに接続され、そのドレインが前記第2のプリチャージされたノードに接続される、前記2に記載の回路。
4.前記論理セクション(110)が、前記一つ以上の入力に対応して並列に構成された一つ以上のトランジスタからなる、上記1に記載の回路。
5.前記一つ以上のトランジスタがNFETトランジスタであり、それらのドレインがお互いに接続されて前記第1のプリチャージされたノードを画定する、上記4に記載の回路。
6.前記ラッチ装置が、前記第2のプリチャージされたノードに動作可能に接続され、前記第2のプリチャージされたノードがローであることに応答してディスチャージ経路を提供する、トランジスタを含む、上記1に記載の回路。
7.前記ラッチ装置が、前記第2のプリチャージされたノードと接地との間に直列に接続された第1および第2のトランジスタを含み、
前記第1のトランジスタは、前記評価状態ではオンであり、前記プリチャージ状態ではオフであり、
前記第2のトランジスタは、前記第2のプリチャージされたノードがローであるときにはオンであり、前記第2のプリチャージされたノードがハイにチャージされるときにはオフである、上記6に記載の回路。
8.前記第2のプリチャージされたノードと前記回路出力との間に接続された出力インバータをさらに含み、前記回路出力の値が前記第2のプリチャージされたノードの反転値である、上記1に記載の回路。
9.前記ラッチ装置が、前記第2のプリチャージされたノードに接続されてディスチャージ経路を前記第2のプリチャージされたノードに提供するNFET型トランジスタを含み、そのNFET型デバイスが前記回路出力に接続されるゲートを有する、上記8に記載の回路。
10.前記スクリーニング装置がPFET型デバイス(Q1)を含み、そのゲートが前記第1のプリチャージされたノードに接続され、そのソースが前記第2のプリチャージされたノードに接続される、上記1に記載の回路。
【0040】
【発明の効果】
本発明により、プリチャージ状態から評価状態への遷移の間に、論理入力に基づいて出力をラッチすることができるプリチャージ回路が提供される。本発明による回路は、評価状態の間中、安定した入力信号は必要ない。そのため、各々の入力に対して独立したラッチを必要としないので、この回路を実現するICのサイズと複雑性が低減される。
【図面の簡単な説明】
【図1】本発明のプリチャージ回路の第1の実施形態を模式的に示す図である。
【図2A】真評価時の図1の回路における信号のタイミング図を示す。
【図2B】偽評価時の図1の回路における信号のタイミング図を示す。
【図3】本発明のプリチャージ回路の第2の実施形態を模式的に示す図である。
【図4A】真評価時の図3の回路における信号のタイミング図を示す。
【図4B】偽評価時の図3の回路における信号のタイミング図を示す。
【符号の説明】
100、300 プリチャージ回路
110、310 論理セクション
120、320 クランプセクション
140、340 出力セクション
Q1、Q2、Q21、Q22 プリチャージトランジスタ
Q3、Q23 ローラッチトランジスタ
Q4、Q24 スクリーニングトランジスタ
Q5、Q25 評価トランジスタ
Q6、Q7、Q26、Q27 ハイラッチトランジスタ
Q8、Q9、Q28、Q29 クランプトランジスタ
Q10、Q11、Q30、Q31 トランジスタ
U1、U2、U21、U22 インバータ

Claims (3)

  1. プリチャージ回路であって、
    一つ又は複数の入力、共通ノード、及び第1のプリチャージされるノードを有し、その第1のプリチャージされるノードが、プリチャージ状態の間にハイにチャージされ、評価状態への遷移に応答して、前記入の組み合わせに応じてハイのまま、又はローにディスチャージされる、論理セクションと、
    前記第1のプリチャージされるノードと前記共通ノードとの間に接続され、第2のプリチャージされるノードを有するスクリーニング装置であって、前記回路が前記評価状態に遷移する場合、前記第2のプリチャージされるノードが、前記評価状態において前記第1のプリチャージされるノードに基づいた値を有する、スクリーニング装置と、
    前記第2のプリチャージされるノードの値に基づいた値を有する出力であって、前記回路が前記プリチャージ状態から前記評価状態に遷移する場合、前記出力の値が、前記一つ又は複数の入力に基づく、出力と、
    前記第2のプリチャージされるノードと前記出力との間に接続され、前記第2のプリチャージされるノードを前記遷移に関係なくハイにラッチするための第1のラッチ装置であって、前記第2のプリチャージされるノードがハイであることに応答して前記第2のプリチャージされるノードをハイの値に維持する、第1のラッチ装置と、
    前記第2のプリチャージされるノードと前記出力との間に接続され、前記第2のプリチャージされるノードを前記遷移に応答してラッチするための第2のラッチ装置とを備え、
    前記第2のラッチ装置は、前記評価状態において前記一つ又は複数の入力に関係なくローの値を維持し、前記第2のプリチャージされるノードがローであることに応答してディスチャージ経路を提供する、プリチャージ回路。
  2. 前記第2のプリチャージされるノードは、前記プリチャージ状態の間にハイにチャージされ、前記第1のプリチャージされるノードが前記遷移に応答してハイのままであるときにはローの値にディスチャージされ、前記第1のプリチャージされるノードが前記遷移に応答してローの値にディスチャージされるときにはハイにチャージされたままである、請求項1に記載の回路。
  3. 前記第2のラッチ装置が、前記第2のプリチャージされるノードと接地との間に直列に接続された第1と第2のトランジスタからなり、前記第1のトランジスタは、前記評価状態中にオンであり、且つ前記プリチャージ状態中にオフであり、前記第2のトランジスタは、前記第2のプリチャージされるノードがローである場合にオンであり、且つ前記第2のプリチャージされるノードがハイにチャージされる場合にオフである、請求項1に記載の回路。
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