JP3830765B2 - ラッチング無効化に基づく論理ゲート - Google Patents
ラッチング無効化に基づく論理ゲート Download PDFInfo
- Publication number
- JP3830765B2 JP3830765B2 JP2001045408A JP2001045408A JP3830765B2 JP 3830765 B2 JP3830765 B2 JP 3830765B2 JP 2001045408 A JP2001045408 A JP 2001045408A JP 2001045408 A JP2001045408 A JP 2001045408A JP 3830765 B2 JP3830765 B2 JP 3830765B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- precharge
- transistor
- precharged
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般的にはデジタルコンピューティングシステムに関しており、より具体的にはプリチャージ装置に関する。
【０００２】
【従来の技術】
プリチャージ装置は、同期型論理回路であり、ある論理関数を実現するために、入力の所定の組み合わせによって出力を生成する。プリチャージ装置に対する２つの一般的な使用法は、デコーダとして、および比較器としてである。デコーダは、入力の全ビットが所定の値のセットにマッチ（一致）するときのみ、一意の信号（ハイまたはロー）を出力する。それによって、デコーダは、デコーダに接続されたメモリセルのある列（line）の所定のアドレスと入力メモリアドレスとがマッチするときにのみ、メモリセルのマトリクス内の所定の書き込み線をイネーブルにし得る。同様に、比較器は、各々が複数のデータビットを含む２つの入力が同一であるときにのみ、固有の信号を出力する。
【０００３】
プリチャージ装置は、プリチャージ状態および評価状態という２つの状態で特徴付けられる。プリチャージ状態では、ノードは既知または所定の電圧レベルにチャージされる。評価状態では、基本的な論理関数（例えば、ＮＡＮＤ、ＮＯＲ）に構成されたトランジスタのアレイまたは「ツリー」に対して、ノードを第２の既知または所定の電圧レベルにディスチャージさせるか、または電荷を持続させる機会が与えられる。論理関数入力信号が、典型的には論理セクションのツリーにおける１つ以上のトランジスタのゲートに接続される。それによって、ノード上の最終的な電荷は、入力の特定の値によって制御され得る。ノードにおける最終的なハイまたはローの電圧は、適切にバッファされ恐らくは反転された後に、プリチャージ装置の出力として機能する。
【０００４】
２つの基本的な論理セクション構造には、スタック式ＮＡＮＤ構造および並列ＮＯＲ構造が含まれる。スタック式ＮＡＮＤ論理セクションでは、２つ以上のトランジスタが、お互いに直列にプリチャージノードにスタックされる。プリチャージされたノードは、トランジスタゲート入力がすべてアクティブ（たとえばハイ）であるときにのみ、ディスチャージされる。並列ＮＯＲ構成では、２つ以上のトランジスタが、プリチャージされたノードにわたってお互いに並列に配置される。トランジスタゲート入力のいずれかがアクティブであると、プリチャージノードがディスチャージされる。言い換えると、プリチャージされたノードは、トランジスタゲート入力がすべてアクティブでないときにのみ、ディスチャージされることがない。もちろん、反転または非反転入力を使用して、デコーダのような任意の論理関数が、いずれかの構造を用いて実現され得る。しかし、プリチャージ回路に関して理解されるべき重要な概念は、「単調性」である。これは、信号が、周期のうちの評価部分の間に一方向（すなわち、ハイからロー、またはローからハイ）にのみ遷移し得るという信号の特性である。単調回路は、周期のプリチャージ部分の間でデフォルト値にリセットされる。たとえば、反転入力を有するプリチャージされたＮＯＲゲートの出力は、実際には論理的ＡＮＤであるが、その出力は誤った遷移方向を有し、したがって、他の単調なプリチャージされたゲートに対する入力としては不適切である。プリチャージ装置に関する付加的な情報に関して、Bridges等（「Bridges」）に対する米国特許第５，２９１，０７６号を参照し得る。
【０００５】
【発明が解決しようとする課題】
数多くの入力を必要とする複雑な関数を伴う高性能アプリケーションでは、スタック式ＮＡＮＤ構造が実用的ではないことがある。これは、比較的大きなトランジスタのスタックを通じたディスチャージに要する時間が、許容できない程度になる可能性があるからである。実際、４つを越える数のトランジスタのスタック使用は、通常は実現可能ではない。従って、並列ＮＯＲ構造が好ましい。しかし、ＮＯＲ構造に関する主な問題点は、単調関数に対して、ＮＯＲ構造がＯＲ関数を計算できるのみでＡＮＤ関数を計算できない点である。これは、正しい論理検出を達成するためにはインバータが必要だからである。Bridgesの文献は、スクリーニングトランジスタを有する並列ＮＯＲデバイスを開示しており、このスクリーニングトランジスタが、事実上、並列ＮＯＲセクションのチャージされたノードを出力セクションからスクリーニングして、別個のチャージされたノードを生成し、この別個のチャージされたノードが、並列のチャージされたノードが持続すべきときにはディスチャージし、並列のチャージされたノードがディスチャージすべきときには持続される。Bridgesはまた、回路の固有の不安定性に対する装置の抵抗性を改善するためにラッチングトランジスタを有するプリチャージ装置も開示している。残念ながら、どちらのBridgesの設計も（あるいは従来技術における任意の他の既知の設計も）、不安定な論理入力に対しては何もしてこなかった。十分に安定していて、回路がプリチャージ段階から評価段階に移行するときにプリチャージ出力が入力状態を正しく反映するように保証するためには、各入力に対して別個のラッチを必要とする。
【０００６】
したがって、必要とされているものは、評価段階の間中、安定した入力を必要とすることなく、安定した出力を提供できるような、改良された回路である。
【０００７】
【課題を解決するための手段】
これらの及びその他の目的、特徴、および技術的利点は、本発明のシステムおよび方法によって達成される。本発明は、第１のプリチャージされたノード、第２のプリチャージされたノード、およびラッチ装置を有するプリチャージ回路を提供する。第１のプリチャージされたノードは、プリチャージ状態の間にハイの値にチャージされる。プリチャージ状態から評価状態への遷移に応答して、第１のプリチャージされたノードはローの値にディスチャージされるか又はハイの値にチャージされたままである。第２のプリチャージされたノードは、評価状態において、回路の評価状態への遷移時における第１のプリチャージされたノードの値に基づいた値を有する。ラッチ装置は、第２のプリチャージされたノードに接続されて、評価状態におけるこの値をラッチする。ラッチ装置により、この値は、ひとたび回路が評価状態に十分に遷移すると、第１のプリチャージされたノードによって影響を受けない。
【０００８】
上述では、以下に続く本発明の詳細な説明がよりよく理解され得るように、本発明の特徴および技術的利点を、かなり大まかに概説している。本発明のさらなる特徴および利点が以下に説明され、これらが本発明の特許請求の範囲の主題を形成する。開示されている概念および特定の実施形態が、本発明の同じ目的を実行するために他の構造を修正または設計するためのベースとして容易に利用され得ることを、当業者は留意されたい。また、そのような等価な構成が、特許請求の範囲に記載される本発明の思想および範囲から逸脱しない点にも、当業者は留意されたい。
【０００９】
【発明の実施の形態】
本発明およびその利点をより完全に理解するために、添付図面とともに以下の説明を参照する。
【００１０】
図１を参照すると、本発明のプリチャージ回路１００の１つの実施形態が示されている。プリチャージ回路１００は、ＡおよびＢにおける入力に対してＮＯＲ関数を実行して、Ｚに出力し、その出力は単調である。出力Ｚは、プリチャージ状態では常にローであり、評価状態への遷移の間には、一方向にのみ変化することができる。回路１００が偽（False）を評価すると、Ｚはローのままであり、回路１００が真（True）を評価すると、Ｚは評価状態の間にローからハイに変わる。
【００１１】
プリチャージ装置（回路）１００は、プリチャージトランジスタＱ１およびＱ２、評価トランジスタＱ５、論理セクション１１０、クランプセクション１２０、スクリーニングトランジスタＱ４、ならびに出力セクション１４０を含む。論理セクション１１０は、トランジスタＱ１０およびＱ１１を含む。クランプセクション１２０は、インバータＵ１とクランプトランジスタＱ８およびＱ９とを含む。出力セクション１４０は、ハイラッチトランジスタＱ６およびＱ７、ローラッチトランジスタＱ３、およびバッファとしても機能するインバータＵ２を含む。図示されている実施形態では、トランジスタＱ１〜Ｑ１１のうちでＱ１、Ｑ２、およびＱ３がＰＦＥＴ型トランジスタである以外は、いずれもＮＦＥＴ型トランジスタである。回路１００を実現するために使用されている特定のトランジスタは、重要ではない。しかし、１つの実施形態では、ローラッチトランジスタＱ３は、Ｑ４およびＱ５よりも小型であるべきである。インバータＵ１およびＵ２は従来のインバータであって、従来のスタック式ＰＦＥＴ／ＮＦＥＴ対を用いて実現され得る。
【００１２】
プリチャージＰＦＥＴ Ｑ１のソースはＶDDに接続されており、そのドレインは「ＡＮＮ」と表記されたノードに接続される。このＡＮＮノードは、この回路のプリチャージされたノードである。Ｑ１のゲートは、クロック（「ＣＬＫ」）信号に接続される。論理セクション１１０のトランジスタＱ１０およびＱ１１は、それらのドレインおよびソースが一緒に接続されてお互いに並列に配置され、入力ａおよびｂを有し且つＡＮＮノードに出力を有するＮＯＲゲートを形成している。ａおよびｂ入力はトランジスタＱ１０およびＱ１１の各ゲートにあり、ＡＮＮ出力は、これらのトランジスタの共通に接続されたドレインにある。これらの共通に接続されたソースは、「ＤＮＧ」のマーキングされたノードにある。
【００１３】
プリチャージされたＡＮＮノードは、インバータＵ１の入力に接続され、インバータＵ１の出力は、クランプトランジスタＱ８のゲートに接続される。Ｑ８のドレインはＡＮＮノードに接続され、そのソースはＤＮＧノードに接続される。クランプＮＦＥＴ Ｑ９はＱ８に並列に接続され、そのドレインはＡＮＮノードに、およびそのソースはＤＮＧノードに接続される。そのゲートは、「ｚ」にて回路の出力に接続される。
【００１４】
ＡＮＮノードはまた、スクリーニングトランジスタＱ４のゲートに入力として接続される。スクリーニングトランジスタＱ４のソースはＤＮＧノードに接続され、これはまた評価トランジスタＱ５のドレインにも接続される。評価トランジスタＱ５のゲートは、クロック信号に接続され、そのソースは接地に接続される。
【００１５】
スクリーニングトランジスタＱ４のドレインは、第２のプリチャージされたノードＮＯＨとして機能し、これは、評価状態の間にＡＮＮにおけるプリチャージされたノードの反転に基づいている。ＮＯＨノードは、ローラッチトランジスタＱ３のドレイン、インバータＵ２の入力、およびハイラッチトランジスタＱ６のドレインに接続される。ハイラッチトランジスタＱ６のソースは、ハイラッチトランジスタＱ７のドレインに接続され、Ｑ７のソースは接地に接続される。ハイラッチトランジスタＱ７のゲートはクロック信号に接続され、ハイラッチトランジスタＱ６のゲートは、インバータＵ２にて出力ノードＺに接続される。ローラッチトランジスタＱ３のゲートはＺ出力ノードにも接続され、そのソースはＶDDに接続される。最後に、プリチャージトランジスタＱ２のゲートはクロック信号に接続され、そのソースはＶDDに接続される。
【００１６】
この回路の動作を以下に説明する。図示されている実施形態では、プリチャージ状態はクロックがローであることに対応し、評価状態はクロックがハイであることに対応する。このため、クロックがローであるプリチャージ状態では、プリチャージトランジスタＱ１およびＱ２（これらはＰＦＥＴである）がターンオンし、評価トランジスタＱ５およびハイラッチトランジスタＱ７がターンオフする。プリチャージされたノードＡＮＮに対しては、Ｑ５が接地への唯一可能な経路であるので、ノードＡＮＮは、プリチャージ状態の間にオンであるＱ１によりハイにチャージされる。同様に、Ｑ２がオンで且つＱ７がオフである結果として、ＮＯＨにおけるプリチャージノードも、プリチャージ状態の間にハイになる。したがって、出力Ｚはローになり、これがローラッチトランジスタＱ３をターンオンしてハイラッチトランジスタＱ６をターンオフさせる。これは、ＮＯＨがハイであることに一致する。以下にさらに詳細に説明されるように、ローラッチトランジスタＱ３およびハイラッチトランジスタＱ６は、それぞれＮＯＨノードをラッチするための出力ラッチとして機能し、それによって評価状態の間にＺにおける出力をラッチする。プリチャージ回路１００がＺにて単調出力を提供することに留意されたい。すなわち、プリチャージ状態から評価状態への遷移の間に、この出力は一方向のみに変化することができる。図示されている実施形態では、出力Ｚは、プリチャージ状態の間は常にローであり、ひいては、評価状態の間には、ローからハイに遷移するだけか又はローにとどまるかのいずれかが可能である。回路１００では、出力Ｚがローにとどまると、回路は偽（False）を評価する。反対に、出力がローからハイに遷移すると、回路は真（True）を評価する。
【００１７】
評価状態における回路の動作を、以下に説明する。クロックが評価状態に遷移した後の短時間の間、プリチャージされたＡＮＮノードは、ＡおよびＢ入力がクロック遷移中に両方ともローであれば、ハイのままである。これは、真（True）評価に対応し、Ｚ出力をローからハイに遷移させる。反対に、ＡＮＮノードは、ＡまたはＢのいずれかがこの評価状態への遷移時にハイであると、クロックの遷移とほとんど同時にローになる。これは偽（False）評価に対応し、Ｚにおける出力をローにとどめる。
【００１８】
回路が真（True）を評価する場合を、以下に説明する。この場合に関しては、図２Ａも参照する。クロックがローからハイへ遷移すると、プリチャージトランジスタＱ１およびＱ２がターンオフし、評価トランジスタＱ５およびハイラッチトランジスタＱ７がターンオンする。入力ＡおよびＢの両方がローである場合、トランジスタＱ１０およびＱ１１はどちらもターンオンせず、これによりＡＮＮプリチャージノードにおける電荷の持続が可能になり、スクリーニングトランジスタＱ４がターンオンするほど十分に長い間にわたってハイの値を維持する。クロックがローからハイへ変化すると評価トランジスタＱ５もその時ターンオンするので、プリチャージされたノードＮＯＨにおける電荷はＱ４およびＱ５を通じてディスチャージされ、これによってＮＯＨがローになる。これによって、Ｚにおける出力がハイの値に切り替わり、これが真（True）評価に対応する。
【００１９】
Ｚにおけるハイの値は、ハイラッチトランジスタＱ６をターンオンする。Ｑ７もこの時点で（クロックがハイになると）オンしているので、ハイラッチトランジスタＱ６およびＱ７によって、直接的な代替接地経路がＮＯＨに提供され、これによってＮＯＨは、Ｑ４がオンにとどまるか否かにかかわらずにローにとどまる。このように、ハイラッチトランジスタＱ６およびＱ７は、その名称が暗示するように、クロックが評価状態に遷移した後にＡおよびＢにおける入力に何が発生するかには無関係に出力Ｚをハイにラッチするためのラッチとして機能する。回路が適切にハイを評価するために必要とされることは、クロックが評価状態に遷移するときにＡおよびＢ入力がローであることのみである。
【００２０】
Ｚがひとたびハイになると、クランプトランジスタＱ９がターンオンする。これが、評価状態の残りの期間、ＡＮＮノードをローの値にクランプダウンさせる。これが、回路をより安定化させる。
【００２１】
図１および図２Ｂを参照して、回路が偽（False）を評価する場合を説明する。ふたたび、クロックがローからハイへ遷移すると、プリチャージトランジスタＱ１およびＱ２がターンオフし、評価トランジスタＱ５およびハイラッチトランジスタＱ７がターンオンする。
【００２２】
ＡおよびＢ入力の一方または両方がハイである場合、トランジスタＱ１０およびＱ１１の一方または両方がターンオンし、これによりプリチャージされたＡＮＮノードは評価トランジスタＱ５を通じてディスチャージされる。これにより、ＡＮＮノードがローになる結果となる。これは、評価トランジスタＱ５がターンオンすると直ちに発生するが、これは、活性化された（単数または複数の）論理セクションのトランジスタ（Ｑ１０、Ｑ１１）が、遷移の少なくとも直前にＡおよび／またはＢによってターンオンするからである。実際、ＡＮＮは、スクリーニングトランジスタＱ４がプリチャージされたノードＮＯＨを評価トランジスタＱ５を通じてディスチャージできる前に、そのスクリーニングトランジスタＱ４をターンオフするのに十分迅速にローになる。ノードＮＯＨがハイにとどまると、出力Ｚはローにとどまる。これが、偽（False）評価に対応する。これはローラッチトランジスタＱ３をターンオンさせ続け、これによってＮＯＨにおける電荷を補強する。このようにして、ローラッチトランジスタＱ３は、評価状態の間に、Ｑ４がターンオンしていない限り、出力Ｚをローの値に維持させるためのラッチとして機能する。これは、クランプトランジスタＱ８が動作している場合である。
【００２３】
クランプトランジスタＱ８は、Ｚにおける出力がローになることを要求されている場合に、Ｑ４がこの期間中にターンオンしないことを確実にする。評価状態の間にＡＮＮノードがローであると、インバータＵ１における出力がハイであり、これによりＱ８がターンオンされてＡＮＮをローにクランプする。これによって、ＡＮＮノードが「フローティング」することを防ぎ、また評価状態の間にＡおよびＢが両方ともローになったとしてもＡＮＮノードがハイになる可能性を防ぐ。このように、クランプトランジスタＱ８は、評価状態の間にスクリーニングトランジスタＱ４がターンオンしてＺが誤ってハイになる事態を、確実に防ぐ。
【００２４】
図３は、本発明のプリチャージ回路３００の好適な実施形態を示す。回路１００のように、プリチャージ回路３００は、ＡおよびＢにおける入力に対してＮＯＲ関数を実行して、Ｚに出力し、その出力は単調である。回路１００におけるように、Ｚはプリチャージ状態では常にローである。Ｚは、評価状態への遷移の間に一方向にのみ変化することができる。回路３００が偽（False）を評価する場合、Ｚはローのままであり、回路３００が真（True）を評価する場合、Ｚはローからハイに変わる。
【００２５】
回路３００は、一般的に、プリチャージトランジスタＱ２１およびＱ２２、評価トランジスタＱ２５、論理セクション３１０、クランプセクション３２０、スクリーニングトランジスタＱ２４、ならびに出力セクション３４０を含む。ＮＯＲゲート関数を実行する論理セクション３１０は、トランジスタＱ３０およびＱ３１を含む。クランプセクション３２０は、インバータＵ２１とトランジスタＱ２８およびＱ２９とを含む。最後に、出力セクション３４０は、ローラッチトランジスタＱ２３、ハイラッチトランジスタＱ２６およびＱ２７、ならびに出力インバータＵ２２を含む。
【００２６】
図示されている実施形態では、各トランジスタは、プリチャージトランジスタＱ２１およびＱ２２、ローラッチトランジスタＱ２３、およびクランプトランジスタＱ２９がそれぞれＰＦＥＴ型トランジスタである以外は、いずれもＮＦＥＴ型トランジスタである。特定のトランジスタのタイプおよびサイズは、お互いに適切に協働する限りは、一般的に重要ではない。しかし、図示されている実施形態のＰＦＥＴ／ＮＦＥＴ実現例では、Ｑ２９はＱ３０およびＱ３１より小さく、Ｑ２３はＱ２４およびＱ２５よりも小さい。
【００２７】
プリチャージトランジスタＱ２１は、ＶDDに接続されたソース、ＡＮＮとマーキングされているプリチャージされたノードに接続されたドレイン、およびクロック（「ＣＬＫ」）信号に接続されたゲートを有する。論理セクション３１０内で、トランジスタＱ３０およびＱ３１はお互いに並列に接続されており、それらのドレインはＡＮＮノードにて接続され、ソースはＤＮＧとマーキングされたノードにて接続される。トランジスタＱ３０のゲートはＡ入力に接続され、トランジスタＱ３１のゲートはＢ入力に接続される。ＤＮＧノードにおけるこれらの共通に接続されたソースは、評価トランジスタＱ２５のドレインに接続される。評価トランジスタＱ２５のゲートはＣＬＫ信号に接続され、そのソースは接地に接続される。ＡＮＮノードは、インバータＵ２１の入力にも接続される。Ｕ２１の出力は、反転スタック式構成でお互いに接続されたクランプトランジスタＱ２８およびＱ２９の共通接続ゲートに接続される。それらの共通に接続されたドレインは、プリチャージされたＡＮＮノードに接続される。Ｑ２９のソースはＶDDに接続され、Ｑ２８のソースはＤＮＧノードに接続される。
【００２８】
ＡＮＮノードはまた、スクリーニングトランジスタＱ２４のゲートに接続される。スクリーニングトランジスタＱ２４のソースは、ＤＮＧノードにて評価トランジスタＱ２５のドレインに接続される。スクリーニングトランジスタＱ２４のドレインは、ＮＯＨとマーキングされた第２のプリチャージされたノードを画定する。このＮＯＨノードは、プリチャージトランジスタＱ２２のドレイン、ローラッチトランジスタＱ２３、およびハイラッチトランジスタＱ２６に接続される。これはまた、出力インバータＵ２２の入力にも接続される。出力インバータＵ２２の出力は回路３００の出力を画定し、Ｚとマーキングされている。このＺ出力は、ローラッチトランジスタＱ２３およびハイラッチトランジスタＱ２６のゲートに接続される。最後に、ハイラッチトランジスタＱ２７のドレインは、ハイラッチトランジスタＱ２６のソースに接続され、ハイラッチトランジスタＱ２７のソースは接地に接続される。
【００２９】
回路３００の動作を、以下に説明する。プリチャージ回路３００はプリチャージ回路１００にかなり類似しており、回路３００がＰＦＥＴ型クランプトランジスタＱ２９を含んでいる点で異なる。このＰＦＥＴ型クランプトランジスタＱ２９は、スクリーニングトランジスタＱ２４がターンオンされるべきときである評価状態の間を通じて、ＡＮＮ電荷を保持する。
【００３０】
ふたたび、図示されている実施形態において、プリチャージ状態はクロックがローであるときに生じ、評価状態はクロックがハイであるときに生じる。回路３００が（回路１００がそうであったように）エッジトリガされると、Ｚにおける出力は、クロックがローの段階（プリチャージ状態）からハイの段階（評価状態）に遷移するときのＡおよびＢにおける入力値に基づく。
【００３１】
クロックがローであるプリチャージ状態では、プリチャージトランジスタＱ２１およびＱ２２がターンオンして、評価トランジスタＱ２５およびハイラッチトランジスタＱ２７がターンオフする。このため、プリチャージ状態の間、プリチャージされたＡＮＮおよびＮＯＨノードがハイの値にチャージされる。ＮＯＨがハイであるので、出力Ｚは、プリチャージ状態の間はローである。
【００３２】
図４Ａもあわせて参照して、真（true）を評価する場合の回路３００の動作を以下に説明する。これは、ＡおよびＢが両方ともローであることによって、プリチャージ状態からの評価遷移の間にＡＮＮプリチャージノードがハイにされるときに生じる。クロックがローからハイへ遷移する場合、プリチャージトランジスタＱ２１およびＱ２２がターンオフし、評価トランジスタＱ２５およびハイラッチトランジスタＱ２７がターンオンする。Ｑ３０およびＱ３１がどちらもターンオフしているので、プリチャージされたＡＮＮノードはハイの値にチャージされたままである。これにより、スクリーニングトランジスタＱ２４がターンオンされ、プリチャージノードＮＯＨに対して、評価トランジスタＱ２５を通じて接地への経路を提供する。これが、プリチャージノードＮＯＨをローの値にディスチャージさせる。その結果、出力Ｚがローからハイに変わり、これがローラッチトランジスタＱ２３をターンオフし、ハイラッチトランジスタＱ２６をターンオンする。このようにして、ハイラッチトランジスタＱ２６およびＱ２７を通じた付加的な接地経路が、プリチャージノードＮＯＨに提供される。従って、ひとたび出力Ｚがハイになると、ハイラッチトランジスタＱ２６およびＱ２７が、Ｑ２４がオンしたままかどうかには無関係に、評価状態の間にプリチャージノードＮＯＨをローにラッチする（これがＺをハイにラッチする）。言い換えると、ＮＯＨプリチャージノードは、評価状態の間に入力ＡおよびＢに何が生じるかには無関係に、ローにとどまる。
【００３３】
回路３００の重要な態様は、ＡＮＮがハイであるこの真（True）評価の場合におけるクランプＰＦＥＴ Ｑ２９の動作である。ＡＮＮがハイであるので、インバータＵ２１がその出力にローを生成し、これがクランプトランジスタＱ２９をターンオンする。これが、スクリーニングトランジスタＱ２４をターンオンする際のＡＮＮを援助する。これが、スクリーニングトランジスタＱ２４の内部における問題の多い容量性結合効果に対抗する。非常に小さなトランジスタを有するような高性能の回路では、寄生容量の効果が拡大される可能性がある。ＮＦＥＴＱ２４は、そのドレインとゲートとの間、およびそのゲートとソースとの間に、比較的かなり大きな容量を有することがある。クロックがローからハイに遷移する場合、ＮＯＨノードおよびＤＮＧノードがほぼ同時にハイからローになり、これがそのゲートに容量性電荷の共用（sharing）を誘起する。これによって、ＡＮＮにおける電圧を降下させる。この降下がかなり激しければ、スクリーニングトランジスタＱ２４は、プリチャージノードＮＯＨを十分にディスチャージするほど十分に長くオンすることができず、これにより、Ｚにおける出力を誤ってローにとどまらせる。しかし、ＡＮＮがハイであるときにクランプトランジスタＱ２９がターンオンすると、必要な付加的な電荷がスクリーニングトランジスタＱ２４におけるゲートに供給され、これを適切にターンオンして、プリチャージされたノードＮＯＨをディスチャージすることを確実にする。
【００３４】
図４Ｂをあわせて参照して、回路３００が偽（False）を評価する場合を説明する。これは、入力ＡまたはＢのいずれかがハイである場合に相当し、これは、トランジスタＱ３０またはＱ３１のいずれかがターンオンされている状態に対応する。これらのトランジスタのいずれかがオンであると、クロックが評価段階に遷移するときに、評価トランジスタＱ２５を通じたディスチャージ経路が、プリチャージされたノードＡＮＮに提供される。これにより、ＡＮＮは、この遷移の間にローになる。ＡＮＮがローになると、Ｑ２４がターンオフして、これによって、再チャージされたノードＮＯＨの電荷が持続してハイの値を維持する。これが、Ｚにおける出力を評価状態の間はローにとどめ、これによってローラッチトランジスタＱ２３をターンオン状態に、およびハイラッチトランジスタＱ２６をターンオフ状態に保つ。これにより、Ｑ２４がオフである限り、ノードＮＯＨをローにラッチする。
【００３５】
クランプトランジスタＱ２８は、回路１００のクランプトランジスタＱ８と同様に動作する。ＡＮＮがローであると、インバータＵ２１がその出力にハイを提供して、これによりクランプトランジスタＱ２８がターンオンされる。これがＡＮＮをローにクランプして、スクリーニングトランジスタＱ２４が誤ってターンオンしてノードＮＯＨをディスチャージしてしまうことを防ぐ。従って、クランプトランジスタＱ２８は、回路が偽（False）を評価すべきときにＺにおける出力をローに保持するためのラッチとして機能する。このようにして、クロックが評価状態に遷移するときに入力ＡおよびＢの一方または両方がハイである限りは、Ｚにおけるローの出力が捕捉されて維持される。
【００３６】
本発明は、プリチャージ状態から評価状態への遷移の間に、論理入力に基づいて出力をラッチすることができるプリチャージ回路を提供する。評価状態の間中、安定した入力信号は必要でない。したがって、各々の入力に対して独立したラッチを必要としないので、これを実現するＩＣのサイズおよび複雑性が低減される。
【００３７】
論理セクションがＮＯＲ関数を実行すると説明してきたが、論理セクションおよびプリチャージ回路全体の中では、任意の論理関数が実行され得ることを認識するべきである。たとえば、ＡおよびＢへの入力が反転されると、ＮＯＲゲート論理セクションはＡＮＤセクションとなる。さらに、簡便のために、２つの入力（Ａ、Ｂ）のみが使用されてきている。しかしながら付加的なトランジスタを論理セクションに組み込むことによって任意の数の入力を得ることができることを、当業者は認識するであろう。たとえば、３２ビットデコーダが所望されるならば、３２個の並列に構成されたトランジスタを有する論理セクションを使用することができる。
【００３８】
本発明およびその利点が詳細に説明されてきたが、さまざまな変更、代用、および代替を、特許請求の範囲によって定義される本発明の思想および範囲から逸脱することなく行い得ることに留意されたい。さらに、本発明の範囲は、本願明細書の中で説明されるプロセス、機械（マシン）、製造、物質の組成、手段、方法、およびステップの特定の実施形態に限定されるようには意図されていない。本発明の開示から当業者が容易に理解するように、本願明細書の中で説明された対応する実施形態と実質的に同じ機能を実行するか、または実質的に同じ結果を得るような、現存する又は後に開発されるプロセス、機械、製造、物質の組成、手段、方法、またはステップが、本発明にしたがって使用され得る。したがって、特許請求の範囲は、そのようなプロセス、機械、製造、物質の組成、手段、方法、またはステップを、その範囲内に含むことを意図している。
【００３９】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．プリチャージ回路であって、
一つ以上の入力と第１のプリチャージされたノードとを有し、その第１のプリチャージされたノードが、プリチャージ状態の間にはハイにチャージされ、評価状態への遷移に応答して、前記一つ以上の入力の一意の組み合わせではハイのままであり、一つ以上の入力の他の組み合わせではローにディスチャージされる、論理セクション（110）と、
前記論理セクションに動作可能に接続され、第２のプリチャージされたノードを有するスクリーニング装置であって、前記回路が前記評価状態に遷移する場合、前記第２のプリチャージされたノードが、前記評価状態において前記第１のプリチャージされたノードに基づいた値を有する、スクリーニング装置と、
前記第２のプリチャージされたノードの値に基づいた値を有する出力であって、前記回路が前記プリチャージ状態から前記評価状態に遷移する場合、前記出力の値が、前記一つ以上の入力に基づく、出力と、
前記第２のプリチャージされたノードが、前記遷移に応答してローであるときにはローの値に前記第２のプリチャージされたノードをラッチし、前記評価状態では、前記一つ以上の入力にかかわらずにそのローの値を維持する、ラッチ装置とを含む、プリチャージ回路。
２．前記第２のプリチャージされたノードは、前記プリチャージ状態の間にハイにチャージされ、前記第１のプリチャージされたノードが前記遷移に応答してハイのままであるときにはローの値にディスチャージされ、前記第１のプリチャージされたノードが前記遷移に応答してローの値にディスチャージされるときにはハイにチャージされたままである、上記１に記載の回路。
３．前記スクリーニング装置がＮＦＥＴ型トランジスタ（Ｑ10）を含み、そのゲートが前記第１のプリチャージされたノードに接続され、そのドレインが前記第２のプリチャージされたノードに接続される、前記２に記載の回路。
４．前記論理セクション（110）が、前記一つ以上の入力に対応して並列に構成された一つ以上のトランジスタからなる、上記１に記載の回路。
５．前記一つ以上のトランジスタがＮＦＥＴトランジスタであり、それらのドレインがお互いに接続されて前記第１のプリチャージされたノードを画定する、上記４に記載の回路。
６．前記ラッチ装置が、前記第２のプリチャージされたノードに動作可能に接続され、前記第２のプリチャージされたノードがローであることに応答してディスチャージ経路を提供する、トランジスタを含む、上記１に記載の回路。
７．前記ラッチ装置が、前記第２のプリチャージされたノードと接地との間に直列に接続された第１および第２のトランジスタを含み、
前記第１のトランジスタは、前記評価状態ではオンであり、前記プリチャージ状態ではオフであり、
前記第２のトランジスタは、前記第２のプリチャージされたノードがローであるときにはオンであり、前記第２のプリチャージされたノードがハイにチャージされるときにはオフである、上記６に記載の回路。
８．前記第２のプリチャージされたノードと前記回路出力との間に接続された出力インバータをさらに含み、前記回路出力の値が前記第２のプリチャージされたノードの反転値である、上記１に記載の回路。
９．前記ラッチ装置が、前記第２のプリチャージされたノードに接続されてディスチャージ経路を前記第２のプリチャージされたノードに提供するＮＦＥＴ型トランジスタを含み、そのＮＦＥＴ型デバイスが前記回路出力に接続されるゲートを有する、上記８に記載の回路。
１０．前記スクリーニング装置がＰＦＥＴ型デバイス（Ｑ１）を含み、そのゲートが前記第１のプリチャージされたノードに接続され、そのソースが前記第２のプリチャージされたノードに接続される、上記１に記載の回路。
【００４０】
【発明の効果】
本発明により、プリチャージ状態から評価状態への遷移の間に、論理入力に基づいて出力をラッチすることができるプリチャージ回路が提供される。本発明による回路は、評価状態の間中、安定した入力信号は必要ない。そのため、各々の入力に対して独立したラッチを必要としないので、この回路を実現するＩＣのサイズと複雑性が低減される。
【図面の簡単な説明】
【図１】本発明のプリチャージ回路の第１の実施形態を模式的に示す図である。
【図２Ａ】真評価時の図１の回路における信号のタイミング図を示す。
【図２Ｂ】偽評価時の図１の回路における信号のタイミング図を示す。
【図３】本発明のプリチャージ回路の第２の実施形態を模式的に示す図である。
【図４Ａ】真評価時の図３の回路における信号のタイミング図を示す。
【図４Ｂ】偽評価時の図３の回路における信号のタイミング図を示す。
【符号の説明】
100、300 プリチャージ回路
110、310 論理セクション
120、320 クランプセクション
140、340 出力セクション
Ｑ１、Ｑ２、Ｑ21、Ｑ22 プリチャージトランジスタ
Ｑ３、Ｑ23 ローラッチトランジスタ
Ｑ４、Ｑ24 スクリーニングトランジスタ
Ｑ５、Ｑ25 評価トランジスタ
Ｑ６、Ｑ７、Ｑ26、Ｑ27 ハイラッチトランジスタ
Ｑ８、Ｑ９、Ｑ28、Ｑ29 クランプトランジスタ
Ｑ10、Ｑ11、Ｑ30、Ｑ31 トランジスタ
Ｕ１、Ｕ２、Ｕ21、Ｕ22 インバータ
【発明の属する技術分野】
本発明は、一般的にはデジタルコンピューティングシステムに関しており、より具体的にはプリチャージ装置に関する。
【０００２】
【従来の技術】
プリチャージ装置は、同期型論理回路であり、ある論理関数を実現するために、入力の所定の組み合わせによって出力を生成する。プリチャージ装置に対する２つの一般的な使用法は、デコーダとして、および比較器としてである。デコーダは、入力の全ビットが所定の値のセットにマッチ（一致）するときのみ、一意の信号（ハイまたはロー）を出力する。それによって、デコーダは、デコーダに接続されたメモリセルのある列（line）の所定のアドレスと入力メモリアドレスとがマッチするときにのみ、メモリセルのマトリクス内の所定の書き込み線をイネーブルにし得る。同様に、比較器は、各々が複数のデータビットを含む２つの入力が同一であるときにのみ、固有の信号を出力する。
【０００３】
プリチャージ装置は、プリチャージ状態および評価状態という２つの状態で特徴付けられる。プリチャージ状態では、ノードは既知または所定の電圧レベルにチャージされる。評価状態では、基本的な論理関数（例えば、ＮＡＮＤ、ＮＯＲ）に構成されたトランジスタのアレイまたは「ツリー」に対して、ノードを第２の既知または所定の電圧レベルにディスチャージさせるか、または電荷を持続させる機会が与えられる。論理関数入力信号が、典型的には論理セクションのツリーにおける１つ以上のトランジスタのゲートに接続される。それによって、ノード上の最終的な電荷は、入力の特定の値によって制御され得る。ノードにおける最終的なハイまたはローの電圧は、適切にバッファされ恐らくは反転された後に、プリチャージ装置の出力として機能する。
【０００４】
２つの基本的な論理セクション構造には、スタック式ＮＡＮＤ構造および並列ＮＯＲ構造が含まれる。スタック式ＮＡＮＤ論理セクションでは、２つ以上のトランジスタが、お互いに直列にプリチャージノードにスタックされる。プリチャージされたノードは、トランジスタゲート入力がすべてアクティブ（たとえばハイ）であるときにのみ、ディスチャージされる。並列ＮＯＲ構成では、２つ以上のトランジスタが、プリチャージされたノードにわたってお互いに並列に配置される。トランジスタゲート入力のいずれかがアクティブであると、プリチャージノードがディスチャージされる。言い換えると、プリチャージされたノードは、トランジスタゲート入力がすべてアクティブでないときにのみ、ディスチャージされることがない。もちろん、反転または非反転入力を使用して、デコーダのような任意の論理関数が、いずれかの構造を用いて実現され得る。しかし、プリチャージ回路に関して理解されるべき重要な概念は、「単調性」である。これは、信号が、周期のうちの評価部分の間に一方向（すなわち、ハイからロー、またはローからハイ）にのみ遷移し得るという信号の特性である。単調回路は、周期のプリチャージ部分の間でデフォルト値にリセットされる。たとえば、反転入力を有するプリチャージされたＮＯＲゲートの出力は、実際には論理的ＡＮＤであるが、その出力は誤った遷移方向を有し、したがって、他の単調なプリチャージされたゲートに対する入力としては不適切である。プリチャージ装置に関する付加的な情報に関して、Bridges等（「Bridges」）に対する米国特許第５，２９１，０７６号を参照し得る。
【０００５】
【発明が解決しようとする課題】
数多くの入力を必要とする複雑な関数を伴う高性能アプリケーションでは、スタック式ＮＡＮＤ構造が実用的ではないことがある。これは、比較的大きなトランジスタのスタックを通じたディスチャージに要する時間が、許容できない程度になる可能性があるからである。実際、４つを越える数のトランジスタのスタック使用は、通常は実現可能ではない。従って、並列ＮＯＲ構造が好ましい。しかし、ＮＯＲ構造に関する主な問題点は、単調関数に対して、ＮＯＲ構造がＯＲ関数を計算できるのみでＡＮＤ関数を計算できない点である。これは、正しい論理検出を達成するためにはインバータが必要だからである。Bridgesの文献は、スクリーニングトランジスタを有する並列ＮＯＲデバイスを開示しており、このスクリーニングトランジスタが、事実上、並列ＮＯＲセクションのチャージされたノードを出力セクションからスクリーニングして、別個のチャージされたノードを生成し、この別個のチャージされたノードが、並列のチャージされたノードが持続すべきときにはディスチャージし、並列のチャージされたノードがディスチャージすべきときには持続される。Bridgesはまた、回路の固有の不安定性に対する装置の抵抗性を改善するためにラッチングトランジスタを有するプリチャージ装置も開示している。残念ながら、どちらのBridgesの設計も（あるいは従来技術における任意の他の既知の設計も）、不安定な論理入力に対しては何もしてこなかった。十分に安定していて、回路がプリチャージ段階から評価段階に移行するときにプリチャージ出力が入力状態を正しく反映するように保証するためには、各入力に対して別個のラッチを必要とする。
【０００６】
したがって、必要とされているものは、評価段階の間中、安定した入力を必要とすることなく、安定した出力を提供できるような、改良された回路である。
【０００７】
【課題を解決するための手段】
これらの及びその他の目的、特徴、および技術的利点は、本発明のシステムおよび方法によって達成される。本発明は、第１のプリチャージされたノード、第２のプリチャージされたノード、およびラッチ装置を有するプリチャージ回路を提供する。第１のプリチャージされたノードは、プリチャージ状態の間にハイの値にチャージされる。プリチャージ状態から評価状態への遷移に応答して、第１のプリチャージされたノードはローの値にディスチャージされるか又はハイの値にチャージされたままである。第２のプリチャージされたノードは、評価状態において、回路の評価状態への遷移時における第１のプリチャージされたノードの値に基づいた値を有する。ラッチ装置は、第２のプリチャージされたノードに接続されて、評価状態におけるこの値をラッチする。ラッチ装置により、この値は、ひとたび回路が評価状態に十分に遷移すると、第１のプリチャージされたノードによって影響を受けない。
【０００８】
上述では、以下に続く本発明の詳細な説明がよりよく理解され得るように、本発明の特徴および技術的利点を、かなり大まかに概説している。本発明のさらなる特徴および利点が以下に説明され、これらが本発明の特許請求の範囲の主題を形成する。開示されている概念および特定の実施形態が、本発明の同じ目的を実行するために他の構造を修正または設計するためのベースとして容易に利用され得ることを、当業者は留意されたい。また、そのような等価な構成が、特許請求の範囲に記載される本発明の思想および範囲から逸脱しない点にも、当業者は留意されたい。
【０００９】
【発明の実施の形態】
本発明およびその利点をより完全に理解するために、添付図面とともに以下の説明を参照する。
【００１０】
図１を参照すると、本発明のプリチャージ回路１００の１つの実施形態が示されている。プリチャージ回路１００は、ＡおよびＢにおける入力に対してＮＯＲ関数を実行して、Ｚに出力し、その出力は単調である。出力Ｚは、プリチャージ状態では常にローであり、評価状態への遷移の間には、一方向にのみ変化することができる。回路１００が偽（False）を評価すると、Ｚはローのままであり、回路１００が真（True）を評価すると、Ｚは評価状態の間にローからハイに変わる。
【００１１】
プリチャージ装置（回路）１００は、プリチャージトランジスタＱ１およびＱ２、評価トランジスタＱ５、論理セクション１１０、クランプセクション１２０、スクリーニングトランジスタＱ４、ならびに出力セクション１４０を含む。論理セクション１１０は、トランジスタＱ１０およびＱ１１を含む。クランプセクション１２０は、インバータＵ１とクランプトランジスタＱ８およびＱ９とを含む。出力セクション１４０は、ハイラッチトランジスタＱ６およびＱ７、ローラッチトランジスタＱ３、およびバッファとしても機能するインバータＵ２を含む。図示されている実施形態では、トランジスタＱ１〜Ｑ１１のうちでＱ１、Ｑ２、およびＱ３がＰＦＥＴ型トランジスタである以外は、いずれもＮＦＥＴ型トランジスタである。回路１００を実現するために使用されている特定のトランジスタは、重要ではない。しかし、１つの実施形態では、ローラッチトランジスタＱ３は、Ｑ４およびＱ５よりも小型であるべきである。インバータＵ１およびＵ２は従来のインバータであって、従来のスタック式ＰＦＥＴ／ＮＦＥＴ対を用いて実現され得る。
【００１２】
プリチャージＰＦＥＴ Ｑ１のソースはＶDDに接続されており、そのドレインは「ＡＮＮ」と表記されたノードに接続される。このＡＮＮノードは、この回路のプリチャージされたノードである。Ｑ１のゲートは、クロック（「ＣＬＫ」）信号に接続される。論理セクション１１０のトランジスタＱ１０およびＱ１１は、それらのドレインおよびソースが一緒に接続されてお互いに並列に配置され、入力ａおよびｂを有し且つＡＮＮノードに出力を有するＮＯＲゲートを形成している。ａおよびｂ入力はトランジスタＱ１０およびＱ１１の各ゲートにあり、ＡＮＮ出力は、これらのトランジスタの共通に接続されたドレインにある。これらの共通に接続されたソースは、「ＤＮＧ」のマーキングされたノードにある。
【００１３】
プリチャージされたＡＮＮノードは、インバータＵ１の入力に接続され、インバータＵ１の出力は、クランプトランジスタＱ８のゲートに接続される。Ｑ８のドレインはＡＮＮノードに接続され、そのソースはＤＮＧノードに接続される。クランプＮＦＥＴ Ｑ９はＱ８に並列に接続され、そのドレインはＡＮＮノードに、およびそのソースはＤＮＧノードに接続される。そのゲートは、「ｚ」にて回路の出力に接続される。
【００１４】
ＡＮＮノードはまた、スクリーニングトランジスタＱ４のゲートに入力として接続される。スクリーニングトランジスタＱ４のソースはＤＮＧノードに接続され、これはまた評価トランジスタＱ５のドレインにも接続される。評価トランジスタＱ５のゲートは、クロック信号に接続され、そのソースは接地に接続される。
【００１５】
スクリーニングトランジスタＱ４のドレインは、第２のプリチャージされたノードＮＯＨとして機能し、これは、評価状態の間にＡＮＮにおけるプリチャージされたノードの反転に基づいている。ＮＯＨノードは、ローラッチトランジスタＱ３のドレイン、インバータＵ２の入力、およびハイラッチトランジスタＱ６のドレインに接続される。ハイラッチトランジスタＱ６のソースは、ハイラッチトランジスタＱ７のドレインに接続され、Ｑ７のソースは接地に接続される。ハイラッチトランジスタＱ７のゲートはクロック信号に接続され、ハイラッチトランジスタＱ６のゲートは、インバータＵ２にて出力ノードＺに接続される。ローラッチトランジスタＱ３のゲートはＺ出力ノードにも接続され、そのソースはＶDDに接続される。最後に、プリチャージトランジスタＱ２のゲートはクロック信号に接続され、そのソースはＶDDに接続される。
【００１６】
この回路の動作を以下に説明する。図示されている実施形態では、プリチャージ状態はクロックがローであることに対応し、評価状態はクロックがハイであることに対応する。このため、クロックがローであるプリチャージ状態では、プリチャージトランジスタＱ１およびＱ２（これらはＰＦＥＴである）がターンオンし、評価トランジスタＱ５およびハイラッチトランジスタＱ７がターンオフする。プリチャージされたノードＡＮＮに対しては、Ｑ５が接地への唯一可能な経路であるので、ノードＡＮＮは、プリチャージ状態の間にオンであるＱ１によりハイにチャージされる。同様に、Ｑ２がオンで且つＱ７がオフである結果として、ＮＯＨにおけるプリチャージノードも、プリチャージ状態の間にハイになる。したがって、出力Ｚはローになり、これがローラッチトランジスタＱ３をターンオンしてハイラッチトランジスタＱ６をターンオフさせる。これは、ＮＯＨがハイであることに一致する。以下にさらに詳細に説明されるように、ローラッチトランジスタＱ３およびハイラッチトランジスタＱ６は、それぞれＮＯＨノードをラッチするための出力ラッチとして機能し、それによって評価状態の間にＺにおける出力をラッチする。プリチャージ回路１００がＺにて単調出力を提供することに留意されたい。すなわち、プリチャージ状態から評価状態への遷移の間に、この出力は一方向のみに変化することができる。図示されている実施形態では、出力Ｚは、プリチャージ状態の間は常にローであり、ひいては、評価状態の間には、ローからハイに遷移するだけか又はローにとどまるかのいずれかが可能である。回路１００では、出力Ｚがローにとどまると、回路は偽（False）を評価する。反対に、出力がローからハイに遷移すると、回路は真（True）を評価する。
【００１７】
評価状態における回路の動作を、以下に説明する。クロックが評価状態に遷移した後の短時間の間、プリチャージされたＡＮＮノードは、ＡおよびＢ入力がクロック遷移中に両方ともローであれば、ハイのままである。これは、真（True）評価に対応し、Ｚ出力をローからハイに遷移させる。反対に、ＡＮＮノードは、ＡまたはＢのいずれかがこの評価状態への遷移時にハイであると、クロックの遷移とほとんど同時にローになる。これは偽（False）評価に対応し、Ｚにおける出力をローにとどめる。
【００１８】
回路が真（True）を評価する場合を、以下に説明する。この場合に関しては、図２Ａも参照する。クロックがローからハイへ遷移すると、プリチャージトランジスタＱ１およびＱ２がターンオフし、評価トランジスタＱ５およびハイラッチトランジスタＱ７がターンオンする。入力ＡおよびＢの両方がローである場合、トランジスタＱ１０およびＱ１１はどちらもターンオンせず、これによりＡＮＮプリチャージノードにおける電荷の持続が可能になり、スクリーニングトランジスタＱ４がターンオンするほど十分に長い間にわたってハイの値を維持する。クロックがローからハイへ変化すると評価トランジスタＱ５もその時ターンオンするので、プリチャージされたノードＮＯＨにおける電荷はＱ４およびＱ５を通じてディスチャージされ、これによってＮＯＨがローになる。これによって、Ｚにおける出力がハイの値に切り替わり、これが真（True）評価に対応する。
【００１９】
Ｚにおけるハイの値は、ハイラッチトランジスタＱ６をターンオンする。Ｑ７もこの時点で（クロックがハイになると）オンしているので、ハイラッチトランジスタＱ６およびＱ７によって、直接的な代替接地経路がＮＯＨに提供され、これによってＮＯＨは、Ｑ４がオンにとどまるか否かにかかわらずにローにとどまる。このように、ハイラッチトランジスタＱ６およびＱ７は、その名称が暗示するように、クロックが評価状態に遷移した後にＡおよびＢにおける入力に何が発生するかには無関係に出力Ｚをハイにラッチするためのラッチとして機能する。回路が適切にハイを評価するために必要とされることは、クロックが評価状態に遷移するときにＡおよびＢ入力がローであることのみである。
【００２０】
Ｚがひとたびハイになると、クランプトランジスタＱ９がターンオンする。これが、評価状態の残りの期間、ＡＮＮノードをローの値にクランプダウンさせる。これが、回路をより安定化させる。
【００２１】
図１および図２Ｂを参照して、回路が偽（False）を評価する場合を説明する。ふたたび、クロックがローからハイへ遷移すると、プリチャージトランジスタＱ１およびＱ２がターンオフし、評価トランジスタＱ５およびハイラッチトランジスタＱ７がターンオンする。
【００２２】
ＡおよびＢ入力の一方または両方がハイである場合、トランジスタＱ１０およびＱ１１の一方または両方がターンオンし、これによりプリチャージされたＡＮＮノードは評価トランジスタＱ５を通じてディスチャージされる。これにより、ＡＮＮノードがローになる結果となる。これは、評価トランジスタＱ５がターンオンすると直ちに発生するが、これは、活性化された（単数または複数の）論理セクションのトランジスタ（Ｑ１０、Ｑ１１）が、遷移の少なくとも直前にＡおよび／またはＢによってターンオンするからである。実際、ＡＮＮは、スクリーニングトランジスタＱ４がプリチャージされたノードＮＯＨを評価トランジスタＱ５を通じてディスチャージできる前に、そのスクリーニングトランジスタＱ４をターンオフするのに十分迅速にローになる。ノードＮＯＨがハイにとどまると、出力Ｚはローにとどまる。これが、偽（False）評価に対応する。これはローラッチトランジスタＱ３をターンオンさせ続け、これによってＮＯＨにおける電荷を補強する。このようにして、ローラッチトランジスタＱ３は、評価状態の間に、Ｑ４がターンオンしていない限り、出力Ｚをローの値に維持させるためのラッチとして機能する。これは、クランプトランジスタＱ８が動作している場合である。
【００２３】
クランプトランジスタＱ８は、Ｚにおける出力がローになることを要求されている場合に、Ｑ４がこの期間中にターンオンしないことを確実にする。評価状態の間にＡＮＮノードがローであると、インバータＵ１における出力がハイであり、これによりＱ８がターンオンされてＡＮＮをローにクランプする。これによって、ＡＮＮノードが「フローティング」することを防ぎ、また評価状態の間にＡおよびＢが両方ともローになったとしてもＡＮＮノードがハイになる可能性を防ぐ。このように、クランプトランジスタＱ８は、評価状態の間にスクリーニングトランジスタＱ４がターンオンしてＺが誤ってハイになる事態を、確実に防ぐ。
【００２４】
図３は、本発明のプリチャージ回路３００の好適な実施形態を示す。回路１００のように、プリチャージ回路３００は、ＡおよびＢにおける入力に対してＮＯＲ関数を実行して、Ｚに出力し、その出力は単調である。回路１００におけるように、Ｚはプリチャージ状態では常にローである。Ｚは、評価状態への遷移の間に一方向にのみ変化することができる。回路３００が偽（False）を評価する場合、Ｚはローのままであり、回路３００が真（True）を評価する場合、Ｚはローからハイに変わる。
【００２５】
回路３００は、一般的に、プリチャージトランジスタＱ２１およびＱ２２、評価トランジスタＱ２５、論理セクション３１０、クランプセクション３２０、スクリーニングトランジスタＱ２４、ならびに出力セクション３４０を含む。ＮＯＲゲート関数を実行する論理セクション３１０は、トランジスタＱ３０およびＱ３１を含む。クランプセクション３２０は、インバータＵ２１とトランジスタＱ２８およびＱ２９とを含む。最後に、出力セクション３４０は、ローラッチトランジスタＱ２３、ハイラッチトランジスタＱ２６およびＱ２７、ならびに出力インバータＵ２２を含む。
【００２６】
図示されている実施形態では、各トランジスタは、プリチャージトランジスタＱ２１およびＱ２２、ローラッチトランジスタＱ２３、およびクランプトランジスタＱ２９がそれぞれＰＦＥＴ型トランジスタである以外は、いずれもＮＦＥＴ型トランジスタである。特定のトランジスタのタイプおよびサイズは、お互いに適切に協働する限りは、一般的に重要ではない。しかし、図示されている実施形態のＰＦＥＴ／ＮＦＥＴ実現例では、Ｑ２９はＱ３０およびＱ３１より小さく、Ｑ２３はＱ２４およびＱ２５よりも小さい。
【００２７】
プリチャージトランジスタＱ２１は、ＶDDに接続されたソース、ＡＮＮとマーキングされているプリチャージされたノードに接続されたドレイン、およびクロック（「ＣＬＫ」）信号に接続されたゲートを有する。論理セクション３１０内で、トランジスタＱ３０およびＱ３１はお互いに並列に接続されており、それらのドレインはＡＮＮノードにて接続され、ソースはＤＮＧとマーキングされたノードにて接続される。トランジスタＱ３０のゲートはＡ入力に接続され、トランジスタＱ３１のゲートはＢ入力に接続される。ＤＮＧノードにおけるこれらの共通に接続されたソースは、評価トランジスタＱ２５のドレインに接続される。評価トランジスタＱ２５のゲートはＣＬＫ信号に接続され、そのソースは接地に接続される。ＡＮＮノードは、インバータＵ２１の入力にも接続される。Ｕ２１の出力は、反転スタック式構成でお互いに接続されたクランプトランジスタＱ２８およびＱ２９の共通接続ゲートに接続される。それらの共通に接続されたドレインは、プリチャージされたＡＮＮノードに接続される。Ｑ２９のソースはＶDDに接続され、Ｑ２８のソースはＤＮＧノードに接続される。
【００２８】
ＡＮＮノードはまた、スクリーニングトランジスタＱ２４のゲートに接続される。スクリーニングトランジスタＱ２４のソースは、ＤＮＧノードにて評価トランジスタＱ２５のドレインに接続される。スクリーニングトランジスタＱ２４のドレインは、ＮＯＨとマーキングされた第２のプリチャージされたノードを画定する。このＮＯＨノードは、プリチャージトランジスタＱ２２のドレイン、ローラッチトランジスタＱ２３、およびハイラッチトランジスタＱ２６に接続される。これはまた、出力インバータＵ２２の入力にも接続される。出力インバータＵ２２の出力は回路３００の出力を画定し、Ｚとマーキングされている。このＺ出力は、ローラッチトランジスタＱ２３およびハイラッチトランジスタＱ２６のゲートに接続される。最後に、ハイラッチトランジスタＱ２７のドレインは、ハイラッチトランジスタＱ２６のソースに接続され、ハイラッチトランジスタＱ２７のソースは接地に接続される。
【００２９】
回路３００の動作を、以下に説明する。プリチャージ回路３００はプリチャージ回路１００にかなり類似しており、回路３００がＰＦＥＴ型クランプトランジスタＱ２９を含んでいる点で異なる。このＰＦＥＴ型クランプトランジスタＱ２９は、スクリーニングトランジスタＱ２４がターンオンされるべきときである評価状態の間を通じて、ＡＮＮ電荷を保持する。
【００３０】
ふたたび、図示されている実施形態において、プリチャージ状態はクロックがローであるときに生じ、評価状態はクロックがハイであるときに生じる。回路３００が（回路１００がそうであったように）エッジトリガされると、Ｚにおける出力は、クロックがローの段階（プリチャージ状態）からハイの段階（評価状態）に遷移するときのＡおよびＢにおける入力値に基づく。
【００３１】
クロックがローであるプリチャージ状態では、プリチャージトランジスタＱ２１およびＱ２２がターンオンして、評価トランジスタＱ２５およびハイラッチトランジスタＱ２７がターンオフする。このため、プリチャージ状態の間、プリチャージされたＡＮＮおよびＮＯＨノードがハイの値にチャージされる。ＮＯＨがハイであるので、出力Ｚは、プリチャージ状態の間はローである。
【００３２】
図４Ａもあわせて参照して、真（true）を評価する場合の回路３００の動作を以下に説明する。これは、ＡおよびＢが両方ともローであることによって、プリチャージ状態からの評価遷移の間にＡＮＮプリチャージノードがハイにされるときに生じる。クロックがローからハイへ遷移する場合、プリチャージトランジスタＱ２１およびＱ２２がターンオフし、評価トランジスタＱ２５およびハイラッチトランジスタＱ２７がターンオンする。Ｑ３０およびＱ３１がどちらもターンオフしているので、プリチャージされたＡＮＮノードはハイの値にチャージされたままである。これにより、スクリーニングトランジスタＱ２４がターンオンされ、プリチャージノードＮＯＨに対して、評価トランジスタＱ２５を通じて接地への経路を提供する。これが、プリチャージノードＮＯＨをローの値にディスチャージさせる。その結果、出力Ｚがローからハイに変わり、これがローラッチトランジスタＱ２３をターンオフし、ハイラッチトランジスタＱ２６をターンオンする。このようにして、ハイラッチトランジスタＱ２６およびＱ２７を通じた付加的な接地経路が、プリチャージノードＮＯＨに提供される。従って、ひとたび出力Ｚがハイになると、ハイラッチトランジスタＱ２６およびＱ２７が、Ｑ２４がオンしたままかどうかには無関係に、評価状態の間にプリチャージノードＮＯＨをローにラッチする（これがＺをハイにラッチする）。言い換えると、ＮＯＨプリチャージノードは、評価状態の間に入力ＡおよびＢに何が生じるかには無関係に、ローにとどまる。
【００３３】
回路３００の重要な態様は、ＡＮＮがハイであるこの真（True）評価の場合におけるクランプＰＦＥＴ Ｑ２９の動作である。ＡＮＮがハイであるので、インバータＵ２１がその出力にローを生成し、これがクランプトランジスタＱ２９をターンオンする。これが、スクリーニングトランジスタＱ２４をターンオンする際のＡＮＮを援助する。これが、スクリーニングトランジスタＱ２４の内部における問題の多い容量性結合効果に対抗する。非常に小さなトランジスタを有するような高性能の回路では、寄生容量の効果が拡大される可能性がある。ＮＦＥＴＱ２４は、そのドレインとゲートとの間、およびそのゲートとソースとの間に、比較的かなり大きな容量を有することがある。クロックがローからハイに遷移する場合、ＮＯＨノードおよびＤＮＧノードがほぼ同時にハイからローになり、これがそのゲートに容量性電荷の共用（sharing）を誘起する。これによって、ＡＮＮにおける電圧を降下させる。この降下がかなり激しければ、スクリーニングトランジスタＱ２４は、プリチャージノードＮＯＨを十分にディスチャージするほど十分に長くオンすることができず、これにより、Ｚにおける出力を誤ってローにとどまらせる。しかし、ＡＮＮがハイであるときにクランプトランジスタＱ２９がターンオンすると、必要な付加的な電荷がスクリーニングトランジスタＱ２４におけるゲートに供給され、これを適切にターンオンして、プリチャージされたノードＮＯＨをディスチャージすることを確実にする。
【００３４】
図４Ｂをあわせて参照して、回路３００が偽（False）を評価する場合を説明する。これは、入力ＡまたはＢのいずれかがハイである場合に相当し、これは、トランジスタＱ３０またはＱ３１のいずれかがターンオンされている状態に対応する。これらのトランジスタのいずれかがオンであると、クロックが評価段階に遷移するときに、評価トランジスタＱ２５を通じたディスチャージ経路が、プリチャージされたノードＡＮＮに提供される。これにより、ＡＮＮは、この遷移の間にローになる。ＡＮＮがローになると、Ｑ２４がターンオフして、これによって、再チャージされたノードＮＯＨの電荷が持続してハイの値を維持する。これが、Ｚにおける出力を評価状態の間はローにとどめ、これによってローラッチトランジスタＱ２３をターンオン状態に、およびハイラッチトランジスタＱ２６をターンオフ状態に保つ。これにより、Ｑ２４がオフである限り、ノードＮＯＨをローにラッチする。
【００３５】
クランプトランジスタＱ２８は、回路１００のクランプトランジスタＱ８と同様に動作する。ＡＮＮがローであると、インバータＵ２１がその出力にハイを提供して、これによりクランプトランジスタＱ２８がターンオンされる。これがＡＮＮをローにクランプして、スクリーニングトランジスタＱ２４が誤ってターンオンしてノードＮＯＨをディスチャージしてしまうことを防ぐ。従って、クランプトランジスタＱ２８は、回路が偽（False）を評価すべきときにＺにおける出力をローに保持するためのラッチとして機能する。このようにして、クロックが評価状態に遷移するときに入力ＡおよびＢの一方または両方がハイである限りは、Ｚにおけるローの出力が捕捉されて維持される。
【００３６】
本発明は、プリチャージ状態から評価状態への遷移の間に、論理入力に基づいて出力をラッチすることができるプリチャージ回路を提供する。評価状態の間中、安定した入力信号は必要でない。したがって、各々の入力に対して独立したラッチを必要としないので、これを実現するＩＣのサイズおよび複雑性が低減される。
【００３７】
論理セクションがＮＯＲ関数を実行すると説明してきたが、論理セクションおよびプリチャージ回路全体の中では、任意の論理関数が実行され得ることを認識するべきである。たとえば、ＡおよびＢへの入力が反転されると、ＮＯＲゲート論理セクションはＡＮＤセクションとなる。さらに、簡便のために、２つの入力（Ａ、Ｂ）のみが使用されてきている。しかしながら付加的なトランジスタを論理セクションに組み込むことによって任意の数の入力を得ることができることを、当業者は認識するであろう。たとえば、３２ビットデコーダが所望されるならば、３２個の並列に構成されたトランジスタを有する論理セクションを使用することができる。
【００３８】
本発明およびその利点が詳細に説明されてきたが、さまざまな変更、代用、および代替を、特許請求の範囲によって定義される本発明の思想および範囲から逸脱することなく行い得ることに留意されたい。さらに、本発明の範囲は、本願明細書の中で説明されるプロセス、機械（マシン）、製造、物質の組成、手段、方法、およびステップの特定の実施形態に限定されるようには意図されていない。本発明の開示から当業者が容易に理解するように、本願明細書の中で説明された対応する実施形態と実質的に同じ機能を実行するか、または実質的に同じ結果を得るような、現存する又は後に開発されるプロセス、機械、製造、物質の組成、手段、方法、またはステップが、本発明にしたがって使用され得る。したがって、特許請求の範囲は、そのようなプロセス、機械、製造、物質の組成、手段、方法、またはステップを、その範囲内に含むことを意図している。
【００３９】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．プリチャージ回路であって、
一つ以上の入力と第１のプリチャージされたノードとを有し、その第１のプリチャージされたノードが、プリチャージ状態の間にはハイにチャージされ、評価状態への遷移に応答して、前記一つ以上の入力の一意の組み合わせではハイのままであり、一つ以上の入力の他の組み合わせではローにディスチャージされる、論理セクション（110）と、
前記論理セクションに動作可能に接続され、第２のプリチャージされたノードを有するスクリーニング装置であって、前記回路が前記評価状態に遷移する場合、前記第２のプリチャージされたノードが、前記評価状態において前記第１のプリチャージされたノードに基づいた値を有する、スクリーニング装置と、
前記第２のプリチャージされたノードの値に基づいた値を有する出力であって、前記回路が前記プリチャージ状態から前記評価状態に遷移する場合、前記出力の値が、前記一つ以上の入力に基づく、出力と、
前記第２のプリチャージされたノードが、前記遷移に応答してローであるときにはローの値に前記第２のプリチャージされたノードをラッチし、前記評価状態では、前記一つ以上の入力にかかわらずにそのローの値を維持する、ラッチ装置とを含む、プリチャージ回路。
２．前記第２のプリチャージされたノードは、前記プリチャージ状態の間にハイにチャージされ、前記第１のプリチャージされたノードが前記遷移に応答してハイのままであるときにはローの値にディスチャージされ、前記第１のプリチャージされたノードが前記遷移に応答してローの値にディスチャージされるときにはハイにチャージされたままである、上記１に記載の回路。
３．前記スクリーニング装置がＮＦＥＴ型トランジスタ（Ｑ10）を含み、そのゲートが前記第１のプリチャージされたノードに接続され、そのドレインが前記第２のプリチャージされたノードに接続される、前記２に記載の回路。
４．前記論理セクション（110）が、前記一つ以上の入力に対応して並列に構成された一つ以上のトランジスタからなる、上記１に記載の回路。
５．前記一つ以上のトランジスタがＮＦＥＴトランジスタであり、それらのドレインがお互いに接続されて前記第１のプリチャージされたノードを画定する、上記４に記載の回路。
６．前記ラッチ装置が、前記第２のプリチャージされたノードに動作可能に接続され、前記第２のプリチャージされたノードがローであることに応答してディスチャージ経路を提供する、トランジスタを含む、上記１に記載の回路。
７．前記ラッチ装置が、前記第２のプリチャージされたノードと接地との間に直列に接続された第１および第２のトランジスタを含み、
前記第１のトランジスタは、前記評価状態ではオンであり、前記プリチャージ状態ではオフであり、
前記第２のトランジスタは、前記第２のプリチャージされたノードがローであるときにはオンであり、前記第２のプリチャージされたノードがハイにチャージされるときにはオフである、上記６に記載の回路。
８．前記第２のプリチャージされたノードと前記回路出力との間に接続された出力インバータをさらに含み、前記回路出力の値が前記第２のプリチャージされたノードの反転値である、上記１に記載の回路。
９．前記ラッチ装置が、前記第２のプリチャージされたノードに接続されてディスチャージ経路を前記第２のプリチャージされたノードに提供するＮＦＥＴ型トランジスタを含み、そのＮＦＥＴ型デバイスが前記回路出力に接続されるゲートを有する、上記８に記載の回路。
１０．前記スクリーニング装置がＰＦＥＴ型デバイス（Ｑ１）を含み、そのゲートが前記第１のプリチャージされたノードに接続され、そのソースが前記第２のプリチャージされたノードに接続される、上記１に記載の回路。
【００４０】
【発明の効果】
本発明により、プリチャージ状態から評価状態への遷移の間に、論理入力に基づいて出力をラッチすることができるプリチャージ回路が提供される。本発明による回路は、評価状態の間中、安定した入力信号は必要ない。そのため、各々の入力に対して独立したラッチを必要としないので、この回路を実現するＩＣのサイズと複雑性が低減される。
【図面の簡単な説明】
【図１】本発明のプリチャージ回路の第１の実施形態を模式的に示す図である。
【図２Ａ】真評価時の図１の回路における信号のタイミング図を示す。
【図２Ｂ】偽評価時の図１の回路における信号のタイミング図を示す。
【図３】本発明のプリチャージ回路の第２の実施形態を模式的に示す図である。
【図４Ａ】真評価時の図３の回路における信号のタイミング図を示す。
【図４Ｂ】偽評価時の図３の回路における信号のタイミング図を示す。
【符号の説明】
100、300 プリチャージ回路
110、310 論理セクション
120、320 クランプセクション
140、340 出力セクション
Ｑ１、Ｑ２、Ｑ21、Ｑ22 プリチャージトランジスタ
Ｑ３、Ｑ23 ローラッチトランジスタ
Ｑ４、Ｑ24 スクリーニングトランジスタ
Ｑ５、Ｑ25 評価トランジスタ
Ｑ６、Ｑ７、Ｑ26、Ｑ27 ハイラッチトランジスタ
Ｑ８、Ｑ９、Ｑ28、Ｑ29 クランプトランジスタ
Ｑ10、Ｑ11、Ｑ30、Ｑ31 トランジスタ
Ｕ１、Ｕ２、Ｕ21、Ｕ22 インバータ
Claims (3)
- プリチャージ回路であって、
一つ又は複数の入力、共通ノード、及び第１のプリチャージされるノードを有し、その第１のプリチャージされるノードが、プリチャージ状態の間にハイにチャージされ、評価状態への遷移に応答して、前記入力の組み合わせに応じてハイのまま、又はローにディスチャージされる、論理セクションと、
前記第１のプリチャージされるノードと前記共通ノードとの間に接続され、第２のプリチャージされるノードを有するスクリーニング装置であって、前記回路が前記評価状態に遷移する場合、前記第２のプリチャージされるノードが、前記評価状態において前記第１のプリチャージされるノードに基づいた値を有する、スクリーニング装置と、
前記第２のプリチャージされるノードの値に基づいた値を有する出力であって、前記回路が前記プリチャージ状態から前記評価状態に遷移する場合、前記出力の値が、前記一つ又は複数の入力に基づく、出力と、
前記第２のプリチャージされるノードと前記出力との間に接続され、前記第２のプリチャージされるノードを前記遷移に関係なくハイにラッチするための第１のラッチ装置であって、前記第２のプリチャージされるノードがハイであることに応答して前記第２のプリチャージされるノードをハイの値に維持する、第１のラッチ装置と、
前記第２のプリチャージされるノードと前記出力との間に接続され、前記第２のプリチャージされるノードを前記遷移に応答してラッチするための第２のラッチ装置とを備え、
前記第２のラッチ装置は、前記評価状態において前記一つ又は複数の入力に関係なくローの値を維持し、前記第２のプリチャージされるノードがローであることに応答してディスチャージ経路を提供する、プリチャージ回路。 - 前記第２のプリチャージされるノードは、前記プリチャージ状態の間にハイにチャージされ、前記第１のプリチャージされるノードが前記遷移に応答してハイのままであるときにはローの値にディスチャージされ、前記第１のプリチャージされるノードが前記遷移に応答してローの値にディスチャージされるときにはハイにチャージされたままである、請求項１に記載の回路。
- 前記第２のラッチ装置が、前記第２のプリチャージされるノードと接地との間に直列に接続された第１と第２のトランジスタからなり、前記第１のトランジスタは、前記評価状態中にオンであり、且つ前記プリチャージ状態中にオフであり、前記第２のトランジスタは、前記第２のプリチャージされるノードがローである場合にオンであり、且つ前記第２のプリチャージされるノードがハイにチャージされる場合にオフである、請求項１に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/510,975 US6459304B1 (en) | 2000-02-21 | 2000-02-21 | Latching annihilation based logic gate |
| US09/510975 | 2000-02-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001292057A JP2001292057A (ja) | 2001-10-19 |
| JP3830765B2 true JP3830765B2 (ja) | 2006-10-11 |
Family
ID=24032959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001045408A Expired - Fee Related JP3830765B2 (ja) | 2000-02-21 | 2001-02-21 | ラッチング無効化に基づく論理ゲート |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6459304B1 (ja) |
| JP (1) | JP3830765B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10118863A1 (de) * | 2001-04-18 | 2002-10-31 | Infineon Technologies Ag | Elektrische Schaltung |
| US7221188B2 (en) * | 2004-10-18 | 2007-05-22 | Freescale Semiconductor, Inc. | Logic circuitry |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3935474A (en) * | 1974-03-13 | 1976-01-27 | Hycom Incorporated | Phase logic |
| US4700086A (en) * | 1985-04-23 | 1987-10-13 | International Business Machines Corporation | Consistent precharge circuit for cascode voltage switch logic |
| JPH0713878B2 (ja) * | 1985-06-20 | 1995-02-15 | 三菱電機株式会社 | Ｃｍｏｓトランジスタ回路 |
| JPH04372222A (ja) | 1991-06-21 | 1992-12-25 | Nec Corp | 半導体回路装置 |
| US5291076A (en) | 1992-08-31 | 1994-03-01 | Motorola, Inc. | Decoder/comparator and method of operation |
| JP3575909B2 (ja) * | 1996-03-29 | 2004-10-13 | 株式会社東芝 | 論理回路及びその設計方法 |
| US5757205A (en) | 1996-07-22 | 1998-05-26 | International Business Machines Corporation | Power-saving dynamic circuit |
| US5903169A (en) | 1996-07-24 | 1999-05-11 | Lg Semicon Co., Ltd. | Charge recycling differential logic (CRDL) circuit and storage elements and devices using the same |
| US6184718B1 (en) | 1996-12-20 | 2001-02-06 | Translogic Technology, Inc. | Dynamic logic circuit |
| US5831452A (en) | 1997-02-20 | 1998-11-03 | International Business Machines Corporation | Leak tolerant low power dynamic circuits |
| US6043696A (en) | 1997-05-06 | 2000-03-28 | Klass; Edgardo F. | Method for implementing a single phase edge-triggered dual-rail dynamic flip-flop |
| US6052008A (en) | 1997-07-14 | 2000-04-18 | International Business Machines Corporation | Generation of true and complement signals in dynamic circuits |
| US6172531B1 (en) | 1999-02-16 | 2001-01-09 | International Business Machines Corporation | Low power wordline decoder circuit with minimized hold time |
-
2000
- 2000-02-21 US US09/510,975 patent/US6459304B1/en not_active Expired - Lifetime
-
2001
- 2001-02-21 JP JP2001045408A patent/JP3830765B2/ja not_active Expired - Fee Related
- 2001-11-20 US US09/989,230 patent/US6583650B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001292057A (ja) | 2001-10-19 |
| US20020030512A1 (en) | 2002-03-14 |
| US6583650B2 (en) | 2003-06-24 |
| US6459304B1 (en) | 2002-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2502943B2 (ja) | 高速センスアンプ | |
| US6567340B1 (en) | Memory storage cell based array of counters | |
| EP1592133B1 (en) | N-domino output latch with accelerated evaluate path | |
| US7064584B2 (en) | P-domino output latch with accelerated evaluate path | |
| US9948303B2 (en) | High speed voltage level shifter | |
| US7102934B1 (en) | Sense amplifier systems and methods | |
| US7855587B1 (en) | Asymmetric sense-amp flip-flop | |
| US7528630B2 (en) | High speed flip-flop | |
| US7482840B2 (en) | Semiconductor integrated circuit | |
| KR102022844B1 (ko) | 프리차지 중에 상태를 유지하는 데이터 저장 회로 | |
| JP3830765B2 (ja) | ラッチング無効化に基づく論理ゲート | |
| JP3716080B2 (ja) | 半導体記憶装置の出力回路 | |
| US6275069B1 (en) | Self-resetting logic circuits and method of operation thereof | |
| US7164293B2 (en) | Dynamic latch having integral logic function and method therefor | |
| EP0442116A2 (en) | Pipeline method and apparatus | |
| US20050040856A1 (en) | Domino circuitry compatible static latch | |
| US7961009B2 (en) | Domino logic block having data holding function and domino logic including the domino logic block | |
| JP3573687B2 (ja) | データ一時記憶装置 | |
| US20070052466A1 (en) | Flip-flop with improved operating speed | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| JP2002026697A (ja) | フリップフロップ回路 | |
| KR100212145B1 (ko) | 복수의 입력 비트를 갖는 n비트 비교기 | |
| JPH09288562A (ja) | 多ビット一致回路 | |
| JP3016985B2 (ja) | 半導体記憶装置 | |
| JP2004343570A (ja) | フリップフロップ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060317 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060323 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060619 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060711 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |