JPH0713878B2 - Ｃｍｏｓトランジスタ回路 - Google Patents

Ｃｍｏｓトランジスタ回路

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JPH0713878B2
JPH0713878B2 JP13533385A JP13533385A JPH0713878B2 JP H0713878 B2 JPH0713878 B2 JP H0713878B2 JP 13533385 A JP13533385 A JP 13533385A JP 13533385 A JP13533385 A JP 13533385A JP H0713878 B2 JPH0713878 B2 JP H0713878B2
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transistor
signal line
signal
channel mos
circuit
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博雅 中川
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はCMOSトランジスタ回路に関し、特にOR型ROM
回路の動作特性の改良に関する。
［従来の技術］ 第２図はCMOSトランジスタで構成される従来のOR型ROM
回路の構成の一例を示す図である。第２図において、OR
型ROM回路は、アドレスデコーダ回路D1〜Dnからのアド
レス信号をワード線X1〜Xnを介してそれぞれそのゲート
に受けるｎチャネルMOSトランジスタT1〜Tnを含む。ｎ
チャネルMOSトランジスタT1〜Tnのドレインは互いに共
通に接続され、かつその各々のソースは接地電位Ｇに接
続される。
ｎチャネルMOSトランジスタT1〜Tnのドレインが共通接
続された信号線と電源Ｖとの間には、そのゲートにクロ
ック信号φを受けてオン・オフし、ノードＢをプリチャ
ージするためのｐチャネルMOSトランジスタPT1が設けら
れる。またノードＢと出力端子との間にはノードＢの信
号レベルを入力とする増幅用のインバータＩとノードＢ
の電位を安定させるためのｐチャネルMOSトランジスタP
T2が設けられる。ｐチャネルMOSトランジスタPT2はその
ドレインがノードＢに接続され、そのソースが電源Ｖに
接続され、かつそのゲートにインバータＩの出力信号を
受ける。
アドレスデコーダ回路D1〜DnはそれぞれAND型デコーダ
回路により構成される。デコーダ回路D1〜Dnは、それぞ
れアドレス信号AD1をそのゲートに受けるｎチャネルMOS
トランジスタDN2〜DNyと、クロック信号φをそのゲート
に受けるｎチャネルMOSトランジスタDN1とを含む。ｎチ
ャネルMOSトランジスタDN1〜DNyのソース端子およびド
レイン端子は互いに交互に接続され、ｎチャネルMOSト
ランジスタDN1のソース端子は接地電位Ｇに接続されAND
型ドミノ回路を構成する。ｎチャネルMOSトランジスタD
N2のドレインと電源Ｖとの間にはクロック信号φをその
ゲートに受けるｐチャネルMOSトランジスタDP1が設けら
れる。ｎチャネルMOSトランジスタDN2とｐチャネルMOS
トランジスタDP1との接続点からの信号はインバータDI
を介して出力されてアドレスデコード信号を信号線（ワ
ード線）X1上に出力する。また、インバータDIの入力部
と電源Ｖとの間には、デコーダの高速動作を保証するた
めに、インバータDIの出力信号をそのゲートに受けるｐ
チャネルMOSトランジスタDP2が設けられる。次に動作に
ついて説明する。
この第２図に示される回路構成においては、アドレスデ
コーダ回路D1〜Dnの各ｎチャネルMOSトランジスタDN2〜
DNyのゲートにアドレス信号を入力し、このアドレス信
号をデコードしインバータＩの出力信号VOUTをROM回路
の出力とする構成となっている。
第３図は第２図に示される回路の動作タイミングを示す
タイミングチャート図である。以下、第２図および第３
図を参照して回路の動作の説明をする。
クロック信号φが“L"の期間T1においては、クロック信
号φをそのゲートに受けるｐチャネルMOSトランジスタD
P1およびPT1がオン状態となる。このとき、クロック信
号φはデコーダ回路D1〜Dn内のｎチャネルMOSトランジ
スタDN1のゲートへも与えられているので、ｎチャネルM
OSトランジスタDN1はオフ状態となり、ｐチャネルトラ
ンジスタDP1とｎチャネルMOSトランジスタDN2との接続
点の電位は“H"となる。したがって、この“H"信号を受
けるインバータDIを介して信号線Xi（ｉ＝１〜ｎ）上に
は“L"の信号が与えられる。ｎチャネルMOSトランジス
タT1〜Tnはデコーダ回路D1〜Dnからの信号をそのゲート
に受けているのですべてオフ状態となり、ノードＢは、
オン状態のｐチャネルMOSトランジスタPT1を介して電源
Ｖからの電圧により“H"の電位にプリチャージされる。
ノードＢの電位はインバータＩへ与えられているので、
インバータＩからの出力VOUTは“L"となる。
次にクロック信号φが“H"となる期間T2においては、Ｐ
−MOSトランジスタDP1,PT1がオフ状態となり、ｎ−MOS
トランジスタDN1がオン状態となる。各デコーダ回路D1
〜DnのｎチャネルMOSトランジスタDN2〜DNyのゲートに
はアドレス信号AD1が与えられているので、アドレスデ
コーダ回路D1〜Dnからはアドレス信号に応じた信号が信
号線X1〜Xn上に現われる。ここで各デコーダ回路D1〜Dn
には異なったアドレスの組合わせが入力される。すなわ
ち、たとえば３ビットアドレスの場合、D1には［AD1,AD
2,AD3］、デコーダ回路D2には［AD1,AD2,▲
▼］、…、というように。したがって、アドレス信号AD
iが全て“H"であれば、そのデコーダ回路からは“H"の
信号が出力され、ひとつでも“L"が含まれていれば、
“L"の信号（インバータDIの入力部は“H"にプリチャー
ジされている）が出力される。ｎチャネルMOSトランジ
スタT1〜Tnの各ゲートにはアドレスデコーダ回路D1〜Dn
からの信号が与えられており、各ｎ−MOSトランジスタT
1〜Tnは与えられたアドレスデコード信号に応じてオン
・オフする。このとき、クロック信号φをゲートに受け
るｐチャネルMOSトランジスタPT1はオフ状態となってい
るので、“H"の信号をゲートに受けるｎチャネルMOSト
ランジスタＴαがオン状態となると、ノードＢの電位は
オン状態のｎチャネルMOSトランジスタを介して放電さ
れ“L"となる。したがって、インバータＩからの出力V
OUTは“H"となる。
次にまたクロック信号φが“L"となると、同様の動作を
繰返し、ノードＢを“H"にプリチャージする。このと
き、アドレスデコーダ回路D1〜Dnに含まれるｐチャネル
MOSトランジスタDP2はそのゲートにインバータDIからの
出力を受けて高速に動作し、インバータDIの入力部の電
位を高速に変化させてインバータDIにおける貫通電流を
少なくしている。
次にクロック信号が“H"となる期間T3において、アドレ
スが選択されておらず、デコーダ回路D1〜Dnからの出力
がすべて“L"の場合には、ノードＢはプリチャージレベ
ルの“H"のレベルに保たれ、出力VOUTは“L"に維持され
る。
以上のような動作を繰返すことによりROMとしての動作
を行なっていた。
［発明が解決しようとする問題点］ 従来の回路は第２図のように構成されているので、クロ
ック信号φが“H"→“L"に変化し、ノードＢの電位を
“L"→“H"へとプリチャージする場合、１個のｐチャネ
ルMOSトランジスタPT1のみを用いて行なっているため、
ノードＢの電位を“H"に安定させるのに時間を要し、そ
の結果インバータＩにおける貫通電流も多くなり、消費
電力の増大化を招き、さらにインバータＩからの出力の
応答動作も遅くなるなどの欠点があった。
ｎチャネルMOSトランジスタT1〜Tnの数が増大するほど
に信号線における浮遊容量やMOSトランジスタの寄生容
量等も増加し、この上述の欠点が増大する。
それゆえ、この発明の目的は、上述の欠点を除去し、プ
リチャージレベルへの充電の応答動作を速くし、かつイ
ンバータＩにおける貫通電流を減少させ、かつ消費電力
も少さくしたCMOSトランジスタ回路を提供することであ
る。
［問題点を解決するための手段］ この発明によるCMOSトランジスタ回路は、アドレス信号
をデコードするデコード手段と、信号線と、前記信号線
と第１の電源電圧供給源との間に設けられ、クロック信
号に応答して前記信号線の電位を第１の電源電圧レベル
に設定させる第１導電型の第１のトランジスタと、前記
信号線と第２の電源電位供給源との間に並列に設けら
れ、前記デコード手段の出力に応答して選択的に導通状
態となる複数の第２導電型の第２のトランジスタと、前
記信号線上の信号電位を反転増幅させる反転増幅手段
と、前記クロック信号に応答して、前記第１のトランジ
スタと相補的に導通状態となり、前記信号線を前記デコ
ード手段に接続されている第１信号線と前記反転増幅手
段の入力部に接続されている第２信号線とに分離される
第３のトランジスタと、前記クロック信号に応答して、
前記第３のトランジスタと相補的に導通状態となり、前
記反転増幅手段の前記入力部の電位を前記第１の電源電
圧レベルに設定させる第４のトランジスタとを備え、前
記信号線が第１の電源電圧レベルに設定される時は、前
記第３のトランジスタが非導通状態となり、前記第１信
号線は前記第１のトランジスタにより、第１の電源電圧
レベルに設定され、前記第２信号線は前記第４のトラン
ジスタにより、第１の電源電圧レベルに設定されること
を特徴とする。
［作用］ この発明においては、プリチャージ時に信号線を二分割
する分離用のｎチャネルMOSトランジスタがオフとな
り、このｎチャネルMOSトランジスタによって二分割さ
れている信号線の各々は２つのｐチャネルMOSトランジ
スタによりそれぞれプリチャージされ、特に分離用ｎチ
ャネルMOSトランジスタとインバータとの間の信号線お
よび出力線は従来より高速にプリチャージすることがで
き、貫通電流も少なくなり消費電力が減少し、かつ高速
応答性も改善される。
［発明の実施例］ 以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例であるOR型ROM回路を構成
するCMOSトランジスタ回路の構成を示す図である。第１
図において、第２図に示される従来の回路と異なり、こ
の発明の特徴として、信号線をプリチャージ時に２分割
するためのｎチャネルMOSトランジスタNT1と、ｎチャネ
ルMOSトランジスタNT1により二分割された信号線のうち
出力線側の信号線をプリチャージするためのｐチャネル
MOSトランジスタPT3が設けられる。ｎチャネルMOSトラ
ンジスタNT1は、その一方導通端子がｎチャネルMOSトラ
ンジスタT1〜Tnの共通接続されたドレインにノードＡを
介して接続され、かつその他方導通端子はインバータＩ
の入力部にノードＡ′を介して接続され、かつさらにそ
のゲートにクロック信号φを受ける。
第２のプリチャージ用ｐチャネルMOSトランジスタPT3
は、その一方導通端子がｎチャネルMOSトランジスタNT1
の他方導通端子とインバータＩの入力部とに接続され、
その他方導通端子は電源Ｖに接続され、かつそのゲート
にはクロック信号φが与えられる。次にこの回路の動作
について説明する。
クロック信号φが“H"の期間においては、ｎチャネルMO
SトランジスタNT1がオン状態、ｐチャネルMOSトランジ
スタPT3がオフ状態となるので、第３図に示される期間T
2,T3においては、従来と同様にアドレス信号ADiに応じ
た出力信号VOUTが出力される。
次に、クロック信号φが“L"となるプリチャージ期間
（第３図の期間T1）においては、ｎチャネルMOSトラン
ジスタNT1がオフ状態となるので、ノードＡとノード
Ａ′とは完全に電気的に分離され、それぞれの信号線は
ｐチャネルMOSトランジスタPT1,PT3によってプリチャー
ジされる。このとき、ノードＡ′においては、ｎチャネ
ルMOSトランジスタNT1によってノードＡと完全に電気的
に分離されているので、ｎチャネルMOSトランジスタT1
〜Tnによる寄生容量等の影響がなく、高速にその信号線
をプリチャージすることができる。これにより、インバ
ータＩの入力も、ｐチャネルMOSトランジスタPT2の効果
と相俟って高速に“H"となり、その貫通電流も従来より
少なくなり、そこにおける消費電力も低下し、さらに出
力信号VOUTもクロック信号φに高速応答することができ
る。
なお、上記実施例においてはデコーダ回路D1〜Dnの回路
構成としてAND型ドミノ回路としているが、この回路構
成に限定されないことは言うまでもない。
［発明の効果］ 以上のように、この発明によれば、従来のOR型ROM回路
を構成するCMOSトランジスタ回路において、プリチャー
ジされるべき信号線を電気的に二分割する１個のｎチャ
ネルMOSトランジスタと、二分割された信号線の出力側
をプリチャージするための１個のｐチャネルMOSトラン
ジスタとを設けたので、簡単な構成で従来の回路と比べ
て低消費電力でかつ高速動作が可能なOR型ROM回路を構
成するCMOSトランジスタ回路を得ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるOR型ROM回路を構成
するCMOSトランジスタ回路の構成の概略を示す図であ
る。第２図は従来のOR型ROM回路を構成するCMOSトラン
ジスタ回路の構成を示す図である。第３図は第１図およ
び第２図に示される回路の動作を説明するための信号波
形を示す図である。 図において、D1〜Dnはアドレスデコーダ回路、T1〜Tn,D
N1〜DNyはｎチャネルMOSトランジスタ、NT1は信号線分
割用のｎチャネルMOSトランジスタ、PT1,PT3は信号線プ
リチャージ用のｐチャネルMOSトランジスタ、Ｉは出力
アンプ用インバータ、Ｖは電源、Ｇは接地をそれぞれ示
す。 なお、図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅木 恒憲 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭56−105394（ＪＰ，Ａ) 特開 昭59−186196（ＪＰ，Ａ)

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】アドレス信号をデコードするデコード手段
    と、 信号線と、 前記信号線と第１の電源電圧供給源との間に設けられ、
    クロック信号に応答して前記信号線の電位を第１の電源
    電圧レベルに設定させる第１導電型の第１のトランジス
    タと、 前記信号線と第２の電源電位供給源との間に並列に設け
    られ、前記デコード手段の出力に応答して選択的に導通
    状態となる複数の第２導電型の第２のトランジスタと、 前記信号線上の信号電位を反転増幅させる反転増幅手段
    と、 前記クロック信号に応答して、前記第１のトランジスタ
    と相補的に導通状態となり、前記信号線を前記デコード
    手段に接続されている第１信号線と前記反転増幅手段の
    入力部に接続されている第２信号線とに分離させる第３
    のトランジスタと、 前記クロック信号に応答して、前記第３のトランジスタ
    と相補的に導通状態となり、前記反転増幅手段の前記入
    力部の電位を前記第１の電源電圧レベルに設定させる第
    ４のトランジスタとを備え、 前記信号線が第１の電源電圧レベルに設定される時は、
    前記第３のトランジスタが非導通状態となり、前記第１
    信号線は前記第１のトランジスタにより、第１の電源電
    圧レベルに設定され、前記第２信号線は前記第４のトラ
    ンジスタにより、第１の電源電圧レベルに設定されるこ
    とを特徴とするCMOSトランジスタ回路。
  2. 【請求項２】前記第１のトランジスタはｐチャネルMOS
    トランジスタであり、前記第２のトランジスタはｎチャ
    ネルＭトランジスタであり、前記第３のトランジスタは
    ｎチャネルMOSトランジスタであり、かつ前記第４のト
    ランジスタはＰチャネルMOSトランジスタである、特許
    請求の範囲第１項記載のCMOSトランジスタ回路。
  3. 【請求項３】前記CMOSトランジスタ回路はOR型ROM回路
    である、特許請求の範囲第１項または第２項に記載のCM
    OSトランジスタ回路。
  4. 【請求項４】前記デコード手段は、前記アドレス信号を
    デコードしてワード線選択信号を発生する、特許請求の
    範囲第１項ないし第３項のいずれかに記載のCMOSトラン
    ジスタ回路。
  5. 【請求項５】前記CMOSトランジスタ回路は半導体集積回
    路装置上に構成される、特許請求の範囲第１項ないし第
    ４項のいずれかに記載のCMOSトランジスタ回路。
JP13533385A 1985-06-20 1985-06-20 Ｃｍｏｓトランジスタ回路 Expired - Lifetime JPH0713878B2 (ja)

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