TWI446363B - 單級延遲臆測位址解碼器 - Google Patents

Description

單級延遲臆測位址解碼器

本發明係關於邏輯電路，且尤係有關解碼器電路。

記憶體陣列藉由提供位址而在特定位置被存取。各個位址具有一定數量的位元。具有較多數量之位置的較大的記憶體陣列需要較多數量的位址位元。因此，具有較大的位址空間的較大的記憶體陣列需要更多邏輯來解碼該位址。隨著技術進步對記憶體空間的需求增加，位址空間且因此位址解碼器邏輯的需求量也增加。常常由於較大的位址解碼器，使大的邏輯量造成對記憶體存取速度的瓶頸。再者，對較大位址空間所需之額外的邏輯能消耗掉極大量的電路面積、電力及其他資源。由於對於增加速度的需求及更多的計算資源(包括較大的記憶體)對電路面積及電力的競爭，惡化了與由解碼大位址空間的需求所產生之電路面積、電力和速度的增加需求相關聯的問題。

本發明揭露一種位址解碼器及一種解碼位址的方法。在一個實施例中，位址解碼器包括複數個解碼器電路，各個該解碼器電路代表位址片(address slice)。各個解碼器電路包括第一級，該第一級包括具有n－1個輸入的第一邏輯電路，該n－1個輸入為傳送至各個解碼器電路之n個輸入的子集。各個解碼器電路復包括第二級，該第二級具有第二邏輯電路及第三邏輯電路。該第二與第三邏輯電路兩者接收由該第一邏輯電路所提供的輸出信號。該第二邏輯電路亦接收未包括於該n-1個位元中之n個位元之其中另一位元，同時該第三邏輯電路接收其補數(complement)。該第二與第三邏輯電路分別提供第二與第三輸出信號。該位址解碼器係配置以藉由斷定(asserting)該等解碼器電路之其中一者的該第二或第三輸出信號的其中一者來斷定複數個位址選擇輸出的其中一者。

一種用於解碼位址的方法，包括傳送2n個位元至位址解碼器，其中該2n個位元之半數代表n-位元位址的位址信號，另外半數代表該n個位址信號的補數。對用於各個複數個位元片(bit slice)之n-1個位元的組合執行第一邏輯功能，其中相對於其他位元片而言，該組合對各個位元片是唯一的。該第一邏輯功能產生第一輸出信號。對該第一輸出信號及未包括於該n-1個位元中之該一個位元執行第二邏輯功能，同時對該第一輸出及該一個位元之補數執行第三邏輯功能。在一個實施例中，該一個位元可以是最小有效位址位元(least significant address bit)，同時該n-1個位元係信號組合之剩餘的最大有效位元(most significant bit)，該信號組合包括位址信號及/或其補數。該第二與第三邏輯功能分別產生第二與第三輸出信號。該位址解碼器係以該複數個位元片之其中一者的該第二或第三輸出信號之被斷定的其中一者提供作為位址選擇輸出，同時解除斷定(de-asserted)各個該等剩餘位元片的該第二與第三輸出信號兩者。

第1圖係說明位址解碼器之一個實施例的邏輯圖。在顯示之該實施例中，位址解碼器100包括複數個解碼器電路200。各個該複數個解碼器電路為2－級解碼器且與位址位元片相關聯。在此特定實施例中，將被解碼之位址包括四個位址位元。然而，該2－級解碼器能擴展用於任何大小的位址空間而不需額外的級。

將被解碼之位址係n－位元位址。位址解碼器係耦接以接收2n個位元的輸入，其中該2n個位元包括n個位址位元及各個該n個位址位元之補數。各個該等解碼器電路200係耦接以接收在對應至該位址位元片之組合中的2n個輸入位元。因此，由該等解碼器電路200之各個特定之其中一者所接收之位元的組合相對於由其他解碼器電路所接收之位元的組合係唯一的。由各個解碼器電路200所接收之位元包括位址信號與該等位址信號之補數的組合。各個解碼器電路係耦接以接收至少一個真位址信號(true address signal)及至少一個互補位址信號(complementary address signal)。

由各個該等解碼器電路200所接收之位元係分割成群。第一群的n－1個位元被接收作為輸入至各解碼器電路200之第一級的群。所接收之各個該等位元對應至在該位址中之位元位置，不管是否該位元為真位址信號或為其補數。各解碼器電路200之第一級實施邏輯功能，在此例中由顯示之閘實施反或(NOR)功能。用於各個解碼器電路200之顯示的該NOR閘係耦接以接收n-1個輸入信號並執行第一邏輯功能，亦即在此實施例中的邏輯NOR。由該第一邏輯閘執行之邏輯功能產生在節點N1上傳播的第一輸出。

由各個該等解碼器電路200所接收之已分割位元的第二群包括真位址信號及其補數，並對應至未包括於該第一群位元中的位元位置。在顯示之該實施例中，最小有效位址位元及其補數係提供至第二級。然而，提供至該第二級之該位址信號及其補數的特定位元位置能對應至該位址中之任何位元位置，從最大有效位元位置至最小有效位元位置。廣而言之，由位址解碼器100之該第一及第二級所接收之那些位元可被分割成任何組合以適合特定設計，而由該第二級所接收之該特定位元及其補數不需對應至最小有效位址位元。

各個解碼器電路200之第二級包括配置以平行操作並以此特定範例操作的第二及第三邏輯閘，亦包括耦接至各個該等第二及第三邏輯閘之輸出的反相器。在此實施例中之邏輯閘為反及(NAND)閘。以此特定實施例執行之第二及第三邏輯功能包含由該等NAND閘與其分別耦接之反相器的組合所執行的AND功能。各個該等NAND閘係耦接以接收在節點N1上傳播之第一輸出。該等NAND閘之其中一者亦耦接以接收真位址信號(在此實施例中的A0)，同時該等NAND閘之另一者係耦接以接收該位址信號之補數(在此實施例中的A0X)。該等NAND閘之其中一者的輸出被傳播至節點N3，同時另一NAND閘的輸出被傳播至節點N4。各個解碼器電路200包括一對輸出，藉由將節點N3或節點N4上的信號反相所提供的該輸出對係對應至所選擇的位址片的特定解碼器電路。

位址解碼器100之功能範例係按此處順序。假設所選擇之位址對應至輸出05，該輸出05為與片2相關聯之解碼器電路之該等輸出的其中一者。此位址(在顯示之範例中之十六個位址的第五位址)會有以按位元(bitwise)形式如0101來表示的位址。此位址，連同其補數(1010)被傳送至位址解碼器100。對應至片2之該解碼器電路200的第一級NOR閘係耦接以接收如A3、A2X和A1。根據0101的輸入位址，A3、A2X和A1的值皆為邏輯0(例如，A3＝0、A2＝1因此A2X＝0、和A1＝0)，而因此節點N1被斷定為邏輯高(logic high)。對與其他片相關聯之各個該等解碼器電路200而言，由於輸入信號之組合不同於由與片2相關聯之解碼器電路所接收者，故節點N1為邏輯0。

與輸出05相關聯之NAND閘係耦接以接收在節點N1上之信號及對應至A0之位址信號作為輸入。與輸出04相關聯之NAND閘係亦耦接以接收在節點N1上之信號及位址信號A0之補數，A0X。提供至與節點輸出05相關聯之NAND閘之輸入信號的組合將在節點N3上產生邏輯0。提供至與輸出04相關聯之NAND閘之輸入信號的組合將在節點N4上產生邏輯1。由於耦接至節點N4的反相器，在該節點N4上的邏輯1將導致在輸出04上的邏輯0。然而，由於節點N3分別耦接的反相器，在該節點N3上的邏輯0將導致在輸出05上的邏輯1，而因此輸出05係所選擇的位址輸出，對應至0101的輸入位址。

一般而言，與在此實施例中之任何給定片相關聯之解碼器電路200的輸出能藉由下列邏輯方程式來快速決定。就任何解碼器電路的奇數輸出而言，節點N3的值＝N1 NAND A0，而因此其對應的輸出係等於N3的補數，N3X。同樣情況，就任何解碼器電路的偶數輸出而言，節點N4的值＝N1 NAND A0X，而因此其對應的輸出係等於N4的補數，N4X。因為節點N1對用於任何給定位址之僅一個位元片而言係邏輯高，藉由決定所選擇的片及值A0能夠快速決定該位址。

使用例如第1圖所示之電路配置，其中各個位址片以不超過兩個級的解碼為條件，導致不管位址空間之大小而快速的解碼。所示之該實施例可藉由僅添加額外的位址片及額外數量的位址位元輸入至NOR閘(或其他可實施於其他實施例中的邏輯功能)而被擴展至任何大小的位址空間，其中N1輸出係由該NOR閘提供。因此，即使對於非常大的位址空間，在此討論之基本電路配置的使用允許解碼操作執行在兩個級中。再者，該電路配置使得僅有單級的延遲(亦即，第二級)，而因此不管位址空間的大小，延遲量係相同的。因此，與延遲隨著位址空間變得更大而增加的其他類型的位址解碼器對照之下，不管位址空間的大小，解碼該位址的延遲實質上是相同的。

第2圖係在位址解碼器中所使用之電路之一個實施例的示意圖。解碼器電路200係可使用在如上所述之位址解碼器100中之電路的一個實施例。在顯示之該實施例中，解碼器電路包括複數個輸入電晶體A1至AN。在各個此等電晶體之閘極端上所接收之輸入對應至第1圖中所示之各個解碼器電路之第一級所接收之n－1個輸入的其中一者。此等輸入電晶體係配置在接線－NOR(wired－NOR)配置中，而因此在此等電晶體之任何一者的閘極端上的邏輯高電壓將導致節點N1上的邏輯低電壓。

解碼器電路200亦包括耦接在通過閘(passgate)配置中的輸入電晶體對。電晶體Q0之通道係耦接於節點N2(由於反相器I1，其係互補於節點N1)與節點N3之間，同時電晶體Q0X之通道係耦接於節點N1與節點N4之間。在此等電晶體之任一者的閘極端上的邏輯高將允許節點N2上的邏輯值傳播至該閘極端所耦接的其他節點。因為此等兩電晶體上之輸入值彼此互補，僅有此等電晶體之其中一者將在任何給定時間被啟動(activated)。

輸出節點兩者耦接至保持器(keeper)電路，該保持器電路係配置以保持在節點N3與N4上的邏輯高。該保持器可以是弱保持器電路使得節點N3與N4能被充分拉低(pulled down)以改變反相器之輸出並因而將開路電流(crowbar current)減到最小。

在接收位址之前，解碼器電路200配置用於預先充電操作(precharge operation)。在此特定實施例中，節點N1、N3和N4被預先充電。此預先充電操作導致各個此等節點上的邏輯高電壓，並且除此之外，導致該電路之輸出O1和O2兩者落至邏輯低電壓。因此，當接收位址時，出現在位址解碼器中用於各個解碼器電路200的N1節點係邏輯高(且因此N2為邏輯低)。回應接收該位址，藉由使輸入A1至AN的至少其中一者的邏輯值為高，則除了與所選擇的片相關聯的解碼器電路200以外，其他所有解碼器電路200的N1節點都被放電至邏輯低。然而，因為N1對與所選擇的位元片相關聯之解碼器電路200保持高，N2保持低，而因此收到的位址可允許節點N2上的邏輯低值被快速傳播至節點N3或N4之其中一者，因此有較快的解碼操作。在效果上，預先充電操作拉高(pull high)各個解碼器電路200的節點N1，其中，除了與所選擇的片相關聯的解碼器電路200以外，提供至第一級之後續收到的n-1個位元將使其他所有解碼器電路200的N1降低。

在第一級接收n-1個位元之前，藉由對各個解碼器電路200將N1節點拉高能有效地導致臆測解碼(speculative decode)。也就是說，用於各個該等位址片(包括與將被選擇之位址相關聯之位址片)之節點N1上的電壓，在位址解碼器100之任何解碼器電路200接收任何位址位元之前，將已經是在邏輯高的狀態中。因為用於各個位址片之節點N1上的電壓在操作中此時是在邏輯高的狀態，因此節點N2上的電壓將是在邏輯低的狀態中，同時(由於預先充電的操作)，節點N3和N4將是在邏輯高的狀態。如前所述，收到的n-1個位址位元將導致於N1節點對於除了與所選擇的位 址片相關聯者以外之所有解碼器電路降至邏輯低的狀態。因為N1對於與所選擇之位址片相關聯之解碼器電路200保持高，節點N2將是低，而因此收到的已分割位址位元的第二群(亦即，在此特定實施例中的A0和A0X)允許節點N2上的低傳播至所選擇之位址片的N3或N4任一者，且因而導致與提供至位址解碼器100之位址相關聯之輸出的斷定。

現在結合第3圖將電路之操作描述如下，第3圖係說明解碼器電路200之邏輯真值的解碼操作的時序圖。在此所示之時序圖假設位元A0具有邏輯1的值，並進一步假設該解碼器電路對應至所選擇的位元片。接收到時脈信號的上升邊緣(rising edge)，並且在少量的延遲後，在解碼器電路200上開始預先充電操作。預先充電操作藉由驅動低電壓至預先充電輸入(PCH)而開始，因而導通它們分別耦接的電晶體並將節點N1、N3和N4拉至邏輯高的狀態(亦即，邏輯高電壓)。應注意到在預先充電操作之前，N1可已經是在邏輯高的狀態中，但對此特定範例在此所顯示為在邏輯低的狀態中開始。

在預先充電操作後接在短暫延遲之後，位址位元連同其補數被傳送至位址解碼器。解碼器電路200接收其分別的位元A1至AN，該等位元A1至AN對應至傳送至第一級的n-1個位元，且因為該解碼器電路與所選擇的位元片相關聯，該等位元A1至AN皆為低。因為各個輸入A1至AN為低，因此節點N1保持在邏輯高的電壓(且因此N2保持在 邏輯低的電壓)。在電晶體Q0之輸入上接收位元A0之前產生另一少量的延遲，因而導通該電晶體。當電晶體Q0導通時，出現在節點N2上的邏輯低被允許傳播，因而拉低節點N3(同時N4由於預先充電和第2圖中所示之保持器電路而保持高)。因為N3為低且N4為高，因此輸出O1被斷定、同時輸出O2保持解除斷定。

電路之操作進一步由第4圖說明，第4圖係說明在解碼器電路200的邏輯假值的解碼操作的時序圖。在時脈之上升邊緣及預先充電操作後，解碼器電路200接收位元A1至AN。在此情況，電路沒有與所選擇的位元片相關聯，而因此位元A1至AN的至少其中一者為邏輯高。此等位元之至少其中一者上的邏輯高導致電晶體Q1至QN之至少其中一者導通。導通此等電晶體之其中一者導致節點N1被拉低而因此節點N2被反相器I1驅動為高。有了節點N2為高，節點N3和N4兩者亦將保持高而不管Q0或Q0X是否被導通。在此範例中，因為A0為高，對某些實施例而言在節點N3上會產生少量的干擾(glitch)。然而，此干擾係在輸出路徑中藉由反相器輕易地過濾掉。

雖然已參照特定實施例來描述本發明，但應了解到該等實施例為例示的且本發明範疇不以此為限。任何對所述之該等實施例的改變、修改、添加及改進係可能的。此等改變、修改、添加及改進可落在如附加的申請專利範圍所詳述之本發明的範疇內。

00、01、02、03、04、05、06、07、08、09、010、011、012、013、014、015‧‧‧輸出

100‧‧‧解碼器、位址解碼器

200‧‧‧解碼器電路

A0‧‧‧位址信號、位元

A1、A2、A3、AD‧‧‧位址信號

A1至AN‧‧‧輸入電晶體、輸入、位元

A0X、A1X、A2X、A3X、ADX‧‧‧位址信號之補數

CLK．．．時脈信號

I1、I2、I3、I4．．．反相器

N1、N2、N3、N4．．．節點

N3X．．．N3的補數

N4X．．．N4的補數

O1、O2．．．輸出

PCH．．．預先充電輸入

Q0至QN、Q0X．．．電晶體

NOR．．．邏輯

在閱讀上面詳細敘述並參考附圖後，本發明之其他態樣將變得明顯，其中：第1圖係說明位址解碼器之一個實施例的邏輯圖；第2圖係在位址解碼器中所使用之電路之一個實施例的示意圖；第3圖係說明在用於真解碼的位址解碼器中使用之電路之一個實施例的邏輯真值的解碼操作的時序圖；以及第4圖係說明在位址解碼器中所使用之電路的一個實施例的邏輯假值的解碼操作的時序圖。

雖然本發明容許各種修改及替代形式，但已經由附圖中之範例顯示其特定實施例並將在此詳細描述。然而，應了解到附圖及其敘述並非意欲限制本發明至所揭露之特定形式，相反地，本發明係意欲涵蓋落在由附加的申請專利範圍所定義之本發明之精神與範圍內所有的修改、等效及替代者。

00、01、02、03、04、05、06、07、08、09、010、011、012、013、014、015．．．輸出

100．．．解碼器、位址解碼器

200．．．解碼器電路

A1、A2、A3、AD．．．位址信號

A1X、A2X、A3X、ADX．．．位址信號之補數

N1、N3、N4．．．節點

Claims (20)

1. 一種位址解碼器，係配置成解碼n-位元位址，該位址解碼器包括：複數個解碼器電路，各個該解碼器電路代表位址片，其中各個該等解碼器電路包含：第一級，其中該第一級包含具有n-1個輸入的第一邏輯電路，其中該第一邏輯電路係配置以提供第一輸出信號；以及第二級，其中該第二級包含具有耦接以接收該第一輸出信號的輸入的第二邏輯電路及具有耦接以接收該第一輸出信號的輸入的第三邏輯電路，其中該第二邏輯電路復耦接以接收該等n-1個位元之其中一者，且其中該第三邏輯電路復耦接以接收該等n-1個位元之該其中一者的補數，其中該第二邏輯電路係配置以提供第二輸出信號而該第三邏輯電路係配置以提供第三輸出信號；其中該位址解碼器係配置以藉由斷定該複數個解碼器電路之其中一者之該第二或第三輸出信號之其中一者來斷定複數個位址選擇輸出之其中一者，其中該位址選擇輸出對應於該n-位元位址。
2. 如申請專利範圍第1項之位址解碼器，其中該位址解碼器係耦接以接收2n個輸入信號，其中該等2n個輸入信號之半數為位址信號，且其中該等2n個輸入之半數為該等位址信號的補數。
3. 如申請專利範圍第2項之位址解碼器，其中各個該複數個解碼器電路係耦接以接收位址信號和互補位址信號的組合。
4. 如申請專利範圍第3項之位址解碼器，其中由該複數個解碼器電路之給定的其中一者所接收之該位址信號和互補位址信號的組合係取決於該給定的其中一者代表的位址片。
5. 如申請專利範圍第1項之位址解碼器，其中該第一邏輯電路包括NOR閘，而該第二及第三邏輯電路包括具有耦接至反相器的輸出的NAND閘。
6. 如申請專利範圍第1項之位址解碼器，其中各個該複數個解碼器電路包含：複數個輸入電晶體，各個該複數個輸入電晶體耦接以接收閘極端上的輸入，其中各個該第一複數個電晶體之通道係耦接於第一節點與參考節點之間；第一反相器電路，耦接於該第一節點與第二節點之間；第一通過閘電晶體，具有第一通道耦接於該第二節點與第三節點之間；第二通過閘電晶體，具有第二通道耦接於該第二節點與第四節點之間；第二反相器，耦接於該第三節點與第一輸出節點之間；以及第三反相器，耦接於該第四節點與第二輸出節點之 間。
7. 如申請專利範圍第6項之位址解碼器，其中該位址解碼器係配置以在接收該n-位元位址之前，對各個該複數個解碼器電路之該第一、第三和第四節點執行預先充電操作，其中對該第一節點執行該預先充電操作導致該第二節點之邏輯狀態變成該第一節點之邏輯狀態的邏輯補數。
8. 如申請專利範圍第1項之位址解碼器，其中該位址解碼器係配置以在該位址解碼器接收該n-位元位址之前，藉由對第一節點執行預先充電操作來斷定各個該複數個解碼器電路的該第一輸出信號。
9. 如申請專利範圍第1項之位址解碼器，其中該等n-1個輸入代表傳送至各個該複數個解碼器電路之複數個n個位元的最大有效子集。
10. 如申請專利範圍第1項之位址解碼器，其中該等n個位元之該其中一者係最小有效的該n-位元位址。
11. 一種用於解碼位址之方法，該方法包括下列步驟：傳送2n個位元至位址解碼器，其中該等2n個位元之半數代表n-位元位址的位址信號，且其中該等2n個位元之半數代表該等位址信號的補數；對用於各個該複數個位元片之n個位元之組合的n-1個位元執行第一邏輯功能，其中，相對於該複數個位元片之其他位元片，該n個位元之組合對各個該複數個位元片而言係唯一的，且其中該第一邏輯功能提供第 一輸出信號；執行用於各個該複數個位元片的第二邏輯功能，其中對該第一輸出信號及該等n個位元之其中一者執行該第二邏輯功能，其中該第二邏輯功能產生第二輸出信號；執行用於各個該複數個位元片的第三邏輯功能，其中對該第一輸出信號及該等n個位元之該其中一者的補數執行該第三邏輯功能，其中該第三邏輯功能產生第三輸出信號；以及藉由斷定該複數個位元片之其中一者之該第二或第三輸出信號之其中一者來提供位址選擇輸出，其中該位址選擇輸出對應於該n-位元位址。
12. 如申請專利範圍第11項之方法，其中該第一邏輯功能包括執行NOR功能。
13. 如申請專利範圍第11項之方法，其中該第二及第三邏輯功能各包括執行NAND功能。
14. 如申請專利範圍第13項之方法，復包括在執行該NAND功能後，該第二及第三邏輯功能執行反相器功能。
15. 如申請專利範圍第11項之方法，其中來自該第一邏輯功能的輸出係在第一電路節點上傳送，其中該第一輸出信號之反相係在第二電路節點上傳送，且其中該第一輸出信號之該反相係傳送至第三節點或第四節點之其中一者。
16. 如申請專利範圍第15項之方法，復包括在傳送該等2n 個位元至該位址解碼器之前，對各個該複數個位元片之各個該等第三及第四電路節點執行預先充電功能。
17. 如申請專利範圍第15項之方法，復包括在傳送該等2n個位元至該位址解碼器之前，藉由對該第一節點執行預先充電操作來斷定用於各個該複數個位元片的該第一輸出信號。
18. 如申請專利範圍第17項之方法，復包括除了回應接收該等2n個位元之位址解碼器的該一個解碼器電路以外，解除斷定所有其他解碼器電路的該第一輸出信號。
19. 如申請專利範圍第11項之方法，其中該等n-1個位元代表該n個位元之組合的最大有效子集。
20. 如申請專利範圍第19項之方法，其中該等n個位元之該其中一者代表最小有效的該n個位元之組合。