KR0186074B1 - 비교 회로 - Google Patents

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    • H03—ELECTRONIC CIRCUITRY
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Abstract

본 발명은 비교 회로에 관한 것으로, 종래에는 고속 패턴 매칭을 위한 병렬 비교 회로를 구현하는 경우 오아게이트 팬인만이 아니라 배타적 오아게이트의 팬인도 증가함으로 처리 속도가 매우 저하되고, 회로의 구현 면적도 배타적 오아게이트의 수만큼 증가하여 대용량의 고속 패턴 매칭이나 문자 탐색등에 적용하기 어려운 문제점이 있다. 이러한 점을 개선하기 위하여 본 발명은 두 입력값이 일치하면 1인 매치 신호, 다르면 0인 매치 신호를 출력하는 1비트 비교기를 N개 병렬 접속하여 확장하고 비교 인에이블 신호가 디스에이블될 때 매치 라인을 프리 챠지시키므로써 인에이블시 응답 속도를 향상시키도록 창안한 것으로, 본 발명은 패턴 매칭이나 문자 탐색등에서 대용량의 데이타를 처리하는 경우 고속 수행을 위해 매치 라인이 여러 개 있는 병렬 N비트 비교기를 구현하면 3개의 트랜지스터로 구성된 비교기 셀만을 추가하면 됨으로 종래 방식에 비해 면적도 훨씬 적게 설계할 수 있고, 또한, 비교기 셀이 3개의 트랜지스터로 구성되어 전력소모도 줄일 수 있다.

Description

비교회로
제1도는 종래의 1비트 비교기의 예시도.
제2도는 종래의 N-비트 비교 회로의 구성도.
제3도는 본 발명의 1비트 비교기의 구성도.
제4도는 본 발명의 N-비교 회로의 구성도.
제5도는 제3도에서 입력 신호에 따른 진리표.
* 도면의 주요부분에 대한 부호의 설명
201, 202 : 레지스터 203, 204, 210, 230 : 구동부
205 : 비교부 205-1∼205-N, 230 : 비교기 셀
본 발명은 비교 회로에 관한 것으로 특히, 패턴 매칭이나 문자 탐색등을 위한 응용에서 확장이 용이함은 물론 고속 처리에 적당하도록 한 비교 회로에 관한 것이다.
종래의 비교 회로는 제2도에 도시한 바와 같이, N비트의 입력 신호(VA)(VB)를 각기 저장하는 레지스터(101)(102)와, 상기 레지스터(101)(102)의 각 비트를 배타적 오아게이트(XR1∼XRN)에서 대응 비교하여 상기 배타적 오아게이트(XR1∼XRN)의 출력을 오아게이트(OR1)에서 논리합함에 의해 최종 비교 신호인 매치 신호(Match)를 출력하는 비교부(103)로 구성한다.
상기 배타적 오아게이트(XR1∼XRN)는 제1도와 같이 2개의 입력 신호(A)(B)에 대해 비교 신호(OUT)를 출력하는 1비트 비교기 셀이다.
이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
비교부(103)는 배타적 오아게이트(XR1∼XRN)가 레지스터(101)(102)의 대응하는 각 비트를 입력으로 하여 비교함에 의해 두 입력 신호의 레벨이 동일하면 0인 비교 신호를 출력하고, 다르면 1인 비교 신호를 출력하게 된다.
즉, 배타적 오아게이트(XR1∼XRN)는 제1도와 같이 2개의 입력 신호에 대해 비교 신호(OUT)를 출력하게 된다.
이에 따라, 오아게이트(OR1)가 배타적 오아게이트(XR1∼XRN)의 출력을 논리합함에 의해 최종 비교 신호인 매치 신호(Match)를 출력하는데, 상기 배타적 오아게이트(XR1∼XRN)의 출력중 하나라도 1인 신호이면 최종 비교 신호인 매치 신호(Match)는 1이 되고, 모두 0인 경우에만 최종 비교 신호인 매치 신호(Match)를 0으로 출력하게 된다.
그러나, 종래에는 비교 데이타의 비트수가 적을 때에는 별 문제가 없지만 비교 데이타가 수십 비트이상이 되면 오아게이트의 팬인(PANIN)이 증가하여 처리속도가 저하됨은 물론 오아게이트의 면적이 증가하는 문제점이 있다.
특히, 고속 패턴 매칭을 위한 병렬 비교 회로를 구현하는 경우 오아게이트의 팬인만이 아니라 배타적 오아게이트의 팬인도 증가함으로 처리 속도가 매우 저하되고 회로의 구현 면적도 배타적 오아게이트의 수만큼 증가하여 대용량의 고속 패턴 매칭이나 문자 탐색등에 적용하기 어려운 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 두 입력값이 일치하면 1인 매치 신호, 다르면 0인 매치 신호를 출력하는 1비트 비교기를 N개 병렬 접속하여 확장하고 비교 인에이블 신호가 디스에이블될 때 매치 라인을 프리 챠지 시키므로써 인에이블시 응답 속도를 향상하여 고속 동작하도록 창안한 비교 회로를 제공함에 목적이 있다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
본 발명에 따른 N비트 비교 회로는 제3도 및 제4도에 도시한 바와 같이, N비트의 입력 신호(VA= a1∼aN)(VB= b1∼bN)를 각기 저장하는 레지스터(201)(202)와, 비교 인에이블 신호(CEN)에 따라 상기 레지스터(201)의 N비트 입력 신호(VA) 및 그 입력신호(VA)의 반전 신호를 출력하는 제1구동부(203)와, 상기 레지스터(202)의 N비트 입력 신호(VB)와 그 입력 신호(VB)의 반전 신호를 출력하는 제2구동부(204)와, 상기 구동부(203)(204)의 출력을 입력으로 하여 각 대응 비트별로 비교함에 의해 매치 신호(Match)를 출력하는 비교부(205)와, 상기 매치 신호(Match)를 풀업시키는 풀업회로(206)로 구성한다.
상기 비교부(205)는 제1, 제2구동부(203)(204)의 출력 신호를 각 비트별로 대응 비교하는 N개의 비교기 셀(205-1∼205-N)로 구성된다.
상기 풀업 회로(206)은 전압(VDD)이 인가된 풀업 저항(R1)을 매치 단자(Match)에 접속하고 비교 인에이블 신호(CEN)가 게이트에 인가된 피모스 트랜지스터(P3)의 소스에 전압(VDD)을 인가하여 상기 피모스 트랜지스터(P3)의 드레인을 상기 매치 단자(Match)에 접속하도록 구성한다.
한편, 본 발명에 따른 1비트 비교 회로는 도3의 회로도에 도시한 바와 같이, 비교 인에이블 신호(CEN)에 따라 입력 신호(a)를 완충 증폭하는 버퍼(G1)와, 비교 인에이블 신호(CEN)에 따라 상기 버퍼(G1)의 출력단에 풀업 전압(VDD)을 인가하는 피모스 트랜지스터(P1)와, 상기 입력 신호(a)를 반전시키는 인버터(G3)와, 비교 인에이블 신호(CEN)에 따라 상기 인버터(G3)의 출력을 완충 증폭하는 버퍼(G2)와, 비교 인에이블 신호(CEN)에 따라 상기 버퍼(G2)의 출력단에 풀업 전압(VDD)을 인가하는 피모스 트랜지스터(P2)로 구성한 제1구동 회로(210)와; 입력 신호(b)를 직접 출력함과 아울러 그 입력 신호(b)를 인버터(G4)를 통해 반전하는 제2구동부(220)와; 상기 제1구동 회로(210)의 비반전 신호(a)가 드레인 단자에 인가된 엔모스 트랜지스터(T1)의 게이트에 상기 제2구동회로(220)의 비반전 신호(b)를 인가하고 상기 제1구동회로(210)의 반전 신호가 드레인에 인가된 엔모스 트랜지스터(T2)의 게이트에 상기 제2구동회로(220)의 반전 신호를 인가하며 상기 엔모스 트랜지스터(T1)(T2)의 소스를 공통 접속하여 그 공통 접속점을 소스가 매치 단자(Match)에 접속된 피모스 트랜지스터(T3)의 게이트에 접속하고 상기 피모스 트랜지스터(T3)의 드레인을 접지하여 구성한 비교기 셀(230)으로 구성한다.
따라서, 도4에서 제1구동부(203)는 제3도의 제1구동회로(210)를 N개 구비하여 구성하고, 제2구동부(204)는 제3도의 제2구동회로(220)를 N개 구비하여 구성하며, 비교기 셀(205-1∼205-N)은 제3도의 비교기 셀(230)과 동일하게 각기 구성한다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
우선적으로 본 발명의 기술적 구성요지를 제3도와 같은 1비트 비교회로를 참조하여 설명하면 다음과 같다.
비교 인에이블 신호 (CmpEn)가 1일 때 제1구동회로(210)는 버퍼(G1)가 입력 신호(a)를 비교기 셀(230)의 엔모스 트랜지스터(T1)의 드레인에 인가하고 인버터(G3)가 상기 입력 신호(a)를 반전하면 버퍼(G2)가 그 반전 신호를 상기 비교기 셀(230)의 엔모스 트랜지스터(T2)의 드레인에 인가한다.
그리고, 제2구동회로(220)는 비교기 셀(230)의 엔모스 트랜지스터(T1)의 게이트에 직접 인가되는 입력 신호(b)를 인버터(G4)가 반전하여 그 반전 신호를 상기 비교기 셀(230)의 엔모스 트랜지스터(T2)의 게이트에 인가한다.
이때, 입력 신호(b)가 하이이면 비교기 셀(230)은 엔모스 트랜지스터(T1)가 도통되어 입력 신호(a)가 피모스 트랜지스터(T3)의 게이트에 인가되고, 상기 입력 신호(b)가 로우이면 그 입력 신호(b)의 반전 신호에 의해 엔모스 트랜지스터(T2)가 도통되어 입력 신호(a)의 반전신호가 상기 피모스 트랜지스터(T3)의 게이트에 인가됨에 의해 매치 신호(Match)가 출력하게 된다.
따라서, 입력 신호(a)가 하이인 경우 입력 신호(b)가 하이이면 엔모스 트랜지스터(T1)가 도통되어 상기 하이인 입력 신호(a)가 게이트에 인가된 피모스 트랜지스터(T3)가 도통되지 못하므로 저항(R1)을 통한 풀업 전압에 의해 매치 신호(Match)는 하이가 되고, 상기 입력 신호(b)가 로우이면 엔모스 트랜지스터(T2)가 도통되어 로우인 반전 신호가 인가된 피모스 트랜지스터(T3)가 도통되므로 상기 저항(R1)을 통한 풀업 전압을 접지시켜 매치 신호(Match)는 로우가 된다.
반대로, 입력 신호(a)가 로우인 경우 입력 신호(b)가 하이이면 엔모스 트랜지스터(T1)가 도통되어 피모스 트랜지스터(T3)가 도통되므로 저항(R1)을 통한 풀업 전압을 접지시켜 매치 신호(Match)는 로우가 되고, 입력 신호(b)가 로우이면 엔모스 트랜지스터(T2)가 도통되어 피모스 트랜지스터(T3)가 도통되지 못하므로 상기 저항(R1)을 통한 풀업 전압에 의해 매치 신호(Match)는 하이가 된다.
다시 말해서, 피모스 트랜지스터(T3)가 오프상태일 때 매치 단자(Match)는 풀업 저항(R1)에 의해 전압(VDD) 값으로 풀업되어진다.
즉, 제5도의 표와 같이, 입력 신호(a)(b)가 같으면 매치 단자(Match)는 레벨 1이 되고, 다르면 레벨 0이 된다.
또한, 제1구동회로(210)에서 전압(VDD)과 3상태 버퍼(G1)(G2)의 출력 라인 사이에 비교 인에이블 신호(CmpEn)가 게이트에 접속된 풀업용 피모스 트랜지스터(P1)(P2)를 각기 접속하는 이유는 상기 비교 인에이블 신호(CmpEn)가 로우가 되어 비교 동작을 수행하지 않을 때 상기 버퍼(G1)(G2)의 출력단자를 프리 챠지시켜 비교기 셀(230)의 엔모스 트랜지스터(T1)(T2)의 게이트에 인가되는 신호(b)의 레벨에 상관없이 상기 엔모스 트랜지스터(T1)(T2)의 접속점 레벨을 1로 유지시킴으로써 매치 라인(Match)을 1로 유지하여 풀업 저항(R1)을 포함한 매치 라인(Match)의 전류가 피모스 트랜지스터(T3)을 통해 누설되는 것을 방지하고, 상기 매치 라인(Match)의 프리 챠지에 따른 동작 속도를 빠르게 하기 위한 것이다.
한편, 상기와 같은 동작을 수행하는 1-비트 비교 회로를 N개 병렬로 접속하여 확장하면 제4도와 같은 N-비트 비교 회로를 구현할 수 있다.
여기서, 도3의 비교기 셀(230)과 동일하게 구성한 비교기 셀(250-1∼205-N)중 하나의 셀이라도 엔모스 트랜지스터(T1)(T2)의 접속점 레벨이 0이면 해당 셀의 피모스 트랜지스터(T3)가 도통되어 매치 라인(Match)이 0으로 되므로 2개의 N 비트 신호(VA)(VB)가 동일하지 않음을 나타내게 된다.
그리고 풀업 회로(206)의 피모스 트랜지스터(P3)는 비교 인에이블 신호(CmpEn)가 0으로 디스에이블될 때 매치 라인(Match)을 고속으로 프리챠지시킴으로써 비교 동작시 고속 동작을 실현할 수 있다.
이에 따라, 풀업 저항(R1)의 값을 최대한 높여 동작 속도와 전력 소모를 절감할 수 있다.
즉, 상기와 같은 N-비트 비교 회로가 고속 동작하는 이유는 아래와 같다.
1) 비교 인에이블 신호(CmpEn)가 0으로 인에이블된 동안 신호선(VA)()이 1로 프리챠지되어 신호선이 0에서 1로 챠지되는 지연 시간이 필요없으며, 2) 비교 인에이블 신호(CmpEn)가 디스에이블되어 있을 경우 매치 라인(Match)이 피모스 트랜지스터(P3)에 의해 프리 챠지되어 속도를 향상시키고 상기 비교 인에이블 신호(CmpEn)가 인에이블시에는 N개의 비교기 셀(205-1∼205-N)중 하나라도 2 입력의 값이 같지 않으면 해당 셀의 피모스 트랜지스터(T3)가 턴온되어 매치 라인(Match)이 0으로 방전됨으로 응답 속도가 빠르게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 1비트 비교 회로의 경우 종래의 기술에 비하여 면적이 훨씬 크고 속도 향상도 별로 없지만 N-비트 비교 회로를 구현하면 비트 값이 커질수록 비교 속도를 빠르게 향상시킬 수 있는 효과가 있다.
특히, 패턴 매칭이나 문자 탐색등에서 대용량의 데이타를 처리하는 경우 고속 수행을 위해 매치 라인이 여러 개 있는 병렬 N비트 비교기를 구현하면 3개의 트랜지스터로 구성된 비교기 셀만을 추가하면 됨으로 종래 방식에 비해 면적도 훨씬 적게 설계할 수 있다.
또한, 비교기 셀이 3개의 트랜지스터로 구성되어 전력 소모도 줄일 수 있는 효과가 있다.

Claims (5)

  1. N비트의 입력 신호(VA)(VB)를 각기 저장하는 레지스터(201)(202)와, 비교 인에이블 신호(CmpEn)에 따라 상기 레지스터(201)의 N비트 입력 신호(VA) 및 그 입력신호(VA)의 반전 신호를 출력하는 제1구동부(203)와, 상기 레지스터(202)의 N비트 입력 신호()와 그 입력 신호(VB)의 반전 신호()를 출력하는 제2구동부(204)와, 상기 구동부(203)(204)의 출력을 각 비트별로 대응 비교함에 의해 매치 신호(Match)를 출력하는 비교부(205)와, 비교 인에이블 신호(CmpEn)가 디스에이블되면 매치 라인(Match)를 풀업시키는 풀업 회로(206)로 구성한 것을 특징으로 하는 비교 회로.
  2. 제1항에 있어서, 제1구동부(203)는 비교 인에이블 신호(GmpEn)에 따라 입력 신호(a)를 완충 증폭하는 비교부(205)에 출력하는 버퍼(G1)와, 비교 인에이블 신호(GmpEn)에 따라 상기 버퍼(G1)의 출력단에 풀업 전압(VDD)을 인가하는 피모스 트랜지스터(P1)와, 상기 입력 신호(ai)를 반전시키는 인버터(G3)와, 비교 인에이블 신호(GmpEn)에 따라 상기 인버터(G3)의 출력을 완충 증폭하여 상기 비교부(205)에 출력하는 버퍼(G2)와, 비교 인에이블 신호(GmpEn)에 따라 상기 버퍼(G2)의 출력단에 풀업 전압(VDD)을 인가하는 피모스 트랜지스터(P2)로 이루어진 구동 회로를 N개 병렬 접속하여 구성한 것을 특징으로 하는 비교 회로.
  3. 제1항에 있어서, 제2구동부(204)는 비교부(205)로 그대로 출력되는 입력 신호(b)를 반전하여 그 반전 신호를 상기 비교부(205)에 출력하는 인버터를 N개 병렬 접속하여 구성한 것을 특징으로 하는 비교 회로.
  4. 제1항에 있어서, 비교부(205)는 N개의 비교기 셀(205-1∼205-N)을 구비하며 그 비교기 셀(205-1∼205-N)은 제1구동부(203)의 비반전 신호(a)가 드레인 단자에 인가된 엔모스 트랜지스터(T1)의 게이트에 제2구동부(204)의 비반전 신호(b)를 인가하고 제1구동부(203)의 반전 신호가 드레인에 인가된 엔모스 트랜지스터(T2)의 게이트에 제2구동부(204)의 반전 신호를 인가하며 상기 엔모스 트랜지스터(T1)(T2)의 소스를 공통 접속하여 그 공통 접속점을 소스가 매치 단자(Match)에 접속된 피모스 트랜지스터(T3)의 게이트에 접속하고 상기 피모스 트랜지스터(T3)의 드레인을 접지하여 각기 구성하여 상기 비교기 셀(205-1∼205-N)에서 상기 제1, 제2구동부(203)(204)의 출력 신호를 각 비트별로 대응 비교하도록 구성한 것을 특징으로 하는 비교 회로.
  5. 제1항에 있어서, 풀업 회로(206)는 전압(VDD)이 인가된 풀업 저항(R1)을 매치 단자(Match)에 접속하고 비교 인에이블 신호(GmpEn)가 게이트에 인가된 피모스 트랜지스터(P3)를 전압(VDD)과 상기 매치 단자(Match)사이에 접속하여 구성한 것을 특징으로 하는 비교 회로.
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