KR970055416A - 비교 회로 - Google Patents

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KR970055416A
KR970055416A KR1019950070179A KR19950070179A KR970055416A KR 970055416 A KR970055416 A KR 970055416A KR 1019950070179 A KR1019950070179 A KR 1019950070179A KR 19950070179 A KR19950070179 A KR 19950070179A KR 970055416 A KR970055416 A KR 970055416A
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유진수
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문정환
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 비교 회로에 관한 것으로, 종래에는 고속 패턴 매칭을 위한 병렬 비교 회로를 구현하는 경우 오아게이트의 팬인만이 아니라 배타적 오아게이트의 팬인도 증가함으로 처리 속도가 매우 저하되고 회로의 구현면적도 배타적 오아게이트의 수만큼 증가하여 대용량의 고속 패턴 매칭이나 문자 탐색등에 적용하기 어려운 문제점이 있다. 이러한 점을 개선하기 위하여 본 발명은 두 입력값이 일치하면 "1"인 매치 신호, 다르면 "0"인 매치 신호를 출력하는 1비트 비교기를 N개 병렬 접속하여 확장하고 비교 인이블 신호가 디스에이블될 때 매치라인을 프리 챠지시키므로써 인에이블시 응답 속도를 향상시키도록 창안한 것으로, 본 발명은 패턴 매칭이나 문자 탐색등에서 대용량의 데이타를 처리하는 경우 고속 수행을 위해 매치 라인이 여러 개 있는 병령 N비트 비교기를 구현하면 3개의 트랜지스터로 구성된 비교기 셀만을 추가하면 됨으로 종래 방식에 비해 면적도 훨씬 적게 설계할 수 있고 또한, 비교기 셀이 3개의 트랜지스터로 구성되어 전력 소모도 줄일 수 있다.

Description

비교 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 1비트 비교기의 구성도,
제4도는 본 발명의 N-비교 회로의 구성도,
제5도는 제3도에서 입력 신호에 따른 진리표.

Claims (5)

  1. N비트의 입력 신호(VA)(VB)를 각기 저장하는 레지스터(210)(202)와, 비교 인에이블 신호(CmpEn)에 따라 상기 레지스터(201)의 N비트 입력 신호(A) 및 그 입력 신호(A)의 반전 신호(A)를 출력하는 제1구동부(203)와, 상기 레지스터(202)의 N비트 입력 신호(B)와 그 입력 신호(B)의 반전 신호(B)를 출력하는 제2구동부(204)와, 상기 구동부(203)(204)의 출력을 입력으로 하여 각 비트별로 대응 비교함에 의해 매치 신호(Match)를 출력하는 비교부(205)와, 비교 인에이블 신호(CmpEn)가 디스에이블되면 매치 라인(Match)을 풀업시키는 풀업 회로(206)로 구성된 것을 특징으로 하는 비교 회로.
  2. 제1항에 있어서, 제1구동부(203)는 비교 인에이블 신호(G1)에 따라 입력 신호(VAi)를 완충 증폭하여 비교부(205)에 출력하는 버퍼(G1)와, 비교 인에이블 신호(CEN)에 따라 상기 버퍼(G1)의 출력단에 풀업 전압(VDD)을 인가하는 피모스 트랜지스터(P1)와, 상기 입력 신호(VAi)를 반전시키는 인버터(G3)와, 비교 인에이블 신호(CEN)에 따라 상기 인버터(G3)의 출력을 완충 증폭하여 상기 비교부(205)에 출력하는 버퍼(G2)와, 비교 인에이블 신호(CEN)에 따라 상기 버퍼(G2)의 출력단에 풀업 전압(VDD)을 인가하는 피모스 트랜지스터(P2)로 이루어진 N개의 구동단을 병렬 접속하여 구성한 것을 특징으로 하는 비교 회로.
  3. 제1항에 있어서, 제2구동부(204)는 입력 신호(VBi)를 비교부(205)에 직접 출력한과 아울러 그 입력 신호(VBi)의 반전 신호가 상기 비교부(205)에 출력하도록 인버터를 N개 구비한 것을 특징으로 하는 비교 회로.
  4. 제1항에 있어서, 비교부(205)는 제1구동부(203)의 비반전 신호가 드레인 단자에 인가된 엔모스 트랜지스터(T1)의 게이트에 제2구동부(204)의 비반전 신호를 인가하고 제1구동부(203)의 반전 신호가 드레인에 인가된 엔모스 트랜지스터(T2)의 게이트에 제2구동부(204)의 비반전 신호를 인가하며 상기 엔모스 트랜시스터(T1)(T2)의 소스를 공통 접속하여 그 공통 접속점을 소스가 매치 단자(Match)에 접속된 피모스 트랜지스터(T3)의 게이트에 접속하고 상기 피모스 트랜지스터(T3)의 드레인을 접지하여 각기 구성한 비교기 셀(205-1~205-N)에서 상기 제1, 제2구동부(203)(204)의 출력 신호를 각 비트별로 대응 비교하도록 구성한 것을 특징으로 하는 비교 회로.
  5. 제1항에 있어서, 풀업 회로(206)는 전압(VDD)이 인가된 풀업 회로(R1)을 매치 단자(Match)에 접속하고 비교 인에이블 신호(CEN)가 게이트에 인가된 피모스 트랜지스터(P3)가 전압(VDD)가 상기 매치 단자(Match)에 접속되도록 구성한 것을 특징으로 하는 비교 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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