KR100401530B1 - 데이타 출력 버퍼 회로 - Google Patents

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Abstract

본 발명은 데이타 출력 버퍼 회로에 관한 것으로, 두개의 NMOS 트랜지스터가 직렬로 연결되어 각각 전원 전압과 접지 전압을 스위칭 제어하도록 구성되어 데이타 출력 인에이블 신호에 의하여 구동되는 충전 회로를 구비하여 출력단을 전원 전압과 접지 전압의 중간 레벨로 예비 충전하므로써, 출력단에서 발생하는 출력 신호의 레벨 천이 시간이 현저히 감소하여 데이타 출력 속도를 크게 향상시키는 효과가 있다.

Description

데이타 출력 버퍼 회로
본 발명은 데이타 출력 버퍼 회로에 관한 것으로, 데이타 출력 인에이블 신호를 입력으로 받아 구동하여 출력단을 빠른 시간에 전원 전압과 접지 전압의 중간 레벨로 충전하여 데이타의 출력 속도를 향상시킨 데이타 출력 버퍼에 관한 것이다.
일반적으로 데이타 출력 버퍼 회로는 데이타 신호와 데이타 출력 인에이블 신호를 입력으로 받아 구동되며, 지연 수단을 통하여 입력된 데이타가 출력될 수 있는 소정의 출력 타이밍을 확보하여, 확보된 타이밍 동안 출력단으로 입력된 데이타를 출력하도록 이루어진다.
이와 같은 종래의 데이타 출력 버퍼 회로를 제 1 도를 참조하여 설명하면 다음과 같다.
제 1 도는 종래의 데이타 출력 버퍼 회로를 나타낸 회로도이다.
제 1 도에 나타낸 바와 같이, 데이타 출력 인에이블 신호(DOE)와 인버터(INV11)를 통해 반전된 하이 레벨 데이타 신호(DOT)가 NAND 게이트(NAND1)에 입력되도록 연결된다.
NAND 게이트(NAND1)의 출력 신호는 인버터(INV12)를 통해 반전되어 NMOS 트랜지스터(Q1)의 게이트 단자와 인버터(INV13)에 입력되도록 연결된다.
인버터(INV13)의 출력 신호는 인버터(INV14)를 통해 반전되어 데이타 인에이블 신호(DOE)와 함께 NAND 게이트(NAND2)에 입력되며, NAND 게이트(NAND2)의 출력 신호는 인버터(INV15)를 통해 반전되어 NMOS 트랜지스터(Q3)의 게이트 단자에 입력되도록 연결된다.
데이타 출력 인에이블 신호(DOE)와 인버터(INV21)를 통해 반전된 하이레벨 데이타 신호(DOT)가 NAND 게이트(NAND3)에 입력되도록 연결된다.
NAND 게이트(NAND4)의 출력 신호는 인버터(INV22)를 통해 반전되어 NMOS 트랜지스터(Q2)의 게이트 단자와 인버터(INV23)에 입력되도록 연결된다.
인버터(INV23)의 출력 신호는 인버터(INV24)를 통해 반전되어 데이타 인에이블 신호(DOE)와 함께 NAND 게이트(NAND4)에 입력되며, NAND 게이트(NAND4)의 출력 신호는 인버터(INV25)를 통해 반전되어 NMOS 트랜지스터(Q4)의 게이트 단자에 입력되도록 연결된다.
이와 같이 구성된 종래의 데이타 출력 버퍼 회로의 동작을 설명하면 다음과 같다.
로우 레벨 데이타 신호(DOB)와 교번하는 신호인 하이 레벨 데이타 신호(DOT)가 로우 레벨이고 데이타 출력 인에이블 신호(DOE)가 로우 레벨인 경우에는 NAND 게이트(NAND1)의 출력 신호는 로우 레벨로 된다.
NAND 게이트(NAND1)의 출력 신호가 인버터(INV12)를 통해 하이 레벨로 반전되어 NMOS 트랜지스터(Q1)의 게이트 단자에 입력됨으로써 NMOS 트랜지스터(Q1)가 턴 온되어 하이 레벨의 전원 전압(VCC)이 출력단(OUT)에 출력된다.
인버터(INV12)의 출력 신호가 인버터(INV13)(INV14)를 통해 재 반전된 하이 레벨의 신호와, 마찬가지로 하이 레벨 신호인 출력 인에이블 신호(DOE)가 NAND 게이트(NAND2)에 입력되어 NAND 게이트(NAND2)에서는 로우 레벨의 신호가 출력된다.
NAND 게이트(NAND2)에서 출력된 로우 레벨의 신호는 인버터(INV15)를 통해 하이 레벨로 반전되어 NMOS 트랜지스터(Q3)의 게이트 단자에 입력되므로써 NMOS 트랜지스터(Q3)가 턴 온되어 하이 레벨의 전원 전압(VCC)이 출력단(OUT)에 출력된다.
하이 레벨 데이타 신호(DOT)와 교번하는 신호인 로우 레벨 데이타 신호(DOB)가 로우 레벨이고 데이타 출력 인에이블 신호(DOE)가 로우 레벨인 경우에는 NAND 게이트(NAND3)의 출력 신호는 로우 레벨로 된다.
NAND 게이트(NAND3)의 출력 신호가 인버터(INV22)를 통해 하이 레벨로 반전되어 NMOS 트랜지스터(Q2)의 게이트 단자에 입력됨으로써 NMOS 트랜지스터(Q2)가턴 온되어 로우 레벨의 접지 전압(VSS)이 출력된다.
인버터(INV22)의 출력 신호가 인버터(INV23)(INV24)를 통해 재 반전된 하이 레벨의 신호와, 마찬가지로 하이 레벨 신호인 출력 인에이블 신호(DOE)가 NAND 게이트(NAND4)에 입력되어 NAND 게이트(NAND4)에서는 로우 레벨의 신호가 출력된다.
NAND 게이트(NAND4)에서 출력된 로우 레벨의 신호는 인버터(INV25)를 통해 하이 레벨로 반전되어 NMOS 트랜지스터(Q4)의 게이트 단자에 입력되므로써 NMOS 트랜지스터(Q4)가 턴 온되어 출력단(OUT)에 로우 레벨의 접지 전압(VSS)이 출력된다.
그러나 이와 같이 동작하는 데이타 출력 버퍼 회로는 데이타 출력 인에이블 신호(DOE)의 펄스 폭이 작기 때문에 출력단에 충분한 예비 충전이 이루어지지 않아 출력단의 전압 레벨의 스윙 폭이 커서 데이타 출력 속도가 매우 느려지는 문제가 있다.
따라서 본 발명은 데이타 출력 인에이블 신호에 의하여 구동되는 충전 회로를 구비하여 출력단을 예비 충전하므로써, 출력단에서 발생하는 출력 신호의 스윙 시간이 현저히 감소하여 데이타 출력 속도를 크게 향상시키도록 하는 목적이 있다.
이와 같은 목적의 본 발명은, 데이타 출력 인에이블 신호를 입력으로 받아 전원 전압과 접지 전압을 동시에 출력단에 전달하여 출력단을 전원 전압과 접지 전압의 중간 레벨로 만들기 위한 충전 회로를 포함하여 이루어진다.
이와 같은 본 발명의 일실시예를 제 2 도를 참조하여 설명하면 다음과 같다.
제 2 도는 본 발명의 데이타 출력 버퍼 회로를 나타낸 회로도이다.
제 2 도에 나타낸 바와 같이 데이타 출력 인에이블 신호(DOE)와인버터(INV31)를 통해 반전된 하이 레벨 데이타 신호(DOT)가 NAND 게이트(NAND5)에 입력되도록 연결된다.
NAND 게이트(NAND5)의 출력 신호는 인버터(INV32)를 통해 반전되어 NMOS 트랜지스터(Q5)의 게이트 단자와 인버터(INV33)에 입력되도록 연결된다.
인버터(INV33)의 출력 신호는 인버터(INV34)를 통해 반전되어 데이타 인에이블 신호(DOE)와 함께 NAND 게이트(NAND6)에 입력되며, NAND 게이트(NAND6)의 출력 신호는 인버터(INV35)를 통해 반전되어 NMOS 트랜지스터(Q7)의 게이트 단자에 입력되도록 연결된다.
데이타 출력 인에이블 신호(DOE)와 인버터(INV41)를 통해 반전된 하이 레벨 데이타 신호(DOT)가 NAND 게이트(NAND7)에 입력되도록 연결된다.
NAND 게이트(NAND7)의 출력 신호는 인버터(INV42)를 통해 반전되어 NMOS 트랜지스터(Q6)의 게이트 단자와 인버터(INV43)에 입력되도록 연결된다.
인버터(INV43)의 출력 신호는 인버터(INV44)를 통해 반전되어 데이타 인에이블 신호(DOE)와 함께 NAND 게이트(NAND8)에 입력되며, NAND 게이트(NAND8)의 출력 신호는 인버터(INV45)를 통해 반전되어 NMOS 트랜지스터(Q8)의 게이트 단자에 입력되도록 연결된다.
제 2 도에서 인용부호 100으로 나타낸 블록은 본 발명에 따른 충전 회로이다.
충전 회로(100)의 구성은, 두개의 NMOS 트랜지스터(Q9)(Q10)가 직렬로 연결되며, NMOS 트랜지스터(Q9)의 드레인 단자는 전원 전압(VCC) 단자에 연결되고 NMOS트랜지스터(Q10)의 소스 단자는 접지 전압(VSS) 단자에 연결된다.
두개의 NMOS 트랜지스터(Q9)(Q10)의 각각의 게이트 단자에는 데이타 출력 인에이블 신호(DOE)가 입력되도록 연결되고, NMOS 트랜지스터(Q9)의 소스 단자와 NMOS 트랜지스터(Q10)의 드레인 단자가 연결된 노드에서 출력되는 신호가 출력단(OUT)에 전달되도록 연결된다.
이와 같이 구성된 본 발명의 데이타 출력 버퍼 회로의 동작을 설명하면 다음과 같다.
로우 레벨의 데이타 출력 인에이블 신호(DOE)가 인버터(INV46)에 의해 하이 레벨로 반전되어 두개의 NMOS 트랜지스터(Q9)(Q10)의 게이트 단자에 각각 입력되어 NMOS 트랜지스터(Q9)(Q10)가 모두 턴 온된다.
각각 전원 전압(VCC) 단자와 접지 전압 단자(VSS)에 연결되어 있는 NMOS 트랜지스터(Q9)(Q10)가 턴 온됨에 따라 충전 회로의 출력은 전원 전압(VCC)과 접지 전압(VSS)의 중간 레벨의 신호를 출력한다.
충전 회로(100)에서 출력된 전원 전압과 접지 전압의 중간 레벨이 출력단(OUT)에 전달되어 출력단(OUT)을 전원 전압과 접지 전압의 중간 레벨로 충전하도록 이루어진다.
이와 같은 상태에서 로우 레벨 데이타 신호(DOB)와 교번하는 신호인 하이 레벨 데이타 신호(DOT)가 로우 레벨이고 데이타 출력 인에이블 신호(DOE)가 로우 레벨인 경우에는 NAND 게이트(NAND5)의 출력 신호는 로우 레벨로 된다.
NAND 게이트(NAND5)의 출력 신호가 인버터(INV32)를 통해 하이 레벨로 반전되어 NMOS 트랜지스터(Q5)의 게이트 단자에 입력됨으로써 NMOS 트랜지스터(Q5)가 턴 온되어 출력단(OUT)에 하이 레벨의 전원 전압(VCC)이 출력된다.
인버터(INV32)의 출력 신호가 인버터(INV33)(INV34)를 통해 재 반전된 하이 레벨의 신호와, 마찬가지로 하이 레벨 신호인 출력 인에이블 신호(DOE)가 NAND 게이트(NAND5)에 입력되어 NAND 게이트(NAND6)에서는 로우 레벨의 신호가 출력된다.
NAND 게이트(NAND6)에서 출력된 로우 레벨의 신호는 인버터(INV35)를 통해 하이 레벨로 반전되어 NMOS 트랜지스터(Q7)의 게이트 단자에 입력되므로써 NMOS 트랜지스터(Q7)를 턴 온시켜 하이 레벨의 전원 전압(VCC)을 출력한다.
하이 레벨 데이타 신호(DOT)와 교번하는 신호인 로우 레벨 데이타 신호(DOB)가 로우 레벨이고 데이타 출력 인에이블 신호(DOE)가 로우 레벨인 경우에는 NAND 게이트(NAND7)의 출력 신호는 로우 레벨로 된다.
NAND 게이트(NAND7)의 출력 신호가 인버터(INV42)를 통해 하이 레벨로 반전되어 NMOS 트랜지스터(Q6)의 게이트 단자에 입력됨으로써 NMOS 트랜지스터(Q6)가 턴 온되어 로우 레벨의 접지 전압(VSS)이 출력단(OUT)에 출력된다.
인버터(INV42)의 출력 신호가 인버터(INV43)(INV44)를 통해 재 반전된 하이 레벨의 신호와, 마찬가지로 하이 레벨 신호인 출력 인에이블 신호(DOE)가 NAND 게이트(NAND8)에 입력되어 NAND 게이트(NAND8)에서는 로우 레벨의 신호가 출력된다.
NAND 게이트(NAND8)에서 출력된 로우 레벨의 신호는 인버터(INV45)를 통해 하이 레벨로 반전되어 NMOS 트랜지스터(Q8)의 게이트 단자에 입력되므로써 NMOS 트랜지스터(Q8)를 턴 온시켜 로우 레벨의 접지 전압(VSS)을 출력한다.
즉, 출력단(OUT)의 전압 레벨이 본 발명의 충전 회로(100)에서 출력되는 전원 전압과 접지 전압의 중간 레벨로 충전이 이루어진 상태에서 출력 신호의 레벨 천이가 이루어지므로 출력 데이타의 레벨 천이에 소요되는 시간이 극히 짧아져서 결과적으로 데이타 출력 속도가 매우 향상되는 것이다.
따라서 본 발명은 데이타 출력 인에이블 신호에 의하여 구동되는 충전 회로를 구비하여 출력단을 예비 충전하므로써, 출력단에서 발생하는 출력 신호의 스윙 시간이 현저히 감소하여 데이타 출력 속도를 크게 향상시키는 효과가 있다.
제 1 도는 종래의 데이타 출력 버퍼 회로를 나타낸 회로도.
제 2 도는 본 발명의 데이타 출력 버퍼 회로를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
INV11∼INV41 : 인버터 NAND1∼NAND8 : NAND 게이트
Q1∼Q10 : NMOS 트랜지스터 DOT : 하이 레벨 데이타 신호
DOB : 로우 레벨 데이타 신호 DOE : 데이타 출력 인에이블 신호
100 : 충전 회로

Claims (3)

  1. 데이타 출력 버퍼 회로에 있어서,
    데이타 출력 인에이블 신호를 입력으로 받아 전원 전압과 접지 전압을 동시에 출력단에 전달하여 출력단을 전원 전압과 접지 전압의 중간 레벨로 만들기 위한 충전 회로를 포함하는 것이 특징인 데이타 출력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 충전 회로는 전원 전압 단자에 연결된 제 1 스위칭 소자와 접지 전압 단자에 연결된 제 2 스위칭 소자가 직렬로 연결되고, 상기 제 1 스위칭 소자와 상기 제 2 스위칭 소자는 데이타 출력 인에이블 신호를 입력으로 받아 스위칭 동작하도록 이루어지며, 상기 제 1 및 제 2 스위칭 소자를 통하여 출력되는 신호가 상기 출력단에 전달되도록 이루어지는 것이 특징인 데이타 출력 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 제 1 스위칭 소자와 제 2 스위칭 소자는 각각 제 1 NMOS 트랜지스터와 제 2 NMOS 트랜지스터로 이루어지는 것이 특징인 데이타 출력 버퍼 회로.
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