JPH0621804A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0621804A JPH0621804A JP4177857A JP17785792A JPH0621804A JP H0621804 A JPH0621804 A JP H0621804A JP 4177857 A JP4177857 A JP 4177857A JP 17785792 A JP17785792 A JP 17785792A JP H0621804 A JPH0621804 A JP H0621804A
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- C01—INORGANIC CHEMISTRY
- C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
- C01B21/00—Nitrogen; Compounds thereof
- C01B21/06—Binary compounds of nitrogen with metals, with silicon, or with boron, or with carbon, i.e. nitrides; Compounds of nitrogen with more than one metal, silicon or boron
- C01B21/068—Binary compounds of nitrogen with metals, with silicon, or with boron, or with carbon, i.e. nitrides; Compounds of nitrogen with more than one metal, silicon or boron with silicon
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Abstract
(57)【要約】
【目的】 前段論理回路部と後段論理回路部とを含む半
導体集積回路のプリチャージ時間を短縮する。 【構成】 ゲート電極にクロック信号１０２が入力され
るプリチャージ用のＰチャネルＭＯＳトランジスタ２
と、ゲート電極にクロック信号１０２が入力される接地
用のＮチャネルＭＯＳトランジスタ４と、信号群１０１
を入力し所定の論理処理を行い、処理結果を出力端Ａに
出力する論理処理部３とを含む前段論理回路部１と、出
力端Ａおける出力信号と、反転クロック信号１０３との
ＮＯＲ処理を行うＮＯＲ回路９と、ゲート電極にＮＯＲ
回路９の出力信号１０４が入力されるプリチャージ用の
ＰチャネルＭＯＳトランジスタ６と、ゲート電極にＮＯ
Ｒ回路９の出力信号１０４が入力されるＮチャネルＭＯ
Ｓトランジスタ８と、信号群１０５を入力し所定の論理
処理を行い、処理結果を出力端Ｂに出力する論理処理部
７とを含む後段論理回路部５と、出力端Ｂよりの出力信
号と、反転クロック信号１０３とのＮＯＲ処理を行うＮ
ＯＲ回路１０とを備えて構成される。
導体集積回路のプリチャージ時間を短縮する。 【構成】 ゲート電極にクロック信号１０２が入力され
るプリチャージ用のＰチャネルＭＯＳトランジスタ２
と、ゲート電極にクロック信号１０２が入力される接地
用のＮチャネルＭＯＳトランジスタ４と、信号群１０１
を入力し所定の論理処理を行い、処理結果を出力端Ａに
出力する論理処理部３とを含む前段論理回路部１と、出
力端Ａおける出力信号と、反転クロック信号１０３との
ＮＯＲ処理を行うＮＯＲ回路９と、ゲート電極にＮＯＲ
回路９の出力信号１０４が入力されるプリチャージ用の
ＰチャネルＭＯＳトランジスタ６と、ゲート電極にＮＯ
Ｒ回路９の出力信号１０４が入力されるＮチャネルＭＯ
Ｓトランジスタ８と、信号群１０５を入力し所定の論理
処理を行い、処理結果を出力端Ｂに出力する論理処理部
７とを含む後段論理回路部５と、出力端Ｂよりの出力信
号と、反転クロック信号１０３とのＮＯＲ処理を行うＮ
ＯＲ回路１０とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にダイナミック型の論理処理部を備えて構成される半
導体集積回路に関する。
特にダイナミック型の論理処理部を備えて構成される半
導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、図３
に示されるように、ソース電極が電源電圧ＶDDに接続さ
れ、ドレイン電極が出力端Ｆに接続されて、ゲート電極
にクロック信号１２１が入力されるプリチャージ用のＰ
チャネルＭＯＳトランジスタ３１と、ソース電極が接地
電位に接続され、ゲート電極にクロック信号１２１が入
力されるＮチャネルＭＯＳトランジスタ３３と、信号群
１２０を入力とする複数のＭＯＳトランジスタを備えて
形成されており、出力端がＰチャネルＭＯＳトランジス
タ３１のドレイン電極に接続され、接地端がＮチャネル
ＭＯＳトランジスタ３３のドレイン電極に接続されて、
信号群１２０に対する所定の論理処理を行い、その処理
結果としての出力信号１２２を当該出力端Ｆに出力する
論理処理部３２とを含む前段論理回路部３０と、前記出
力端Ｆより出力される出力信号１２２を受けて反転して
出力するインバータ３８と、ソース電極が電源電圧ＶDD
に接続され、ドレイン電極が出力端Ｇに接続されて、ゲ
ート電極にインバータ３８の出力信号が入力されるプリ
チャージ用のＰチャネルＭＯＳトランジスタ３５と、ソ
ース電極が接地電位に接続され、ゲート電極にインバー
タ３８の出力信号が入力されるＮチャネルＭＯＳトラン
ジスタ３７と、信号群１２３を入力とする複数のＭＯＳ
トランジスタを備えて形成されており、出力端がＰチャ
ネルＭＯＳトランジスタ３５のドレイン電極に接続さ
れ、接地端がＮチャネルＭＯＳトランジスタ３７のドレ
イン電極に接続されて、信号群１２３に対する所定の論
理処理を行い、その処理結果としての出力信号１２３を
当該出力端Ｇに出力する論理処理部３６とを含む後段論
理回路部３４と、出力端Ｇよりの出力信号１２３を反転
して出力するインバータ３９とを備えて構成される（特
許願 平成３−０１１８１２号）。
に示されるように、ソース電極が電源電圧ＶDDに接続さ
れ、ドレイン電極が出力端Ｆに接続されて、ゲート電極
にクロック信号１２１が入力されるプリチャージ用のＰ
チャネルＭＯＳトランジスタ３１と、ソース電極が接地
電位に接続され、ゲート電極にクロック信号１２１が入
力されるＮチャネルＭＯＳトランジスタ３３と、信号群
１２０を入力とする複数のＭＯＳトランジスタを備えて
形成されており、出力端がＰチャネルＭＯＳトランジス
タ３１のドレイン電極に接続され、接地端がＮチャネル
ＭＯＳトランジスタ３３のドレイン電極に接続されて、
信号群１２０に対する所定の論理処理を行い、その処理
結果としての出力信号１２２を当該出力端Ｆに出力する
論理処理部３２とを含む前段論理回路部３０と、前記出
力端Ｆより出力される出力信号１２２を受けて反転して
出力するインバータ３８と、ソース電極が電源電圧ＶDD
に接続され、ドレイン電極が出力端Ｇに接続されて、ゲ
ート電極にインバータ３８の出力信号が入力されるプリ
チャージ用のＰチャネルＭＯＳトランジスタ３５と、ソ
ース電極が接地電位に接続され、ゲート電極にインバー
タ３８の出力信号が入力されるＮチャネルＭＯＳトラン
ジスタ３７と、信号群１２３を入力とする複数のＭＯＳ
トランジスタを備えて形成されており、出力端がＰチャ
ネルＭＯＳトランジスタ３５のドレイン電極に接続さ
れ、接地端がＮチャネルＭＯＳトランジスタ３７のドレ
イン電極に接続されて、信号群１２３に対する所定の論
理処理を行い、その処理結果としての出力信号１２３を
当該出力端Ｇに出力する論理処理部３６とを含む後段論
理回路部３４と、出力端Ｇよりの出力信号１２３を反転
して出力するインバータ３９とを備えて構成される（特
許願 平成３−０１１８１２号）。
【０００３】上記の従来例においては、クロック信号１
２１が“Ｌ”レベルの時には、ＰチャネルＭＯＳトラン
ジスタ３１はＯＮし、ＮチャネルＭＯＳトランジスタ３
３はＯＦＦとなり、前段論理回路部３０の出力信号１２
２は“Ｈ”レベルにプリチャージされるため、インバー
タ３８の出力レベルは“Ｌ”レベルに固定される。これ
により、ＰチャネルＭＯＳトランジスタ３５はＯＮし、
ＮチャネルＭＯＳトランジスタ３７はＯＦＦとなり、後
段論理回路部３４の出力信号１２３は“Ｈ”レベルにプ
リチャージされる。また、クロック信号１２１が“Ｈ”
レベルに変化すると、ＰチャネルＭＯＳトランジスタ３
１はＯＦＦ、ＮチャネルＭＯＳトランジスタ３３はＯＮ
となって、出力点Ｆの出力信号１２２は、論理処理部３
２に入力される信号群１２０の状態により、“Ｈ”レベ
ルを保持するか、または“Ｌ”レベルに変化し、インバ
ータ３８の出力レベルは、“Ｌ”レベルを保持するか、
または“Ｈ”レベルに変化する。
２１が“Ｌ”レベルの時には、ＰチャネルＭＯＳトラン
ジスタ３１はＯＮし、ＮチャネルＭＯＳトランジスタ３
３はＯＦＦとなり、前段論理回路部３０の出力信号１２
２は“Ｈ”レベルにプリチャージされるため、インバー
タ３８の出力レベルは“Ｌ”レベルに固定される。これ
により、ＰチャネルＭＯＳトランジスタ３５はＯＮし、
ＮチャネルＭＯＳトランジスタ３７はＯＦＦとなり、後
段論理回路部３４の出力信号１２３は“Ｈ”レベルにプ
リチャージされる。また、クロック信号１２１が“Ｈ”
レベルに変化すると、ＰチャネルＭＯＳトランジスタ３
１はＯＦＦ、ＮチャネルＭＯＳトランジスタ３３はＯＮ
となって、出力点Ｆの出力信号１２２は、論理処理部３
２に入力される信号群１２０の状態により、“Ｈ”レベ
ルを保持するか、または“Ｌ”レベルに変化し、インバ
ータ３８の出力レベルは、“Ｌ”レベルを保持するか、
または“Ｈ”レベルに変化する。
【０００４】インバータ３８の出力レべルが“Ｌ”レベ
ルを保持する場合には、ＰチャネルＭＯＳトランジスタ
３５はＯＮし、ＮチャネルＭＯＳトランジスタ３７はＯ
ＦＦとなるために、後段論理回路部３４の出力信号１２
３は“Ｈ”レベルとなり、インバータ３９の出力信号１
２４は“Ｌ”レベルを保持する。また、インバータ３８
の出力レベルが“Ｈ”レベルに変化した場合には、Ｐチ
ャネルＭＯＳトランジスタ３５はＯＦＦし、Ｎチャネル
ＭＯＳトランジスタ３７はＯＮとなるために、出力点Ｇ
における出力信号１２３は、論理処理部３６に入力され
る信号群１２３の状態により、“Ｈ”レベルを保持する
か、または“Ｌ”レベルに変化する結果となり、これに
より、インバータ３９の出力信号１２４は“Ｌ”レベル
を保持するか、または“Ｈ”レベルに変化する。
ルを保持する場合には、ＰチャネルＭＯＳトランジスタ
３５はＯＮし、ＮチャネルＭＯＳトランジスタ３７はＯ
ＦＦとなるために、後段論理回路部３４の出力信号１２
３は“Ｈ”レベルとなり、インバータ３９の出力信号１
２４は“Ｌ”レベルを保持する。また、インバータ３８
の出力レベルが“Ｈ”レベルに変化した場合には、Ｐチ
ャネルＭＯＳトランジスタ３５はＯＦＦし、Ｎチャネル
ＭＯＳトランジスタ３７はＯＮとなるために、出力点Ｇ
における出力信号１２３は、論理処理部３６に入力され
る信号群１２３の状態により、“Ｈ”レベルを保持する
か、または“Ｌ”レベルに変化する結果となり、これに
より、インバータ３９の出力信号１２４は“Ｌ”レベル
を保持するか、または“Ｈ”レベルに変化する。
【０００５】また、他の従来例としては、図４に示され
るように、複数の前段論理回路部４０および４４と、一
対の論理処理部５０および５１を含む後段論理回路部４
８が設けられており、これらの前段論理回路部４０およ
び４４の出力信号１２８および１２９は、それぞれイン
バータ５５および４６により反転されて、後段論理回路
部４８に含まれるＮチャネルＭＯＳトランジスタ５２お
よび５３のゲートに入力されるとともに、他方において
は、出力信号１２８および１２９はＮＡＮＤ回路５４に
入力されて、その出力信号１３２はプリチャージ用のＰ
チャネルＭＯＳトランジスタ４９のゲートに入力され
る。一対の論理処理部５０および５１よりは、それぞれ
信号群１３０および１３１の入力に対応する出力信号１
３３が出力点Ｊにおいて得られ、インバータ５７により
反転されて出力信号１３４のレベルが保持される。
るように、複数の前段論理回路部４０および４４と、一
対の論理処理部５０および５１を含む後段論理回路部４
８が設けられており、これらの前段論理回路部４０およ
び４４の出力信号１２８および１２９は、それぞれイン
バータ５５および４６により反転されて、後段論理回路
部４８に含まれるＮチャネルＭＯＳトランジスタ５２お
よび５３のゲートに入力されるとともに、他方において
は、出力信号１２８および１２９はＮＡＮＤ回路５４に
入力されて、その出力信号１３２はプリチャージ用のＰ
チャネルＭＯＳトランジスタ４９のゲートに入力され
る。一対の論理処理部５０および５１よりは、それぞれ
信号群１３０および１３１の入力に対応する出力信号１
３３が出力点Ｊにおいて得られ、インバータ５７により
反転されて出力信号１３４のレベルが保持される。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、後段論理回路部３４および４８に
おける論理動作およびプリチャージ制御が、全て前段論
理回路部３０および４０／４４により行われている。そ
してプリチャージについては、後段論理回路部３４およ
び４８におけるプリチャージは、前段論理回路部３０お
よび４０／４４におけるプリチャージの終了後において
プリチャージが行われるために、前段論理回路部３０お
よび４０／４４と、後段論理回路部３４および４８とを
合わせた全体のプリチャージに要する時間が相当に長く
なるという欠点がある。
集積回路においては、後段論理回路部３４および４８に
おける論理動作およびプリチャージ制御が、全て前段論
理回路部３０および４０／４４により行われている。そ
してプリチャージについては、後段論理回路部３４およ
び４８におけるプリチャージは、前段論理回路部３０お
よび４０／４４におけるプリチャージの終了後において
プリチャージが行われるために、前段論理回路部３０お
よび４０／４４と、後段論理回路部３４および４８とを
合わせた全体のプリチャージに要する時間が相当に長く
なるという欠点がある。
【０００７】
【課題を解決するための手段】第１の発明の半導体集積
回路は、ソース電極が電源電位に接続され、ドレイン電
極が第１の出力端子に接続されて、ゲート電極に所定の
クロック信号が入力されるプリチャージ用の第１のＰチ
ャネルＭＯＳトランジスタと、ソース電極が接地電位に
接続され、ゲート電極が前記クロック信号の入力端子に
接続される第１のＮチャネルＭＯＳトランジスタと、第
１の入力信号群を、入力端を介してそれぞれのゲート電
極に入力し、所定の論理処理を行う複数のＭＯＳトラン
ジスタにより形成されて、当該出力端が前記第１のＰチ
ャネルＭＯＳトランジスタのドレイン電極に接続され、
接地端が前記第１のＮチャネルＭＯＳトランジスタのド
レイン電極に接続される第１の論理処理部とを含み、前
記第１の入力信号群の入力に対応して、前記第１の出力
端子を介して第１の出力電位を出力する前段論理回路部
と、前記第１の出力電位と、前記クロック信号の反転ク
ロック信号とのＮＯＲ処理を行う第１のＮＯＲ回路と、
ソース電極が前記電源電位に接続され、ドレイン電極が
第２の出力端子に接続されて、ゲート電極が前記ＮＯＲ
回路の出力端に接続されるプリチャージ用の第２のＰチ
ャネルＭＯＳトランジスタと、ソース電極が前記接地電
位に接続され、ゲート電極が前記ＮＯＲ回路の出力端に
接続される第２のＮチャネルＭＯＳトランジスタと、第
２の入力信号群を、入力端を介してそれぞれのゲート電
極に入力し、所定の論理処理を行う複数のＭＯＳトラン
ジスタにより形成されて、出力端が前記第２のＰチャネ
ルＭＯＳトランジスタのドレイン電極に接続され、接地
端が前記第２のＮチャネルＭＯＳトランジスタのドレイ
ン電極に接続される第２の論理処理部とを含み、前記第
２の入力信号群の入力に対応して、前記第２の出力端子
を介して第２の出力電位を出力する後段論理回路部と、
前記第２の出力電位と、前記クロック信号の反転クロッ
ク信号とのＮＯＲ処理を行う第２のＮＯＲ回路と、を備
えて構成される。
回路は、ソース電極が電源電位に接続され、ドレイン電
極が第１の出力端子に接続されて、ゲート電極に所定の
クロック信号が入力されるプリチャージ用の第１のＰチ
ャネルＭＯＳトランジスタと、ソース電極が接地電位に
接続され、ゲート電極が前記クロック信号の入力端子に
接続される第１のＮチャネルＭＯＳトランジスタと、第
１の入力信号群を、入力端を介してそれぞれのゲート電
極に入力し、所定の論理処理を行う複数のＭＯＳトラン
ジスタにより形成されて、当該出力端が前記第１のＰチ
ャネルＭＯＳトランジスタのドレイン電極に接続され、
接地端が前記第１のＮチャネルＭＯＳトランジスタのド
レイン電極に接続される第１の論理処理部とを含み、前
記第１の入力信号群の入力に対応して、前記第１の出力
端子を介して第１の出力電位を出力する前段論理回路部
と、前記第１の出力電位と、前記クロック信号の反転ク
ロック信号とのＮＯＲ処理を行う第１のＮＯＲ回路と、
ソース電極が前記電源電位に接続され、ドレイン電極が
第２の出力端子に接続されて、ゲート電極が前記ＮＯＲ
回路の出力端に接続されるプリチャージ用の第２のＰチ
ャネルＭＯＳトランジスタと、ソース電極が前記接地電
位に接続され、ゲート電極が前記ＮＯＲ回路の出力端に
接続される第２のＮチャネルＭＯＳトランジスタと、第
２の入力信号群を、入力端を介してそれぞれのゲート電
極に入力し、所定の論理処理を行う複数のＭＯＳトラン
ジスタにより形成されて、出力端が前記第２のＰチャネ
ルＭＯＳトランジスタのドレイン電極に接続され、接地
端が前記第２のＮチャネルＭＯＳトランジスタのドレイ
ン電極に接続される第２の論理処理部とを含み、前記第
２の入力信号群の入力に対応して、前記第２の出力端子
を介して第２の出力電位を出力する後段論理回路部と、
前記第２の出力電位と、前記クロック信号の反転クロッ
ク信号とのＮＯＲ処理を行う第２のＮＯＲ回路と、を備
えて構成される。
【０００８】また、第２の発明の半導体集積回路は、ソ
ース電極が電源電位に接続され、ドレイン電極が第１の
出力端子に接続されて、ゲート電極に所定のクロック信
号が入力されるプリチャージ用の第１のＰチャネルＭＯ
Ｓトランジスタと、ソース電極が接地電位に接続され、
ゲート電極に前記クロック信号が入力される第１のＮチ
ャネルＭＯＳトランジスタと、第１の入力信号群を、入
力端を介してそれぞれのゲート電極に入力し、所定の論
理処理を行う複数のＭＯＳトランジスタにより形成され
て、当該出力端が前記第１のＰチャネルＭＯＳトランジ
スタのドレイン電極に接続され、接地端が前記第１のＮ
チャネルＭＯＳトランジスタのドレイン電極に接続され
る第１の論理処理部とを含み、前記第１の入力信号群の
入力に対応して、前記第１の出力端子を介して第１の出
力電位を出力する第１の前段論理回路部と、ソース電極
が電源電位に接続され、ドレイン電極が第２の出力端子
に接続されて、ゲート電極に前記クロック信号が入力さ
れるプリチャージ用の第２のＰチャネルＭＯＳトランジ
スタと、ソース電極が接地電位に接続され、ゲート電極
に前記クロック信号が入力される第２のＮチャネルＭＯ
Ｓトランジスタと、第２の入力信号群を、入力端を介し
てそれぞれのゲート電極に入力し、所定の論理処理を行
う複数のＭＯＳトランジスタにより形成されて、出力端
が前記第２のＰチャネルＭＯＳトランジスタのドレイン
電極に接続され、接地端が前記第２のＮチャネルＭＯＳ
トランジスタのドレイン電極に接続される第２の論理処
理部とを含み、前記第２の入力信号群の入力に対応し
て、前記第２の出力端子を介して第２の出力電位を出力
する第２の前段論理回路部と、前記第１の出力電位と、
前記第２の出力電位とのＡＮＤ処理を行うＡＮＤ回路
と、前記ＡＮＤ回路の出力と、前記クロック信号の反転
クロック信号とのＮＯＲ処理を行う第１のＮＯＲ回路
と、前記第１の出力電位と、前記クロック信号の反転ク
ロック信号とのＮＯＲ処理を行う第２のＮＯＲ回路と、
前記第２の出力電位と、前記クロック信号の反転クロッ
ク信号とのＮＯＲ処理を行う第３のＮＯＲ回路と、ソー
ス電極が前記電源電位に接続され、ドレイン電極が第３
の出力端子に接続されて、ゲート電極が前記第１のＮＯ
Ｒ回路の出力端に接続されるプリチャージ用の第３のＰ
チャネルＭＯＳトランジスタと、ソース電極が前記接地
電位に接続され、ゲート電極が前記第２のＮＯＲ回路の
出力端に接続される第３のＮチャネルＭＯＳトランジス
タと、ソース電極が前記接地電位に接続され、ゲート電
極が前記第３のＮＯＲ回路の出力端に接続される第４の
ＮチャネルＭＯＳトランジスタと、第３の入力信号群
を、入力端を介してそれぞれのゲート電極に入力し、所
定の論理処理を行う複数のＭＯＳトランジスタにより形
成されて、出力端が前記第３のＰチャネルＭＯＳトラン
ジスタのドレイン電極に接続され、接地端が前記第３の
ＮチャネルＭＯＳトランジスタのドレイン電極に接続さ
れる第３の論理処理部と、第４の入力信号群を、入力端
を介してそれぞれのゲート電極に入力し、所定の論理処
理を行う複数のＭＯＳトランジスタにより形成されて、
出力端が前記第３のＰチャネルＭＯＳトランジスタのド
レイン電極に接続され、接地端が前記第４のＮチャネル
ＭＯＳトランジスタのドレイン電極に接続される第４の
論理処理部とを含み、前記第３および第４の入力信号群
の入力に対応して、前記第３の出力端子を介して第３の
出力電位を出力する後段論理回路部と、前記第３の出力
電位と、前記クロック信号の反転クロック信号とのＮＯ
Ｒ処理を行う第４のＮＯＲ回路と、を備えて構成され
る。
ース電極が電源電位に接続され、ドレイン電極が第１の
出力端子に接続されて、ゲート電極に所定のクロック信
号が入力されるプリチャージ用の第１のＰチャネルＭＯ
Ｓトランジスタと、ソース電極が接地電位に接続され、
ゲート電極に前記クロック信号が入力される第１のＮチ
ャネルＭＯＳトランジスタと、第１の入力信号群を、入
力端を介してそれぞれのゲート電極に入力し、所定の論
理処理を行う複数のＭＯＳトランジスタにより形成され
て、当該出力端が前記第１のＰチャネルＭＯＳトランジ
スタのドレイン電極に接続され、接地端が前記第１のＮ
チャネルＭＯＳトランジスタのドレイン電極に接続され
る第１の論理処理部とを含み、前記第１の入力信号群の
入力に対応して、前記第１の出力端子を介して第１の出
力電位を出力する第１の前段論理回路部と、ソース電極
が電源電位に接続され、ドレイン電極が第２の出力端子
に接続されて、ゲート電極に前記クロック信号が入力さ
れるプリチャージ用の第２のＰチャネルＭＯＳトランジ
スタと、ソース電極が接地電位に接続され、ゲート電極
に前記クロック信号が入力される第２のＮチャネルＭＯ
Ｓトランジスタと、第２の入力信号群を、入力端を介し
てそれぞれのゲート電極に入力し、所定の論理処理を行
う複数のＭＯＳトランジスタにより形成されて、出力端
が前記第２のＰチャネルＭＯＳトランジスタのドレイン
電極に接続され、接地端が前記第２のＮチャネルＭＯＳ
トランジスタのドレイン電極に接続される第２の論理処
理部とを含み、前記第２の入力信号群の入力に対応し
て、前記第２の出力端子を介して第２の出力電位を出力
する第２の前段論理回路部と、前記第１の出力電位と、
前記第２の出力電位とのＡＮＤ処理を行うＡＮＤ回路
と、前記ＡＮＤ回路の出力と、前記クロック信号の反転
クロック信号とのＮＯＲ処理を行う第１のＮＯＲ回路
と、前記第１の出力電位と、前記クロック信号の反転ク
ロック信号とのＮＯＲ処理を行う第２のＮＯＲ回路と、
前記第２の出力電位と、前記クロック信号の反転クロッ
ク信号とのＮＯＲ処理を行う第３のＮＯＲ回路と、ソー
ス電極が前記電源電位に接続され、ドレイン電極が第３
の出力端子に接続されて、ゲート電極が前記第１のＮＯ
Ｒ回路の出力端に接続されるプリチャージ用の第３のＰ
チャネルＭＯＳトランジスタと、ソース電極が前記接地
電位に接続され、ゲート電極が前記第２のＮＯＲ回路の
出力端に接続される第３のＮチャネルＭＯＳトランジス
タと、ソース電極が前記接地電位に接続され、ゲート電
極が前記第３のＮＯＲ回路の出力端に接続される第４の
ＮチャネルＭＯＳトランジスタと、第３の入力信号群
を、入力端を介してそれぞれのゲート電極に入力し、所
定の論理処理を行う複数のＭＯＳトランジスタにより形
成されて、出力端が前記第３のＰチャネルＭＯＳトラン
ジスタのドレイン電極に接続され、接地端が前記第３の
ＮチャネルＭＯＳトランジスタのドレイン電極に接続さ
れる第３の論理処理部と、第４の入力信号群を、入力端
を介してそれぞれのゲート電極に入力し、所定の論理処
理を行う複数のＭＯＳトランジスタにより形成されて、
出力端が前記第３のＰチャネルＭＯＳトランジスタのド
レイン電極に接続され、接地端が前記第４のＮチャネル
ＭＯＳトランジスタのドレイン電極に接続される第４の
論理処理部とを含み、前記第３および第４の入力信号群
の入力に対応して、前記第３の出力端子を介して第３の
出力電位を出力する後段論理回路部と、前記第３の出力
電位と、前記クロック信号の反転クロック信号とのＮＯ
Ｒ処理を行う第４のＮＯＲ回路と、を備えて構成され
る。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は、本発明の第１の実施例を示すブロ
ック図である。図１に示されるように、本実施例は、ソ
ース電極が電源電圧ＶDDに接続され、ドレイン電極が出
力端Ａに接続されて、ゲート電極にクロック信号１０２
が入力されるプリチャージ用のＰチャネルＭＯＳトラン
ジスタ２と、ソース電極が接地電位に接続され、ゲート
電極にクロック信号１０２が入力されるＮチャネルＭＯ
Ｓトランジスタ４と、信号群１０１を入力とする複数の
ＭＯＳトランジスタを備えて形成されており、出力端が
ＰチャネルＭＯＳトランジスタ２のドレイン電極に接続
され、接地端がＮチャネルＭＯＳトランジスタ４のドレ
イン電極に接続されて、信号群１０１に対する所定の論
理処理を行い、その処理結果としての出力信号を出力端
Ａに出力する論理処理部３とを含む前段論理回路部１
と、前記出力端Ａより出力される出力信号と、クロック
信号１０２の反転クロック信号１０３とのＮＯＲ処理を
行うＮＯＲ回路９と、ソース電極が電源電圧ＶDDに接続
され、ドレイン電極が出力端Ｂに接続されて、ゲート電
極にＮＯＲ回路９の出力信号１０４が入力されるプリチ
ャージ用のＰチャネルＭＯＳトランジスタ６と、ソース
電極が接地電位に接続され、ゲート電極にＮＯＲ回路９
の出力信号１０４が入力されるＮチャネルＭＯＳトラン
ジスタ８と、信号群１０５を入力とする複数のＭＯＳト
ランジスタを備えて形成されており、出力端がＰチャネ
ルＭＯＳトランジスタ６のドレイン電極に接続され、接
地端がＮチャネルＭＯＳトランジスタ８のドレイン電極
に接続されて、信号群１０５に対する所定の論理処理を
行い、その処理結果としての出力信号を前記出力端Ｂに
出力する論理処理部７とを含む後段論理回路部５と、出
力端Ｂよりの出力信号と、クロック信号１０２の反転ク
ロック信号１０３とのＮＯＲ処理を行うＮＯＲ回路１０
とを備えて構成される。
ック図である。図１に示されるように、本実施例は、ソ
ース電極が電源電圧ＶDDに接続され、ドレイン電極が出
力端Ａに接続されて、ゲート電極にクロック信号１０２
が入力されるプリチャージ用のＰチャネルＭＯＳトラン
ジスタ２と、ソース電極が接地電位に接続され、ゲート
電極にクロック信号１０２が入力されるＮチャネルＭＯ
Ｓトランジスタ４と、信号群１０１を入力とする複数の
ＭＯＳトランジスタを備えて形成されており、出力端が
ＰチャネルＭＯＳトランジスタ２のドレイン電極に接続
され、接地端がＮチャネルＭＯＳトランジスタ４のドレ
イン電極に接続されて、信号群１０１に対する所定の論
理処理を行い、その処理結果としての出力信号を出力端
Ａに出力する論理処理部３とを含む前段論理回路部１
と、前記出力端Ａより出力される出力信号と、クロック
信号１０２の反転クロック信号１０３とのＮＯＲ処理を
行うＮＯＲ回路９と、ソース電極が電源電圧ＶDDに接続
され、ドレイン電極が出力端Ｂに接続されて、ゲート電
極にＮＯＲ回路９の出力信号１０４が入力されるプリチ
ャージ用のＰチャネルＭＯＳトランジスタ６と、ソース
電極が接地電位に接続され、ゲート電極にＮＯＲ回路９
の出力信号１０４が入力されるＮチャネルＭＯＳトラン
ジスタ８と、信号群１０５を入力とする複数のＭＯＳト
ランジスタを備えて形成されており、出力端がＰチャネ
ルＭＯＳトランジスタ６のドレイン電極に接続され、接
地端がＮチャネルＭＯＳトランジスタ８のドレイン電極
に接続されて、信号群１０５に対する所定の論理処理を
行い、その処理結果としての出力信号を前記出力端Ｂに
出力する論理処理部７とを含む後段論理回路部５と、出
力端Ｂよりの出力信号と、クロック信号１０２の反転ク
ロック信号１０３とのＮＯＲ処理を行うＮＯＲ回路１０
とを備えて構成される。
【００１１】また、図２（ａ）、（ｂ）、（ｃ）および
（ｄ）は、本実施例の動作を示す各信号のタイミング図
であり、それぞれクロック信号１０２、反転クロック信
号１０３、出力信号１０４および出力信号１０６を示し
ている。
（ｄ）は、本実施例の動作を示す各信号のタイミング図
であり、それぞれクロック信号１０２、反転クロック信
号１０３、出力信号１０４および出力信号１０６を示し
ている。
【００１２】本実施例が、図３に示される従来の半導体
集積回路と異なる点は、前段論理回路部１の出力点Ａに
おける出力信号を反転するインバータが除去されてお
り、前段論理回路部１の出力信号と、クロック信号１０
２の反転クロック信号１０３とを入力としてＮＯＲ処理
を行うＮＯＲ回路９が設けられており、このＮＯＲ回路
９の出力信号１０４を、後段論理回路部５のプリヂャー
ジ用のＰチャネルＭＯＳトランジスタ６のゲートと、接
地用のＮチャネルＭＯＳトランジスタ８のゲートに供給
していることと、後段論理回路部５の出力信号を反転し
て出力するインバータが除去されて、後段論理回路部５
の出力信号と反転クロック信号１０３とのＮＯＲ処理を
行うＮＯＲ回路１０が設けられていることである。
集積回路と異なる点は、前段論理回路部１の出力点Ａに
おける出力信号を反転するインバータが除去されてお
り、前段論理回路部１の出力信号と、クロック信号１０
２の反転クロック信号１０３とを入力としてＮＯＲ処理
を行うＮＯＲ回路９が設けられており、このＮＯＲ回路
９の出力信号１０４を、後段論理回路部５のプリヂャー
ジ用のＰチャネルＭＯＳトランジスタ６のゲートと、接
地用のＮチャネルＭＯＳトランジスタ８のゲートに供給
していることと、後段論理回路部５の出力信号を反転し
て出力するインバータが除去されて、後段論理回路部５
の出力信号と反転クロック信号１０３とのＮＯＲ処理を
行うＮＯＲ回路１０が設けられていることである。
【００１３】図２において、クロック信号１０２が
“Ｌ”レベルの期間Ｔ2 の時には、プリチャージ用のＰ
チャネルＭＯＳトランジスタ２はＯＮし、接地用のＮチ
ャネルＭＯＳトランジスタ４はＯＦＦとなるために、出
力点Ａにおける出力信号は“Ｈ”レベルにプリチャージ
される。この時に反転クロック信号１０３は“Ｈ”レベ
ルとなるために、ＮＯＲ回路９の出力信号１０４は
“Ｌ”レベルとなる。これにより、ＰチャネルＭＯＳト
ランジスタ６はＯＮし、接地用のＮチャネルＭＯＳトラ
ンジスタ８はＯＦＦとなるため、出力点Ｂにおける出力
信号は“Ｈ”レベルにプリチャージされる。従って、Ｎ
ＯＲ回路１０を介して出力される出力信号１０６は
“Ｌ”レベルになる。
“Ｌ”レベルの期間Ｔ2 の時には、プリチャージ用のＰ
チャネルＭＯＳトランジスタ２はＯＮし、接地用のＮチ
ャネルＭＯＳトランジスタ４はＯＦＦとなるために、出
力点Ａにおける出力信号は“Ｈ”レベルにプリチャージ
される。この時に反転クロック信号１０３は“Ｈ”レベ
ルとなるために、ＮＯＲ回路９の出力信号１０４は
“Ｌ”レベルとなる。これにより、ＰチャネルＭＯＳト
ランジスタ６はＯＮし、接地用のＮチャネルＭＯＳトラ
ンジスタ８はＯＦＦとなるため、出力点Ｂにおける出力
信号は“Ｈ”レベルにプリチャージされる。従って、Ｎ
ＯＲ回路１０を介して出力される出力信号１０６は
“Ｌ”レベルになる。
【００１４】次に、クロック信号１０２が“Ｈ”レベル
に変化すると、プリチャージ用のＰチャネルＭＯＳトラ
ンジスタはＯＦＦし、接地用のＮチャネルＭＯＳトラン
ジスタはＯＮするために、前段論理回路部１の出力点Ａ
における出力信号は、論理処理部３に入力される信号群
１０１の状態により“Ｈ”レベルを保持するか、または
“Ｌ”レベルに変化する。この時には、ＮＯＲ回路９の
出力信号１０４は、反転クロック信号１０３が“Ｌ”レ
ベルに固定されているために、出力点Ａにおける状態に
より“Ｌ”ベルを保持するか、または“Ｈ”レベルに変
化する。ＮＯＲ回路９の出力信号１０４が“Ｌ”レベル
の場合には、プリチャージ用のＰチャネルＭＯＳランジ
スタ６はＯＮし、接地用のＮチャネルＭＯＳランジスタ
８はＯＦＦ状態を保持しているために、出力点Ｂにおけ
る出力信号は“Ｈ”レベルを保持する。また、ＮＯＲ回
路９の出力信号１０４が“Ｈ”レベルに変化した場合に
は、ＰチャネルＭＯＳトランジスタ６はＯＦＦし、Ｎチ
ャネルＭＯＳトランジスタ８はＯＮするために、後段論
理回路部５の出力点Ｂにおける出力信号は、論理処理部
７に入力される信号群１０５の状態により、“Ｈ”レベ
ルを保持するか、または“Ｌ”レベルに変化する。この
時、ＮＯＲ回路１０の出力信号１０６は、反転クロック
信号１０３が“Ｌ”レベルに固定されているために、出
力点Ｂの状態により“Ｌ”レベルを保持するか、または
“Ｈ”レベルに変化する。
に変化すると、プリチャージ用のＰチャネルＭＯＳトラ
ンジスタはＯＦＦし、接地用のＮチャネルＭＯＳトラン
ジスタはＯＮするために、前段論理回路部１の出力点Ａ
における出力信号は、論理処理部３に入力される信号群
１０１の状態により“Ｈ”レベルを保持するか、または
“Ｌ”レベルに変化する。この時には、ＮＯＲ回路９の
出力信号１０４は、反転クロック信号１０３が“Ｌ”レ
ベルに固定されているために、出力点Ａにおける状態に
より“Ｌ”ベルを保持するか、または“Ｈ”レベルに変
化する。ＮＯＲ回路９の出力信号１０４が“Ｌ”レベル
の場合には、プリチャージ用のＰチャネルＭＯＳランジ
スタ６はＯＮし、接地用のＮチャネルＭＯＳランジスタ
８はＯＦＦ状態を保持しているために、出力点Ｂにおけ
る出力信号は“Ｈ”レベルを保持する。また、ＮＯＲ回
路９の出力信号１０４が“Ｈ”レベルに変化した場合に
は、ＰチャネルＭＯＳトランジスタ６はＯＦＦし、Ｎチ
ャネルＭＯＳトランジスタ８はＯＮするために、後段論
理回路部５の出力点Ｂにおける出力信号は、論理処理部
７に入力される信号群１０５の状態により、“Ｈ”レベ
ルを保持するか、または“Ｌ”レベルに変化する。この
時、ＮＯＲ回路１０の出力信号１０６は、反転クロック
信号１０３が“Ｌ”レベルに固定されているために、出
力点Ｂの状態により“Ｌ”レベルを保持するか、または
“Ｈ”レベルに変化する。
【００１５】次に、図３は、本発明の第２の実施例を示
すブロック図である。本実施例が、図５に示される従来
の半導体集積回路と異なる点は、前段論理回路部１１お
よび１５の各出力点ＣおよびＤのレベルを反転するイン
バータが除去され、前段論理回路部１１および１５のそ
れぞれの出力点ＣおよびＤと、反転クロック信号を入力
として、それぞれのＮＯＲ処理を行うＮＯＲ回路２７お
よび２８が設けられていることと、これらのＮＯＲ回路
２７および２８の出力１１４および１１５が、それぞれ
対応するＮチャネルＭＯＳトランジスタ２３および２４
のゲートに入力されており、後段論理回路部１９のＰチ
ャネルＭＯＳトランジスタ２０に信号を供給するＮＡＮ
Ｄ回路が除去され、前段論理回路部１１および１５の出
力点ＡおよびＢにおける出力信号と、クロック信号１０
８の反転クロック信号１１２とを入力として論理処理を
行うＡＮＤ回路２５およびＮＯＲ回路２６が設けられて
おり、このＮＯＲ回路２６の出力信号１１３が、後段論
理回路部１９のＰチャネルＭＯＳトランジスタ２０のゲ
ートに供給されて、後段論理回路部１９の出力信号１１
８を反転するインバータが除去されていること、および
後段論理回路部１９の出力点Ｅの出力信号と反転クロッ
ク信号１１２とを入力して、ＮＯＲ処理を行うＮＯＲ回
路２９が設けられていることである。
すブロック図である。本実施例が、図５に示される従来
の半導体集積回路と異なる点は、前段論理回路部１１お
よび１５の各出力点ＣおよびＤのレベルを反転するイン
バータが除去され、前段論理回路部１１および１５のそ
れぞれの出力点ＣおよびＤと、反転クロック信号を入力
として、それぞれのＮＯＲ処理を行うＮＯＲ回路２７お
よび２８が設けられていることと、これらのＮＯＲ回路
２７および２８の出力１１４および１１５が、それぞれ
対応するＮチャネルＭＯＳトランジスタ２３および２４
のゲートに入力されており、後段論理回路部１９のＰチ
ャネルＭＯＳトランジスタ２０に信号を供給するＮＡＮ
Ｄ回路が除去され、前段論理回路部１１および１５の出
力点ＡおよびＢにおける出力信号と、クロック信号１０
８の反転クロック信号１１２とを入力として論理処理を
行うＡＮＤ回路２５およびＮＯＲ回路２６が設けられて
おり、このＮＯＲ回路２６の出力信号１１３が、後段論
理回路部１９のＰチャネルＭＯＳトランジスタ２０のゲ
ートに供給されて、後段論理回路部１９の出力信号１１
８を反転するインバータが除去されていること、および
後段論理回路部１９の出力点Ｅの出力信号と反転クロッ
ク信号１１２とを入力して、ＮＯＲ処理を行うＮＯＲ回
路２９が設けられていることである。
【００１６】次に、本実施例の動作について説明する。
図３において、クロック信号１０８が“Ｌ”レベルの時
には、ＰチャネルＭＯＳトランジスタ１３および１５は
ＯＮし、ＮチャネルＭＯＳトランジスタ１４および１８
はＯＦＦとなるために、出力点ＡおよびＢにおける出力
信号は、共に“Ｈ”レベルにプリチャージされる。ま
た、この時には反転クロック信号１１２は“Ｈ”レベル
となるために、ＡＮＤ回路２５およびＮＯＲ回路２６に
よる複合論理処理を介して、ＮＯＲ回路２６より出力さ
れる信号１１３は“Ｌ”レベルとなり、また、ＮＯＲ回
路２７および２８の出力信号１１４および１１５も
“Ｌ”レベルとなる。従って、後段論理回路部１９にお
けるＰチャネルＭＯＳトランジスタ２０はＯＮし、Ｎチ
ャネルＭＯＳトランジスタ２３および２４は共にＯＦＦ
となり、出力点Ｅにおける出力信号１１８は“Ｈ”レベ
ルにプリチャージされる。また、ＮＯＲ回路２９の出力
信号１１９は、反転クロック信号１１２により、ＮＯＲ
回路２７および２８の出力信号１１４および１１５と略
同時に“Ｌ”レベルとなる。
図３において、クロック信号１０８が“Ｌ”レベルの時
には、ＰチャネルＭＯＳトランジスタ１３および１５は
ＯＮし、ＮチャネルＭＯＳトランジスタ１４および１８
はＯＦＦとなるために、出力点ＡおよびＢにおける出力
信号は、共に“Ｈ”レベルにプリチャージされる。ま
た、この時には反転クロック信号１１２は“Ｈ”レベル
となるために、ＡＮＤ回路２５およびＮＯＲ回路２６に
よる複合論理処理を介して、ＮＯＲ回路２６より出力さ
れる信号１１３は“Ｌ”レベルとなり、また、ＮＯＲ回
路２７および２８の出力信号１１４および１１５も
“Ｌ”レベルとなる。従って、後段論理回路部１９にお
けるＰチャネルＭＯＳトランジスタ２０はＯＮし、Ｎチ
ャネルＭＯＳトランジスタ２３および２４は共にＯＦＦ
となり、出力点Ｅにおける出力信号１１８は“Ｈ”レベ
ルにプリチャージされる。また、ＮＯＲ回路２９の出力
信号１１９は、反転クロック信号１１２により、ＮＯＲ
回路２７および２８の出力信号１１４および１１５と略
同時に“Ｌ”レベルとなる。
【００１７】次に、クロック信号１０８が“Ｈ”レベル
に変化すると、ＰチャネルＭＯＳトランジスタ１２およ
び１６はＯＦＦとなり、ＮチャネルＭＯＳトランジスタ
１４および１８はＯＮとなるために、論理処理部１３お
よび１７に入力される信号群１０７および１０９の状態
により、前段論理回路部１１の出力点Ｃおよび前段論理
回路部１５の出力点Ｄにおける出力信号は“Ｈ”レベル
を保持するか、または“Ｌ”レベルに変化する。この時
には、反転クロック信号１１２が“Ｌ”レベルに固定さ
れているために、出力点Ｃまたは出力点Ｄの少なくとも
一方の出力点における出力信号が“Ｌ”レベルに変化す
ると、ＡＮＤ回路２５およびＮＯＲ回路２６の論理処理
を介してＮＯＲ回路２６より出力される出力信号１１３
は“Ｈ”レベルとなり、プリチャージ用のＰチャネルＭ
ＯＳトランジスタ２０はＯＦＦの状態となる。
に変化すると、ＰチャネルＭＯＳトランジスタ１２およ
び１６はＯＦＦとなり、ＮチャネルＭＯＳトランジスタ
１４および１８はＯＮとなるために、論理処理部１３お
よび１７に入力される信号群１０７および１０９の状態
により、前段論理回路部１１の出力点Ｃおよび前段論理
回路部１５の出力点Ｄにおける出力信号は“Ｈ”レベル
を保持するか、または“Ｌ”レベルに変化する。この時
には、反転クロック信号１１２が“Ｌ”レベルに固定さ
れているために、出力点Ｃまたは出力点Ｄの少なくとも
一方の出力点における出力信号が“Ｌ”レベルに変化す
ると、ＡＮＤ回路２５およびＮＯＲ回路２６の論理処理
を介してＮＯＲ回路２６より出力される出力信号１１３
は“Ｈ”レベルとなり、プリチャージ用のＰチャネルＭ
ＯＳトランジスタ２０はＯＦＦの状態となる。
【００１８】ここにおいて、出力点Ｃにおける出力信号
が“Ｌ”レベルになったものとすると、反転クロック信
号１１２が“Ｌ”レベルに固定されているために、ＮＯ
Ｒ回路２７の出力信号１１４は“Ｈ”レベルとなり、接
地用のＮチャネルＭＯＳトランジスタ２３がＯＮとなる
ので、論理処理部２１に入力される信号群１１６の状態
により、ＮＯＲ回路２９の出力信号１１９は“Ｌ”レベ
ルを保持するか、または“Ｈ”レベルに変化する。後段
論理回路部１９における出力点Ｅにおける出力信号が
“Ｌ”レベルになった場合においても同様である。ま
た、出力点ＣおよびＤにおける出力信号が、双方共に
“Ｈ”レベルを保持する場合には、プリチャージ用のＰ
チャネルＭＯＳトランジスタ２０はＯＦＦし、接地用の
ＮチャネルＭＯＳトランジスタ２３および２４はＯＦＦ
のままであり、これにより、出力点Ｅにおける出力信号
は“Ｈ”レベルを保持し、従ってＮＯＲ回路２９の出力
信号１１９は“Ｌ”レベルを保持する。
が“Ｌ”レベルになったものとすると、反転クロック信
号１１２が“Ｌ”レベルに固定されているために、ＮＯ
Ｒ回路２７の出力信号１１４は“Ｈ”レベルとなり、接
地用のＮチャネルＭＯＳトランジスタ２３がＯＮとなる
ので、論理処理部２１に入力される信号群１１６の状態
により、ＮＯＲ回路２９の出力信号１１９は“Ｌ”レベ
ルを保持するか、または“Ｈ”レベルに変化する。後段
論理回路部１９における出力点Ｅにおける出力信号が
“Ｌ”レベルになった場合においても同様である。ま
た、出力点ＣおよびＤにおける出力信号が、双方共に
“Ｈ”レベルを保持する場合には、プリチャージ用のＰ
チャネルＭＯＳトランジスタ２０はＯＦＦし、接地用の
ＮチャネルＭＯＳトランジスタ２３および２４はＯＦＦ
のままであり、これにより、出力点Ｅにおける出力信号
は“Ｈ”レベルを保持し、従ってＮＯＲ回路２９の出力
信号１１９は“Ｌ”レベルを保持する。
【００１９】なお、上記の第１および第２の実施例にお
いては、それぞれクロック信号１０２および１０８が
“Ｌ”レベルに変化する時には、当該クロック信号の反
転クロック信号が“Ｈ”レベルに変化するため、これに
応じて、第１の実施例の場合には、ＮＯＲ回路９の出力
信号１０４が“Ｌ”レベルに変化し、また第２の実施例
の場合においては、ＮＯＲ回路２６、２７および２８の
出力信号１１３、１１４および１１５が同様に“Ｌ”レ
ベルに変化するため、第１の実施例における前段論理回
路部１、および第２の実施例における前段論理回路部１
１および１５の各出力点における出力信号が“Ｈ”レベ
ルにプリチャージされるのを待たずに、後段論理回路部
５および１９をプリチャージすることができる。
いては、それぞれクロック信号１０２および１０８が
“Ｌ”レベルに変化する時には、当該クロック信号の反
転クロック信号が“Ｈ”レベルに変化するため、これに
応じて、第１の実施例の場合には、ＮＯＲ回路９の出力
信号１０４が“Ｌ”レベルに変化し、また第２の実施例
の場合においては、ＮＯＲ回路２６、２７および２８の
出力信号１１３、１１４および１１５が同様に“Ｌ”レ
ベルに変化するため、第１の実施例における前段論理回
路部１、および第２の実施例における前段論理回路部１
１および１５の各出力点における出力信号が“Ｈ”レベ
ルにプリチャージされるのを待たずに、後段論理回路部
５および１９をプリチャージすることができる。
【００２０】
【発明の効果】以上説明したように、本発明は、前段論
理回路部の出力と、クロック信号を反転したクロック信
号とをＮＯＲ処理した信号を、後段論理回路部のプリチ
ャージ用のＭＯＳトランジスタのゲート電極、および接
地用のＭＯＳトランジスタのゲート電極に供給する構成
をとることにより、前段論理回路部のプリチャージと同
時に、後段論理回路部のプリチャージを開始することか
可能となり、前段論理回路部および後段論理回路部を含
めた全体回路のプリチャージ所要時間を短縮することが
できるという効果がある。
理回路部の出力と、クロック信号を反転したクロック信
号とをＮＯＲ処理した信号を、後段論理回路部のプリチ
ャージ用のＭＯＳトランジスタのゲート電極、および接
地用のＭＯＳトランジスタのゲート電極に供給する構成
をとることにより、前段論理回路部のプリチャージと同
時に、後段論理回路部のプリチャージを開始することか
可能となり、前段論理回路部および後段論理回路部を含
めた全体回路のプリチャージ所要時間を短縮することが
できるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における信号のタイミング図であ
る。
る。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来例を示すブロック図である。
【図５】他の従来例を示すブロック図である。
１、１１、１５、３０、４０、４４ 前段論理回路部 ２、６、１２、１６、２０、３１、３５、４１、４５、
４９ ＰチャネルＭＯＳトランジスタ ３、７、１３、１７、２１、２２、３２、３６、４２、
４６、５０、５１ 論理処理部 ４、８、１４、１８、２３、２４、３３、３７、４３、
４７、５２、５３ ＮチャネルＭＯＳトランジスタ ５、１９、３４、４８ 後段論理回路部 ９、１０、２６、２７、２８、２９ ＮＯＲ回路 ２５ ＡＮＤ回路 ３８、３９、５５、５６、５７ インバータ ５４ ＮＡＮＤ回路
４９ ＰチャネルＭＯＳトランジスタ ３、７、１３、１７、２１、２２、３２、３６、４２、
４６、５０、５１ 論理処理部 ４、８、１４、１８、２３、２４、３３、３７、４３、
４７、５２、５３ ＮチャネルＭＯＳトランジスタ ５、１９、３４、４８ 後段論理回路部 ９、１０、２６、２７、２８、２９ ＮＯＲ回路 ２５ ＡＮＤ回路 ３８、３９、５５、５６、５７ インバータ ５４ ＮＡＮＤ回路
Claims (2)
- 【請求項１】 ソース電極が電源電位に接続され、ドレ
イン電極が第１の出力端子に接続されて、ゲート電極に
所定のクロック信号が入力されるプリチャージ用の第１
のＰチャネルＭＯＳトランジスタと、ソース電極が接地
電位に接続され、ゲート電極が前記クロック信号の入力
端子に接続される第１のＮチャネルＭＯＳトランジスタ
と、第１の入力信号群を、入力端を介してそれぞれのゲ
ート電極に入力し、所定の論理処理を行う複数のＭＯＳ
トランジスタにより形成されて、当該出力端が前記第１
のＰチャネルＭＯＳトランジスタのドレイン電極に接続
され、接地端が前記第１のＮチャネルＭＯＳトランジス
タのドレイン電極に接続される第１の論理処理部とを含
み、前記第１の入力信号群の入力に対応して、前記第１
の出力端子を介して第１の出力電位を出力する前段論理
回路部と、 前記第１の出力電位と、前記クロック信号の反転クロッ
ク信号とのＮＯＲ処理を行う第１のＮＯＲ回路と、 ソース電極が前記電源電位に接続され、ドレイン電極が
第２の出力端子に接続されて、ゲート電極が前記ＮＯＲ
回路の出力端に接続されるプリチャージ用の第２のＰチ
ャネルＭＯＳトランジスタと、ソース電極が前記接地電
位に接続され、ゲート電極が前記ＮＯＲ回路の出力端に
接続される第２のＮチャネルＭＯＳトランジスタと、第
２の入力信号群を、入力端を介してそれぞれのゲート電
極に入力し、所定の論理処理を行う複数のＭＯＳトラン
ジスタにより形成されて、出力端が前記第２のＰチャネ
ルＭＯＳトランジスタのドレイン電極に接続され、接地
端が前記第２のＮチャネルＭＯＳトランジスタのドレイ
ン電極に接続される第２の論理処理部とを含み、前記第
２の入力信号群の入力に対応して、前記第２の出力端子
を介して第２の出力電位を出力する後段論理回路部と、 前記第２の出力電位と、前記クロック信号の反転クロッ
ク信号とのＮＯＲ処理を行う第２のＮＯＲ回路と、 を備えることを特徴とする半導体集積回路。 - 【請求項２】 ソース電極が電源電位に接続され、ドレ
イン電極が第１の出力端子に接続されて、ゲート電極に
所定のクロック信号が入力されるプリチャージ用の第１
のＰチャネルＭＯＳトランジスタと、ソース電極が接地
電位に接続され、ゲート電極に前記クロック信号が入力
される第１のＮチャネルＭＯＳトランジスタと、第１の
入力信号群を、入力端を介してそれぞれのゲート電極に
入力し、所定の論理処理を行う複数のＭＯＳトランジス
タにより形成されて、当該出力端が前記第１のＰチャネ
ルＭＯＳトランジスタのドレイン電極に接続され、接地
端が前記第１のＮチャネルＭＯＳトランジスタのドレイ
ン電極に接続される第１の論理処理部とを含み、前記第
１の入力信号群の入力に対応して、前記第１の出力端子
を介して第１の出力電位を出力する第１の前段論理回路
部と、 ソース電極が電源電位に接続され、ドレイン電極が第２
の出力端子に接続されて、ゲート電極に前記クロック信
号が入力されるプリチャージ用の第２のＰチャネルＭＯ
Ｓトランジスタと、ソース電極が接地電位に接続され、
ゲート電極に前記クロック信号が入力される第２のＮチ
ャネルＭＯＳトランジスタと、第２の入力信号群を、入
力端を介してそれぞれのゲート電極に入力し、所定の論
理処理を行う複数のＭＯＳトランジスタにより形成され
て、出力端が前記第２のＰチャネルＭＯＳトランジスタ
のドレイン電極に接続され、接地端が前記第２のＮチャ
ネルＭＯＳトランジスタのドレイン電極に接続される第
２の論理処理部とを含み、前記第２の入力信号群の入力
に対応して、前記第２の出力端子を介して第２の出力電
位を出力する第２の前段論理回路部と、 前記第１の出力電位と、前記第２の出力電位とのＡＮＤ
処理を行うＡＮＤ回路と、 前記ＡＮＤ回路の出力と、前記クロック信号の反転クロ
ック信号とのＮＯＲ処理を行う第１のＮＯＲ回路と、 前記第１の出力電位と、前記クロック信号の反転クロッ
ク信号とのＮＯＲ処理を行う第２のＮＯＲ回路と、 前記第２の出力電位と、前記クロック信号の反転クロッ
ク信号とのＮＯＲ処理を行う第３のＮＯＲ回路と、 ソース電極が前記電源電位に接続され、ドレイン電極が
第３の出力端子に接続されて、ゲート電極が前記第１の
ＮＯＲ回路の出力端に接続されるプリチャージ用の第３
のＰチャネルＭＯＳトランジスタと、ソース電極が前記
接地電位に接続され、ゲート電極が前記第２のＮＯＲ回
路の出力端に接続される第３のＮチャネルＭＯＳトラン
ジスタと、ソース電極が前記接地電位に接続され、ゲー
ト電極が前記第３のＮＯＲ回路の出力端に接続される第
４のＮチャネルＭＯＳトランジスタと、第３の入力信号
群を、入力端を介してそれぞれのゲート電極に入力し、
所定の論理処理を行う複数のＭＯＳトランジスタにより
形成されて、出力端が前記第３のＰチャネルＭＯＳトラ
ンジスタのドレイン電極に接続され、接地端が前記第３
のＮチャネルＭＯＳトランジスタのドレイン電極に接続
される第３の論理処理部と、第４の入力信号群を、入力
端を介してそれぞれのゲート電極に入力し、所定の論理
処理を行う複数のＭＯＳトランジスタにより形成され
て、出力端が前記第３のＰチャネルＭＯＳトランジスタ
のドレイン電極に接続され、接地端が前記第４のＮチャ
ネルＭＯＳトランジスタのドレイン電極に接続される第
４の論理処理部とを含み、前記第３および第４の入力信
号群の入力に対応して、前記第３の出力端子を介して第
３の出力電位を出力する後段論理回路部と、 前記第３の出力電位と、前記クロック信号の反転クロッ
ク信号とのＮＯＲ処理を行う第４のＮＯＲ回路と、 を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177857A JPH0621804A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177857A JPH0621804A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621804A true JPH0621804A (ja) | 1994-01-28 |
Family
ID=16038307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177857A Withdrawn JPH0621804A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621804A (ja) |
-
1992
- 1992-07-06 JP JP4177857A patent/JPH0621804A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |