JP3393966B2 - ダイナミック型プライオリティ・エンコーダ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
形成されるプライオリティ・エンコーダに係り、特にダ
イナミック型プライオリティ・エンコーダに関するもの
で、例えばマイクロプロセッサ内の乗算器や画像処理用
フレーム切換システム等に使用される。

【０００２】

【従来の技術】マイクロプロセッサや、タイマー機能、
シリアルインターフェース機能、パラレルインターフェ
ース機能などを持つ周辺インターフェース装置内で、命
令やデータをコード化して用いることはしばしばあり、
中でも、入力信号に対してビット優先機能を有するプラ
イオリティ・エンコーダは、マイクロプロセッサ内の乗
算器や画像処理用フレーム切換システム等で多く用いら
れている。

【０００３】ｎビットのデータをコード化することは、
オア論理により容易に実現できるが、例えば上位ビット
優先型８ビットエンコーダの動作機能を実際のハードウ
ェアで実現する際、従来は、スタティックな論理回路で
構成している。

【０００４】しかし、スタティックな回路構成では、各
信号の状態をチェックし、アクティブ状態である最上位
ビットの信号を検出してコード化するために多くの論理
回路を必要とする。しかも、入力信号が８ビットから１
０ビット、１６ビット、３２ビットへと増していくと、
上記したようなエンコーダに入力するアクティブ状態の
最上位ビットの信号を検出するためのハードウェアが著
しく複雑になり、素子数も数倍から数十倍に膨らみ、集
積回路チップ上のエンコーダが占める面積の割合が多く
なっていく。

【０００５】また、従来のプライオリティ・エンコーダ
は、優先順位の方向が固定されているので、下位ビット
優先型エンコーダを実現するためには上位ビット優先型
エンコーダに対して入力端子順を反転させなければなら
ない。

【０００６】従って、前記上位ビット優先型８ビットエ
ンコーダを下位ビット優先型エンコーダとしても使用す
るように切り換えるためには、入力信号の０ビットと７
ビット、１ビットと６ビット、２ビットと５ビット、３
ビットと４ビットとの各２ビットを入力端子として持
ち、優先順位の方向の方向を決定するセレクト信号Ｅｈ
により各２ビットの入力端子を選択するためのセレクタ
ＳＥＬ…を８ビット分用意する必要がある。

【０００７】また、上記したようなスタティックな論理
回路でシステムを構築していくと、８ビット、１０ビッ
ト、１６ビットの各プライオリティ・エンコーダの使用
素子数をＣＭＯＳトランジスタ（相補性絶縁ゲート型ト
ランジスタ）の素子数に換算すると、１０ビットのプラ
イオリティ・エンコーダは８ビットのプライオリティ・
エンコーダの約２倍になっているので約２倍のチップ面
積を要し、１６ビットのプライオリティ・エンコーダは
１０ビットのプライオリティ・エンコーダの約４倍とな
っているので約４倍のチップ面積を要する。

【０００８】ビット処理数の多い高位のマイクロコンピ
ュータでは、高機能搭載、高集積度が要求されるが、集
積回路のチップサイズを極力小さくして高機能を実現し
ようとする際、従来のようなハードウェアでは、集積度
が低下し、高速化が妨げられる原因となる。

【０００９】上記したように従来のプライオリティ・エ
ンコーダは、スタティックな論理回路で構成しており、
入力信号のビット数が増える毎に優先順位切換用のセレ
クタが増え、論理回路が複雑になり、ゲート段数が確実
に増し、ハードウェアが著しく複雑になり、使用素子数
も著しく膨らみ、集積回路チップ上のプライオリティ・
エンコーダが占める面積の割合が多くなり、高集積化が
妨げられるという問題がある。また、ゲート段数が増え
ると、それに伴って遅延時間が増大し、高速演算処理の
ネックとなってくるという問題がある。

【００１０】そこで、本願出願人は、上記問題点を解決
するために、論理回路の構成を簡易化でき、入力信号の
ビット数が増えてもハードウェアがむやみに増加するこ
とを防止でき、集積回路チップ上の占有面積の増大を極
力防止でき、高集積化、高速化を達成し得るダイナミッ
ク型のプライオリティ・エンコーダを提案した。

【００１１】上記ダイナミック型のプライオリティ・エ
ンコーダは、例えば図６に示すように、複数ビット（例
えば８ビット）の被演算入力の各ビットＤｉ（ｉ＝０〜
７）がそれぞれ対応して入力する複数のセレクタ１０ｉ
と、上記複数のセレクタ１０ｉの各出力Ｄｉ´をコード
化するエンコーダステージ２０とを有する。

【００１２】上記各セレクタ１０ｉは、それぞれ対応し
て被演算入力ビットＤｉによりスイッチング制御される
スイッチ回路１と、このスイッチ回路に直列に接続され
ると共に全セレクタを通して直列に接続されたキャリー
ライン２と、上記スイッチ回路１の一端部側のキャリー
ライン部に接続され、所定のタイミングでキャリーライ
ンをプリチャージする第１のプリチャージ回路３と、上
位ビット優先指定用のイネーブル信号／ＳＨにより制御
され、上記スイッチ回路の上位ビット側のキャリーライ
ン部の電位がディスチャージレベルＶssであるか否かを
検知する第１の検知回路４と、下位ビット優先指定用の
イネーブル信号／ＳＬにより制御され、上記スイッチ回
路１の下位ビット側のキャリーライン部の電位がディス
チャージレベルＶssであるか否かを検知する第２の検知
回路５と、上記第１の検知回路４の出力および第２の検
知回路５の出力のいずれか一方と前記被演算入力ビット
とが共にアクティブ状態であるか否かを検知する第３の
検知回路６とからなる。

【００１３】さらに、前記キャリーライン２の最上位セ
レクタ側または最下位セレクタ側の一端部のうちで前記
第１のプリチャージ回路３が接続されていない一端部に
接続され、所定のタイミングでキャリーライン２をプリ
チャージする第２のプリチャージ回路１１と、上記キャ
リーライン２の両端部にそれぞれ接続され、上位ビット
優先指定モード信号ＰＲＨＬ／下位ビット優先指定モー
ド信号ＰＲＬＨに応じて選択的にキャリーライン２をデ
ィスチャージする２個のディスチャージ回路１２ａ、１
２ｂとを具備し、最上位ビットＤ₇ のセレクタ１０₇ の
第１の検知回路４に入力する上位ビット側のキャリーラ
イン部の電位および最下位ビットＤ₀ のセレクタ１０₀
の第２の検知回路５に入力する下位ビット側のキャリー
ライン部の電位はそれぞれディスチャージレベルＶss
（接地電位）に固定される。

【００１４】上記構成のダイナミック型のプライオリテ
ィ・エンコーダにおいて、上位ビット優先指定モードの
場合には、キャリーライン２の上位ビット側一端部に接
続されているディスチャージ回路１２ａがディスチャー
ジ動作し、また、上位ビット優先指定用のイネーブル信
号／ＳＨがアクティブ状態になる。この状態の時、複数
の被演算入力ビットが同時にアクティブ状態になったと
すると、アクティブ状態となっている被演算入力ビット
をＭＳＢからサーチし、最初にサーチされた被演算入力
ビットが入力するセレクタの出力をアクティブレベルに
し、この被演算入力ビットより下位ビットがアクティブ
状態であったとしても非アクティブ状態であると見做
す。

【００１５】上記とは逆に、下位ビット優先指定モード
の場合には、キャリーライン２の下位ビット側一端部に
接続されているディスチャージ回路１２ｂがディスチャ
ージ動作し、また、下位ビット優先指定用のイネーブル
信号／ＳＬがアクティブ状態になる。この状態の時、複
数の被演算入力ビットが同時にアクティブ状態になった
とすると、アクティブ状態となっている被演算入力ビッ
トをＬＳＢからサーチし、最初にサーチされた被演算入
力ビットが入力するセレクタの出力をアクティブレベル
にし、この被演算入力ビットより上位ビットがアクティ
ブ状態であったとしても非アクティブ状態であると見做
す。

【００１６】ところで、上記した従来のダイナミック型
のプライオリティ・エンコーダは、キャリーライン２の
プリチャージおよびディスチャージが、キャリーライン
２に直列に接続されている各トランジスタのスイッチ制
御の完了前に行われた場合には、誤ったエンコーダ結果
を出力するおそれがある。

【００１７】そこで、通常、被演算入力ビットの遅延と
デバイス作製時のプロセス工程に起因する素子特性、電
源電圧および温度特性の変動がある場合においても、上
記したような誤ったエンコーダ結果の出力を防止するた
めに、上記の変動を見込んでタイミング設定されたプリ
チャージ制御信号およびディスチャージ制御信号が利用
されている。

【００１８】しかし、上記プリチャージ制御信号および
ディスチャージ制御信号のタイミング設定は、前記キャ
リーライン２に直列に接続されている各トランジスタの
スイッチ制御完了時から演算が開始されるまでの時間マ
ージンが大きくとられているので、ダイナミック型のプ
ライオリティ・エンコーダの演算開始が遅れ、エンコー
ダから出力される演算結果の高速化が困難になるという
問題があった。

【００１９】

【発明が解決しようとする課題】上記したように従来の
ダイナミック型のプライオリティ・エンコーダは、被演
算入力ビットの遅延などがある場合においても誤ったエ
ンコーダ結果の出力を防止するためにタイミング設定さ
れたプリチャージ制御信号およびディスチャージ制御信
号が利用されているが、キャリーラインに直列に接続さ
れている各トランジスタのスイッチ制御完了時から演算
が開始されるまでの時間マージンが大きくとられている
ので、ダイナミック型のプライオリティ・エンコーダの
演算開始が遅れ、エンコーダから出力される演算結果の
高速化が困難になるという問題があった。

【００２０】本発明は上記の問題点を解決すべくなされ
たもので、比較的小規模の回路を追加することにより、
キャリーラインのプリチャージに際して必要最小限のプ
リチャージ時間後に即時にディスチャージによる演算を
行うことが可能になり、演算の高速化を図り得るダイナ
ミック型プライオリティ・エンコーダを提供することを
目的とする。

【００２１】

【課題を解決するための手段】本発明のダイナミック型
プライオリティ・エンコーダは、複数ビットの被演算入
力の各ビットによりそれぞれ対応してスイッチング制御
される複数のスイッチ回路と、上記複数のスイッチ回路
に直列に接続されたキャリーラインと、上記キャリーラ
インのプリチャージ、ディスチャージおよび前記複数ビ
ットの被演算入力により演算が行われるプライオリティ
・エンコーダ回路と、前記複数ビットの被演算入力の任
意の１ビットの入力変化を検知する被演算入力変化検知
回路と、前記被演算入力変化検知回路の検知出力をトリ
ガーとして前記キャリーラインをプリチャージするため
のプリチャージ制御信号を生成するタイミング制御回路
とを具備することを特徴とする。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の実施の形
態に係る８ビットのダイナミック型プライオリティ・エ
ンコーダを示している。

【００２３】図１に示すダイナミック型プライオリティ
・エンコーダは、８ビットの被演算入力の各ビットＤｉ
（ｉ＝０〜７）により対応してスイッチング制御される
スイッチ回路１および上記スイッチ回路に直列に接続さ
れたキャリーライン２をそれぞれ有する複数のセレクタ
１０ｉと、上記複数のセレクタ１０ｉの各出力Ｄｉ´を
コード化し、３ビットのコード化信号Ｑ_A 、Ｑ_B 、Ｑ_C
を出力するビット優先機能を持たないエンコーダステー
ジ２０と、前記複数ビットの被演算入力の任意の１ビッ
トＤｉの入力変化を検知する被演算入力変化検知回路３
０と、前記被演算入力変化検知回路３０の検知出力をト
リガーとして前記キャリーライン２をプリチャージ制御
するためのプリチャージ制御信号／ＰＲを生成するタイ
ミング制御回路４０とを具備しており、半導体集積回路
に形成されている。

【００２４】上記各セレクタ１０ｉは、それぞれ対応し
て被演算入力ビットＤｉによりスイッチング制御される
スイッチ回路１と、このスイッチ回路に直列に接続され
ると共に全セレクタを通して直列に接続されたキャリー
ライン２と、上記スイッチ回路の第１の端部側（本例で
は下位ビット側）のキャリーライン部に接続され、所定
のタイミングでキャリーラインをプリチャージする第１
のプリチャージ回路３と、第１の検知回路４と、第２の
検知回路５と、第３の検知回路６とからなる。

【００２５】上記第１の検知回路４は、上位ビット優先
指定用のイネーブル信号／ＳＨにより制御され、上記ス
イッチ回路１の第２の端部側（本例では上位ビット側）
のキャリーライン部の電位がディスチャージレベルＶss
であるか否かを検知するものであり、本例では上位ビッ
ト優先指定用のイネーブル信号／ＳＨと上記スイッチ回
路１の上位ビット側のキャリーライン部の電位との論理
和をとる第１のオアゲート４が用いられている。

【００２６】なお、上位ビット優先指定用のイネーブル
信号／ＳＨおよび下位ビット優先指定用のイネーブル信
号／ＳＬは、上位ビット優先指定モード／下位ビット優
先指定モードに応じて選択的にアクティブ状態（ここで
は“Ｌ”レベル）になる。

【００２７】また、前記第２の検知回路５は、下位ビッ
ト優先指定用のイネーブル信号／ＳＬにより制御され、
上記スイッチ回路１の下位ビット側のキャリーライン部
の電位がディスチャージレベルＶssであるか否かを検知
するものであり、本例では下位ビット優先指定用のイネ
ーブル信号／ＳＬと上記スイッチ回路１の下位ビット側
のキャリーライン部の電位との論理和をとる第２のオア
ゲート５が用いられている。

【００２８】また、前記第３の検知回路６は、上記第１
の検知回路４の出力および第２の検知回路５の出力のい
ずれか一方と前記被演算入力ビットＤｉとが共にアクテ
ィブ状態であるか否かを検知するものであり、本例では
第１のオアゲート４の出力と第２のオアゲート５の出力
との論理積をとるアンドゲート６ａと、このアンドゲー
ト６ａの出力と前記被演算入力ビットＤｉとの論理和否
定をとり、その出力Ｄｉ´を前記エンコーダステージ２
０の各対応するビットの入力として与えるノアゲート６
ｂとからなる。

【００２９】さらに、前記キャリーライン２の最上位セ
レクタ側または最下位セレクタ側の一端部のうちで前記
第１のプリチャージ回路３が接続されていない一端部
（本例では最上位セレクタ側の一端部）には、所定のタ
イミングでキャリーラインを電源電位Ｖccにプリチャー
ジする第２のプリチャージ回路１１が接続されている。

【００３０】また、上記キャリーライン２の両端部にそ
れぞれ対応してディスチャージ回路１２ａ、１２ｂが接
続されており、このディスチャージ回路１２ａ、１２ｂ
は、上位ビット優先指定モード／下位ビット優先指定モ
ードに応じて選択的にキャリーライン２をディスチャー
ジレベルＶssにディスチャージする。

【００３１】図２は、図１中の被演算入力変化検知回路
３０およびタイミング制御回路４０の一例を示してい
る。図２において、被演算入力変化検知回路３０は、８
ビットの被演算入力の各ビットＤｉが対応して入力する
８個の入力検知回路３０ｉからなり、各入力検知回路３
０ｉは、被演算入力ビットの状態遷移（本例では“Ｈ”
から“Ｌ”への遷移）を検知し、所定の時間幅を持つ検
知信号を出力するものである。

【００３２】ここで、上記各入力検知回路３０ｉは、被
演算入力ビット信号を反転させるインバータ回路３１
と、上記インバータ回路３１の出力信号と前記被演算入
力ビット信号が入力するノアゲート回路３２とからな
り、上記インバータ回路３１の信号遅延時間により決ま
る時間幅を持つ検知信号をノアゲート回路３２から出力
する。

【００３３】タイミング制御回路４０は、各入力検知回
路３０の出力信号が入力するノアゲート回路４０ａから
なり、任意の入力検知回路３０ｉの検知出力をトリガー
として前記所定の時間幅を持つプリチャージ制御信号／
ＰＲを生成する。

【００３４】図３は、図１中の例えば３ビット分のセレ
クタ１０₆ 、１０₅ 、１０₄ を代表的に取り出して第２
のプリチャージ回路１１およびディスチャージ回路１２
ａ、１２ｂと共に示している。

【００３５】ここでは、第１のプリチャージ回路３およ
び第２のプリチャージ回路１１の一具体例として、それ
ぞれ電源電位Ｖccとキャリーライン２との間にソース・
ドレイン間が接続されたＰチャネルＭＯＳトランジスタ
Ｐ１、Ｐ２を示しており、それぞれのゲートにプリチャ
ージ制御信号／ＰＲ（アクティブ状態の時に“Ｌ”レベ
ルになる。）が供給される。

【００３６】また、前記スイッチ回路１の一具体例とし
て、被演算入力ビットがゲートに入力し、ドレイン・ソ
ース間がキャリーライン２に直列に挿入されたＮチャネ
ルＭＯＳトランジスタＮ１を示しており、そのゲートに
被演算入力ビットが供給される。

【００３７】また、前記ディスチャージ回路１２ａ、１
２ｂの一具体例として、キャリーライン２と接地電位Ｖ
ssとの間にドレイン・ソース間が接続されたＮチャネル
ＭＯＳトランジスタＮ２、Ｎ３を示しており、トランジ
スタＮ２のゲートには上位ビット優先指定モード時にア
クティブ状態（“Ｈ”レベル）になる第１のディスチャ
ージ信号ＰＲＨＬが供給され、トランジスタＮ３のゲー
トには下位ビット優先指定モード時にアクティブ状態
（“Ｈ”レベル）になる第２のディスチャージ信号ＰＲ
ＬＨが供給される。

【００３８】図４は、図３の回路の動作例を示すタイミ
ング波形図である。次に、上記プライオリティ・エンコ
ーダの動作の要部について図１乃至図４を参照しながら
説明する。

【００３９】上位ビット優先指定モードの場合には、第
１のディスチャージ信号ＰＲＨＬがアクティブ状態
（“Ｈ”レベル）になり、キャリーライン２の上位ビッ
ト側一端部に接続されているディスチャージ用のＮチャ
ネルＭＯＳトランジスタＮ２がオン状態になる。また、
第２のディスチャージ信号ＰＲＬＨは非アクティブ状態
（“Ｌ”レベル）になり、ディスチャージ用のＮチャネ
ルＭＯＳトランジスタＮ３はオフ状態になっている。

【００４０】また、上位ビット優先指定用のイネーブル
信号／ＳＨがアクティブ状態（“Ｌ”レベル）になり、
下位ビット優先指定用のイネーブル信号ＳＬは非アクテ
ィブ状態（“Ｈ”レベル）になっている。

【００４１】いま、プライオリティ・エンコーダの（ｎ
−１）回目の演算が完了し、エンコード出力された最上
位のアクティブビットがＤｉ_n-1 ´であれば、対応する
被演算入力ビットはＤｉ_n-1 となる。次いで、ｎ回目の
演算が開始する前に、各被演算入力ビットＤｉが各セレ
クタ回路１０ｉに入力するとともに被演算入力変化検知
回路３０に入力する。

【００４２】この時、例えば２つの被演算入力ビットＤ
₅ 、Ｄ₄ が同時にアクティブ状態（“Ｌ”レベル）にな
ったとする。この場合には、ＭＳＢに近い側の被演算入
力ビットＤ₅ によりセレクタ１０₅ のスイッチ用のＮチ
ャネルＭＯＳトランジスタＮ１がオフ状態になることに
より、その上位ビット側のキャリーライン部２と下位ビ
ット側のキャリーライン部２とが電気的に分離される。

【００４３】また、前記ｎ回目の各被演算入力の任意の
１ビットが（ｎ−１）回目の各被演算入力に対して
“Ｈ”状態から“Ｌ”状態に遷移すると、タイミング制
御回路４０から所定の時間幅を持つプリチャージ制御信
号／ＰＲが生成（活性化）される。そして、上記プリチ
ャージ制御信号／ＰＲが短期間アクティブ状態（“Ｌ”
レベル）になると、プリチャージ用のＰチャネルＭＯＳ
トランジスタＰ１、Ｐ２がそれぞれオン状態になる。

【００４４】この時、セレクタ１０₅ のスイッチ用のＮ
チャネルＭＯＳトランジスタＮ１より上位ビット側のキ
ャリーライン部２は、ディスチャージ用のＮチャネルＭ
ＯＳトランジスタＮ２の駆動力がプリチャージ用のＰチ
ャネルＭＯＳトランジスタＰ２の駆動力よりも大きく設
定されていることでディスチャージ状態に保持される。
また、セレクタ１０₅ のスイッチ用のＮチャネルＭＯＳ
トランジスタＮ１より下位ビット側のキャリーライン部
２はプリチャージ用のＰチャネルＭＯＳトランジスタＰ
１によりＶcc電位にプリチャージされる。

【００４５】従って、セレクタ１０₅ において演算が開
始される。この場合、ｎ回目の各被演算入力のビットが
入力された時点でスイッチ回路１のスイッチング制御が
完了するので、誤ったエンコード出力を防止することが
できる。

【００４６】なお、上記セレクタ１０₅ における演算は
次のように行われる。即ち、第１のオアゲート４の二入
力は共に“Ｌ”レベルになってその出力は“Ｌ”レベル
になり、第２のオアゲート５は下位ビット優先指定用の
イネーブル信号／ＳＬが入力しているのでその出力は
“Ｈ”レベルになり、セレクタ１０₅ のアンドゲート６
ａの出力は“Ｌ”レベルになり、この“Ｌ”レベルと前
記被演算入力ビットＤ₅の“Ｌ”レベルとの論理和否定
により、ノアゲート６ｂの出力Ｄ₅ ´は“Ｈ”レベルに
なる。

【００４７】また、セレクタ１０₅ より下位ビット側の
セレクタ１０ｉにおいては、第１のオアゲート４はキャ
リーライン部２からの“Ｈ”レベル入力によってその出
力が“Ｈ”レベルになり、第２のオアゲート５は“Ｈ”
レベル状態の下位ビット優先指定用のイネーブル信号／
ＳＬが入力しているのでその出力は“Ｈ”レベルにな
り、アンドゲート６ａの出力は“Ｈ”レベルになり、ノ
アゲート６ｂの出力は“Ｌ”レベルになる。

【００４８】また、セレクタ１０₅ より上位ビット側の
セレクタ１０ｉにおいては、“Ｈ”レベル状態の被演算
入力ビットが入力しているので、ノアゲート６ｂの出力
は“Ｌ”レベルになる。

【００４９】換言すれば、上記した動作は、アクティブ
状態となっている被演算入力ビットをＭＳＢからサーチ
し、最初にサーチされた被演算入力ビットＤ₅ が入力す
るセレクタ１０₅ の出力を“Ｈ”レベルにすることによ
ってアクティブ状態の被演算入力ビットの中の最上位ビ
ットがＤ₅ であることを表わし、この被演算入力ビット
Ｄ₅ より下位ビットがアクティブ状態（“Ｌ”レベル）
であったとしても、アクティブ状態の被演算入力ビット
の中の最上位ビットではなく、非アクティブ状態
（“Ｈ”レベル）であると見做している。

【００５０】一方、前記ｎ回目の各被演算入力の全ビッ
トが（ｎ−１）回目の各被演算入力に対して“Ｈ”状態
から“Ｌ”状態に遷移しない場合には、任意の被演算入
力Ｄｊは、（ｎ−１）回目の被演算入力Ｄｊ_n-1 からｎ
回目の被演算入力Ｄｊ_n への状態遷移は“Ｌ”から
“Ｌ”、“Ｌ”から“Ｈ”、“Ｈ”から“Ｈ”のいずれ
かになり、この場合の動作について以下に説明する。

【００５１】いま、（ｎ−１）回目の演算が完了し、エ
ンコード出力された最上位のアクティブビットがＤｉ
_n-1 ´であれば、対応する被演算入力ビットはＤｉ_n-1
となり、次いでｎ回目の演算が開始する前に、各被演算
入力ビットＤｊが各セレクタ回路１０ｉに入力するとと
もに被演算入力変化検知回路３０に入力する。

【００５２】この時、ＤｊがＤｉより上位のビットであ
る場合には、（ｎ−１）回目の最上位アクティブビット
に対応する被演算入力ビットはＤｉであるので、Ｄｊ
_n-1 からＤｊ_n への状態遷移は共に非アクティブビット
であり、プリチャージ動作を必要としない。

【００５３】これに対して、ＤｊがＤｉと同一ビットで
ある場合には、Ｄｊ_n-1 からＤｊ_nへの状態遷移が
“Ｌ”から“Ｌ”の時には最上位アクティブビットであ
り、Ｄｊ_n-1 からＤｊ_n への状態遷移が“Ｌ”から
“Ｈ”の時には最上位アクティブビットから非アクティ
ブビットになるが、ｎ回目の最上位アクティブビットは
（ｎ−１）回目の最上位アクティブビットより下位のビ
ットであるので、共にプリチャージ動作を必要としな
い。

【００５４】これに対して、ＤｊがＤｉより下位のビッ
トである場合には、キャリーライン２は（ｎ−１）回目
のプリチャージ動作によりプリチャージ状態が保持され
ているので、プリチャージ動作を必要としない。

【００５５】以上説明したように、ｎ回目の各被演算入
力の全ビットが（ｎ−１）回目の各被演算入力に対して
“Ｈ”状態から“Ｌ”状態に遷移しない場合には、タイ
ミング制御回路４０から所定の時間幅を持つプリチャー
ジ制御信号／ＰＲが生成（活性化）されなくても支障が
ないことが分かる。

【００５６】一方、下位ビット優先指定モードの場合に
は、第２のディスチャージ信号ＰＲＬＨがアクティブ状
態（“Ｈ”レベル）になり、キャリーライン２の下位ビ
ット側一端部に接続されているディスチャージ用のＮチ
ャネルＭＯＳトランジスタＮ３がオン状態になる。ま
た、第１のディスチャージ信号ＰＲＨＬは非アクティブ
状態（“Ｌ”レベル）になり、ディスチャージ用のＮチ
ャネルＭＯＳトランジスタＮ２はオフ状態になってい
る。

【００５７】また、下位ビット優先指定用のイネーブル
信号／ＳＬがアクティブ状態（“Ｌ”レベル）になり、
上位ビット優先指定用のイネーブル信号／ＳＨは非アク
ティブ状態（“Ｈ”レベル）になっている。

【００５８】この状態の時、例えば２つの被演算入力ビ
ットＤ₅ 、Ｄ₄ が同時にアクティブ状態（“Ｌ”レベ
ル）になったとする。この場合には、ＬＳＢに近い側の
被演算入力ビットＤ₄ によりセレクタ１０₄ のスイッチ
用のＮチャネルＭＯＳトランジスタＮ１がオフ状態にな
ることにより、その下位ビット側のキャリーライン部２
と上位ビット側のキャリーライン部２とが電気的に分離
される。

【００５９】一方、被演算入力変化検知回路３０および
タイミング制御回路４０は、被演算入力の各ビットＤｉ
が対応して入力し、任意のビットの入力変化（本例では
“Ｈ”から“Ｌ”への状態遷移）を検知した場合には所
定の時間幅を持つプリチャージ制御信号／ＰＲを生成
（活性化）する。

【００６０】上記プリチャージ制御信号／ＰＲが短期間
アクティブ状態（“Ｌ”レベル）になると、プリチャー
ジ用のＰチャネルＭＯＳトランジスタＰ１、Ｐ２がそれ
ぞれオン状態になる。この時、セレクタ１０₅ のスイッ
チ用のＮチャネルＭＯＳトランジスタＮ１より下位ビッ
ト側のキャリーライン部２は、ディスチャージ用のＮチ
ャネルＭＯＳトランジスタＮ３の駆動力がプリチャージ
用のＰチャネルＭＯＳトランジスタＰ２の駆動力よりも
大きく設定されていることでディスチャージ状態に保持
される。

【００６１】また、セレクタ１０₅ のスイッチ用のＮチ
ャネルＭＯＳトランジスタＮ１より上位ビット側のキャ
リーライン部２はプリチャージ用のＰチャネルＭＯＳト
ランジスタＰ１によりＶcc電位にプリチャージされる。

【００６２】従って、セレクタ１０₅ においては、第２
のオアゲート５の二入力は共に“Ｌ”レベルになってそ
の出力は“Ｌ”レベルになり、第１のオアゲート４は
“Ｈ”レベル状態の上位ビット優先指定用のイネーブル
信号ＳＨが入力しているのでその出力は“Ｈ”レベルに
なり、セレクタ１０₅ のアンドゲート６ａの出力は
“Ｌ”レベルになり、この“Ｌ”レベルと前記被演算入
力ビットＤ₅ の“Ｌ”レベルとの論理和否定により、ノ
アゲート６ｂの出力Ｄ₅ ´は“Ｈ”レベルになる。

【００６３】これに対して、セレクタ１０₅ より上位ビ
ット側のセレクタ１０ｉにおいては、第２のオアゲート
５はキャリーライン部２からの“Ｈ”レベル入力によっ
てその出力が“Ｈ”レベルになり、第１のオアゲート５
は“Ｈ”レベル状態の上位ビット優先指定用のイネーブ
ル信号／ＳＨが入力しているのでその出力は“Ｈ”レベ
ルになり、アンドゲート６ａの出力は“Ｈ”レベルにな
り、ノアゲート６ｂの出力は“Ｌ”レベルになる。

【００６４】また、セレクタ１０₅ より下位ビット側の
セレクタ１０ｉにおいては、“Ｈ”レベル状態の被演算
入力ビットが入力しているので、ノアゲート６ｂの出力
は“Ｌ”レベルになる。

【００６５】換言すれば、上記した動作は、アクティブ
状態となっている被演算入力ビットをＬＳＢからサーチ
し、最初にサーチされた被演算入力ビットＤ₅ が入力す
るセレクタ１０₅ の出力を“Ｈ”レベルにすることによ
ってアクティブ状態の被演算入力ビットの中の最下位ビ
ットがＤ₅ であることを表わし、この被演算入力ビット
Ｄ₅ より上位ビットがアクティブ状態（“Ｌ”レベル）
であったとしても、アクティブ状態の被演算入力ビット
の中の最下位ビットではなく、非アクティブ状態
（“Ｈ”レベル）であると見做している。

【００６６】即ち、上記したような第１の実施の形態の
ダイナミック型プライオリティ・エンコーダによれば、
被演算入力変化検知回路３０およびタイミング制御回路
４０を追加することにより、被演算入力のビット変化に
同期してキャリーラインをプリチャージすることが可能
になる。

【００６７】これにより、キャリーライン２のプリチャ
ージに際して必要最小限のプリチャージ時間を確保する
だけで被演算入力の入力直後に即時にディスチャージに
よる演算を開始することが可能になるので、演算の高速
化を図ることができる。

【００６８】しかも、上記被演算入力変化検知回路３０
は、被演算入力のビットが“Ｈ”から“Ｌ”に状態遷移
する時のみ検出すればよいので、構成が比較的簡易であ
り、使用素子数が少なくて済み、比較的小規模の回路で
実現できる。

【００６９】なお、図５（ａ）、（ｂ）、（ｃ）は、上
記ビット優先機能を持たないエンコーダステージ２０の
相異なる具体例を示している。即ち、図５（ａ）は、Ｃ
ＭＯＳスタティック論理構成のエンコーダステージの一
例を示しており、４１〜４３はナンドゲート、４４〜４
６はインバータである。 図５（ｂ）はダイナミック論
理構成のエンコーダステージの一例を示しており、Ｐチ
ャネルＭＯＳトランジスタＰによりプリチャージされる
ＮチャネルＭＯＳトランジスタＮ…がワイアードオア接
続され、ワイアードオア出力がインバータ４７…に入力
している。

【００７０】図４（ｃ）は、ダイナミック論理構成のエ
ンコーダステージの他の例を示しており、ＰチャネルＭ
ＯＳトランジスタＰによりプリチャージされるＮチャネ
ルＭＯＳトランジスタＮ…がワイアードオア接続され、
ワイアードオア出力がインバータ４７…に入力し、ワイ
アードオア接続されたＮチャネルＭＯＳトランジスタＮ
…のソース側がディスチャージ用のＮチャネルＭＯＳト
ランジスタＮｄに接続されている。

【００７１】

【発明の効果】上述したように本発明のダイナミック型
プライオリティ・エンコーダによれば、比較的小規模の
回路を追加することにより、キャリーラインのプリチャ
ージに際して必要最小限のプリチャージ時間後に即時に
ディスチャージによる演算を行うことが可能になり、演
算の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るダイナミック
型プライオリティ・エンコーダを示すブロック図。

【図２】図１中の被演算入力変化検知回路およびタイミ
ング制御回路の一例を示す論理回路図。

【図３】図１中のセレクタ回路の一例を示す回路図。

【図４】図３の回路の動作例を示すタイミング波形図で
ある。

【図５】図１中のビット優先機能を持たないエンコーダ
ステージの相異なる具体例を示す回路図。

【図６】従来のダイナミック型プライオリティ・エンコ
ーダを示すブロック図。

【符号の説明】

１…スイッチ回路、 ２…キャリーライン、 ３…第１のプリチャージ回路、 ４…第１の検知回路、 ５…第２の検知回路、 ６…第３の検知回路、 １０ｉ…セレクタ回路、 １１…第２のプリチャージ回路、 １２ａ、１２ｂ…ディスチャージ回路、 ２０…エンコーダステージ、 ３０…被演算入力変化検知回路、 ４０…タイミング制御回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−30436（ＪＰ，Ａ) 特開 昭61−267823（ＪＰ，Ａ) 特開 平５−189979（ＪＰ，Ａ) 特開 平５−40626（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/00 H03K 19/096

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数ビットの被演算入力の各ビットによ
   りそれぞれ対応してスイッチング制御される複数のスイ
   ッチ回路と、 前記複数のスイッチ回路に直列に接続された１本のキャ
   リーラインと、 前記キャリーラインのプリチャージ、ディスチャージお
   よび前記複数ビットの被演算入力により演算が行われる
   複数の演算回路と、 前記複数の演算回路の各出力が入力し、それをコード化
   するエンコーダと、 前記複数ビットの被演算入力の任意の１ビットの入力変
   化を検知する被演算入力変化検知回路と、 前記被演算入力変化検知回路の検知出力をトリガーとし
   て前記キャリーラインをプリチャージ制御するためのプ
   リチャージ制御信号を生成するタイミング制御回路とを
   具備することを特徴とするダイナミック型プライオリテ
   ィ・エンコーダ。
2. 【請求項２】 複数ビットの被演算入力の各ビットによ
   りそれぞれ対応してスイッチング制御されるスイッチ回
   路と、 前記スイッチ回路に直列に接続されたキャリーライン
   と、 前記スイッチ回路の第１の端部側のキャリーライン部に
   接続され、所定のタイミングでキャリーラインをプリチ
   ャージする第１のプリチャージ回路と、 上位ビット優先指定用のイネーブル信号により制御さ
   れ、前記スイッチ回路の第２の端部側のキャリーライン
   部の電位がディスチャージレベルであるか否かを検知す
   る第１の検知回路と、 下位ビット優先指定用のイネーブル信号により制御さ
   れ、前記スイッチ回路の第１の端部側のキャリーライン
   部の電位がディスチャージレベルであるか否かを検知す
   る第２の検知回路と、 前記第１の検知回路の出力および第２の検知回路の出力
   のいずれか一方と前記被演算入力のビットが共にアクテ
   ィブ状態であるか否かを検知する第３の検知回路と、 それぞれ前記スイッチ回路、キャリーライン、第１のプ
   リチャージ回路、第１の検知回路、第２の検知回路およ
   び第３の検知回路の１組を有し、各組のキャリーライン
   が全体として直列に接続された複数のセレクタ回路と、 前記複数のセレクタ回路の各出力が入力し、それをコー
   ド化するエンコーダと、 前記キャリーラインの最上位セレクタ側または最下位セ
   レクタ側の一端部のうちで前記第１のプリチャージ回路
   が接続されていない一端部に接続され、所定のタイミン
   グでキャリーラインをプリチャージする第２のプリチャ
   ージ回路と、 前記キャリーラインの両端部にそれぞれ接続され、上位
   ビット優先指定モード／下位ビット優先指定モードに応
   じて選択的にキャリーラインをディスチャージし、最上
   位ビットのセレクタの上位ビット側のキャリーライン部
   の電位および最下位ビットのセレクタの下位ビット側の
   キャリーライン部の電位をそれぞれディスチャージレベ
   ルに固定する２個のディスチャージ回路と、 前記複数ビットの被演算入力の各ビットの入力変化を検
   知する被演算入力変化検知回路と、 前記被演算入力変化検知回路の検知出力をトリガーとし
   て前記キャリーラインをプリチャージするためのプリチ
   ャージ制御信号を生成するタイミング制御回路とを具備
   することを特徴とするダイナミック型プライオリティ・
   エンコーダ。