JP3029376B2 - プライオリティエンコ−ダ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に使用
されるプライオリティエンコ−ダに関する。

【０００２】

【従来の技術】図８は、従来のダイナミック型の１６ビ
ットプライオリティエンコ−ダを示している。

【０００３】／Ｄ１５〜／Ｄ０は、被演算入力信号であ
る。被演算入力信号／Ｄｎ（ｎ＝１５，１４，〜０）
は、それぞれプリチャ−ジ・ディスチャ−ジ部１−ｎ
（ｎ＝１５，１４，〜０）に入力されている。

【０００４】プリチャ−ジ・ディスチャ−ジ部１−ｎ
は、Ｎチャネル型ＭＯＳトランジスタＮｎ（ｎ＝１５，
１４，〜０）及びＰチャネル型ＭＯＳトランジスタＰｎ
（ｎ＝１５，１４，〜０）から構成されている。

【０００５】ＭＯＳトランジスタＮｎのソ−ス・ドレイ
ンは、キャリ−ライン２に接続され、ゲ−トには、被演
算入力信号／Ｄｎが入力されている。被演算入力信号／
Ｄｎは、ＭＯＳトランジスタＮｎのスイッチングの制御
信号となる。ＭＯＳトランジスタＰｎのソ−スは、電源
ＶＣＣに接続され、ゲ−トには、プリチャ−ジ信号／Ｐ
Ｒが入力されている。

【０００６】ＭＯＳトランジスタＰｎのドレインは、ノ
−ド３−ｎ（ｎ＝１５，１４，〜０）に接続されてい
る。ノ−ド３−ｎは、プリチャ−ジ・ディスチャ−ジ部
１−ｎのＭＯＳトランジスタＮｎのソ−ス・ドレイン
と、プリチャ−ジ・ディスチャ−ジ部１−（ｎ−１）の
ＭＯＳトランジスタＮ（ｎ−１）のソ−ス・ドレインと
の接続点である。

【０００７】但し、ノ−ド３−０（即ちｎ＝０）は、プ
リチャ−ジ・ディスチャ−ジ部１−０のＭＯＳトランジ
スタのソ−ス・ドレインと、ディスチャ−ジ用ＭＯＳト
ランジスタＭ１のソ−ス・ドレインとの接続点である。
また、プリチャ−ジ・ディスチャ−ジ部１−１５のＭＯ
Ｓトランジスタのソ−ス・ドレインと、ディスチャ−ジ
用ＭＯＳトランジスタＭ２のソ−ス・ドレインとの接続
点を、ノ−ド３−１６とする。

【０００８】また、上位ビット（／Ｄ１５）側におい
て、Ｐチャネル型ＭＯＳトランジスタＰ´のソ−スは、
電源ＶＣＣに接続され、ゲ−トには、プリチャ−ジ信号
／ＰＲが入力されている。ＭＯＳトランジスタＰ´のド
レインは、ノ−ド３−１６に接続されている。

【０００９】ディスチャ−ジ用ＭＯＳトランジスタＭ１
のソ−ス・ドレインは、キャリ−ライン２の下位ビット
（／Ｄ０）側の一端と、接地点ＧＮＤとの間に接続され
ている。ディスチャ−ジ用ＭＯＳトランジスタＭ２のソ
−ス・ドレインは、キャリ−ライン２の上位ビット（／
Ｄ１５）側の一端と、接地点ＧＮＤとの間に接続されて
いる。

【００１０】各ノ−ド３−ｎ（ｎ＝１６，〜０）は、プ
リチャ−ジ信号／ＰＲが“０”レベルになると、ＭＯＳ
トランジスタＰｎ（ｎ＝１５，〜０），Ｐ´がオン状態
になるため、“１”レベル（電源電位ＶＣＣ）にプリチ
ャ−ジされる。

【００１１】下位ビット優先モ−ドのときは、制御信号
ＰＲＬＨが“１”レベル、制御信号ＰＲＨＬが“０”レ
ベルになるため、ＭＯＳトランジスタＭ１はオン状態、
ＭＯＳトランジスタＭ２は、オフ状態になる。

【００１２】上位ビット優先モ−ドのときは、制御信号
ＰＲＨＬが“１”レベル、制御信号ＰＲＬＨが“０”レ
ベルになるため、ＭＯＳトランジスタＭ２はオン状態、
ＭＯＳトランジスタＭ１は、オフ状態になる。

【００１３】各ノ−ド３−ｎ（ｎ＝１６，〜０）は、被
演算入力信号／Ｄｎ（ｎ＝１５，〜０）のレベルに応じ
て、“０”レベル（接地電位）にディスチャ−ジされ
る。

【００１４】ビットセレクト・エンコ−ダ回路４には、
被演算入力信号／Ｄｎと、各プリチャ−ジ・ディスチャ
−ジ部１−ｎのノ−ド３−ｎの電位がそれぞれ入力され
ている。ビットセレクト・エンコ−ダ回路４は、４ビッ
トのエンコ−ド出力信号Ｑ３〜Ｑ０を出力する。

【００１５】また、上記構成のプライオリティエンコ−
ダは、パストランジスタによりキャリ−ラインが構成さ
れている。このため、チップ面積全体に対するプライオ
リティエンコ−ダの面積が占める割合は、比較的小さく
できる。しかし、入力信号のビット数の増加に伴い、キ
ャリ−ラインの各ノ−ドをディスチャ−ジするのに時間
がかかる欠点がある。

【００１６】次に、図８のプライオリティエンコ−ダの
動作について説明する。

【００１７】このプライオリティエンコ−ダは、被演算
入力信号／Ｄｎのどのビットが“０”レベルであるかを
判定する機能を有する。

【００１８】まず、下位ビット優先モ−ドを考える。

【００１９】プリチャ−ジ信号／ＰＲが“０”レベルに
なり、各ノ−ド３−ｎ（ｎ＝１６，〜０）が“１”レベ
ル（電源電位ＶＣＣ）にプリチャ−ジされる。この後、
制御信号ＰＲＬＨが“１”レベル、制御信号ＰＲＨＬが
“０”レベルになり、ＭＯＳトランジスタＭ１がオン状
態、ＭＯＳトランジスタＭ２がオフ状態になる。

【００２０】そして、被演算入力信号／Ｄｎのレベルに
応じて各ノ−ド３−ｎがディスチャ−ジされる。例え
ば、最上位ビット（／Ｄ１５）のみが“０”レベルであ
り、その他のビット（／Ｄ１４〜／Ｄ０）が“１”レベ
ルである場合、ノ−ド３−０からノ−ド３−１５まで順
次ディスチャ−ジされていく。

【００２１】次に、上位ビット優先モ−ドを考える。

【００２２】プリチャ−ジ信号／ＰＲが“０”レベルに
なり、各ノ−ド３−ｎ（ｎ＝１６，〜０）が“１”レベ
ル（電源電位ＶＣＣ）にプリチャ−ジされる。この後、
制御信号ＰＲＨＬが“１”レベル、制御信号ＰＲＬＨが
“０”レベルになり、ＭＯＳトランジスタＭ２がオン状
態、ＭＯＳトランジスタＭ１がオフ状態になる。

【００２３】そして、被演算入力信号／Ｄｎのレベルに
応じて各ノ−ド３−ｎがディスチャ−ジされる。例え
ば、最下位ビット（／Ｄ０）のみが“０”レベルであ
り、その他のビット（／Ｄ１５〜／Ｄ１）が“１”レベ
ルである場合、ノ−ド３−１５からノ−ド３−０まで順
次ディスチャ−ジされていく。

【００２４】このように、下位ビット優先モ−ドの場合
には、最上位ビット側のビットのみが“０”レベルであ
り、上位ビット優先モ−ドの場合には、最下位ビット側
のビットのみが“０”レベルであるような場合には、デ
ィスチャ−ジ時間が長くなるという欠点がある。

【００２５】この欠点は、被演算入力信号／Ｄｎのビッ
ト数が３２ビット（ｎ＝３１，〜０）、６４ビット（ｎ
＝６３，〜０）と増加するにつれて顕著になり、高速演
算処理のネックになっている。

【００２６】

【発明が解決しようとする課題】このように、従来のプ
ライオリティエンコ−ダでは、被演算入力信号のビット
数が増加するにつれてディスチャ−ジ時間が長くなり、
このビット数の増加が高速演算処理のネックになってし
まう欠点がある。

【００２７】本発明は、上記欠点を解決すべくなされた
もので、その目的は、被演算入力信号のビット数が増加
しても、小面積で高速動作が可能なプライオリティエン
コ−ダを提供することである。

【００２８】

【課題を解決するための手段】上記目的を達成するた
め、本発明のプライオリティエンコ−ダは、直列接続さ
れた複数のスイッチから構成されるキャリ−ラインと、
前記複数のスイッチ間の各ノ−ドをプリチャ−ジするプ
リチャ−ジ手段と、上位ビット優先指定モ−ドにおいて
前記キャリ−ラインの上位ビット側の一端と中間ノ−ド
との間に接続される全てのスイッチをオン状態にする第
１入力信号が与えられたとき、前記キャリ−ラインとは
別に前記中間ノ−ドをディスチャ−ジする第１ディスチ
ャ−ジ手段と、下位ビット優先指定モ−ドにおいて前記
キャリ−ラインの下位ビット側の一端と前記中間ノ−ド
との間に接続される全てのスイッチをオン状態にする第
２入力信号が与えられたとき、前記キャリ−ラインとは
別に前記中間ノ−ドをディスチャ−ジする第２ディスチ
ャ−ジ手段とを備える。

【００２９】前記第１ディスチャ−ジ手段は、前記第１
入力信号が与えられたとき第１検出信号を出力する第１
検出回路と、上位ビット優先指定モ−ド時に前記第１検
出信号を受けると前記中間ノ−ドをディスチャ−ジする
スイッチとから構成され、前記第２ディスチャ−ジ手段
は、前記第２入力信号が与えられたとき第２検出信号を
出力する第２検出回路と、下位ビット優先指定モ−ド時
に前記第２検出信号を受けると前記中間ノ−ドをディス
チャ−ジするスイッチとから構成される。

【００３０】

【作用】上記構成によれば、上位ビット優先モ−ドのと
きには、例えば上位ビット側半分の全てのビットが
“１”レベルである入力信号が与えられると、キャリ−
ラインの中間ノ−ドから下位ビット側に向かってディス
チャ−ジが行われる。つまり、最上位ビットから下位ビ
ット側に向かってディスチャ−ジを行う必要がない。

【００３１】また、下位ビット優先モ−ドのときには、
例えば下位ビット側半分の全てのビットが“１”レベル
である入力信号が与えられると、キャリ−ラインの中間
ノ−ドから上位ビット側に向かってディスチャ−ジが行
われる。つまり、最下位ビットから上位ビット側に向か
ってディスチャ−ジを行う必要がない。

【００３２】従って、本発明のプライオリティエンコ−
ダのディスチャ−ジ時間は、従来のプライオリティエン
コ−ダのディスチャ−ジ時間に比べて大幅に短縮でき
る。つまり、ビット数が増加しても、高速動作が可能な
プライオリティエンコ−ダを提供できる。

【００３３】

【実施例】以下、図面を参照しながら、本発明のプライ
オリティエンコ−ダについて詳細に説明する。

【００３４】［Ａ］ 図１は、本発明の第１実施例に係
わるダイナミック型の１６ビットプライオリティエンコ
−ダを示すものである。

【００３５】／Ｄ１５〜／Ｄ０は、被演算入力信号であ
る。被演算入力信号／Ｄｎ（ｎ＝１５，１４，〜０）
は、それぞれプリチャ−ジ・ディスチャ−ジ部１−ｎ
（ｎ＝１５，１４，〜０）に入力されている。

【００３６】プリチャ−ジ・ディスチャ−ジ部１−ｎ
は、Ｎチャネル型ＭＯＳトランジスタＮｎ（ｎ＝１５，
１４，〜０）及びＰチャネル型ＭＯＳトランジスタＰｎ
（ｎ＝１５，１４，〜０）から構成されている。

【００３７】ＭＯＳトランジスタＮｎのソ−ス・ドレイ
ンは、キャリ−ライン２に接続され、ゲ−トには、被演
算入力信号／Ｄｎが入力されている。被演算入力信号／
Ｄｎは、ＭＯＳトランジスタＮｎのスイッチングの制御
信号となる。ＭＯＳトランジスタＰｎのソ−スは、電源
ＶＣＣに接続され、ゲ−トには、プリチャ−ジ信号／Ｐ
Ｒが入力されている。

【００３８】ＭＯＳトランジスタＰｎのドレインは、ノ
−ド３−ｎ（ｎ＝１５，１４，〜０）に接続されてい
る。ノ−ド３−ｎは、プリチャ−ジ・ディスチャ−ジ部
１−ｎのＭＯＳトランジスタＮｎのソ−ス・ドレイン
と、プリチャ−ジ・ディスチャ−ジ部１−（ｎ−１）の
ＭＯＳトランジスタＮ（ｎ−１）のソ−ス・ドレインと
の接続点である。

【００３９】但し、ノ−ド３−０（即ちｎ＝０）は、プ
リチャ−ジ・ディスチャ−ジ部１−０のＭＯＳトランジ
スタのソ−ス・ドレインと、ディスチャ−ジ用ＭＯＳト
ランジスタＭ１のソ−ス・ドレインとの接続点である。
また、プリチャ−ジ・ディスチャ−ジ部１−１５のＭＯ
Ｓトランジスタのソ−ス・ドレインと、ディスチャ−ジ
用ＭＯＳトランジスタＭ２のソ−ス・ドレインとの接続
点を、ノ−ド３−１６とする。

【００４０】また、上位ビット（／Ｄ１５）側におい
て、Ｐチャネル型ＭＯＳトランジスタＰ´のソ−スは、
電源ＶＣＣに接続され、ゲ−トには、プリチャ−ジ信号
／ＰＲが入力されている。ＭＯＳトランジスタＰ´のド
レインは、ノ−ド３−１６に接続されている。

【００４１】ディスチャ−ジ用ＭＯＳトランジスタＭ１
のソ−ス・ドレインは、キャリ−ライン２の下位ビット
（／Ｄ０）側の一端と、接地点ＧＮＤとの間に接続され
ている。ディスチャ−ジ用ＭＯＳトランジスタＭ２のソ
−ス・ドレインは、キャリ−ライン２の上位ビット（／
Ｄ１５）側の一端と、接地点ＧＮＤとの間に接続されて
いる。

【００４２】各ノ−ド３−ｎ（ｎ＝１６，〜０）は、プ
リチャ−ジ信号／ＰＲが“０”レベルになると、ＭＯＳ
トランジスタＰｎ（ｎ＝１５，〜０），Ｐ´がオン状態
になるため、“１”レベル（電源電位ＶＣＣ）にプリチ
ャ−ジされる。

【００４３】下位ビット優先モ−ドのときは、制御信号
ＰＲＬＨが“１”レベル、制御信号ＰＲＨＬが“０”レ
ベルになるため、ＭＯＳトランジスタＭ１はオン状態、
ＭＯＳトランジスタＭ２は、オフ状態になる。

【００４４】上位ビット優先モ−ドのときは、制御信号
ＰＲＨＬが“１”レベル、制御信号ＰＲＬＨが“０”レ
ベルになるため、ＭＯＳトランジスタＭ２はオン状態、
ＭＯＳトランジスタＭ１は、オフ状態になる。

【００４５】各ノ−ド３−ｎ（ｎ＝１６，〜０）は、被
演算入力信号／Ｄｎ（ｎ＝１５，〜０）のレベルに応じ
て、“０”レベル（接地電位）にディスチャ−ジされ
る。

【００４６】ビットセレクト・エンコ−ダ回路４には、
被演算入力信号／Ｄｎと、各プリチャ−ジ・ディスチャ
−ジ部１−ｎのノ−ド３−ｎの電位がそれぞれ入力され
ている。ビットセレクト・エンコ−ダ回路４は、４ビッ
トのエンコ−ド出力信号Ｑ３〜Ｑ０を出力する。

【００４７】ディスチャ−ジ制御回路５ａは、被演算入
力信号／Ｄｎを上位ビット側のビットと下位ビット側の
ビットの２つに分けたとき、上位ビット側の半分のビッ
トが全て“１”レベルであるか否かを検出する。

【００４８】また、ディスチャ−ジ制御回路５ａは、上
位ビット優先モ−ドであるとき、即ち制御信号ＰＲＨＬ
が“１”レベルであるときに、上位ビット側の半分のビ
ットが全て“１”レベルであるならば、直ちにノ−ド３
−８をディスチャ−ジする機能を有する。

【００４９】同様に、ディスチャ−ジ制御回路５ｂは、
被演算入力信号／Ｄｎを上位ビット側のビットと下位ビ
ット側のビットの２つに分けたとき、下位ビット側の半
分のビットが全て“１”レベルであるか否かを検出す
る。

【００５０】また、ディスチャ−ジ制御回路５ｂは、下
位ビット優先モ−ドであるとき、即ち制御信号ＰＲＬＨ
が“１”レベルであるときに、下位ビット側の半分のビ
ットが全て“１”レベルであるならば、直ちにノ−ド３
−８をディスチャ−ジする機能を有する。

【００５１】上記構成のプライオリティエンコ−ダによ
れば、例えば上位ビット優先モ−ドの場合、上位ビット
側の半分の被演算入力信号／Ｄ１５〜／Ｄ８が全て
“１”レベルであるときは、ノ−ド３−８から下位ビッ
ト側のノ−ドを順次ディスチャ−ジすればよい。従っ
て、このプライオリティエンコ−ダでは、ノ−ド３−１
５から順次下位ビット側のノ−ドをディスチャ−ジする
従来のプライオリティエンコ−ダに比べてディスチャ−
ジ時間を大幅に短縮できる。

【００５２】また、例えば下位ビット優先モ−ドの場合
においても、下位ビット側の半分の被演算入力信号／Ｄ
７〜／Ｄ０が全て“１”レベルであるときは、ノ−ド３
−８から上位ビット側のノ−ドを順次ディスチャ−ジす
ればよい。従って、このプライオリティエンコ−ダで
は、ノ−ド３−０から順次上位ビット側のノ−ドをディ
スチャ−ジする従来のプライオリティエンコ−ダに比べ
てディスチャ−ジ時間を大幅に短縮できる。

【００５３】図２は、図１のプライオリティエンコ−ダ
のディスチャ−ジ制御回路５ａ，５ｂの構成を示すもの
である。

【００５４】ディスチャ−ジ制御回路５ａは、検出回路
６ａと、スイッチＳＷ１，ＳＷ２とから構成されてい
る。

【００５５】検出回路６ａは、上位ビット側の半分の被
演算入力信号／Ｄ１５〜／Ｄ８が全て“１”レベルであ
るか否かを検出し、被演算入力信号／Ｄ１５〜／Ｄ８が
全て“１”レベルであるときは、検出信号Ｓ１を出力す
る。スイッチＳＷ１は、検出信号Ｓ１を受けると、オン
状態になる。

【００５６】また、スイッチＳＷ２は、上位ビット優先
モ−ドであるか又は下位ビット優先モ−ドであるかを検
出する。従って、上位ビット優先モ−ド、即ち制御信号
ＰＲＨＬが“１”レベルのときに、オン状態になる。

【００５７】双方のスイッチＳＷ１，ＳＷ２がオン状態
になったとき、直ちにノ−ド３−８がディスチャ−ジさ
れる。

【００５８】ディスチャ−ジ制御回路５ｂは、検出回路
６ｂと、スイッチＳＷ３，ＳＷ４とから構成されてい
る。

【００５９】検出回路６ｂは、下位ビット側の半分の被
演算入力信号／Ｄ７〜／Ｄ０が全て“１”レベルである
か否かを検出し、被演算入力信号／Ｄ７〜／Ｄ０が全て
“１”レベルであるときは、検出信号Ｓ２を出力する。
スイッチＳＷ３は、検出信号Ｓ２を受けると、オン状態
になる。

【００６０】また、スイッチＳＷ４は、上位ビット優先
モ−ドであるか又は下位ビット優先モ−ドであるかを検
出する。従って、下位ビット優先モ−ド、即ち制御信号
ＰＲＬＨが“１”レベルのときに、オン状態になる。

【００６１】双方のスイッチＳＷ３，ＳＷ４がオン状態
になったとき、直ちにノ−ド３−８がディスチャ−ジさ
れる。

【００６２】図３は、図２のプライオリティエンコ−ダ
の検出回路６ａ，６ｂ及びスイッチＳＷ１〜ＳＷ４の構
成を具体的に示すものである。

【００６３】検出回路６ａは、例えばＮＡＮＤ回路７
ａ，８ａ及びＮＯＲ回路９ａから構成される。

【００６４】上位ビット側の被演算入力信号／Ｄ１５〜
／Ｄ１２は、ＮＡＮＤ回路７ａに入力される。ＮＡＮＤ
回路７ａは、被演算入力信号／Ｄ１５〜／Ｄ１２が全て
“１”レベルであるときに“０”レベルの出力信号を出
力する。

【００６５】上位ビット側の被演算入力信号／Ｄ１２〜
／Ｄ８は、ＮＡＮＤ回路８ａに入力される。ＮＡＮＤ回
路８ａは、被演算入力信号／Ｄ１２〜／Ｄ８が全て
“１”レベルであるときに“０”レベルの出力信号を出
力する。

【００６６】ＮＯＲ回路９ａは、ＮＡＮＤ回路７ａ，８
ａの出力信号を受け、双方共に“０”レベルであるとき
に、“１”レベルの検出信号Ｓ１を出力する。

【００６７】スイッチＳＷ１は、例えばＮチャネル型Ｍ
ＯＳトランジスタＴ１から構成される。従って、“１”
レベルの検出信号Ｓ１を受けると、オン状態になる。ま
た、スイッチＳＷ２は、例えばＮチャネル型ＭＯＳトラ
ンジスタＴ２から構成される。従って、上位ビット優先
モ−ド、即ち制御信号ＰＲＨＬが“１”レベルのとき
に、オン状態になる。

【００６８】双方のＮチャネル型ＭＯＳトランジスタＴ
１，Ｔ２がオン状態になると、直ちにノ−ド３−８がデ
ィスチャ−ジされる。

【００６９】検出回路６ｂは、例えばＮＡＮＤ回路７
ｂ，８ｂ及びＮＯＲ回路９ｂから構成される。

【００７０】下位ビット側の被演算入力信号／Ｄ７〜／
Ｄ４は、ＮＡＮＤ回路７ｂに入力される。ＮＡＮＤ回路
７ｂは、被演算入力信号／Ｄ７〜／Ｄ４が全て“１”レ
ベルであるときに“０”レベルの出力信号を出力する。

【００７１】下位ビット側の被演算入力信号／Ｄ３〜／
Ｄ０は、ＮＡＮＤ回路８ｂに入力される。ＮＡＮＤ回路
８ｂは、被演算入力信号／Ｄ３〜／Ｄ０が全て“１”レ
ベルであるときに“０”レベルの出力信号を出力する。

【００７２】ＮＯＲ回路９ｂは、ＮＡＮＤ回路７ｂ，８
ｂの出力信号を受け、双方共に“０”レベルであるとき
に、“１”レベルの検出信号Ｓ２を出力する。

【００７３】スイッチＳＷ３は、例えばＮチャネル型Ｍ
ＯＳトランジスタＴ３から構成される。従って、“１”
レベルの検出信号Ｓ２を受けると、オン状態になる。ま
た、スイッチＳＷ４は、例えばＮチャネル型ＭＯＳトラ
ンジスタＴ４から構成される。従って、下位ビット優先
モ−ド、即ち制御信号ＰＲＬＨが“１”レベルのとき
に、オン状態になる。

【００７４】双方のＮチャネル型ＭＯＳトランジスタＴ
３，Ｔ４がオン状態になると、直ちにノ−ド３−８がデ
ィスチャ−ジされる。

【００７５】なお、検出回路６ａ及びスイッチＳＷ１，
ＳＷ２は、上記構成に限られるものではない。つまり、
検出回路６ａは、被演算入力信号／Ｄ１５〜／Ｄ８の全
てが“１”レベルのときにスイッチＳＷ１をオン状態に
し、スイッチＳＷ２は、上位ビット優先モ−ドのときに
オン状態になるような構成であれば足りる。

【００７６】同様に、検出回路６ｂ及びスイッチＳＷ
３，ＳＷ４も、上記構成に限られるものではない。つま
り、検出回路６ｂは、被演算入力信号／Ｄ７〜／Ｄ０の
全てが“１”レベルのときにスイッチＳＷ３をオン状態
にし、スイッチＳＷ４は、下位ビット優先モ−ドのとき
にオン状態になるような構成であれば足りる。

【００７７】上記構成のプライオリティエンコ−ダによ
れば、上位ビット優先モ−ドの場合において、上位ビッ
ト側の半分の被演算入力信号／Ｄ１５〜／Ｄ８が全て
“１”レベルであれば、ノ−ド３−８が直ちにディスチ
ャ−ジされる。従って、このプライオリティエンコ−ダ
では、ノ−ド３−１５から順次下位ビット側のノ−ドを
ディスチャ−ジする従来のプライオリティエンコ−ダに
比べてディスチャ−ジ時間を大幅に短縮できる。

【００７８】また、下位ビット優先モ−ドの場合におい
て、下位ビット側の半分の被演算入力信号／Ｄ７〜／Ｄ
０が全て“１”レベルであれば、ノ−ド３−８が直ちに
ディスチャ−ジされる。従って、このプライオリティエ
ンコ−ダでは、ノ−ド３−０から順次上位ビット側のノ
−ドをディスチャ−ジする従来のプライオリティエンコ
−ダに比べてディスチャ−ジ時間を大幅に短縮できる。

【００７９】次に、図１〜図３のプライオリティエンコ
−ダの動作について説明する。

【００８０】表１は、被演算入力信号／Ｄ１５〜／Ｄ０
の各ビットのレベルを示している。

【表１】 まず、上位ビット優先モ−ドを考える。

【００８１】プリチャ−ジ信号／ＰＲが“０”レベルに
なり、各ノ−ド３−１６〜３−０が“１”レベル（電源
電位ＶＣＣ）にプリチャ−ジされる。この後、制御信号
ＰＲＨＬが“１”レベル、制御信号ＰＲＬＨが“０”レ
ベルになり、ＭＯＳトランジスタＭ２がオン状態、ＭＯ
ＳトランジスタＭ１がオフ状態になる。

【００８２】また、被演算入力信号／Ｄ０のみが“０”
レベルの場合、被演算入力信号／Ｄ１５〜／Ｄ８は、全
てが“１”レベルであるため、ディスチャ−ジ制御回路
５ａによりキャリ−ライン２の中間ノ−ド３−８が直ち
にディスチャ−ジされる。

【００８３】従って、中間ノ−ド３−８から下位ビット
側に向かって順次ディスチャ−ジしていき、ビット／Ｄ
０が“０”レベルである旨を検出し、ビットセレクト・
エンコ−ダ回路４は、４ビットの出力信号Ｑ３＝
“０”，Ｑ２＝“０”，Ｑ１＝“０”，Ｑ０＝“０”を
出力する。

【００８４】一方、被演算入力信号／Ｄ１０，／Ｄ２が
“０”レベルの場合、被演算入力信号／Ｄ１５〜／Ｄ８
の全てが“１”レベルではないため、ディスチャ−ジ制
御回路５ａは、キャリ−ライン２の中間ノ−ド３−８を
ディスチャ−ジしない。

【００８５】従って、ノ−ド３−１５から下位ビット側
に向かって順次ディスチャ−ジしていき、ビット／Ｄ１
０が“０”レベルである旨を検出し、ビットセレクト・
エンコ−ダ回路４は、４ビットの出力信号Ｑ３＝
“１”，Ｑ２＝“０”，Ｑ１＝“１”，Ｑ０＝“０”を
出力する。

【００８６】次に、下位ビット優先モ−ドを考える。

【００８７】プリチャ−ジ信号／ＰＲが“０”レベルに
なり、各ノ−ド３−１６〜３−０が“１”レベル（電源
電位ＶＣＣ）にプリチャ−ジされる。この後、制御信号
ＰＲＬＨが“１”レベル、制御信号ＰＲＨＬが“０”レ
ベルになり、ＭＯＳトランジスタＭ１がオン状態、ＭＯ
ＳトランジスタＭ２がオフ状態になる。

【００８８】また、被演算入力信号／Ｄ１５のみが
“０”レベルの場合、被演算入力信号／Ｄ７〜／Ｄ０
は、全てが“１”レベルであるため、ディスチャ−ジ制
御回路５ｂによりキャリ−ライン２の中間ノ−ド３−８
が直ちにディスチャ−ジされる。

【００８９】従って、中間ノ−ド３−８から上位ビット
側に向かって順次ディスチャ−ジしていき、ビット／Ｄ
１５が“０”レベルである旨を検出し、ビットセレクト
・エンコ−ダ回路４は、４ビットの出力信号Ｑ３＝
“１”，Ｑ２＝“１”，Ｑ１＝“１”，Ｑ０＝“１”を
出力する。

【００９０】一方、被演算入力信号／Ｄ１１，／Ｄ５が
“０”レベルの場合、被演算入力信号／Ｄ７〜／Ｄ０の
全てが“１”レベルではないため、ディスチャ−ジ制御
回路５ｂは、キャリ−ライン２の中間ノ−ド３−８をデ
ィスチャ−ジしない。

【００９１】従って、ノ−ド３−０から上位ビット側に
向かって順次ディスチャ−ジしていき、ビット／Ｄ５が
“０”レベルである旨を検出し、ビットセレクト・エン
コ−ダ回路４は、４ビットの出力信号Ｑ３＝“０”，Ｑ
２＝“１”，Ｑ１＝“０”，Ｑ０＝“１”を出力する。

【００９２】上記構成のプライオリティエンコ−ダで
は、上位ビット優先モ−ドの場合には被演算入力信号／
Ｄ１５〜／Ｄ８の全てが“１”レベルである旨を検出
し、プリチャ−ジが終了すると同時に、キャリ−ライン
の中間ノ−ドをディスチャ−ジしている。また、下位ビ
ット優先モ−ドの場合には被演算入力信号／Ｄ７〜／Ｄ
０の全てが“１”レベルである旨を検出し、プリチャ−
ジが終了すると同時に、キャリ−ラインの中間ノ−ドを
ディスチャ−ジしている。

【００９３】従って、上記構成のプライオリティエンコ
−ダは、ディスチャ−ジ時間が最大でも８ビット分と従
来の半分であり、大幅なディスチャ−ジ時間の短縮を図
ることができる。

【００９４】［Ｂ］ 図４は、本発明の第２実施例に係
わるダイナミック型の１６ビットプライオリティエンコ
−ダを示すものである。

【００９５】／Ｄ１５〜／Ｄ０は、被演算入力信号であ
る。被演算入力信号／Ｄｎ（ｎ＝１５，１４，〜０）
は、それぞれプリチャ−ジ・ディスチャ−ジ部１−ｎ
（ｎ＝１５，１４，〜０）に入力されている。

【００９６】プリチャ−ジ・ディスチャ−ジ部１−ｎ
は、Ｎチャネル型ＭＯＳトランジスタＮｎ（ｎ＝１５，
１４，〜０）及びＰチャネル型ＭＯＳトランジスタＰｎ
（ｎ＝１５，１４，〜０）から構成されている。

【００９７】ＭＯＳトランジスタＮｎのソ−ス・ドレイ
ンは、キャリ−ライン２に接続され、ゲ−トには、被演
算入力信号／Ｄｎが入力されている。被演算入力信号／
Ｄｎは、ＭＯＳトランジスタＮｎのスイッチングの制御
信号となる。ＭＯＳトランジスタＰｎのソ−スは、電源
ＶＣＣに接続され、ゲ−トには、プリチャ−ジ信号／Ｐ
Ｒが入力されている。

【００９８】ＭＯＳトランジスタＰｎのドレインは、ノ
−ド３−ｎ（ｎ＝１５，１４，〜０）に接続されてい
る。ノ−ド３−ｎは、プリチャ−ジ・ディスチャ−ジ部
１−ｎのＭＯＳトランジスタＮｎのソ−ス・ドレイン
と、プリチャ−ジ・ディスチャ−ジ部１−（ｎ−１）の
ＭＯＳトランジスタＮ（ｎ−１）のソ−ス・ドレインと
の接続点である。

【００９９】但し、ノ−ド３−０（即ちｎ＝０）は、プ
リチャ−ジ・ディスチャ−ジ部１−０のＭＯＳトランジ
スタのソ−ス・ドレインと、ディスチャ−ジ用ＭＯＳト
ランジスタＭ１のソ−ス・ドレインとの接続点である。
また、プリチャ−ジ・ディスチャ−ジ部１−１５のＭＯ
Ｓトランジスタのソ−ス・ドレインと、ディスチャ−ジ
用ＭＯＳトランジスタＭ２のソ−ス・ドレインとの接続
点を、ノ−ド３−１６とする。

【０１００】また、上位ビット（／Ｄ１５）側におい
て、Ｐチャネル型ＭＯＳトランジスタＰ´のソ−スは、
電源ＶＣＣに接続され、ゲ−トには、プリチャ−ジ信号
／ＰＲが入力されている。ＭＯＳトランジスタＰ´のド
レインは、ノ−ド３−１６に接続されている。

【０１０１】ディスチャ−ジ用ＭＯＳトランジスタＭ１
のソ−ス・ドレインは、キャリ−ライン２の下位ビット
（／Ｄ０）側の一端と、接地点ＧＮＤとの間に接続され
ている。ディスチャ−ジ用ＭＯＳトランジスタＭ２のソ
−ス・ドレインは、キャリ−ライン２の上位ビット（／
Ｄ１５）側の一端と、接地点ＧＮＤとの間に接続されて
いる。

【０１０２】各ノ−ド３−ｎ（ｎ＝１６，〜０）は、プ
リチャ−ジ信号／ＰＲが“０”レベルになると、ＭＯＳ
トランジスタＰｎ（ｎ＝１５，〜０），Ｐ´がオン状態
になるため、“１”レベル（電源電位ＶＣＣ）にプリチ
ャ−ジされる。

【０１０３】下位ビット優先モ−ドのときは、制御信号
ＰＲＬＨが“１”レベル、制御信号ＰＲＨＬが“０”レ
ベルになるため、ＭＯＳトランジスタＭ１はオン状態、
ＭＯＳトランジスタＭ２は、オフ状態になる。

【０１０４】上位ビット優先モ−ドのときは、制御信号
ＰＲＨＬが“１”レベル、制御信号ＰＲＬＨが“０”レ
ベルになるため、ＭＯＳトランジスタＭ２はオン状態、
ＭＯＳトランジスタＭ１は、オフ状態になる。

【０１０５】各ノ−ド３−ｎ（ｎ＝１６，〜０）は、被
演算入力信号／Ｄｎ（ｎ＝１５，〜０）のレベルに応じ
て、“０”レベル（接地電位）にディスチャ−ジされ
る。

【０１０６】ビットセレクト・エンコ−ダ回路４には、
被演算入力信号／Ｄｎと、各プリチャ−ジ・ディスチャ
−ジ部１−ｎのノ−ド３−ｎの電位がそれぞれ入力され
ている。ビットセレクト・エンコ−ダ回路４は、４ビッ
トのエンコ−ド出力信号Ｑ３〜Ｑ０を出力する。

【０１０７】ディスチャ−ジ制御回路１０ａは、上位ビ
ット側の被演算入力信号／Ｄ１５〜／Ｄ１２が全て
“１”レベルであるか否かを検出する。また、ディスチ
ャ−ジ制御回路１０ａは、上位ビット優先モ−ドである
とき、即ち制御信号ＰＲＨＬが“１”レベルであるとき
に、被演算入力信号／Ｄ１５〜／Ｄ１２が全て“１”レ
ベルであるならば、直ちにノ−ド３−１２をディスチャ
−ジし、“１”レベルの制御信号Ｓａを出力する機能を
有する。

【０１０８】ディスチャ−ジ制御回路１０ｂは、上位ビ
ット側の被演算入力信号／Ｄ１１〜／Ｄ８が全て“１”
レベルであるか否かを検出する。また、ディスチャ−ジ
制御回路１０ｂは、上位ビット優先モ−ドであるとき、
即ち制御信号ＰＲＨＬが“１”レベルであるときに、被
演算入力信号／Ｄ１１〜／Ｄ８が全て“１”レベル、か
つ、制御信号Ｓａが“１”レベルであるならば、直ちに
ノ−ド３−８をディスチャ−ジし、“１”レベルの制御
信号Ｓｂを出力する機能を有する。

【０１０９】なお、制御信号Ｓａは、被演算入力信号／
Ｄ１５〜／Ｄ１２が全て“１”レベルであるときに
“１”レベルとなる信号であり、ディスチャ−ジ制御回
路１０ａから出力される。従って、被演算入力信号／Ｄ
１１〜／Ｄ８が全て“１”レベルであっても、被演算入
力信号／Ｄ１５〜／Ｄ１２の少なくとも１つが“０”レ
ベルであれば、ノ−ド３−８はディスチャ−ジされな
い。

【０１１０】また、ディスチャ−ジ制御回路１０ｂは、
下位ビット優先モ−ドであるとき、即ち制御信号ＰＲＬ
Ｈが“１”レベルであるときに、被演算入力信号／Ｄ１
１〜／Ｄ８が全て“１”レベル、かつ、制御信号Ｓｃが
“１”レベルであるならば、直ちにノ−ド３−１２をデ
ィスチャ−ジする機能を有する。

【０１１１】なお、制御信号Ｓｃは、被演算入力信号／
Ｄ７〜／Ｄ０が全て“１”レベルであるときに“１”レ
ベルとなる信号であり、ディスチャ−ジ制御回路１０ｃ
から出力される。従って、被演算入力信号／Ｄ１１〜／
Ｄ８が全て“１”レベルであっても、制御信号Ｓｃが
“０”レベルであれば、ノ−ド３−１２はディスチャ−
ジされない。

【０１１２】同様に、ディスチャ−ジ制御回路１０ｃ
は、下位ビット側の被演算入力信号／Ｄ７〜／Ｄ４が全
て“１”レベルであるか否かを検出する。また、ディス
チャ−ジ制御回路１０ｃは、上位ビット優先モ−ドであ
るとき、即ち制御信号ＰＲＨＬが“１”レベルであると
きに、被演算入力信号／Ｄ７〜／Ｄ４が全て“１”レベ
ル、かつ、制御信号Ｓｂが“１”レベルであるならば、
直ちにノ−ド３−４をディスチャ−ジする機能を有す
る。

【０１１３】なお、制御信号Ｓｂは、被演算入力信号／
Ｄ１５〜／Ｄ８が全て“１”レベルであるときに“１”
レベルとなる信号であり、ディスチャ−ジ制御回路１０
ｂから出力される。従って、被演算入力信号／Ｄ７〜／
Ｄ４が全て“１”レベルであっても、制御信号Ｓｂが
“０”レベルであれば、ノ−ド３−４は、ディスチャ−
ジされない。

【０１１４】また、ディスチャ−ジ制御回路１０ｃは、
下位ビット優先モ−ドであるとき、即ち制御信号ＰＲＬ
Ｈが“１”レベルであるときに、被演算入力信号／Ｄ７
〜／Ｄ４が全て“１”レベル、かつ、制御信号Ｓｄが
“１”レベルであるならば、直ちにノ−ド３−８をディ
スチャ−ジし、“１”レベルの制御信号Ｓｃを出力する
機能を有する。

【０１１５】なお、制御信号Ｓｄは、被演算入力信号／
Ｄ３〜／Ｄ０が全て“１”レベルであるときに“１”レ
ベルとなる信号であり、ディスチャ−ジ制御回路１０ｄ
から出力される。従って、被演算入力信号／Ｄ７〜／Ｄ
４が全て“１”レベルであっても、被演算入力信号／Ｄ
３〜／Ｄ０の少なくとも１つが“０”レベルであれば、
ノ−ド３−８は、ディスチャ−ジされない。

【０１１６】ディスチャ−ジ制御回路１０ｄは、下位ビ
ット側の被演算入力信号／Ｄ３〜／Ｄ０が全て“１”レ
ベルであるか否かを検出する。また、ディスチャ−ジ制
御回路１０ｄは、下位ビット優先モ−ドであるとき、即
ち制御信号ＰＲＬＨが“１”レベルであるときに、被演
算入力信号／Ｄ３〜／Ｄ０が全て“１”レベルであるな
らば、直ちにノ−ド３−４をディスチャ−ジし、“１”
レベルの制御信号Ｓｄを出力する機能を有する。

【０１１７】上記構成のプライオリティエンコ−ダによ
れば、例えば上位ビット優先モ−ドの場合、被演算入力
信号／Ｄ１５〜／Ｄ１２が全て“１”レベルであるとき
は、ノ−ド３−１２から下位ビット側のノ−ドを順次デ
ィスチャ−ジする。また、被演算入力信号／Ｄ１５〜／
Ｄ８が全て“１”レベルであるときは、ノ−ド３−８か
ら下位ビット側のノ−ドを順次ディスチャ−ジする。さ
らに、被演算入力信号／Ｄ１５〜／Ｄ４が全て“１”レ
ベルであるときは、ノ−ド３−４から下位ビット側のノ
−ドを順次ディスチャ−ジする。

【０１１８】従って、このプライオリティエンコ−ダで
は、ノ−ド３−１５から順次下位ビット側のノ−ドをデ
ィスチャ−ジする従来のプライオリティエンコ−ダに比
べてディスチャ−ジ時間を大幅に短縮できる。

【０１１９】また、例えば下位ビット優先モ−ドの場合
においても、被演算入力信号／Ｄ３〜／Ｄ０が全て
“１”レベルであるときは、ノ−ド３−４から上位ビッ
ト側のノ−ドを順次ディスチャ−ジする。また、被演算
入力信号／Ｄ７〜／Ｄ０が全て“１”レベルであるとき
は、ノ−ド３−８から上位ビット側のノ−ドを順次ディ
スチャ−ジする。さらに、被演算入力信号／Ｄ１１〜／
Ｄ０が全て“１”レベルであるときは、ノ−ド３−１２
から上位ビット側のノ−ドを順次ディスチャ−ジする。

【０１２０】従って、このプライオリティエンコ−ダで
は、ノ−ド３−０から順次上位ビット側のノ−ドをディ
スチャ−ジする従来のプライオリティエンコ−ダに比べ
てディスチャ−ジ時間を大幅に短縮できる。

【０１２１】図５乃至図７は、図４のプライオリティエ
ンコ−ダのディスチャ−ジ制御回路１０ａ〜１０ｃの構
成を示すものである。

【０１２２】図５は、ディスチャ−ジ制御回路１０ａを
示している。

【０１２３】ディスチャ−ジ制御回路１０ａは、検出回
路１１ａと、スイッチＳＷ１，ＳＷ２とから構成されて
いる。

【０１２４】検出回路１１ａは、上位ビット側の被演算
入力信号／Ｄ１５〜／Ｄ１２が全て“１”レベルである
か否かを検出し、被演算入力信号／Ｄ１５〜／Ｄ１２が
全て“１”レベルであるときは、検出信号Ｓａを出力す
る。スイッチＳＷ１は、検出信号Ｓａを受けると、オン
状態になる。

【０１２５】また、スイッチＳＷ２は、上位ビット優先
モ−ドであるか又は下位ビット優先モ−ドであるかを検
出する。従って、上位ビット優先モ−ド、即ち制御信号
ＰＲＨＬが“１”レベルのときに、オン状態になる。

【０１２６】双方のスイッチＳＷ１，ＳＷ２がオン状態
になったとき、直ちにノ−ド３−１２がディスチャ−ジ
される。

【０１２７】図６は、ディスチャ−ジ制御回路１０ｂ，
１０ｃを示している。

【０１２８】ディスチャ−ジ制御回路１０ｂは、検出回
路１１ｂと、スイッチＳＷ１〜ＳＷ４とから構成されて
いる。

【０１２９】検出回路１１ｂは、被演算入力信号／Ｄ１
１〜／Ｄ８が全て“１”レベルであるか否かを検出す
る。上位ビット優先モ−ドのとき、検出回路１１ｂは、
被演算入力信号／Ｄ１１〜／Ｄ８が全て“１”レベルで
あり、かつ、制御信号Ｓａが“１”レベルであると、検
出信号Ｓｂを出力する。スイッチＳＷ１は、検出信号Ｓ
ｂを受けると、オン状態になる。

【０１３０】下位ビット優先モ−ドのときは、検出回路
１１ｂは、被演算入力信号／Ｄ１１〜／Ｄ８が全て
“１”レベルであり、かつ、制御信号Ｓｃが“１”レベ
ルであると、スイッチＳＷ３をオン状態にする。

【０１３１】同様に、検出回路１１ｃは、被演算入力信
号／Ｄ７〜／Ｄ４が全て“１”レベルであるか否かを検
出する。上位ビット優先モ−ドのとき、検出回路１１ｃ
は、被演算入力信号／Ｄ７〜／Ｄ４が全て“１”レベル
であり、かつ、制御信号Ｓｂが“１”レベルであると、
スイッチＳＷ１をオン状態にする。

【０１３２】下位ビット優先モ−ドのときは、検出回路
１１ｃは、被演算入力信号／Ｄ７〜／Ｄ４が全て“１”
レベルであり、かつ、制御信号Ｓｄが“１”レベルであ
ると、制御信号Ｓｃを出力する。スイッチＳＷ３は、検
出信号Ｓｃを受けると、オン状態になる。

【０１３３】なお、スイッチＳＷ２，ＳＷ４は、上位ビ
ット優先モ−ドであるか又は下位ビット優先モ−ドであ
るかを検出する。従って、スイッチＳＷ２は、上位ビッ
ト優先モ−ド、即ち制御信号ＰＲＨＬが“１”レベルの
ときにオン状態になり、スイッチＳＷ４は、下位ビット
優先モ−ド、即ち制御信号ＰＲＬＨが“１”レベルのと
きにオン状態になる。

【０１３４】スイッチＳＷ１，ＳＷ２がオン状態になっ
たとき、直ちにノ−ド３−８（又は３−４）がディスチ
ャ−ジされ、スイッチＳＷ３，ＳＷ４がオン状態になっ
たとき、直ちにノ−ド３−１２（又は３−８）がディス
チャ−ジされる。

【０１３５】図７は、ディスチャ−ジ制御回路１０ｄを
示している。

【０１３６】ディスチャ−ジ制御回路１０ｄは、検出回
路１１ｄと、スイッチＳＷ３，ＳＷ４とから構成されて
いる。

【０１３７】検出回路１１ｄは、被演算入力信号／Ｄ３
〜／Ｄ０が全て“１”レベルであるか否かを検出し、被
演算入力信号／Ｄ３〜／Ｄ０が全て“１”レベルである
ときは、検出信号Ｓｄを出力する。スイッチＳＷ３は、
検出信号Ｓｄを受けると、オン状態になる。

【０１３８】また、スイッチＳＷ４は、上位ビット優先
モ−ドであるか又は下位ビット優先モ−ドであるかを検
出する。従って、下位ビット優先モ−ド、即ち制御信号
ＰＲＬＨが“１”レベルのときに、オン状態になる。

【０１３９】双方のスイッチＳＷ３，ＳＷ４がオン状態
になったとき、直ちにノ−ド３−４がディスチャ−ジさ
れる。

【０１４０】次に、図４〜図７のプライオリティエンコ
−ダの動作について説明する。

【０１４１】表２は、被演算入力信号／Ｄ１５〜／Ｄ０
の各ビットのレベルを示している。

【表２】 まず、上位ビット優先モ−ドを考える。

【０１４２】プリチャ−ジ信号／ＰＲが“０”レベルに
なり、各ノ−ド３−１６〜３−０が“１”レベル（電源
電位ＶＣＣ）にプリチャ−ジされる。この後、制御信号
ＰＲＨＬが“１”レベル、制御信号ＰＲＬＨが“０”レ
ベルになり、ＭＯＳトランジスタＭ２がオン状態、ＭＯ
ＳトランジスタＭ１がオフ状態になる。

【０１４３】被演算入力信号／Ｄ０のみが“０”レベル
の場合、被演算入力信号／Ｄ１５〜／Ｄ４は、全てが
“１”レベルであるため、ディスチャ−ジ制御回路１０
ａ〜１０ｃによりキャリ−ライン２の各ノ−ド３−１
２，３−８，３−４が直ちにディスチャ−ジされる。

【０１４４】従って、ノ−ド３−４から下位ビット側に
向かって順次ディスチャ−ジしていき、ビット／Ｄ０が
“０”レベルである旨を検出し、ビットセレクト・エン
コ−ダ回路４は、４ビットの出力信号Ｑ３＝“０”，Ｑ
２＝“０”，Ｑ１＝“０”，Ｑ０＝“０”を出力する。

【０１４５】被演算入力信号／Ｄ５のみが“０”レベル
の場合、被演算入力信号／Ｄ１５〜／Ｄ８の全てが
“１”レベルであるため、ディスチャ−ジ制御回路１０
ａ，１０ｂによりキャリ−ライン２の各ノ−ド，３−１
２，３−８が直ちにディスチャ−ジされる。

【０１４６】従って、ノ−ド３−８から下位ビット側に
向かって順次ディスチャ−ジしていき、ビット／Ｄ５が
“０”レベルである旨を検出し、ビットセレクト・エン
コ−ダ回路４は、４ビットの出力信号Ｑ３＝“０”，Ｑ
２＝“１”，Ｑ１＝“０”，Ｑ０＝“１”を出力する。

【０１４７】被演算入力信号／Ｄ１０のみが“０”レベ
ルの場合、被演算入力信号／Ｄ１５〜／Ｄ１２は、全て
が“１”レベルであるため、ディスチャ−ジ制御回路１
０ａによりキャリ−ライン２のノ−ド３−１２が直ちに
ディスチャ−ジされる。

【０１４８】従って、ノ−ド３−１２から下位ビット側
に向かって順次ディスチャ−ジしていき、ビット／Ｄ１
０が“０”レベルである旨を検出し、ビットセレクト・
エンコ−ダ回路４は、４ビットの出力信号Ｑ３＝
“１”，Ｑ２＝“０”，Ｑ１＝“１”，Ｑ０＝“０”を
出力する。

【０１４９】被演算入力信号／Ｄ１５のみが“０”レベ
ルの場合、被演算入力信号／Ｄ１５〜／Ｄ１２に“０”
レベルのビットが含まれるため、ディスチャ−ジ制御回
路１０ａ〜１０ｄによりキャリ−ライン２の各ノ−ド，
３−１２，３−８は、ディスチャ−ジされない。

【０１５０】従って、ノ−ド３−１５から下位ビット側
に向かって順次ディスチャ−ジしていき、ビット／Ｄ１
５が“０”レベルである旨を検出し、ビットセレクト・
エンコ−ダ回路４は、４ビットの出力信号Ｑ３＝
“１”，Ｑ２＝“１”，Ｑ１＝“１”，Ｑ０＝“１”を
出力する。

【０１５１】次に、下位ビット優先モ−ドを考える。

【０１５２】プリチャ−ジ信号／ＰＲが“０”レベルに
なり、各ノ−ド３−１６〜３−０が“１”レベル（電源
電位ＶＣＣ）にプリチャ−ジされる。この後、制御信号
ＰＲＬＨが“１”レベル、制御信号ＰＲＨＬが“０”レ
ベルになり、ＭＯＳトランジスタＭ１がオン状態、ＭＯ
ＳトランジスタＭ２がオフ状態になる。

【０１５３】被演算入力信号／Ｄ０のみが“０”レベル
の場合、被演算入力信号／Ｄ３〜／Ｄ０に“０”レベル
のビットを含むため、ディスチャ−ジ制御回路１０ａ〜
１０ｄによりキャリ−ライン２の各ノ−ド３−１２，３
−８，３−４は、ディスチャ−ジされない。

【０１５４】従って、ノ−ド３−０から上位ビット側に
向かって順次ディスチャ−ジしていき、ビット／Ｄ０が
“０”レベルである旨を検出し、ビットセレクト・エン
コ−ダ回路４は、４ビットの出力信号Ｑ３＝“０”，Ｑ
２＝“０”，Ｑ１＝“０”，Ｑ０＝“０”を出力する。

【０１５５】被演算入力信号／Ｄ５のみが“０”レベル
の場合、被演算入力信号／Ｄ３〜／Ｄ０の全てが“１”
レベルであるため、ディスチャ−ジ制御回路１０ｄによ
りキャリ−ライン２のノ−ド３−４が直ちにディスチャ
−ジされる。

【０１５６】従って、ノ−ド３−４から上位ビット側に
向かって順次ディスチャ−ジしていき、ビット／Ｄ５が
“０”レベルである旨を検出し、ビットセレクト・エン
コ−ダ回路４は、４ビットの出力信号Ｑ３＝“０”，Ｑ
２＝“１”，Ｑ１＝“０”，Ｑ０＝“１”を出力する。

【０１５７】被演算入力信号／Ｄ１０のみが“０”レベ
ルの場合、被演算入力信号／Ｄ７〜／Ｄ０は、全てが
“１”レベルであるため、ディスチャ−ジ制御回路１０
ｃ，１０ｄによりキャリ−ライン２のノ−ド３−８，３
−４が直ちにディスチャ−ジされる。

【０１５８】従って、ノ−ド３−８から上位ビット側に
向かって順次ディスチャ−ジしていき、ビット／Ｄ１０
が“０”レベルである旨を検出し、ビットセレクト・エ
ンコ−ダ回路４は、４ビットの出力信号Ｑ３＝“１”，
Ｑ２＝“０”，Ｑ１＝“１”，Ｑ０＝“０”を出力す
る。

【０１５９】被演算入力信号／Ｄ１５のみが“０”レベ
ルの場合、被演算入力信号／Ｄ１１〜／Ｄ０は、全てが
“１”レベルであるため、ディスチャ−ジ制御回路１０
ａ〜１０ｃによりキャリ−ライン２の各ノ−ド，３−１
２，３−８，３−４は、直ちにディスチャ−ジされる。

【０１６０】従って、ノ−ド３−１２から上位ビット側
に向かって順次ディスチャ−ジしていき、ビット／Ｄ１
５が“０”レベルである旨を検出し、ビットセレクト・
エンコ−ダ回路４は、４ビットの出力信号Ｑ３＝
“１”，Ｑ２＝“１”，Ｑ１＝“１”，Ｑ０＝“１”を
出力する。

【０１６１】上記構成のプライオリティエンコ−ダで
は、上位ビット優先モ−ドの場合には、例えば被演算入
力信号／Ｄ１５〜／Ｄ４の全てが“１”レベルである旨
を検出し、プリチャ−ジが終了すると同時に、キャリ−
ラインの中間ノ−ド３−４をディスチャ−ジしている。
また、下位ビット優先モ−ドの場合には、例えば被演算
入力信号／Ｄ１１〜／Ｄ０の全てが“１”レベルである
旨を検出し、プリチャ−ジが終了すると同時に、キャリ
−ラインの中間ノ−ド３−１２をディスチャ−ジしてい
る。

【０１６２】従って、上記構成のプライオリティエンコ
−ダは、ディスチャ−ジ時間が最大で４ビット分と従来
の４分の１であり、大幅なディスチャ−ジ時間の短縮を
図ることができる。

【０１６３】

【発明の効果】以上、説明したように、本発明のプライ
オリティエンコ−ダによれば、次のような効果を奏す
る。

【０１６４】上位ビット優先モ−ドのときには、例えば
上位ビット側半分の全てのビットが“１”レベルである
ならば、キャリ−ラインの中間ノ−ドから下位ビット側
に向かってディスチャ−ジを行っている。

【０１６５】また、下位ビット優先モ−ドのときには、
例えば下位ビット側半分の全てのビットが“１”レベル
であるならば、キャリ−ラインの中間ノ−ドから上位ビ
ット側に向かってディスチャ−ジを行っている。

【０１６６】従って、本発明のプライオリティエンコ−
ダのディスチャ−ジ時間は、従来のプライオリティエン
コ−ダのディスチャ−ジ時間に比べて、最大で半分短縮
できる。つまり、ビット数が増加しても、高速動作が可
能なプライオリティエンコ−ダを提供できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係わるプライオリティエ
ンコ−ダを示すブロック図。

【図２】図１のディスチャ−ジ制御回路を示すブロック
図。

【図３】図２の検出回路及びスイッチを示す回路図。

【図４】本発明の第２実施例に係わるプライオリティエ
ンコ−ダを示すブロック図。

【図５】図４のディスチャ−ジ制御回路を示すブロック
図。

【図６】図４のディスチャ−ジ制御回路を示すブロック
図。

【図７】図４のディスチャ−ジ制御回路を示すブロック
図。

【図８】従来のプライオリティエンコ−ダを示すブロッ
ク図。

【符号の説明】

１−１５，〜１−０ …プリチャ−ジ・ディス
チャ−ジ部、 ２ …キャリ−ライン、 ３−１６，〜３−０ …ノ−ド、 ４ …ビットセレクト・エン
コ−ダ回路、 ５ａ，５ｂ、１０ａ〜１０ｄ …ディスチャ−ジ制御回
路、 ６ａ，６ｂ、１１ａ〜１１ｄ …検出回路、 ７ａ，７ｂ、８ａ，８ｂ …ＮＡＮＤ回路、 ９ａ，９ｂ …ＮＯＲ回路、 ＳＷ１〜ＳＷ４ …スイッチ、 Ｐ１５，Ｐ´ …Ｐチャネル型ＭＯＳト
ランジスタ、 Ｎ１５，Ｍ１，Ｍ２，Ｔ１〜Ｔ４ …Ｎチャネル型ＭＯ
Ｓトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/00 H03M 7/00

Claims (22)

(57)【特許請求の範囲】
1. 【請求項１】 直列接続された複数のスイッチから構成
   されるキャリーラインと、 前記複数のスイッチ間の各ノードをプリチャージするプ
   リチャージ手段と、 上位ビット優先指定モードにおいて前記キャリーライン
   の上位ビット側の一端と中間ノードとの間に接続される
   全てのスイッチをオン状態にする第１入力信号が与えら
   れたとき、前記キャリーラインとは別に前記中間ノード
   をディスチャージする第１ディスチャージ手段と、 下位ビット優先指定モードにおいて前記キャリーライン
   の下位ビット側の一端と前記中間ノードとの間に接続さ
   れる全てのスイッチをオン状態にする第２入力信号が与
   えられたとき、前記キャリーラインとは別に前記中間ノ
   ードをディスチャージする第２ディスチャージ手段とを
   具備することを特徴とするプライオリティエンコーダ。
2. 【請求項２】 請求項１に記載のプライオリティエンコ
   ーダにおいて、 前記第１ディスチャージ手段は、前記第１入力信号が与
   えられたとき第１検出信号を出力する第１検出回路と、
   上位ビット優先指定モード時に前記第１検出信号を受け
   ると前記中間ノードをディスチャージするスイッチとか
   ら構成され、 前記第２ディスチャージ手段は、前記第２入力信号が与
   えられたとき第２検出信号を出力する第２検出回路と、
   下位ビット優先指定モード時に前記第２検出信号を受け
   ると前記中間ノードをディスチャージするスイッチとか
   ら構成されていることを特徴とするプライオリティエン
   コーダ。
3. 【請求項３】 直列接続され、複数の入力信号によりオ
   ン、オフが制御される複数のスイッチと、 前記複数のスイッチのうち最も端の第１スイッチの第１
   端に接続され、上位ビット優先指定モード時に前記第１
   端に第１電位を与える第１ディスチャージ手段と、 前記複数のスイッチのうち最も端の第２スイッチの第２
   端に接続され、下位ビット優先指定モード時に前記第２
   端に前記第１電位を与える第２ディスチャージ手段と、 前記複数のスイッチ間の各ノードを第２電位にプリチャ
   ージするプリチャージ手段と、 上位ビット優先指定モードにおいて、前記複数の入力信
   号が前記第１端と前記複数のスイッチの中間ノードの間
   の全てのスイッチをオンさせる場合に、前記中間ノード
   を前記第１電位にディスチャージする第１ディスチャー
   ジ制御手段と、 下位ビット優先指定モードにおいて、前記複数の入力信
   号が前記第２端と前記複数のスイッチの中間ノードの間
   の全てのスイッチをオンさせる場合に、前記中間ノード
   を前記第１電位にディスチャージする第２ディスチャー
   ジ制御手段と を具備することを特徴とするプライオリテ
   ィエンコーダ。
4. 【請求項４】 前記第１ディスチャージ制御手段は、 前記複数の入力信号が前記第１端と前記複数のスイッチ
   の中間ノードの間の全てのスイッチをオンさせる場合
   に、第１検出信号を出力する第１検出回路と、 上位ビット優先指定モード時に前記第１検出信号を受け
   ると、前記中間ノードを前記第１電位にディスチャージ
   する第１スイッチ回路と から構成され、 前記第２ディスチャージ制御手段は、 前記複数の入力信号が前記第２端と前記複数のスイッチ
   の中間ノードの間の全てのスイッチをオンさせる場合
   に、第２検出信号を出力する第２検出回路と、 下位ビット優先指定モード時に前記第２検出信号を受け
   ると、前記中間ノードを前記第１電位にディスチャージ
   する第２スイッチ回路と から構成される ことを特徴とす
   る請求項３記載のプライオリティエンコーダ。
5. 【請求項５】 前記第１スイッチ回路は、 前記第１検出信号を受けると、前記中間ノードを前記第
   １電位にディスチャージする第１スイッチと、 上位ビット優先指定モード時に、前記第１スイッチに前
   記第１電位を与える第２スイッチと から構成され、 前記第２スイッチ回路は、 前記第２検出信号を受けると、前記中間ノードを前記第
   １電位にディスチャージする第３スイッチと、 下位ビット優先指定モード時に、前記第３スイッチに前
   記第１電位を与える第４スイッチと から構成されている
   ことを特徴とする請求項４記載のプライオリティエンコ
   ーダ。
6. 【請求項６】 直列接続され、複数の入力信号によりオ
   ン、オフが制御される複数のスイッチと、 前記複数のスイッチのうち最も端の第１スイッチの第１
   端に接続され、上位ビット優先指定モード時に前記第１
   端に第１電位を与える第１ディスチャージ手段と、 前記複数のスイッチのうち最も端の第２スイッチの第２
   端に接続され、下位ビット優先指定モード時に前記第２
   端に前記第１電位を与える第２ディスチャージ手段と、 前記複数のスイッチ間の各ノードを第２電位にプリチャ
   ージするプリチャージ手段と、 上位ビット優先指定モードにおいて、前記複数の入力信
   号が前記第１端と前記複数のスイッチの第１中間ノード
   の間の全てのスイッチをオンさせる場合に、前記第１中
   間ノードを前記第１電位にディスチャージする第１ディ
   スチャージ制御手段と、 上位ビット優先指定モードにおいて、前記複数の入力信
   号が前記第１端と前記複数のスイッチの第２中間ノード
   の間の全てのスイッチをオンさせる場合に、前記第２中
   間ノードを前記第１電位にディスチャージし、かつ、下
   位ビット優先指定モードにおいて、前記複数の入力信号
   が前記第２端と前記複数のスイッチの第１中間ノードの
   間の全てのスイッチをオンさせる場合に、前記第１中間
   ノードを前記第１電位にディスチャージする第２ディス
   チャージ制御手段と、 下位ビット優先指定モードにおいて、前記複数の入力信
   号が前記第２端と前記複数のスイッチの第２中間ノード
   の間の全てのスイッチをオンさせる場合に、前記第２中
   間ノードを前記第１電位にディスチャージし、かつ、上
   位ビット優先指定モードにおいて、前記複数の入力信号
   が前記第１端と前記複数のスイッチの第３中間ノードの
   間の全てのスイッチをオンさせる場合に、前記第３中間
   ノードを前記第１電位にディスチャージする第３ディス
   チャージ制御手段と、 下位ビット優先指定モードにおいて、前記複数の入力信
   号が前記第２端と前記複数のスイッチの第３中間ノード
   の間の全てのスイッチをオンさせる場合に、前記第３中
   間ノードを前記第１電位にディスチャージする第４ディ
   スチャージ制御手段と を具備することを特徴とするプラ
   イオリティエンコーダ。
7. 【請求項７】 前記第１ディスチャージ制御手段は、 （ｉ） 前記複数の入力信号が前記第１端と前記複数の
   スイッチの第１中間ノードの間の全てのスイッチをオン
   させる場合に、第１検出信号を出力する第１検出回路
   と、 （ｉｉ） 上位ビット優先指定モード時に前記第１検出
   信号を受けると、前記第１中間ノードを前記第１電位に
   ディスチャージする第１スイッチ回路と から構成され、 前記第２ディスチャージ制御手段は、 （ｉ） 上位ビッ
   ト優先指定モード時に前記複数の入力信号が前記第１端
   と前記複数のスイッチの第２中間ノードの間の全てのス
   イッチをオンさせる場合、又は下位ビット優先指定モー
   ド時に前記複数の入力信号が前記第２端と前記複数のス
   イッチの第１中間ノードの間の全てのスイッチをオンさ
   せる場合に、第２検出信号を出力する第２検出回路と、 （ｉｉ） 上位ビット優先指定モード時に前記第２検出
   信号を受けると、前記第２中間ノードを前記第１電位に
   ディスチャージし、かつ、下位ビット優先指定モード時
   に前記第２検出信号を受けると、前記第１中間ノードを
   前記第１電位にディスチャージする第２スイッチ回路と
   から構成され、 前記第３ディスチャージ制御手段は、 （ｉ） 下位ビット優先指定モード時に前記複数の入力
   信号が前記第２端と前記複数のスイッチの第２中間ノー
   ドの間の全てのスイッチをオンさせる場合、又は上位ビ
   ット優先指定モード時に前記複数の入力信号が前記第１
   端と前記複数のスイッチの第３中間ノードの間の全ての
   スイッチをオンさせる場合に、第３検出信号を出力する
   第３検出回路と、 （ｉｉ） 下位ビット優先指定モード時に前記第３検出
   信号を受けると、前記第２中間ノードを前記第１電位に
   ディスチャージし、かつ、上位ビット優先指定モード時
   に前記第３検出信号を受けると、前記第３中間ノードを
   前記第１電位にディスチャージする第３スイッチ回路と
   から構成され、 前記第４ディスチャージ制御手段は、 （ｉ） 前記複数の入力信号が前記第２端と前記複数の
   スイッチの第３中間ノードの間の全てのスイッチをオン
   させる場合に、第４検出信号を出力する第４検出回路
   と、 （ｉｉ） 下位ビット優先指定モード時に前記第４検出
   信号を受けると、前記第３中間ノードを前記第１電位に
   ディスチャージする第４スイッチ回路と から構成される
   ことを特徴とする請求項６記載のプライオリティエンコ
   ーダ。
8. 【請求項８】 直列接続され、複数の入力信号によりオ
   ン、オフが制御される複数のスイッチと、 前記複数のスイッチのうち、最も端の第１スイッチが第
   １端を有し、最も端の第２スイッチが第２端を有してい
   る場合に、前記第１端に接続され、上位ビット優先指定
   モード時に前記第１端に第１電位を与えるディスチャー
   ジ手段と、 前記複数のスイッチ間の各ノードを第２電位にプリチャ
   ージするプリチャージ手段と、 上位ビット優先指定モードにおいて、前記複数の入力信
   号が前記第１端と前記複数のスイッチの中間ノードの間
   の全てのスイッチをオンさせる場合に、前記中間ノード
   を前記第１電位にディスチャージするディスチャージ制
   御手段と を具備することを特徴とするプライオリティエ
   ンコーダ。
9. 【請求項９】 前記ディスチャージ制御手段は、 前記複数の入力信号が前記第１端と前記複数のスイッチ
   の中間ノードの間の全てのスイッチをオンさせる場合
   に、検出信号を出力する検出回路と、 上位ビット優先指定モード時に前記検出信号を受ける
   と、前記中間ノードを前記第１電位にディスチャージす
   るスイッチ回路と から構成される ことを特徴とする請求
   項８記載のプライオリティエンコーダ。
10. 【請求項１０】 前記スイッチ回路は、 前記検出信号を受けると、前記中間ノードを前記第１電
    位にディスチャージする第１スイッチと、 上位ビット優先指定モード時に、前記第１スイッチに前
    記第１電位を与える第２スイッチと から構成される こと
    を特徴とする請求項９記載のプライオリティエンコー
    ダ。
11. 【請求項１１】 直列接続され、複数の入力信号により
    オン、オフが制御される複数のスイッチと、 前記複数のスイッチのうち、最も端の第１スイッチが第
    １端を有し、最も端の第２スイッチが第２端を有してい
    る場合に、前記第２端に接続され、下位ビット優先指定
    モード時に前記第２端に第１電位を与えるディスチャー
    ジ手段と、 前記複数のスイッチ間の各ノードを第２電位にプリチャ
    ージするプリチャージ手段と、 下位ビット優先指定モードにおいて、前記複数の入力信
    号が前記第２端と前記複数のスイッチの中間ノードの間
    の全てのスイッチをオンさせる場合に、前記中間ノード
    を前記第１電位にディスチャージするディスチャージ制
    御手段と を具備することを特徴とするプライオリティエ
    ンコーダ。
12. 【請求項１２】 前記ディスチャージ制御手段は、 前記複数の入力信号が前記第２端と前記複数のスイッチ
    の中間ノードの間の全 てのスイッチをオンさせる場合
    に、検出信号を出力する検出回路と、 下位ビット優先指定モード時に前記検出信号を受ける
    と、前記中間ノードを前記第１電位にディスチャージす
    るスイッチ回路と から構成される ことを特徴とする請求
    項１１記載のプライオリティエンコーダ。
13. 【請求項１３】 前記スイッチ回路は、 前記検出信号を受けると、前記中間ノードを前記第１電
    位にディスチャージする第１スイッチと、 下位ビット優先指定モード時に、前記第１スイッチに前
    記第１電位を与える第２スイッチと から構成される こと
    を特徴とする請求項１２記載のプライオリティエンコー
    ダ。
14. 【請求項１４】 直列接続され、複数の入力信号により
    オン、オフが制御される複数のスイッチと、 前記複数のスイッチのうち、最も端の第１スイッチが第
    １端を有し、最も端の第２スイッチが第２端を有してい
    る場合に、前記第１端に接続され、上位ビット優先指定
    モード時に前記第１端に第１電位を与えるディスチャー
    ジ手段と、 前記複数のスイッチ間の各ノードを第２電位にプリチャ
    ージするプリチャージ手段と、 上位ビット優先指定モードにおいて、前記複数の入力信
    号が前記第１端と前記複数のスイッチの複数の中間ノー
    ドのうちの一つとの間に存在する全てのスイッチをオン
    させる場合に、前記複数の中間ノードのうちの一つを前
    記第１電位にディスチャージするディスチャージ制御手
    段と を具備することを特徴とするプライオリティエンコ
    ーダ。
15. 【請求項１５】 前記ディスチャージ制御手段は、 前記複数の入力信号が前記第１端と前記複数のスイッチ
    の複数の中間ノードのうちの一つとの間に存在する全て
    のスイッチをオンさせる場合に、検出信号を出力する検
    出回路と、 上位ビット優先指定モード時に前記検出信号を受ける
    と、前記複数の中間ノードのうちの一つを前記第１電位
    にディスチャージするスイッチ回路と から構成される こ
    とを特徴とする請求項１４記載のプライオリティエンコ
    ーダ。
16. 【請求項１６】 前記スイッチ回路は、 前記検出信号を受けると、前記複数の中間ノードのうち
    の一つを前記第１電位にディスチャージする第１スイッ
    チと、 上位ビット優先指定モード時に、前記第１スイッチに前
    記第１電位を与える第２スイッチと から構成される こと
    を特徴とする請求項１５記載のプライオリティエンコー
    ダ。
17. 【請求項１７】 直列接続され、複数の入力信号により
    オン、オフが制御される複数のスイッチと、 前記複数のスイッチのうち、最も端の第１スイッチが第
    １端を有し、最も端の第２スイッチが第２端を有してい
    る場合に、前記第２端に接続され、下位ビット優先指定
    モード時に前記第２端に第１電位を与えるディスチャー
    ジ手段と、 前記複数のスイッチ間の各ノードを第２電位にプリチャ
    ージするプリチャージ手段と、 下位ビット優先指定モードにおいて、前記複数の入力信
    号が前記第２端と前記複数のスイッチの複数の中間ノー
    ドのうちの一つとの間に存在する全てのスイッチをオン
    させる場合に、前記複数の中間ノードのうちの一つを前
    記第１電位にディスチャージするディスチャージ制御手
    段と を具備することを特徴とするプライオリティエンコ
    ーダ。
18. 【請求項１８】 前記ディスチャージ制御手段は、 前記複数の入力信号が前記第２端と前記複数のスイッチ
    の複数の中間ノードのうちの一つとの間に存在する全て
    のスイッチをオンさせる場合に、検出信号を出力する検
    出回路と、 下位ビット優先指定モード時に前記検出信号を受ける
    と、前記複数の中間ノー ドのうちの一つを前記第１電位
    にディスチャージするスイッチ回路と から構成される こ
    とを特徴とする請求項１７記載のプライオリティエンコ
    ーダ。
19. 【請求項１９】 前記スイッチ回路は、 前記検出信号を受けると、前記複数の中間ノードのうち
    の一つを前記第１電位にディスチャージする第１スイッ
    チと、 下位ビット優先指定モード時に、前記第１スイッチに前
    記第１電位を与える第２スイッチと から構成される こと
    を特徴とする請求項１８記載のプライオリティエンコー
    ダ。
20. 【請求項２０】 前記第１ディスチャージ手段は、接地
    点と前記第１端の間に接続され、上位ビット優先指定モ
    ード時にオン状態になると前記第１端に接地電位を与え
    る第１スイッチから構成され、 前記第２ディスチャージ手段は、接地点と前記第２端の
    間に接続され、下位ビット優先指定モード時にオン状態
    になると前記第２端に接地電位を与える第２スイッチか
    ら構成される ことを特徴とする請求項３、６、８、１
    １、１４又は１７記載のプライオリティエンコーダ。
21. 【請求項２１】 前記プリチャージ手段は、複数のプリ
    チャージスイッチから構成され、前記複数のプリチャー
    ジスイッチは、それぞれ前記複数のスイッチ間のノード
    と電源端子の間に接続されていることを特徴とする請求
    項３、６、８、１１、１４又は１７記載のプライオリテ
    ィエンコーダ。
22. 【請求項２２】 前記複数のスイッチは、キャリーライ
    ンを構成していることを特徴とする請求項３、６、８、
    １１、１４又は１７記載のプライオリティエンコーダ。