JP3417472B2 - プライオリティ・エンコーダ及びそのエンコード方法 - Google Patents
プライオリティ・エンコーダ及びそのエンコード方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、プライオリティ・
エンコーダ及びそのエンコード方法に関し、より詳しく
は、小型かつ高速なプライオリティ・エンコーダ及び高
速なエンコード方法に関する。
エンコーダ及びそのエンコード方法に関し、より詳しく
は、小型かつ高速なプライオリティ・エンコーダ及び高
速なエンコード方法に関する。
【０００２】
【従来の技術】プライオリティ・エンコーダは、それぞ
れに順位及びコードが付けられた入力線の内、複数の入
力線に入力が与えられると、真値が与えられた入力線の
中で順位が最も高い入力線に対応するコードを出力す
る。プライオリティ・エンコーダの一構成例を図１３
に、その入出力を図１４に示す。図１３のプライオリテ
ィ・エンコーダ１００（入力は全て負論理）は、８つの
データ入力（IN7N，IN6N，IN5N，IN4N，IN3N，IN2N，IN
1N，IN0N）の内、同時に複数の入力が活性化（“０”）
された場合、その中で順位が最も高い入力（以下、最高
位入力という）を表す３ビットのコード（２進コード）
を出力する。このコードは、図１３に示すように、入力
信号とその反転信号を組み合わせて生成される。
れに順位及びコードが付けられた入力線の内、複数の入
力線に入力が与えられると、真値が与えられた入力線の
中で順位が最も高い入力線に対応するコードを出力す
る。プライオリティ・エンコーダの一構成例を図１３
に、その入出力を図１４に示す。図１３のプライオリテ
ィ・エンコーダ１００（入力は全て負論理）は、８つの
データ入力（IN7N，IN6N，IN5N，IN4N，IN3N，IN2N，IN
1N，IN0N）の内、同時に複数の入力が活性化（“０”）
された場合、その中で順位が最も高い入力（以下、最高
位入力という）を表す３ビットのコード（２進コード）
を出力する。このコードは、図１３に示すように、入力
信号とその反転信号を組み合わせて生成される。
【０００３】入力の順位はIN7Nが最も高く、入力の番号
（INtNのt ）が低くなるほど順位は低くなる。本例で
は、アクティブな入力（“０”）に対して最高位入力を
求める。エンコーダ１００の出力（“A2 A1 A0”）
は、図１４に示すように、順位が最も高いIN7Nが最高位
入力となる場合は“０ ０ ０”、順位が最も低いIN0N
が最高位入力となる場合は“１ １ １”のように、最
高位入力の番号（INtNのt）に対応する２進コードを反
転した信号となっている。ここで、図１４中の「‐」
は、“０”と“１”のどちらでもよいことを示してい
る。出力GSはエンコーダ１００への入力の有無を表す信
号であり、入力EI及び出力EOは拡張用の信号で、出力EO
を次段のプライオリティ・エンコーダのEIに接続する。
（INtNのt ）が低くなるほど順位は低くなる。本例で
は、アクティブな入力（“０”）に対して最高位入力を
求める。エンコーダ１００の出力（“A2 A1 A0”）
は、図１４に示すように、順位が最も高いIN7Nが最高位
入力となる場合は“０ ０ ０”、順位が最も低いIN0N
が最高位入力となる場合は“１ １ １”のように、最
高位入力の番号（INtNのt）に対応する２進コードを反
転した信号となっている。ここで、図１４中の「‐」
は、“０”と“１”のどちらでもよいことを示してい
る。出力GSはエンコーダ１００への入力の有無を表す信
号であり、入力EI及び出力EOは拡張用の信号で、出力EO
を次段のプライオリティ・エンコーダのEIに接続する。
【０００４】プライオリティ・エンコーダの他の構成例
を図１５（ａ）に、その入出力を図１５（ｂ）に示す。
図１５（ａ）のプライオリティ・エンコーダ１１０は、
セレクタ回路（１１６）と複数のプライオリティ・エン
コーダ（１１２，１１４）を含む。４to２プライオリテ
ィ・エンコーダ１１２の一構成例を図１６（ａ）に、そ
の入出力を図１６（ｂ）に示す。セレクタ回路１１６の
一構成例を図１７に示す。このプライオリティ・エンコ
ーダ１１０では、図１３及び図１４に示したプライオリ
ティ・エンコーダ１００及びその入出力とは異なり、入
力の順位はIN0Nが最も高く、入力の番号（INtNのt ）が
高くなるほど順位は低くなる。エンコーダ１１０の出力
（“A2 A1 A0”）は、図１５（ｂ）に示すように、順
位が最も高いIN0Nが最高位入力となる場合は“０ ０
０”、順位が最も低いIN7Nが最高位入力となる場合は
“１ １ １”のように、最高位入力の番号（INtNのt
）を表す２進コードとなっている。
を図１５（ａ）に、その入出力を図１５（ｂ）に示す。
図１５（ａ）のプライオリティ・エンコーダ１１０は、
セレクタ回路（１１６）と複数のプライオリティ・エン
コーダ（１１２，１１４）を含む。４to２プライオリテ
ィ・エンコーダ１１２の一構成例を図１６（ａ）に、そ
の入出力を図１６（ｂ）に示す。セレクタ回路１１６の
一構成例を図１７に示す。このプライオリティ・エンコ
ーダ１１０では、図１３及び図１４に示したプライオリ
ティ・エンコーダ１００及びその入出力とは異なり、入
力の順位はIN0Nが最も高く、入力の番号（INtNのt ）が
高くなるほど順位は低くなる。エンコーダ１１０の出力
（“A2 A1 A0”）は、図１５（ｂ）に示すように、順
位が最も高いIN0Nが最高位入力となる場合は“０ ０
０”、順位が最も低いIN7Nが最高位入力となる場合は
“１ １ １”のように、最高位入力の番号（INtNのt
）を表す２進コードとなっている。
【０００５】８つのデータ入力（IN0N，IN1N，IN2N，IN
3N，IN4N，IN5N，IN6N，IN7N）は、上位４入力（IN0N，
IN1N，IN2N，IN3N）と下位４入力（IN4N，IN5N，IN6N，
IN7N）に分けられ、これら上位４入力，下位４入力を４
to２プライオリティ・エンコーダ１１２，１１４にそれ
ぞれ入力している。４to２プライオリティ・エンコーダ
１１２，１１４は、４入力の中で活性化された最も順位
の高い入力を表す２ビットの２進コードを出力する。セ
レクタ回路１１６は、上位のエンコーダ１１２の出力に
応じて、出力（“A2 A1 A0”）の下位２ビット（“A1
A0”）を出力する。
3N，IN4N，IN5N，IN6N，IN7N）は、上位４入力（IN0N，
IN1N，IN2N，IN3N）と下位４入力（IN4N，IN5N，IN6N，
IN7N）に分けられ、これら上位４入力，下位４入力を４
to２プライオリティ・エンコーダ１１２，１１４にそれ
ぞれ入力している。４to２プライオリティ・エンコーダ
１１２，１１４は、４入力の中で活性化された最も順位
の高い入力を表す２ビットの２進コードを出力する。セ
レクタ回路１１６は、上位のエンコーダ１１２の出力に
応じて、出力（“A2 A1 A0”）の下位２ビット（“A1
A0”）を出力する。
【０００６】このようなセレクタ回路と複数のプライオ
リティ・エンコーダを組み合わせる方法を用いると、セ
レクタ回路の入出力を拡張することにより、例えば図１
８に示すように、１６to４プライオリティ・エンコーダ
１２２を４つ用いて６４to６プライオリティ・エンコー
ダ１２０を構成することもできる。しかし、プライオリ
ティ・エンコーダは図１３に示すように素子数が多く、
図１８に示すように複数のプライオリティ・エンコーダ
を組み合わせた場合は、プライオリティ・エンコーダ全
体の素子数がさらに多くなる。素子数が多くなると、プ
ライオリティ・エンコーダ全体の回路規模が大きくなる
と同時に、回路の段数が増えて処理速度が遅くなる。
リティ・エンコーダを組み合わせる方法を用いると、セ
レクタ回路の入出力を拡張することにより、例えば図１
８に示すように、１６to４プライオリティ・エンコーダ
１２２を４つ用いて６４to６プライオリティ・エンコー
ダ１２０を構成することもできる。しかし、プライオリ
ティ・エンコーダは図１３に示すように素子数が多く、
図１８に示すように複数のプライオリティ・エンコーダ
を組み合わせた場合は、プライオリティ・エンコーダ全
体の素子数がさらに多くなる。素子数が多くなると、プ
ライオリティ・エンコーダ全体の回路規模が大きくなる
と同時に、回路の段数が増えて処理速度が遅くなる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、プラ
イオリティ・エンコーダの素子数を削減して小型化する
と同時に、エンコードを高速に行うことにある。
イオリティ・エンコーダの素子数を削減して小型化する
と同時に、エンコードを高速に行うことにある。
【０００８】
【課題を解決するための手段】本発明のプライオリティ
・エンコーダは、（ｍ＋ｎ）ビットの出力コードの上位
ｍビットが同一の２ｎ本の入力線で構成される２ｍ個の
グループ（以下、上位ビット別グループという）に対
し、真値入力が与えられた上位ビット別グループの中で
順位が最も高い上位ビット別グループ（以下、最高位上
位ビット別グループという）に対応する前記上位ｍビッ
トのコードを出力する上位ビット・エンコード手段と、
最高位上位ビット別グループを構成し、各々が前記（ｍ
＋ｎ）ビットの出力コードの下位ｎビットで区別される
２ｎ本の入力線に対し、真値入力が与えられた入力線の
中で順位が最も高い入力線に対応する前記下位ｎビット
のコードを出力する下位ビット・エンコード手段とを含
む。前記下位ビット・エンコード手段は、前記最高位上
位ビット別グループよりも順位の低い上位ビット別グル
ープに含まれる入力線に与えられた真値入力を無効化す
る手段と、前記（ｍ＋ｎ）ビットのコードの下位ｎビッ
トが同一の２ ｍ 本の入力線で構成される２ ｎ 個の各グル
ープ（以下、下位ビット別グループという）への真値入
力を検出する手段と、真値入力が検出された下位ビット
別グループの中で順位が最も高い下位ビット別グループ
に対応する前記下位ｎビットのコードを出力する手段
と、を含む。
・エンコーダは、（ｍ＋ｎ）ビットの出力コードの上位
ｍビットが同一の２ｎ本の入力線で構成される２ｍ個の
グループ（以下、上位ビット別グループという）に対
し、真値入力が与えられた上位ビット別グループの中で
順位が最も高い上位ビット別グループ（以下、最高位上
位ビット別グループという）に対応する前記上位ｍビッ
トのコードを出力する上位ビット・エンコード手段と、
最高位上位ビット別グループを構成し、各々が前記（ｍ
＋ｎ）ビットの出力コードの下位ｎビットで区別される
２ｎ本の入力線に対し、真値入力が与えられた入力線の
中で順位が最も高い入力線に対応する前記下位ｎビット
のコードを出力する下位ビット・エンコード手段とを含
む。前記下位ビット・エンコード手段は、前記最高位上
位ビット別グループよりも順位の低い上位ビット別グル
ープに含まれる入力線に与えられた真値入力を無効化す
る手段と、前記（ｍ＋ｎ）ビットのコードの下位ｎビッ
トが同一の２ ｍ 本の入力線で構成される２ ｎ 個の各グル
ープ（以下、下位ビット別グループという）への真値入
力を検出する手段と、真値入力が検出された下位ビット
別グループの中で順位が最も高い下位ビット別グループ
に対応する前記下位ｎビットのコードを出力する手段
と、を含む。
【０００９】本発明のプライオリティ・エンコーダのエ
ンコード方法は、出力コードの上位ビットに基づいてグ
ループ分けされた入力線群（以下、上位ビット別グルー
プという）の内、真値入力が与えられた中で最も順位が
高い上位ビット別グループ（以下、最高位上位ビット別
グループという）に対応する前記上位ビットを出力する
上位ビット・エンコード・ステップと、最高位上位ビッ
ト別グループを構成し、各々が前記コードの下位ビット
で区別される入力線の内、真値入力が与えられた中で最
も順位が高い入力線に対応する前記下位ビットを出力す
る下位ビット・エンコード・ステップとを含む。前記下
位ビット・エンコード・ステップは、前記最高位上位ビ
ット別グループよりも順位の低い上位ビット別グループ
に含まれる入力線に与えられた真値入力を無効化するス
テップと、前記無効化を行った後、前記コードの下位ビ
ットが同一の各入力線群（以下、下位ビット別グループ
という）への真値入力を検出するステップと、真値入力
が検出された下位ビット別グループの中で順位が最も高
い下位ビット別グループに対応する前記下位ビットを出
力するステップと、を含む。
ンコード方法は、出力コードの上位ビットに基づいてグ
ループ分けされた入力線群（以下、上位ビット別グルー
プという）の内、真値入力が与えられた中で最も順位が
高い上位ビット別グループ（以下、最高位上位ビット別
グループという）に対応する前記上位ビットを出力する
上位ビット・エンコード・ステップと、最高位上位ビッ
ト別グループを構成し、各々が前記コードの下位ビット
で区別される入力線の内、真値入力が与えられた中で最
も順位が高い入力線に対応する前記下位ビットを出力す
る下位ビット・エンコード・ステップとを含む。前記下
位ビット・エンコード・ステップは、前記最高位上位ビ
ット別グループよりも順位の低い上位ビット別グループ
に含まれる入力線に与えられた真値入力を無効化するス
テップと、前記無効化を行った後、前記コードの下位ビ
ットが同一の各入力線群（以下、下位ビット別グループ
という）への真値入力を検出するステップと、真値入力
が検出された下位ビット別グループの中で順位が最も高
い下位ビット別グループに対応する前記下位ビットを出
力するステップと、を含む。
【００１０】
【発明の実施の形態】次に、本発明に係るプライオリテ
ィ・エンコーダ及びそのエンコード方法の実施の形態に
ついて、図面に基づいて詳しく説明する。本実施形態で
は、図１に示すように、１６個の入力(IN0,IN1,IN2,IN
3,IN4,IN5,IN6,IN7,IN8,IN9,IN10,IN11,IN12,IN13,IN1
4,IN15) に対し、アクティブ（“１”）になった入力の
中で最も順位の高い入力の番号（INt のt ）に対応する
４ビットのコード（“A3 A2 A1A0”）を出力する。こ
のコードは入力の番号に対応する２進コードを反転した
信号である。入力の順位は、入力の番号（INt のt ）が
小さいほど高い。本実施形態では、出力コード（“A3
A2 A1 A0”）の上位２ビット（“A3 A2”）が同一の
入力線をブロックＡ〜Ｄにそれぞれ分ける。出力コード
の上位２ビット（“A3 A2”）は４to２プライオリティ
・エンコーダ２０から出力される。出力コードの下位２
ビット（“A1 A0”）はブロックＥの出力を基に４to２
プライオリティ・エンコーダ４０から出力される。
ィ・エンコーダ及びそのエンコード方法の実施の形態に
ついて、図面に基づいて詳しく説明する。本実施形態で
は、図１に示すように、１６個の入力(IN0,IN1,IN2,IN
3,IN4,IN5,IN6,IN7,IN8,IN9,IN10,IN11,IN12,IN13,IN1
4,IN15) に対し、アクティブ（“１”）になった入力の
中で最も順位の高い入力の番号（INt のt ）に対応する
４ビットのコード（“A3 A2 A1A0”）を出力する。こ
のコードは入力の番号に対応する２進コードを反転した
信号である。入力の順位は、入力の番号（INt のt ）が
小さいほど高い。本実施形態では、出力コード（“A3
A2 A1 A0”）の上位２ビット（“A3 A2”）が同一の
入力線をブロックＡ〜Ｄにそれぞれ分ける。出力コード
の上位２ビット（“A3 A2”）は４to２プライオリティ
・エンコーダ２０から出力される。出力コードの下位２
ビット（“A1 A0”）はブロックＥの出力を基に４to２
プライオリティ・エンコーダ４０から出力される。
【００１１】ブロックＡは出力コードの上位ビットが
“１ １”の入力のグループであり、ブロックＢ，Ｃ，
Ｄは、出力コードの上位ビットがそれぞれ“１ ０”，
“０１”，“０ ０”の入力のグループである。具体的
には、ブロックＡにはIN0,IN1,IN2,IN3 が入力され、ブ
ロックＢにはIN4,IN5,IN6,IN7 が入力され、ブロックＣ
にはIN8,IN9,IN10,IN11 が入力され、ブロックＤにはIN
12,IN13,IN14,IN15 が入力される。
“１ １”の入力のグループであり、ブロックＢ，Ｃ，
Ｄは、出力コードの上位ビットがそれぞれ“１ ０”，
“０１”，“０ ０”の入力のグループである。具体的
には、ブロックＡにはIN0,IN1,IN2,IN3 が入力され、ブ
ロックＢにはIN4,IN5,IN6,IN7 が入力され、ブロックＣ
にはIN8,IN9,IN10,IN11 が入力され、ブロックＤにはIN
12,IN13,IN14,IN15 が入力される。
【００１２】ブロックＡは、ＮＯＲ回路１２ａを含む。
ＮＯＲ回路１２ａにはIN0,IN1,IN2,IN3 が入力される。
ブロックＡからは、ＮＯＲ回路１２ａの出力（NOR ＿A
）が出力される。ＮＯＲ回路１２ａの一例を図２
（ａ）に示す。ＴＰ０はｐＭＯＳトランジスタ、ＴＮ０
〜ＴＮ３はｎＭＯＳトランジスタである。PRCHG 信号を
非アクティブにしてNOR ＿A をＨレベル（“１”）にプ
リチャージし、その後IN0 〜IN3 の少なくとも１つがア
クティブ（“１”）になると、NOR ＿A はＬレベル
（“０”）となる。
ＮＯＲ回路１２ａにはIN0,IN1,IN2,IN3 が入力される。
ブロックＡからは、ＮＯＲ回路１２ａの出力（NOR ＿A
）が出力される。ＮＯＲ回路１２ａの一例を図２
（ａ）に示す。ＴＰ０はｐＭＯＳトランジスタ、ＴＮ０
〜ＴＮ３はｎＭＯＳトランジスタである。PRCHG 信号を
非アクティブにしてNOR ＿A をＨレベル（“１”）にプ
リチャージし、その後IN0 〜IN3 の少なくとも１つがア
クティブ（“１”）になると、NOR ＿A はＬレベル
（“０”）となる。
【００１３】ブロックＢは、ＮＯＲ回路１２ｂと４つの
ＡＮＤ回路２２を含む。ＮＯＲ回路１２ｂにはIN4,IN5,
IN6,IN7 が入力される。ＡＮＤ回路２２には、ブロック
ＡのＮＯＲ回路１２ａの出力（NOR ＿A ）がそれぞれ入
力されると共に、IN4,IN5,IN6,IN7 が個々に入力され
る。ブロックＢからは、NOR ＿A とIN4 が入力されたＡ
ＮＤ回路の出力（IN4v）と、NOR ＿A とIN5 が入力され
たＡＮＤ回路の出力（IN5v）と、NOR ＿A とIN6 が入力
されたＡＮＤ回路の出力（IN6v）と、NOR ＿A とIN7 が
入力されたＡＮＤ回路の出力（IN7v）と、ＮＯＲ回路１
２ｂの出力（NOR＿B ）が出力される。
ＡＮＤ回路２２を含む。ＮＯＲ回路１２ｂにはIN4,IN5,
IN6,IN7 が入力される。ＡＮＤ回路２２には、ブロック
ＡのＮＯＲ回路１２ａの出力（NOR ＿A ）がそれぞれ入
力されると共に、IN4,IN5,IN6,IN7 が個々に入力され
る。ブロックＢからは、NOR ＿A とIN4 が入力されたＡ
ＮＤ回路の出力（IN4v）と、NOR ＿A とIN5 が入力され
たＡＮＤ回路の出力（IN5v）と、NOR ＿A とIN6 が入力
されたＡＮＤ回路の出力（IN6v）と、NOR ＿A とIN7 が
入力されたＡＮＤ回路の出力（IN7v）と、ＮＯＲ回路１
２ｂの出力（NOR＿B ）が出力される。
【００１４】ブロックＣは、ＮＯＲ回路１２ｃと４つの
ＡＮＤ回路２４を含む。ＮＯＲ回路１２ｃにはIN8,IN9,
IN10,IN11 が入力される。ＡＮＤ回路２４には、ブロッ
クＡのＮＯＲ回路１２ａの出力（NOR ＿A ）とブロック
ＢのＮＯＲ回路１２ｂの出力（NOR ＿B ）との論理積
（AND ＿C ）がそれぞれ入力されると共に、IN8,IN9,IN
10,IN11 が個々に入力される。論理積（AND ＿C ）は、
ＡＮＤ回路１４で求める。ブロックＣからは、AND ＿C
とIN8 が入力されたＡＮＤ回路の出力（IN8v）と、AND
＿C とIN9 が入力されたＡＮＤ回路の出力（IN9v）と、
AND ＿C とIN10が入力されたＡＮＤ回路の出力（IN10v
）と、AND ＿C とIN11が入力されたＡＮＤ回路の出力
（IN11v ）と、ＮＯＲ回路１２ｃの出力（NOR ＿C ）が
出力される。
ＡＮＤ回路２４を含む。ＮＯＲ回路１２ｃにはIN8,IN9,
IN10,IN11 が入力される。ＡＮＤ回路２４には、ブロッ
クＡのＮＯＲ回路１２ａの出力（NOR ＿A ）とブロック
ＢのＮＯＲ回路１２ｂの出力（NOR ＿B ）との論理積
（AND ＿C ）がそれぞれ入力されると共に、IN8,IN9,IN
10,IN11 が個々に入力される。論理積（AND ＿C ）は、
ＡＮＤ回路１４で求める。ブロックＣからは、AND ＿C
とIN8 が入力されたＡＮＤ回路の出力（IN8v）と、AND
＿C とIN9 が入力されたＡＮＤ回路の出力（IN9v）と、
AND ＿C とIN10が入力されたＡＮＤ回路の出力（IN10v
）と、AND ＿C とIN11が入力されたＡＮＤ回路の出力
（IN11v ）と、ＮＯＲ回路１２ｃの出力（NOR ＿C ）が
出力される。
【００１５】ブロックＤは、ＮＯＲ回路１２ｄと４つの
ＡＮＤ回路２６を含む。ＮＯＲ回路１２ｄにはIN12,IN1
3,IN14,IN15 が入力される。ＡＮＤ回路２６には、ブロ
ックＡのＮＯＲ回路１２ａの出力（NOR ＿A ）とブロッ
クＢのＮＯＲ回路１２ｂの出力（NOR ＿B ）とブロック
ＣのＮＯＲ回路１２ｃの出力（NOR ＿C ）との論理積
（AND ＿D ）がそれぞれ入力されると共に、IN12,IN13,
IN14,IN15 が個々に入力される。論理積（AND ＿D ）
は、ＡＮＤ回路１６で求める。ブロックＤからは、AND
＿D とIN12が入力されたＡＮＤ回路の出力（IN12v ）
と、AND ＿D とIN13が入力されたＡＮＤ回路の出力（IN
13v ）と、AND ＿D とIN14が入力されたＡＮＤ回路の出
力（IN14v ）と、AND ＿D とIN15が入力されたＡＮＤ回
路の出力（IN15v ）と、ＮＯＲ回路１２ｄの出力（NOR
＿D ）が出力される。
ＡＮＤ回路２６を含む。ＮＯＲ回路１２ｄにはIN12,IN1
3,IN14,IN15 が入力される。ＡＮＤ回路２６には、ブロ
ックＡのＮＯＲ回路１２ａの出力（NOR ＿A ）とブロッ
クＢのＮＯＲ回路１２ｂの出力（NOR ＿B ）とブロック
ＣのＮＯＲ回路１２ｃの出力（NOR ＿C ）との論理積
（AND ＿D ）がそれぞれ入力されると共に、IN12,IN13,
IN14,IN15 が個々に入力される。論理積（AND ＿D ）
は、ＡＮＤ回路１６で求める。ブロックＤからは、AND
＿D とIN12が入力されたＡＮＤ回路の出力（IN12v ）
と、AND ＿D とIN13が入力されたＡＮＤ回路の出力（IN
13v ）と、AND ＿D とIN14が入力されたＡＮＤ回路の出
力（IN14v ）と、AND ＿D とIN15が入力されたＡＮＤ回
路の出力（IN15v ）と、ＮＯＲ回路１２ｄの出力（NOR
＿D ）が出力される。
【００１６】ブロックＥは、４つのＯＲ回路（１８ａ，
１８ｂ，１８ｃ，１８ｄ）を含む。ＯＲ回路には、出力
（“A3 A2 A1 A0”）の下位２ビット（“A1 A0”）
が同一の入力が入力される。ＯＲ回路１８ａには下位ビ
ットが“１ １”の入力が入力され、ＯＲ回路１８ｂ，
１８ｃ，１８ｄには、下位ビットがそれぞれ“１
０”，“０ １”，“０ ０”の入力が入力される。具
体的には、ＯＲ回路１８ａにはIN0,IN4v,IN8v,IN12v が
入力され、ＯＲ回路１８ｂにはIN1,IN5v,IN9v,IN13v が
入力され、ＯＲ回路１８ｃにはIN2,IN6v,IN10v,IN14vが
入力され、ＯＲ回路１８ｄにはIN3,IN7v,IN11v,IN15vが
入力される。ブロックＥからは、ＯＲ回路１８ａの出力
（OR＿0 ）と、ＯＲ回路１８ｂの出力（OR＿1 ）と、Ｏ
Ｒ回路１８ｃの出力（OR＿2 ）と、ＯＲ回路１８ｄの出
力（OR＿3 ）が出力される。ＯＲ回路１８ａの一例を図
２（ｂ）に示す。ＴＰ０〜ＴＰ３はｐＭＯＳトランジス
タ、ＴＮ０はｎＭＯＳトランジスタである。PRCHG 信号
をアクティブにしてOR＿0 をＬレベル（“０”）にプリ
チャージし、プリチャージ後にIN0,IN4v,IN8v,IN12v の
少なくとも１つがアクティブ（“１”）になると、OR＿
0 はＨレベル（“１”）となる。
１８ｂ，１８ｃ，１８ｄ）を含む。ＯＲ回路には、出力
（“A3 A2 A1 A0”）の下位２ビット（“A1 A0”）
が同一の入力が入力される。ＯＲ回路１８ａには下位ビ
ットが“１ １”の入力が入力され、ＯＲ回路１８ｂ，
１８ｃ，１８ｄには、下位ビットがそれぞれ“１
０”，“０ １”，“０ ０”の入力が入力される。具
体的には、ＯＲ回路１８ａにはIN0,IN4v,IN8v,IN12v が
入力され、ＯＲ回路１８ｂにはIN1,IN5v,IN9v,IN13v が
入力され、ＯＲ回路１８ｃにはIN2,IN6v,IN10v,IN14vが
入力され、ＯＲ回路１８ｄにはIN3,IN7v,IN11v,IN15vが
入力される。ブロックＥからは、ＯＲ回路１８ａの出力
（OR＿0 ）と、ＯＲ回路１８ｂの出力（OR＿1 ）と、Ｏ
Ｒ回路１８ｃの出力（OR＿2 ）と、ＯＲ回路１８ｄの出
力（OR＿3 ）が出力される。ＯＲ回路１８ａの一例を図
２（ｂ）に示す。ＴＰ０〜ＴＰ３はｐＭＯＳトランジス
タ、ＴＮ０はｎＭＯＳトランジスタである。PRCHG 信号
をアクティブにしてOR＿0 をＬレベル（“０”）にプリ
チャージし、プリチャージ後にIN0,IN4v,IN8v,IN12v の
少なくとも１つがアクティブ（“１”）になると、OR＿
0 はＨレベル（“１”）となる。
【００１７】ＮＯＲ回路１２ａの出力（NOR ＿A ）は、
ブロックＡの真値或いはアクティブな入力（IN0,IN1,IN
2,IN3 ）の有無を表し、少なくとも１つの真値入力が有
れば“０”となり、真値入力が全く無ければ“１”とな
る。同様に、ＮＯＲ回路１２ｂ，１２ｃ，１２ｄの出力
（NOR ＿B,NOR ＿C,NOR ＿D ）は、ブロックＢの入力
（IN4,IN5,IN6,IN7 ），ブロックＣの入力（IN8,IN9,IN
10,IN11 ），ブロックＤの入力（IN12,IN13,IN14,IN15
）の真値入力の有無をそれぞれ表し、少なくとも１つ
の真値入力が有れば“０”となり、真値入力が全く無け
れば“１”となる。ＮＯＲ回路１２ａ〜１２ｄの出力
（NOR ＿A 〜NOR ＿D ）により、各ブロックの入力の有
無が分かる。
ブロックＡの真値或いはアクティブな入力（IN0,IN1,IN
2,IN3 ）の有無を表し、少なくとも１つの真値入力が有
れば“０”となり、真値入力が全く無ければ“１”とな
る。同様に、ＮＯＲ回路１２ｂ，１２ｃ，１２ｄの出力
（NOR ＿B,NOR ＿C,NOR ＿D ）は、ブロックＢの入力
（IN4,IN5,IN6,IN7 ），ブロックＣの入力（IN8,IN9,IN
10,IN11 ），ブロックＤの入力（IN12,IN13,IN14,IN15
）の真値入力の有無をそれぞれ表し、少なくとも１つ
の真値入力が有れば“０”となり、真値入力が全く無け
れば“１”となる。ＮＯＲ回路１２ａ〜１２ｄの出力
（NOR ＿A 〜NOR ＿D ）により、各ブロックの入力の有
無が分かる。
【００１８】ＮＯＲ回路１２ａ，１２ｂ，１２ｃ，１２
ｄからの出力NOR ＿A ，NOR ＿B ，NOR ＿C ，NOR ＿D
は、４ｔｏ２プライオリティ・エンコーダ２０に入力さ
れる。NOR ＿A は出力コードの上位ビットが“１ １”
の入力の有無を表し、NOR ＿B ，NOR ＿C ，NOR ＿D は
それぞれ出力コードの上位ビットが“１ ０”，“０
１”，“０ ０”の入力の有無を表す。図３及び図４に
示すように、NOR ＿A〜NOR ＿D をプライオリティ・エ
ンコーダ２０でエンコードすることにより、出力コード
（“A3 A2 A1 A0”）の上位ビット（“A3 A2”）が
得られる。
ｄからの出力NOR ＿A ，NOR ＿B ，NOR ＿C ，NOR ＿D
は、４ｔｏ２プライオリティ・エンコーダ２０に入力さ
れる。NOR ＿A は出力コードの上位ビットが“１ １”
の入力の有無を表し、NOR ＿B ，NOR ＿C ，NOR ＿D は
それぞれ出力コードの上位ビットが“１ ０”，“０
１”，“０ ０”の入力の有無を表す。図３及び図４に
示すように、NOR ＿A〜NOR ＿D をプライオリティ・エ
ンコーダ２０でエンコードすることにより、出力コード
（“A3 A2 A1 A0”）の上位ビット（“A3 A2”）が
得られる。
【００１９】一方、ＡＮＤ回路２２は、ブロックＢへの
入力IN4,IN5,IN6,IN7 を無効化してブロックＥへ送るこ
とができる。無効化するかどうかは、ブロックＡのＮＯ
Ｒ回路１２ａの出力（NOR ＿A ）によって決まる。入力
IN0 〜IN3 の少なくとも１つが“１”であればNOR ＿A
は“０”になるので、入力IN4 〜IN7 に関係なく、IN4
v,IN5v,IN6v,IN7v は無効化される（“IN4v IN5v IN6
v IN7v”＝“０ ００ ０”）。入力IN0 〜IN3 が全
く真で無い場合のみNOR ＿A は“１”になるので、ブロ
ックＢへの入力IN4 〜IN7 がブロックＥへ送られる
（“IN4v IN5v IN6v IN7v”＝“IN4 IN5 IN6
IN7 ”）。
入力IN4,IN5,IN6,IN7 を無効化してブロックＥへ送るこ
とができる。無効化するかどうかは、ブロックＡのＮＯ
Ｒ回路１２ａの出力（NOR ＿A ）によって決まる。入力
IN0 〜IN3 の少なくとも１つが“１”であればNOR ＿A
は“０”になるので、入力IN4 〜IN7 に関係なく、IN4
v,IN5v,IN6v,IN7v は無効化される（“IN4v IN5v IN6
v IN7v”＝“０ ００ ０”）。入力IN0 〜IN3 が全
く真で無い場合のみNOR ＿A は“１”になるので、ブロ
ックＢへの入力IN4 〜IN7 がブロックＥへ送られる
（“IN4v IN5v IN6v IN7v”＝“IN4 IN5 IN6
IN7 ”）。
【００２０】ＡＮＤ回路２４は、ブロックＣへの入力IN
8,IN9,IN10,IN11 を無効化してブロックＥへ送ることが
できる。無効化するかどうかは、ＡＮＤ回路１４の出力
（AND ＿C ）によって決まる。入力IN0 〜IN7 の少なく
とも１つが“１”であれば、NOR ＿A とNOR ＿B の少な
くとも１つが“０”となってAND ＿C が“０”になるの
で、入力IN8 〜IN11に関係なくIN8v,IN9v,IN10v,IN11v
は無効化される（“IN8v IN9v IN10v IN11v ”＝
“０ ０ ０ ０”）。入力IN0 〜IN7 が全く真で無い
場合のみ、NOR ＿A 及びNOR ＿B が共に“１”となって
AND ＿C が“１”になるので、ブロックＣへの入力IN8
〜IN11がブロックＥへ送られる（“IN8vIN9v IN10v
IN11v ”＝“IN8 IN9 IN10 IN11”）。
8,IN9,IN10,IN11 を無効化してブロックＥへ送ることが
できる。無効化するかどうかは、ＡＮＤ回路１４の出力
（AND ＿C ）によって決まる。入力IN0 〜IN7 の少なく
とも１つが“１”であれば、NOR ＿A とNOR ＿B の少な
くとも１つが“０”となってAND ＿C が“０”になるの
で、入力IN8 〜IN11に関係なくIN8v,IN9v,IN10v,IN11v
は無効化される（“IN8v IN9v IN10v IN11v ”＝
“０ ０ ０ ０”）。入力IN0 〜IN7 が全く真で無い
場合のみ、NOR ＿A 及びNOR ＿B が共に“１”となって
AND ＿C が“１”になるので、ブロックＣへの入力IN8
〜IN11がブロックＥへ送られる（“IN8vIN9v IN10v
IN11v ”＝“IN8 IN9 IN10 IN11”）。
【００２１】ＡＮＤ回路２６は、ブロックＤへの入力IN
12,IN13,IN14,IN15 を無効化してブロックＥへ送ること
ができる。無効化するかどうかは、ＡＮＤ回路１６の出
力（AND ＿D ）によって決まる。入力IN0 〜IN11の少な
くとも１つが“１”であれば、NOR ＿A とNOR ＿B とNO
R ＿C の少なくとも１つが“０”になってAND ＿D が
“０”になるので、入力IN12〜IN15に関係なくIN12v,IN
13v,IN14v,IN15v は無効化される（“IN12v IN13v
IN14v IN15v ”＝“０ ０ ０ ０”）。入力IN0 〜
IN11が全く真で無い場合のみ、NOR ＿A ，NOR ＿B 及び
NOR ＿C の全てが“１”になってAND ＿D が“１”にな
るので、ブロックＤへの入力IN12〜IN15がブロックＥへ
送られる（“IN12v IN13v IN14v IN15v ”＝“IN
12 IN13IN14 IN15”）。
12,IN13,IN14,IN15 を無効化してブロックＥへ送ること
ができる。無効化するかどうかは、ＡＮＤ回路１６の出
力（AND ＿D ）によって決まる。入力IN0 〜IN11の少な
くとも１つが“１”であれば、NOR ＿A とNOR ＿B とNO
R ＿C の少なくとも１つが“０”になってAND ＿D が
“０”になるので、入力IN12〜IN15に関係なくIN12v,IN
13v,IN14v,IN15v は無効化される（“IN12v IN13v
IN14v IN15v ”＝“０ ０ ０ ０”）。入力IN0 〜
IN11が全く真で無い場合のみ、NOR ＿A ，NOR ＿B 及び
NOR ＿C の全てが“１”になってAND ＿D が“１”にな
るので、ブロックＤへの入力IN12〜IN15がブロックＥへ
送られる（“IN12v IN13v IN14v IN15v ”＝“IN
12 IN13IN14 IN15”）。
【００２２】以上説明したＡＮＤ回路２２，２４，２６
による入力IN4 〜IN7 ，IN8 〜IN11，IN12〜IN15の無効
化により、ブロックＡ（IN0 〜IN3 ）に入力があれば、
IN0〜IN3 以外は無効化された状態でブロックＥに送ら
れる。ブロックＡに真値入力が全く無く（“IN0 IN1
IN2 IN3 ”＝“０ ０ ０ ０”）、ブロックＢ
（IN4 〜IN7 ）に真値入力があれば、IN4 〜IN7 以外は
無効化された状態でブロックＥに送られる。ブロック
Ａ，Ｂに全く真値入力が無く（“IN0 IN1 IN2IN3
IN4 IN5 IN6 IN7 ”＝“０ ０ ０ ０ ０ ０
０ ０”）、ブロックＣ（IN8 〜IN11）に真値入力が
あれば、IN8 〜IN11以外は無効化された状態でブロック
Ｅに送られる。ブロックＡ，Ｂ，Ｃに真値入力が全く無
く（“IN0IN1 IN2 IN3 IN4 IN5 IN6 IN7 I
N8 IN9 IN10 IN11”＝“００ ０ ０ ０ ０
０ ０ ０ ０ ０ ０”）、ブロックＤ（IN12〜IN1
5）に真値入力があれば、IN12〜IN15以外は無効化され
た状態でブロックＥに送られる。ＯＲ回路１８ａ〜１８
ｄの出力（OR＿0 〜OR＿3 ）により、真値入力が与えら
れた中で最も順位が高いブロック（ブロックＡ or Ｂ o
r Ｃ or Ｄ）に含まれる各入力線への真値入力の有無が
分かる。
による入力IN4 〜IN7 ，IN8 〜IN11，IN12〜IN15の無効
化により、ブロックＡ（IN0 〜IN3 ）に入力があれば、
IN0〜IN3 以外は無効化された状態でブロックＥに送ら
れる。ブロックＡに真値入力が全く無く（“IN0 IN1
IN2 IN3 ”＝“０ ０ ０ ０”）、ブロックＢ
（IN4 〜IN7 ）に真値入力があれば、IN4 〜IN7 以外は
無効化された状態でブロックＥに送られる。ブロック
Ａ，Ｂに全く真値入力が無く（“IN0 IN1 IN2IN3
IN4 IN5 IN6 IN7 ”＝“０ ０ ０ ０ ０ ０
０ ０”）、ブロックＣ（IN8 〜IN11）に真値入力が
あれば、IN8 〜IN11以外は無効化された状態でブロック
Ｅに送られる。ブロックＡ，Ｂ，Ｃに真値入力が全く無
く（“IN0IN1 IN2 IN3 IN4 IN5 IN6 IN7 I
N8 IN9 IN10 IN11”＝“００ ０ ０ ０ ０
０ ０ ０ ０ ０ ０”）、ブロックＤ（IN12〜IN1
5）に真値入力があれば、IN12〜IN15以外は無効化され
た状態でブロックＥに送られる。ＯＲ回路１８ａ〜１８
ｄの出力（OR＿0 〜OR＿3 ）により、真値入力が与えら
れた中で最も順位が高いブロック（ブロックＡ or Ｂ o
r Ｃ or Ｄ）に含まれる各入力線への真値入力の有無が
分かる。
【００２３】ＯＲ回路１８ａ，１８ｂ，１８ｃ，１８ｄ
からの出力OR＿0 ，OR＿1 ，OR＿2，OR＿3 は、４ｔｏ
２プライオリティ・エンコーダ４０に入力される。OR＿
0 ，OR＿1 ，OR＿2 ，OR＿3 は、真値入力が与えられた
中で最も順位が高いブロック内の各入力の有無を表す。
OR＿0 は出力コードの下位ビットが“１ １”に対応す
る入力の有無を表し、OR＿1 ，OR＿2 ，OR＿3 はそれぞ
れ出力コードの下位ビットが“１ ０”，“０ １”，
“０ ０”に対応する入力の有無を表す。図３及び図５
に示すように、OR＿0 〜OR＿3 をプライオリティ・エン
コーダ４０でエンコードすることにより、出力（“A3
A2 A1 A0”）の下位ビット（“A1 A0”）が得られ
る。
からの出力OR＿0 ，OR＿1 ，OR＿2，OR＿3 は、４ｔｏ
２プライオリティ・エンコーダ４０に入力される。OR＿
0 ，OR＿1 ，OR＿2 ，OR＿3 は、真値入力が与えられた
中で最も順位が高いブロック内の各入力の有無を表す。
OR＿0 は出力コードの下位ビットが“１ １”に対応す
る入力の有無を表し、OR＿1 ，OR＿2 ，OR＿3 はそれぞ
れ出力コードの下位ビットが“１ ０”，“０ １”，
“０ ０”に対応する入力の有無を表す。図３及び図５
に示すように、OR＿0 〜OR＿3 をプライオリティ・エン
コーダ４０でエンコードすることにより、出力（“A3
A2 A1 A0”）の下位ビット（“A1 A0”）が得られ
る。
【００２４】本発明では、ブロックＡ，Ｂ，Ｃ，Ｄに
は、プライオリティ・エンコーダは含まれていない。ブ
ロックＡにはＮＯＲ回路が含まれ、ブロックＢ，Ｃ，Ｄ
にはＮＯＲ回路とＡＮＤ回路が含まれるだけである。使
用しているプライオリティ・エンコーダは、出力コード
の上位ビットを出力するエンコーダ２０と下位ビットを
出力するエンコーダ４０の２つだけである。一般に、Ｏ
Ｒ回路やＡＮＤ回路の方がプライオリティ・エンコーダ
よりも回路規模を小さくできる。本発明のプライオリテ
ィ・エンコーダ及びそのエンコード方法を用いることに
より、使用するプライオリティ・エンコーダを減らして
回路規模を小さくできる。ブロックＡ，Ｂ，Ｃ，Ｄで
は、プライオリティ・エンコーダを用いずにＮＯＲ回路
やＡＮＤ回路を用いているので、その分回路の段数も少
なくなり、エンコード処理を高速化できる。上位ビット
のエンコードと下位ビットのエンコードは異なるエンコ
ーダ２０，４０で並列に実行できるので、エンコード処
理を更に高速化できる。
は、プライオリティ・エンコーダは含まれていない。ブ
ロックＡにはＮＯＲ回路が含まれ、ブロックＢ，Ｃ，Ｄ
にはＮＯＲ回路とＡＮＤ回路が含まれるだけである。使
用しているプライオリティ・エンコーダは、出力コード
の上位ビットを出力するエンコーダ２０と下位ビットを
出力するエンコーダ４０の２つだけである。一般に、Ｏ
Ｒ回路やＡＮＤ回路の方がプライオリティ・エンコーダ
よりも回路規模を小さくできる。本発明のプライオリテ
ィ・エンコーダ及びそのエンコード方法を用いることに
より、使用するプライオリティ・エンコーダを減らして
回路規模を小さくできる。ブロックＡ，Ｂ，Ｃ，Ｄで
は、プライオリティ・エンコーダを用いずにＮＯＲ回路
やＡＮＤ回路を用いているので、その分回路の段数も少
なくなり、エンコード処理を高速化できる。上位ビット
のエンコードと下位ビットのエンコードは異なるエンコ
ーダ２０，４０で並列に実行できるので、エンコード処
理を更に高速化できる。
【００２５】本発明に係るプライオリティ・エンコーダ
の他の構成例を図６に示す。このプライオリティ・エン
コーダ３０は、６４個の入力（IN0 〜IN63）の内、アク
ティブ（“１”）になった複数の入力の中で最も順位の
高い入力を表す６ビットのコード（“A5 A4 A3 A2
A1 A0”）を出力する。図６の６４to６プライオリティ
・エンコーダ３０は、図１のプライオリティ・エンコー
ダ１０の下位ビットを４ビットに増やした構成をしてい
る。ブロックＡにはIN0 〜IN15が入力され、ブロック
Ｂ，Ｃ，ＤにはそれぞれIN16〜IN31，IN32〜IN47，IN48
〜IN63が入力される。ブロックＥは各ブロックの下位ビ
ットが同一の入力線からの信号が入力されるＯＲ回路３
８ａ〜３８ｐを含む。ＯＲ回路３８ａ〜３８ｐの出力
（OR＿0 〜OR＿15）は、１６to４プライオリティ・エン
コーダ４８に入力される。この場合も、使用するプライ
オリティ・エンコーダは、上位ビット用の４ｔｏ２プラ
イオリティ・エンコーダ２０と下位ビット用の１６ｔｏ
４プライオリティ・エンコーダ４８の２つのみである。
図１６に示した従来の６４ｔｏ６プライオリティ・エン
コーダ１２０と比較すると、回路規模の大きな１６ｔｏ
４プライオリティ・エンコーダの数を大幅に減少させて
いることがわかる。
の他の構成例を図６に示す。このプライオリティ・エン
コーダ３０は、６４個の入力（IN0 〜IN63）の内、アク
ティブ（“１”）になった複数の入力の中で最も順位の
高い入力を表す６ビットのコード（“A5 A4 A3 A2
A1 A0”）を出力する。図６の６４to６プライオリティ
・エンコーダ３０は、図１のプライオリティ・エンコー
ダ１０の下位ビットを４ビットに増やした構成をしてい
る。ブロックＡにはIN0 〜IN15が入力され、ブロック
Ｂ，Ｃ，ＤにはそれぞれIN16〜IN31，IN32〜IN47，IN48
〜IN63が入力される。ブロックＥは各ブロックの下位ビ
ットが同一の入力線からの信号が入力されるＯＲ回路３
８ａ〜３８ｐを含む。ＯＲ回路３８ａ〜３８ｐの出力
（OR＿0 〜OR＿15）は、１６to４プライオリティ・エン
コーダ４８に入力される。この場合も、使用するプライ
オリティ・エンコーダは、上位ビット用の４ｔｏ２プラ
イオリティ・エンコーダ２０と下位ビット用の１６ｔｏ
４プライオリティ・エンコーダ４８の２つのみである。
図１６に示した従来の６４ｔｏ６プライオリティ・エン
コーダ１２０と比較すると、回路規模の大きな１６ｔｏ
４プライオリティ・エンコーダの数を大幅に減少させて
いることがわかる。
【００２６】本発明のプライオリティ・エンコーダ及び
そのエンコード方法を連想メモリに用いることができ
る。メモリの記憶容量が大きくなると、図７に示すよう
に、メモリ１０２を複数のサブアレイに分割するのが一
般的である。図７では、４つのサブアレイＡ，Ｂ，Ｃ，
Ｄに分割している。各サブアレイ内のメモリ・セル・ア
レイからの出力（１０４）（例えばワードの一致不一致
を示す出力）をプライオリティ・エンコーダに入力す
る。このメモリ・セル・アレイの配置は規則的に分散し
ている。従来では、サブアレイＡ，Ｂ，Ｃ，Ｄのそれぞ
れにプライオリティ・エンコーダを含ませる必要があっ
たが、本発明のプライオリティ・エンコーダ及びそのエ
ンコード方法では、図１及び図６に示すブロックＡ〜Ｄ
をサブアレイＡ〜Ｄに含ませるので、各サブアレイには
ＮＯＲ回路やＡＮＤ回路を含ませるだけでよい。従来の
ようにプライオリティ・エンコーダをサブアレイに含ま
せる必要が無いので、サブアレイを小型化できる。サブ
アレイの小型化は、メモリ全体の小型化を意味するのは
勿論、メモリ全体を制御する信号線やグローバル・ワー
ド・ライン等の広領域に渡る信号線を短くできることを
意味し、メモリ全体の小型化、高速化、低消費電力化が
実現できる。
そのエンコード方法を連想メモリに用いることができ
る。メモリの記憶容量が大きくなると、図７に示すよう
に、メモリ１０２を複数のサブアレイに分割するのが一
般的である。図７では、４つのサブアレイＡ，Ｂ，Ｃ，
Ｄに分割している。各サブアレイ内のメモリ・セル・ア
レイからの出力（１０４）（例えばワードの一致不一致
を示す出力）をプライオリティ・エンコーダに入力す
る。このメモリ・セル・アレイの配置は規則的に分散し
ている。従来では、サブアレイＡ，Ｂ，Ｃ，Ｄのそれぞ
れにプライオリティ・エンコーダを含ませる必要があっ
たが、本発明のプライオリティ・エンコーダ及びそのエ
ンコード方法では、図１及び図６に示すブロックＡ〜Ｄ
をサブアレイＡ〜Ｄに含ませるので、各サブアレイには
ＮＯＲ回路やＡＮＤ回路を含ませるだけでよい。従来の
ようにプライオリティ・エンコーダをサブアレイに含ま
せる必要が無いので、サブアレイを小型化できる。サブ
アレイの小型化は、メモリ全体の小型化を意味するのは
勿論、メモリ全体を制御する信号線やグローバル・ワー
ド・ライン等の広領域に渡る信号線を短くできることを
意味し、メモリ全体の小型化、高速化、低消費電力化が
実現できる。
【００２７】図８（ｂ）に示すように、ブロックＢ，
Ｃ，ＤにＯＲ回路４２ａ，４４ａ，４６ａを設けて、各
ブロック間を通る配線を１本に減らすことも可能であ
る。図８（ａ）は、図６に示したプライオリティ・エン
コーダ３０の要部拡大図であり、主にIN0,IN16,IN32,IN
48とＯＲ回路３８ａ部分を示している。図８（ａ）に示
すように、ブロックＥのＯＲ回路３８ａでIN0,IN16v,IN
32v,IN48v の論理和を求める場合は、ブロックＢ−Ｃ間
を通る配線は２本（W0,W16）、ブロックＣ−Ｄ間を通る
配線は３本（W0,W16,W32）、ブロックＤ−Ｅ間を通る配
線は４本（W0,W16,W32,W48）である。図８（ｂ）に示す
ように、ブロックＢ，Ｃ，ＤにＯＲ回路４２ａ，４４
ａ，４６ａを設けた場合は、各ブロック間を通る配線は
それぞれ１本になる（W'0,W'16,W'32,W'48）。
Ｃ，ＤにＯＲ回路４２ａ，４４ａ，４６ａを設けて、各
ブロック間を通る配線を１本に減らすことも可能であ
る。図８（ａ）は、図６に示したプライオリティ・エン
コーダ３０の要部拡大図であり、主にIN0,IN16,IN32,IN
48とＯＲ回路３８ａ部分を示している。図８（ａ）に示
すように、ブロックＥのＯＲ回路３８ａでIN0,IN16v,IN
32v,IN48v の論理和を求める場合は、ブロックＢ−Ｃ間
を通る配線は２本（W0,W16）、ブロックＣ−Ｄ間を通る
配線は３本（W0,W16,W32）、ブロックＤ−Ｅ間を通る配
線は４本（W0,W16,W32,W48）である。図８（ｂ）に示す
ように、ブロックＢ，Ｃ，ＤにＯＲ回路４２ａ，４４
ａ，４６ａを設けた場合は、各ブロック間を通る配線は
それぞれ１本になる（W'0,W'16,W'32,W'48）。
【００２８】図９に示すように、ブロックＡ，Ｂ，Ｃ，
ＤがＮＯＲ回路１２ａ，１２ｂ，１２ｃ，１２ｄを含
み、ブロックＥがセレクタ回路０，１，２，３を含んだ
構成にすることもできる。各セレクタ回路の選択制御信
号入力には、ＮＯＲ回路からの出力（NOR ＿A ，NOR ＿
B ，NOR ＿C ，NOR ＿D ）が入力される。セレクタ回路
０は各ＮＯＲ回路の出力に応じて、入力IN0 ，IN4 ，IN
8 ，IN12の中から１つを選択して４to２プライオリティ
・エンコーダ４０へ出力する（OR＿0 ）。セレクタ回路
１，２，３は各ＮＯＲ回路の出力に応じて、それぞれ入
力（IN1,IN5,IN9,IN13）の中，入力（IN2,IN6,IN10,IN1
4 ）の中，入力（IN3,IN7,IN11,IN15 ）の中から１つを
選択して４to２プライオリティ・エンコーダ４０へ出力
する（OR＿1,OR＿2,OR＿3 ）。セレクタ回路０，１，
２，３で選択される入力は、真値入力が与えられた中で
最も順位の高いブロック（ブロックＡ or Ｂ or Ｃ or
Ｄ）に含まれる入力である。
ＤがＮＯＲ回路１２ａ，１２ｂ，１２ｃ，１２ｄを含
み、ブロックＥがセレクタ回路０，１，２，３を含んだ
構成にすることもできる。各セレクタ回路の選択制御信
号入力には、ＮＯＲ回路からの出力（NOR ＿A ，NOR ＿
B ，NOR ＿C ，NOR ＿D ）が入力される。セレクタ回路
０は各ＮＯＲ回路の出力に応じて、入力IN0 ，IN4 ，IN
8 ，IN12の中から１つを選択して４to２プライオリティ
・エンコーダ４０へ出力する（OR＿0 ）。セレクタ回路
１，２，３は各ＮＯＲ回路の出力に応じて、それぞれ入
力（IN1,IN5,IN9,IN13）の中，入力（IN2,IN6,IN10,IN1
4 ）の中，入力（IN3,IN7,IN11,IN15 ）の中から１つを
選択して４to２プライオリティ・エンコーダ４０へ出力
する（OR＿1,OR＿2,OR＿3 ）。セレクタ回路０，１，
２，３で選択される入力は、真値入力が与えられた中で
最も順位の高いブロック（ブロックＡ or Ｂ or Ｃ or
Ｄ）に含まれる入力である。
【００２９】図１０（ａ）に示すように、ＯＲ回路５２
とＡＮＤ回路５４を設けて、上位のブロックがアクティ
ブ（“０”）な場合は、それより下位のNOR ＿A ，NOR
＿B，NOR ＿C ，NOR ＿D をそれぞれ無効化（“１”）
することもできる。この無効化後の出力（NOR ＿A'，NO
R ＿B'，NOR ＿C'，NOR ＿D'）を図１０（ｂ）に示す。
この図１０（ｂ）に示す信号を通常の優先順位を持たな
いエンコーダに入力することにより、出力コードの上位
２ビット（“A3 A2”）を得ることができる。また、図
１０の回路を用いれば、図９のセレクタ０、１、２、３
を優先順位を持たない単純なセレクタにすることができ
る。
とＡＮＤ回路５４を設けて、上位のブロックがアクティ
ブ（“０”）な場合は、それより下位のNOR ＿A ，NOR
＿B，NOR ＿C ，NOR ＿D をそれぞれ無効化（“１”）
することもできる。この無効化後の出力（NOR ＿A'，NO
R ＿B'，NOR ＿C'，NOR ＿D'）を図１０（ｂ）に示す。
この図１０（ｂ）に示す信号を通常の優先順位を持たな
いエンコーダに入力することにより、出力コードの上位
２ビット（“A3 A2”）を得ることができる。また、図
１０の回路を用いれば、図９のセレクタ０、１、２、３
を優先順位を持たない単純なセレクタにすることができ
る。
【００３０】以上、本発明に係るプライオリティ・エン
コーダ及びエンコード方法の実施例について、図面に基
づいて種々説明したが、本発明は図示したプライオリテ
ィ・エンコーダ及びエンコード方法に限定されるもので
はない。例えば、図８（ｂ）の回路に図６に示すＡＮＤ
回路３４，３６を付け加えた図１１（ａ）の回路は、正
論理、負論理を用いれば更に素子数（トランジスタ数）
を削減することができる。図１１（ａ）の回路をＣＭＯ
Ｓスタティック回路で構成すると、ＡＮＤ回路２２，２
４，２６，３４及びＯＲ回路４２ａ，４４ａ，４６ａは
６個のトランジスタ、ＡＮＤ回路３６は８個のトランジ
スタが必要である。よって、計５０個のトランジスタが
必要になる。図１１（ｂ）のようにすると、α部及びβ
部及びγ部の回路はそれぞれ６個のトランジスタで構成
でき、ＮＡＮＤ回路は４個のトランジスタで構成でき、
ＮＯＴ回路は２個のトランジスタで構成できる。よっ
て、計３４個のトランジスタで構成できる。更に、α部
の出力Ｙ１及びγ部の出力Ｙ３が負論理、β部の出力Ｙ
２及びＮＯＴ回路３３の出力Ｙ４は正論理になっている
ので、ＯＲ＿０を受ける回路が負論理で受けるようにな
っていれば、最終段のＮＯＴ回路３３も省略できて、計
３２個のトランジスタで構成できる。ここで、ＡＮＤ回
路３４及びＮＡＮＤ回路３５及びＡＮＤ回路３６はそれ
ぞれ各上位ビット別グループで一度だけ使われ、それ以
外は各上位ビット別グループ内で同じ回路パターンが繰
り返し使われる。この繰り返し数をｎとすると、図１１
（ａ）では（３６ｎ＋１４）個のトランジスタが必要で
あるのに対し、図１１（ｂ）では（２２ｎ＋１２）個と
なり、差は（１４ｎ＋２）個で、ｎが大きいほど削減効
果が大きい。
コーダ及びエンコード方法の実施例について、図面に基
づいて種々説明したが、本発明は図示したプライオリテ
ィ・エンコーダ及びエンコード方法に限定されるもので
はない。例えば、図８（ｂ）の回路に図６に示すＡＮＤ
回路３４，３６を付け加えた図１１（ａ）の回路は、正
論理、負論理を用いれば更に素子数（トランジスタ数）
を削減することができる。図１１（ａ）の回路をＣＭＯ
Ｓスタティック回路で構成すると、ＡＮＤ回路２２，２
４，２６，３４及びＯＲ回路４２ａ，４４ａ，４６ａは
６個のトランジスタ、ＡＮＤ回路３６は８個のトランジ
スタが必要である。よって、計５０個のトランジスタが
必要になる。図１１（ｂ）のようにすると、α部及びβ
部及びγ部の回路はそれぞれ６個のトランジスタで構成
でき、ＮＡＮＤ回路は４個のトランジスタで構成でき、
ＮＯＴ回路は２個のトランジスタで構成できる。よっ
て、計３４個のトランジスタで構成できる。更に、α部
の出力Ｙ１及びγ部の出力Ｙ３が負論理、β部の出力Ｙ
２及びＮＯＴ回路３３の出力Ｙ４は正論理になっている
ので、ＯＲ＿０を受ける回路が負論理で受けるようにな
っていれば、最終段のＮＯＴ回路３３も省略できて、計
３２個のトランジスタで構成できる。ここで、ＡＮＤ回
路３４及びＮＡＮＤ回路３５及びＡＮＤ回路３６はそれ
ぞれ各上位ビット別グループで一度だけ使われ、それ以
外は各上位ビット別グループ内で同じ回路パターンが繰
り返し使われる。この繰り返し数をｎとすると、図１１
（ａ）では（３６ｎ＋１４）個のトランジスタが必要で
あるのに対し、図１１（ｂ）では（２２ｎ＋１２）個と
なり、差は（１４ｎ＋２）個で、ｎが大きいほど削減効
果が大きい。
【００３１】また、図２（ａ），（ｂ）にそれぞれ示し
たＮＯＲ回路やＯＲ回路を図１２（ａ），（ｂ）にそれ
ぞれ示すＮＯＲ回路やＯＲ回路にしてもよい。図１のＮ
ＯＲ回路（１２ａ，１２ｂ，１２ｃ，１２ｄ）は、ＩＮ
０からＩＮ１５がｎＭＯＳＦＥＴのオープンドレイン回
路で駆動されるようにすれば、プルアップ抵抗付きのワ
イヤードＡＮＤ回路が使用でき、図２（ａ）に比べて極
めて簡単になる。但し、ＩＮ０ＮからＩＮ１５Ｎは負論
理であるので、図１２（ａ）の回路はＮＯＲ回路の働き
をする。また、ＴＰ０は抵抗の代用である。次に、図１
のＯＲ回路（１８ａ，１８ｂ，１８ｃ，１８ｄ）も、Ｉ
Ｎ０からＩＮ１５ｖがｐＭＯＳ ＦＥＴのオープンドレ
イン回路で駆動されるようにすれば、プルダウン抵抗付
きのワイヤードＯＲ回路が使用でき、図１２（ｂ）のよ
うに簡単になる。また、ＴＮ０は抵抗の代用である。こ
の回路にすれば、図１におけるブロックＡからＤを横切
る配線が一本になる。図１２（ａ），（ｂ）どちらの回
路も、トランジスタをプリチャージ時だけＯＮするよう
にゲートを制御すれば、ＤＣ電流を制御できる。その
他、本発明はその趣旨を逸脱しない範囲で当業者の知識
に基づき種々なる改良，修正，変形を加えた態様で実施
できるものである。
たＮＯＲ回路やＯＲ回路を図１２（ａ），（ｂ）にそれ
ぞれ示すＮＯＲ回路やＯＲ回路にしてもよい。図１のＮ
ＯＲ回路（１２ａ，１２ｂ，１２ｃ，１２ｄ）は、ＩＮ
０からＩＮ１５がｎＭＯＳＦＥＴのオープンドレイン回
路で駆動されるようにすれば、プルアップ抵抗付きのワ
イヤードＡＮＤ回路が使用でき、図２（ａ）に比べて極
めて簡単になる。但し、ＩＮ０ＮからＩＮ１５Ｎは負論
理であるので、図１２（ａ）の回路はＮＯＲ回路の働き
をする。また、ＴＰ０は抵抗の代用である。次に、図１
のＯＲ回路（１８ａ，１８ｂ，１８ｃ，１８ｄ）も、Ｉ
Ｎ０からＩＮ１５ｖがｐＭＯＳ ＦＥＴのオープンドレ
イン回路で駆動されるようにすれば、プルダウン抵抗付
きのワイヤードＯＲ回路が使用でき、図１２（ｂ）のよ
うに簡単になる。また、ＴＮ０は抵抗の代用である。こ
の回路にすれば、図１におけるブロックＡからＤを横切
る配線が一本になる。図１２（ａ），（ｂ）どちらの回
路も、トランジスタをプリチャージ時だけＯＮするよう
にゲートを制御すれば、ＤＣ電流を制御できる。その
他、本発明はその趣旨を逸脱しない範囲で当業者の知識
に基づき種々なる改良，修正，変形を加えた態様で実施
できるものである。
【００３２】
【発明の効果】本発明のプライオリティ・エンコーダ及
びそのエンコード方法は、プライオリティ・エンコーダ
全体の内部で使用するプライオリティ・エンコーダ数を
減少させて回路規模を小さくすることができる。内部で
使用するプライオリティ・エンコーダの代わりにＯＲ回
路やＡＮＤ回路を用いると、その分回路の段数も減り、
エンコードを高速化できる。出力するコードの上位ビッ
トと下位ビットをそれぞれ独立したプライオリティ・エ
ンコーダで並列にエンコードできるので、全体のエンコ
ード処理を高速化することができる。本発明のプライオ
リティー・エンコーダ及びそのエンコード方法を連想メ
モリー（ＣＡＭ）に用いると、メモリーサブアレイを小
さくでき、従って、メモリー全体としても小型、高速、
省電力になる。
びそのエンコード方法は、プライオリティ・エンコーダ
全体の内部で使用するプライオリティ・エンコーダ数を
減少させて回路規模を小さくすることができる。内部で
使用するプライオリティ・エンコーダの代わりにＯＲ回
路やＡＮＤ回路を用いると、その分回路の段数も減り、
エンコードを高速化できる。出力するコードの上位ビッ
トと下位ビットをそれぞれ独立したプライオリティ・エ
ンコーダで並列にエンコードできるので、全体のエンコ
ード処理を高速化することができる。本発明のプライオ
リティー・エンコーダ及びそのエンコード方法を連想メ
モリー（ＣＡＭ）に用いると、メモリーサブアレイを小
さくでき、従って、メモリー全体としても小型、高速、
省電力になる。
【図１】本発明に係るプライオリティ・エンコーダの一
実施例を示す回路図である。
実施例を示す回路図である。
【図２】同図（ａ）は、図１に示すプライオリティ・エ
ンコーダに含まれるＮＯＲ回路の一例を示し、同図
（ｂ）は、図１に示すプライオリティ・エンコーダに含
まれるＯＲ回路の一例を示す。又、同図（ｃ），（ｄ）
は、ＮＯＲ回路とＯＲ回路の他の一例を示す。
ンコーダに含まれるＮＯＲ回路の一例を示し、同図
（ｂ）は、図１に示すプライオリティ・エンコーダに含
まれるＯＲ回路の一例を示す。又、同図（ｃ），（ｄ）
は、ＮＯＲ回路とＯＲ回路の他の一例を示す。
【図３】図１に示すプライオリティ・エンコーダの入出
力を示す図である。
力を示す図である。
【図４】図１に示すプライオリティ・エンコーダに含ま
れる４ｔｏ２プライオリティ・エンコーダ２０の入出力
を示す図である。
れる４ｔｏ２プライオリティ・エンコーダ２０の入出力
を示す図である。
【図５】図１に示すプライオリティ・エンコーダに含ま
れる４ｔｏ２プライオリティ・エンコーダ４０の入出力
を示す図である。
れる４ｔｏ２プライオリティ・エンコーダ４０の入出力
を示す図である。
【図６】本発明に係るプライオリティ・エンコーダの他
の実施例を示す回路図である。
の実施例を示す回路図である。
【図７】サブアレイに分割されたメモリの概念図であ
る。
る。
【図８】本発明に係るプライオリティ・エンコーダの更
に他の実施例を示す要部拡大回路図である。
に他の実施例を示す要部拡大回路図である。
【図９】本発明に係るプライオリティ・エンコーダの更
に他の実施例を示す回路図である。
に他の実施例を示す回路図である。
【図１０】本発明に係るプライオリティ・エンコーダの
更に他の実施例を示す要部拡大回路図である。
更に他の実施例を示す要部拡大回路図である。
【図１１】図８の他の一例を示す回路図。
【図１２】図２の他の一例を示す回路図。
【図１３】従来のプライオリティ・エンコーダの一例を
示す回路図である。
示す回路図である。
【図１４】図１３に示すプライオリティ・エンコーダの
入出力を示す図である。
入出力を示す図である。
【図１５】同図（ａ）は従来のプライオリティ・エンコ
ーダの他の例を示す回路図であり、同図（ｂ）は、同図
（ａ）に示すプライオリティ・エンコーダの入出力を示
す図である。
ーダの他の例を示す回路図であり、同図（ｂ）は、同図
（ａ）に示すプライオリティ・エンコーダの入出力を示
す図である。
【図１６】同図（ａ）は図１５に示すプライオリティ・
エンコーダに含まれるプライオリティ・エンコーダ１１
２の一例を示す回路図であり、同図（ｂ）は、同図
（ａ）に示すプライオリティ・エンコーダ１１２の入出
力を示す図である。
エンコーダに含まれるプライオリティ・エンコーダ１１
２の一例を示す回路図であり、同図（ｂ）は、同図
（ａ）に示すプライオリティ・エンコーダ１１２の入出
力を示す図である。
【図１７】図１５に示すプライオリティ・エンコーダに
含まれるセレクタ回路の一例を示す回路図である。
含まれるセレクタ回路の一例を示す回路図である。
【図１８】従来のプライオリティ・エンコーダの更に他
の例を示すブロック図である。
の例を示すブロック図である。
１０，５０：本発明に係るプライオリティ・エンコーダ
（１６to４） １２，３２：ＮＯＲ回路 １４，１６，２２，２４，２６，３４，３６：ＡＮＤ回
路 １８，３８，４２，４４，４６：ＯＲ回路 ３３：ＮＯＴ回路 ３５：ＮＡＮＤ回路 ２０，４０，１１２，１１４：プライオリティ・エンコ
ーダ（４to２） ３０：本発明に係るプライオリティ・エンコーダ（６４
to６） ４８，１２２：プライオリティ・エンコーダ（１６to
４） １００，１１０：従来のプライオリティ・エンコーダ
（８to３） １０２：メモリ １０４：メモリ出力 １１６，１２４：セレクタ回路 １２０：従来のプライオリティ・エンコーダ（６４to
６）
（１６to４） １２，３２：ＮＯＲ回路 １４，１６，２２，２４，２６，３４，３６：ＡＮＤ回
路 １８，３８，４２，４４，４６：ＯＲ回路 ３３：ＮＯＴ回路 ３５：ＮＡＮＤ回路 ２０，４０，１１２，１１４：プライオリティ・エンコ
ーダ（４to２） ３０：本発明に係るプライオリティ・エンコーダ（６４
to６） ４８，１２２：プライオリティ・エンコーダ（１６to
４） １００，１１０：従来のプライオリティ・エンコーダ
（８to３） １０２：メモリ １０４：メモリ出力 １１６，１２４：セレクタ回路 １２０：従来のプライオリティ・エンコーダ（６４to
６）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−27946（ＪＰ，Ａ)
特開 平11−177429（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 7/14
Claims (12)
- 【請求項１】 それぞれに番号とその番号に基づく順位
が付けられた２ｍ＋ｎ本の入力線の内、複数の入力線に
真値入力が与えられると、この真値入力が与えられた入
力線の中で前記順位が最も高い入力線の番号に対応する
（ｍ＋ｎ）ビットのコードを出力するために、 前記（ｍ＋ｎ）ビットのコードの上位ｍビットが同一の
２ｎ本の入力線で構成される２ｍ個のグループ（以下、
上位ビット別グループという）に対し、真値入力が与え
られた上位ビット別グループの中で順位が最も高い上位
ビット別グループ（以下、最高位上位ビット別グループ
という）に対応する前記上位ｍビットのコードを出力す
る上位ビット・エンコード手段と、 前記最高位上位ビット別グループを構成し、各々が前記
（ｍ＋ｎ）ビットのコードの下位ｎビットで区別される
２ｎ本の入力線に対し、真値入力が与えられた入力線の
中で順位が最も高い入力線に対応する前記下位ｎビット
のコードを出力する下位ビット・エンコード手段とを含
むプライオリティ・エンコーダであって、 前記下位ビット・エンコード手段が、 前記最高位上位ビット別グループよりも順位の低い上位
ビット別グループに含まれる入力線に与えられた真値入
力を無効化する手段と、 前記（ｍ＋ｎ）ビットのコードの下位ｎビットが同一の
２ ｍ 本の入力線で構成される２ ｎ 個の各グループ（以
下、下位ビット別グループという）への真値入力を検出
する手段と、 真値入力が検出された下位ビット別グループの中で順位
が最も高い下位ビット別グループに対応する前記下位ｎ
ビットのコードを出力する手段とを含むプライオリティ
・エンコーダ。 - 【請求項２】 前記上位ビット・エンコード手段が、 前記上位ビット別グループに含まれる入力線の少なくと
も１つに真値入力が与えられたことを検出する手段と、 真値入力が検出された上位ビット別グループの中で順位
が最も高い上位ビット別グループに対応する前記上位ｍ
ビットのコードを出力する手段とを含む請求項１のプラ
イオリティ・エンコーダ。 - 【請求項３】 それぞれに番号とその番号に基づく順位
が付けられた２ ｍ＋ｎ 本の入力線の内、複数の入力線に
真値入力が与えられると、この真値入力が与えられた入
力線の中で前記順位が最も高い入力線の番号に対応する
（ｍ＋ｎ）ビットのコードを出力するために、 前記（ｍ＋ｎ）ビットのコードの上位ｍビットが同一の
２ ｎ 本の入力線で構成される２ ｍ 個のグループ（以下、
上位ビット別グループという）に対し、真値入力が与え
られた上位ビット別グループの中で順位が最も高い上位
ビット別グループ（以下、最高位上位ビット別グループ
という）に対応する前記上位ｍビットのコードを出力す
る上位ビット・エンコード手段と、 前記最高位上位ビット別グループを構成し、各々が前記
（ｍ＋ｎ）ビットのコードの下位ｎビットで区別される
２ ｎ 本の入力線に対し、真値入力が与えられた入力線の
中で順位が最も高い入力線に対応する前記下位ｎビット
のコードを出力する下位ビット・エンコード手段とを含
むプライオリティ・エンコーダであって、 前記下位ビット・エンコード手段が、 前記下位ビット別グループの中から前記最高位上位ビッ
ト別グループに含まれる入力線を選択する手段と、 前記各下位ビット別グループの中から選択された２ ｎ 本
の入力線に対し、真値入力が与えられた中で最も順位が
高い入力線に対応する前記下位ｎビットのコードを出力
する手段とを含むプライオリティ・エンコーダ。 - 【請求項４】 前記上位ビット・エンコード手段が、 前記上位ビット別グループに含まれる入力線の少なくと
も１つに真値入力が与えられたことを検出する手段と、 真値入力が検出された上位ビット別グループの中で順位
が最も高い上位ビット別グループに対応する前記上位ｍ
ビットのコードを出力する手段とを含む請求項３のプラ
イオリティ・エンコーダ。 - 【請求項５】 前記上位ビット別グループに含まれる入
力線の少なくとも１つに真値入力が与えられたことを検
出する手段が、上位ビット別グループの回路ブロックに
含まれる請求項１乃至請求項４のいずれかのプライオリ
ティ・エンコーダ。 - 【請求項６】 前記上位ビット別グループに含まれる入
力線の少なくとも１つに真値入力が与えられたことを検
出する手段が、上位ビット別グループ内の全入力が入力
されるＯＲ回路又はＮＯＲ回路を含む請求項１乃至請求
項４のいずれかのプライオリティ・エンコーダ。 - 【請求項７】 前記真値入力を無効化する手段が、上位
ビット別グループの回路ブロックに含まれる請求項１又
は請求項２のプライオリティ・エンコーダ。 - 【請求項８】 前記真値入力を無効化する手段が、上位
ビット別グループ内の各入力とこの上位ビット別グルー
プよりも高順位の上位ビット別グループへの真値入力の
有無を示す信号とがそれぞれ入力されるＡＮＤ回路又は
ＮＡＮＤ回路を含む請求項１又は請求項２のプライオリ
ティ・エンコーダ。 - 【請求項９】 前記上位ビット別グループの回路ブロッ
クがメモリー装置の各サブアレイに配置される請求項５
乃至請求項７のプライオリティ・エンコーダ。 - 【請求項１０】 それぞれに順位及びコードが付けられ
た入力線の内、複数の入力線に真値入力が与えられる
と、真値入力が与えられた入力線の中で前記順位が最も
高い入力線に対応する前記コードを出力するために、 前記コードの上位ビットに基づいてグループ分けされた
入力線群（以下、上位ビット別グループという）の内、
真値入力が与えられた中で最も順位が高い上位ビット別
グループ（以下、最高位上位ビット別グループという）
に対応する前記上位ビットを出力する上位ビット・エン
コード・ステップと、 前記最高位上位ビット別グループを構成し、各々が前記
コードの下位ビットで区別される入力線の内、真値入力
が与えられた中で最も順位が高い入力線に対応する前記
下位ビットを出力する下位ビット・エンコード・ステッ
プとを含むプライオリティ・エンコーダのエンコード方
法であって、 前記下位ビット・エンコード・ステップが、 前記最高位上位ビット別グループよりも順位の低い上位
ビット別グループに含 まれる入力線に与えられた真値入
力を無効化するステップと、 前記無効化を行った後、前記コードの下位ビットが同一
の各入力線群（以下、下位ビット別グループという）へ
の真値入力を検出するステップと、 真値入力が検出された下位ビット別グループの中で順位
が最も高い下位ビット別グループに対応する前記下位ビ
ットを出力するステップとを含むプライオリティ・エン
コーダのエンコード方法。 - 【請求項１１】 それぞれに順位及びコードが付けられ
た入力線の内、複数の入力線に真値入力が与えられる
と、真値入力が与えられた入力線の中で前記順位が最も
高い入力線に対応する前記コードを出力するために、 前記コードの上位ビットに基づいてグループ分けされた
入力線群（以下、上位ビット別グループという）の内、
真値入力が与えられた中で最も順位が高い上位ビット別
グループ（以下、最高位上位ビット別グループという）
に対応する前記上位ビットを出力する上位ビット・エン
コード・ステップと、 前記最高位上位ビット別グループを構成し、各々が前記
コードの下位ビットで区別される入力線の内、真値入力
が与えられた中で最も順位が高い入力線に対応する前記
下位ビットを出力する下位ビット・エンコード・ステッ
プとを含むプライオリティ・エンコーダのエンコード方
法であって、 前記下位ビット・エンコード・ステップが、 前記下位ビット別グループから前記最高位上位ビット別
グループに含まれる入力線を選択するステップと、 前記各下位ビット別グループから選択した入力線の内、
真値入力が与えられた中で順位が最も高い入力線に対応
する前記下位ビットを出力するステップとを含むプライ
オリティ・エンコーダのエンコード方法。 - 【請求項１２】 前記上位ビット・エンコード・ステッ
プが、 前記上位ビット別グループに含まれる入力線の少なくと
も１つに真値入力が与えられたことを検出するステップ
と、 真値入力が検出された上位ビット別グループの中で順位
が最も高い上位ビット別グループに対応する前記上位ビ
ットを出力するステップとを含む請求項１０又は請求項
１１のプライオリティ・エンコーダのエンコード方 法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30208899A JP3417472B2 (ja) | 1999-10-25 | 1999-10-25 | プライオリティ・エンコーダ及びそのエンコード方法 |
| US09/694,528 US6462694B1 (en) | 1999-10-25 | 2000-10-23 | Priority encoder and encoding method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30208899A JP3417472B2 (ja) | 1999-10-25 | 1999-10-25 | プライオリティ・エンコーダ及びそのエンコード方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144619A JP2001144619A (ja) | 2001-05-25 |
| JP3417472B2 true JP3417472B2 (ja) | 2003-06-16 |
Family
ID=17904790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30208899A Expired - Fee Related JP3417472B2 (ja) | 1999-10-25 | 1999-10-25 | プライオリティ・エンコーダ及びそのエンコード方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6462694B1 (ja) |
| JP (1) | JP3417472B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2321466C (en) * | 2000-09-29 | 2006-06-06 | Mosaid Technologies Incorporated | Priority encoder circuit and method |
| US7991947B2 (en) * | 2002-12-30 | 2011-08-02 | Micron Technology, Inc. | Multi-priority encoder |
| US6864810B2 (en) | 2003-07-24 | 2005-03-08 | Micron Technology, Inc. | Converting digital signals |
| US6831587B1 (en) | 2003-07-31 | 2004-12-14 | Micron Technology, Inc. | Priority encoding |
| US7152141B2 (en) * | 2003-07-31 | 2006-12-19 | Micron Technology, Inc. | Obtaining search results for content addressable memory |
| US7057546B1 (en) * | 2004-06-18 | 2006-06-06 | Xilinx, Inc. | Binary priority encoder |
| US7839164B1 (en) | 2009-05-14 | 2010-11-23 | Lsi Corporation | Low depth programmable priority encoders |
| US8022854B2 (en) * | 2009-08-31 | 2011-09-20 | Semtech Corporation | Thermometer code transcoding and encoding methods and systems |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2504312B2 (ja) * | 1990-08-29 | 1996-06-05 | 三菱電機株式会社 | プライオリティエンコ―ダ及びそれを備えたデ―タ処理装置 |
| US5555397A (en) * | 1992-01-10 | 1996-09-10 | Kawasaki Steel Corporation | Priority encoder applicable to large capacity content addressable memory |
| JP3029376B2 (ja) * | 1994-07-15 | 2000-04-04 | 株式会社東芝 | プライオリティエンコ−ダ |
| US5714949A (en) * | 1995-01-13 | 1998-02-03 | Matsushita Electric Industrial Co., Ltd. | Priority encoder and variable length encoder using the same |
| US5964857A (en) * | 1997-05-30 | 1999-10-12 | Quality Semiconductor, Inc. | Priority encoder for a content addressable memory system |
-
1999
- 1999-10-25 JP JP30208899A patent/JP3417472B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-23 US US09/694,528 patent/US6462694B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6462694B1 (en) | 2002-10-08 |
| JP2001144619A (ja) | 2001-05-25 |
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