DE69521455T2

DE69521455T2 - Prioritätskodierer

Info

Publication number: DE69521455T2
Application number: DE69521455T
Authority: DE
Inventors: Yasuhiro Ishii; Shigeharu Nakata
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-07-15
Filing date: 1995-07-13
Publication date: 2002-01-17
Anticipated expiration: 2015-07-14
Also published as: DE69521455D1; EP0692761B1; JPH0830435A; EP0692761A1; JP3029376B2; US5602545A

Description

Dies Erfindung betrifft den in integrierten Halbleiterschaltungen verwendeten Prioritätscodierer.
Fig. 1 zeigt einen herkömmlichen 16-Bit-Prioritätscodierer vom dynamischen Typ, wie er in EP-A-0 440 221 offenbart ist.
/D15 bis /D0 sind die Eingangssignale. Die Eingangssignale /Dn (n = 15, 14, ..., 0) werden jeweils zu den Vorlade- und Entladeabschnitten 1-n (n = 15, 14, ..., 0) eingegeben.
Die Vorlade- und Entladeabschnitte 1-n weisen einen N- Kanaltyp-MOS-Transistor Nn (n = 15, 14, ..., 0) und einen P- Kanaltyp-MOS-Transistor Pn (n = 15, 14, ..., 0) auf.
Der Sourceanschluß und der Drainanschluß des MOS-Transistors Nn sind mit der Trägerleitung 2 verbunden, und mit dem Gateanschluß, welchem das Eingangssignal /Dn eingegeben wird, Das Eingangssignal /Dn dient als Steuersignal zum Schalten des MOS-Transistors Nn. Der Sourceanschluß des MOS- Transistors Pn ist mit der Leistungsversorgung VCC verbunden, und mit dem Gateanschluß, welchem das Vorladesignal /PR eingegeben wird.
Der Drainanschluß des MOS-Transistors Pn ist mit dem Knoten 3-n (n = 15, 14, ..., 0) verbunden. Der Knoten 3-n ist eine Verbindungsstelle des Sourceanschlusses und des Drainanschlusses des MOS-Transistors Nn der Vorlade- und Entladeabschnitte 1-n und des Sourceanschlusses und des Drainanschlusses des MOS-Transistors N(n-1) der Vorlade- und Entladeabschnitte 1-(n-1).
Jedoch ist der Knoten 3-0 (d. h. n = 0) eine Verbindungsstelle des Sourceanschlusses und des Drainanschlusses des MOS- Transistors M der Vorlade- und Entladeabschnitte 1-0 und des Sourceanschlusses und des Drainanschlusses des MOS- Transistors M1 für ein Entladen. Nun soll die Verbindungsstelle des Sourceanschlusses und des Drainanschlusses des MOS-Transistors der Vordelade- und Entladeabschnitte 1-15 und des Sourceanschlusses und des Drainanschlusses des MOS-Transistors M2 zur Entladung der Knoten 3-16 sein.
Auf der Seite des hochwertigen Bits (/D15) ist der Sourceanschluß des P-Kanaltyp-MOS-Transistors P' mit der Leitungsversorgung VCC verbunden, und mit dem Gateanschluß, welchem das Vorladesignal /PR eingegeben wird. Der Drainanschluß des MOS-Transistors P' ist mit dem Knoten 3-16 verbunden.
Der Sourceanschluß und der Drainanschluß des MOS-Transistors M1 zur Entladung ist zwischen einem Ende auf der Seite des niederwertigen Bits (/D0) der Trägerleitung 2 und der Erdungsstelle GND angeschlossen. Der Sourceanschluß und der Drainanschluß des MOS-Transistors zur Entladung ist zwischen einem Ende auf der Seite des hochwertigen Bits (/D15) der Trägerleitung 2 und der Erdungsstelle GND angeschlossen.
Jeder der Knoten 3-n (n = 16, ..., 0) wird auf den "1"-Pegel (das Leistungsversorgungspotential VCC) vorgeladen, weil die MOS-Transistoren Pn (n = 15, ..., 0) und P' eingeschaltet werden, wenn das Vorladesignal /PR zum "0"-Pegel wird.
Wenn das Bit niedriger Wertigkeit im Prioritätsmode ist, weil ein Steuersignal PRHL zum "0"-Pegel wird und das Steuersignal PRLH zum "1"-Pegel wird, wird der MOS-Transistor M1 eingeschaltet und wird der MOS-Transistor M2 ausgeschaltet.
Wenn das Bit hoher Wertigkeit im Prioritätsmode ist, weil ein Steuersignal PRHL auf dem "1"-Pegel ist und ein Steuersignal PRLH auf dem "0"-Pegel ist, wird der MOS-Transistor M2 eingeschaltet und wird der MOS-Transistor M1 ausgeschaltet.
Jeder der Knoten 3-n (n = 16, ..., 0) wird gemäß dem Pegel der Eingangssignale /Dn (n = 15, ..., 0) auf den "0"-Pegel (das Erdungspotential) entladen.
Zur Bitauswahlcodiererschaltung 4 werden jeweils ein Eingangssignal /Dn und ein Potential des Knotens 3-n von jedem der Vorlade- und Entladeabschnitte 1-n eingegeben. Die Bitauswahlcodiererschaltung 4 gibt 4-Bit-Codier- Ausgangssignale Q3 bis Q0 aus.
Der Prioritätscodierer der obigen Konfiguration hat die Trägerleitung durch den Durchlaßtransistor aufgebaut. Folglich kann das Verhältnis des Prioritätscodiererbereichs zum gesamten Chipbereich derart entworfen werden, daß es vergleichsweise klein ist. Jedoch hat er einen Nachteil, der darin besteht, daß eine Zeit dauert, alle Knoten der Trägerleitung zu entladen, wenn die Anzahl von Bits des Eingangssignals größer wird.
Als nächstes wird die Operation bzw. der Betrieb des Prioritätscodierers beschrieben werden.
Dieser Prioritätscodierer kann beurteilen, welches Bit der Eingangssignale /Dn auf dem "0"-Pegel ist.
Zu allererst wird der Prioritätsmode für ein niederwertiges Bit betrachtet.
Das Vorladesignal /PR erreicht den "0"-Pegel, und jeder Knoten 3-n (n = 16, ..., 0) wird auf den "1"-Pegel (das Leistungsversorgungspotential VCC) vorgeladen. Danach erreicht das Steuersignal PRLH den "1"-Pegel und erreicht das Steuersignal PRHL den "0"-Pegel, und der MOS-Transistor M1 tritt in den EIN-Zustand ein, und der MOS-Transistor M2 in den AUS-Zustand.
Weiterhin wird jeder Knoten 3-n gemäß dem Pegel der Eingangssignale /Dn entladen. Wenn beispielsweise nur das Bit hoher Wertigkeit (/D15) auf dem "0"-Pegel ist und die anderen Bits (/D14-/D0) auf dem "1"-Pegel sind, werden die Knoten 3-0 bis 3-15 aufeinanderfolgend entladen.
Als nächstes wird der Prioritätsmode für ein Bit hoher Wertigkeit diskutiert werden.
Das Vorladesignal /PR erreicht den "0"-Pegel, und alle Knoten 3-n (n = 16, ..., 0) werden auf den "1"-Pegel (das Leistungsversorgungspotential VCC) vorgeladen. Danach erreicht das Steuersignal PRHL den "1"-Pegel, und das Steuersignal PRLH den "0"-Pegel, und der MOS-Transistor M2 tritt in den EIN-Zustand ein, und der MOS-Transistor M1 in den AUS-Zustand.
Weiterhin werden alle Knoten 3-n gemäß dem Pegel der Eingangssignale /Dn entladen. Wenn beispielsweise nur das Bit niedriger Wertigkeit (/D0) auf dem "0"-Pegel ist und die anderen Bits (/D15-/D1) auf dem "1"-Pegel sind, werden die Knoten 3-15 bis 3-0 aufeinanderfolgend entladen.
Auf diese Weise hat der herkömmliche Prioritätscodierer einen Nachteil, der darin besteht, daß es eine lange Zeit dauert, ihn zu entladen, wenn im Prioritätsmode für ein Bit niedriger Wertigkeit nur das höchstwertige Bit oder das Bit nahe dem höchstwertigen Bit auf dem "0"-Pegel ist, oder wenn im Prioritätsmode für ein Bit hoher Wertigkeit nur das niederwertigste Bit oder das Bit nahe dem niederwertigsten Bit auf dem "0"-Pegel ist.
Dieser Nachteil wird auffälliger, wenn die Anzahl von Bits des Eingangssignals /Dn auf 32 Bits (n = 31, ..., 0), 64 Bits (n = 63, ..., 0), etc. größer wird, was einen Engpaß bei einer Verarbeitung hoher Geschwindigkeit verursacht.
Auf diese Weise erhöht sich beim herkömmlichen Prioritätscodierer dann, wenn die Anzahl von Bits des Eingangssignals größer wird, die Entladezeit, und diese Erhöhung in bezug auf die Anzahl von Bits veranlaßt einen Engpaß für eine Verarbeitung hoher Geschwindigkeit, was einen Nachteil bildet.
Die vorliegende Erfindung ist zum Lösen des obigen Nachteils gemacht, und demgemäß ist es eine Aufgabe der vorliegenden Erfindung, einen Prioritätscodierer zu schaffen, der einen kleinen Bereich hat und eine Hochgeschwindigkeitsoperation selbst dann erreichen kann, wenn sich die Anzahl von Bits eines Eingangssignals erhöht.
Zum Erreichen dieser Aufgabe weist der Prioritätscodierer der vorliegenden Erfindung folgendes auf: eine Vielzahl von Schaltern, die zueinander in Reihe geschaltet sind, an deren beiden Enden das primäre Potential angelegt ist, und deren Ein-Aus-Operation durch das Eingangssignal gesteuert wird; eine Vorladeeinrichtung zum Vorladen jedes Knotens zwischen der Vielzahl von Schaltern auf das sekundäre Potential; eine erste Entladeeinrichtung zum Entladen eines Zwischenknotens der Vielzahl von Schaltern, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem Zwischenknoten der Vielzahl von Schaltern angeordnet sind, im durch eine Priorität höherwertiger Bits bestimmten Mode; und eine zweite Entladeeinrichtung zum Entladen des Zwischenknotens der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und dem Zwischenknoten der Vielzahl von Schaltern angeordnet sind, im durch eine Priorität niederwertiger Bits bestimmten Mode.
Die erste Entladeeinrichtung weist folgendes auf: eine Erfassungsschaltung zum Ausgeben von Erfassungssignalen, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem Zwischenknoten der Vielzahl von Schaltern angeordnet sind, sowie aller Schalter zum Entladen der Zwischenknoten der Vielzahl von Schaltern auf das primäre Potential, wenn das Erfassungssignal im durch eine Priorität höherwertiger Bits bestimmten Mode empfangen wird.
Die zweite Entladeeinrichtung weist folgendes auf: eine Erfassungsschaltung zum Ausgeben von Erfassungssignalen, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und dem Zwischenknoten der Vielzahl von Schaltern angeordnet sind, sowie aller Schalter zum Entladen der Zwischenknoten der Vielzahl von Schaltern auf das primäre Potential, wenn das Erfassungssignal im durch eine Priorität niederwertiger Bits bestimmten Mode empfangen wird.
Der Prioritätscodierer gemäß einem zweiten Aspekt der vorliegenden Erfindung weist folgendes auf: eine Vielzahl von Schaltern, die zueinander in Reihe geschaltet sind, an deren beiden Enden das primäre Potential angelegt ist, und deren Ein-Aus-Operation durch das Eingangssignal gesteuert wird; eine Vorladeeinrichtung zum Vorladen jedes Knotens, der zwischen der Vielzahl von Schaltern angeordnet ist, auf das sekundäre Potential; und eine erste Entladeeinrichtung zum Entladen eines ersten Zwischenknotens der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende der Seite höherwertiger Bits der Vielzahl von Schaltern und dem ersten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität höherwertiger Bits; eine zweite Entladeeinrichtung zum Entladen eines zweiten Zwischenknotens der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende der Seite höherwertiger Bits der Vielzahl von Schaltern und dem ersten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, sowie aller Schalter, die zwischen dem ersten Zwischenknoten der Vielzahl von Schaltern und dem zweiten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität höherwertiger Bits, und zum Entladen des ersten Zwischenknotens der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und einem dritten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, aller Schalter, die zwischen dem dritten Zwischenknoten der Vielzahl von Schaltern und dem zweiten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, und aller Schalter, die zwischen dem zweiten Zwischenknoten der Vielzahl von Schaltern und dem ersten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität niederwertiger Bits; eine dritte Entladeeinrichtung zum Entladen des zweiten Zwischenknotens der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und dem dritten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, aller Schalter, die zwischen dem dritten Zwischenknoten der Vielzahl von Schaltern und dem zweiten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität niederwertiger Bits, und zum Entladen des dritten Zwischenknotens der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem ersten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, sowie aller Schalter, die zwischen dem ersten Zwischenknoten der Vielzahl von Schaltern und dem zweiten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, und aller Schalter, die zwischen dem zweiten Zwischenknoten der Vielzahl von Schaltern und dem dritten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität höherwertiger Bits; und eine vierte Entladeeinrichtung zum Entladen des dritten Zwischenknotens der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende der Seite niederwertiger Bits der Vielzahl von Schaltern und dem dritten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität niederwertiger Bits.
Gemäß der obigen Konfiguration wird in dem Fall eines Prioritätsmodes für höherwertige Bits beispielsweise dann, wenn das Eingangssignal, in welchem alle Bits einer Hälfte auf der Seite höherwertiger Bits auf dem "1"-Pegel sind, gegeben ist, ein Entladen von dem Zwischenknoten der Trägerleitung zur Seite von niederwertigen Bits ausgeführt. Das bedeutet, daß es nicht mehr nötig ist, von der Seite mit dem höchstwertigen Bit zur Seite mit dem niederwertigsten Bit zu entladen.
Im Fall des Prioritätsmodes für niederwertige Bits wird beispielsweise dann, wenn das Eingangssignal, in welchem alle Bits einer Hälfte auf der Seite niederwertiger Bits auf dem "1"-Pegel sind, gegeben ist, ein Entladen vom Zwischenknoten der Trägerleitung zur Seite höherwertiger Bits ausgeführt. Das bedeutet, daß es nicht mehr nötig ist, von der Seite mit höchstwertigem Bit zur Seite mit niederwertigstem Bit zu entladen.
Folglich wird es möglich, die Entladezeit des Prioritätscodierers gemäß dieser Erfindung verglichen mit der Entladezeit des herkömmlichen Prioritätscodierers stark zu reduzieren. Das bedeutet, daß es möglich ist, einen Prioritätscodierer zu schaffen, der selbst dann mit hoher Geschwindigkeit arbeiten kann, wenn die Anzahl von Bits größer wird.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen verstanden werden, wobei:
Fig. 1 ein Blockdiagramm ist, das einen herkömmlichen Prioritätscodierer darstellt;
Fig. 2 ein Blockdiagramm ist, das den Prioritätscodierer in bezug auf das erste Ausführungsbeispiel der vorliegenden Erfindung darstellt;
Fig. 3 ein Blockdiagramm ist, das eine in Fig. 2 gezeigte Entlade-Steuerschaltung darstellt;
Fig. 4 ein Schaltungsdiagramm ist, das die Erfassungsschalter und die Schalter darstellt, die in Fig. 3 gezeigt sind;
Fig. 5 ein Blockdiagramm ist, das den Prioritätscodierer in bezug auf das zweite Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 6 ein Blockdiagramm ist, das die Entlade- Steuerschaltung in Fig. 5 zeigt;
Fig. 7 ein Blockdiagramm ist, das die Entlade- Steuerschaltung in Fig. 5 zeigt; und
Fig. 8 ein Blockdiagramm ist, das die Entlade- Steuerschaltung in Fig. 5 zeigt.
Nimmt man nun Bezug auf die Zeichnungen, wird der Prioritätscodierer gemäß der vorliegenden Erfindung detailliert beschrieben werden.
Fig. 2 zeigt einen 16-Bit-Prioritätscodierer vom dynamischen Typ in bezug auf das erste Ausführungsbeispiel der vorliegenden Erfindung.
/D15-/D0 sind die Eingangssignale. Die Eingangssignale /Dn (n - 15, 14, ..., 0) werden jeweils zu den Vorlade- und Entladeabschnitten 1-n (n = 15, 14, ..., 0) eingegeben.
Die Vorlade- und die Entladeabschnitte 1-n weisen N-Kanaltyp- MOS-Transistoren Nn (n = 15, 14, ..., 0) und P-Kanaltyp-MOS- Transistoren Pn (n = 15, 14, ..., 0) auf.
Der Sourceanschluß und der Drainanschluß der MOS-Transistoren Nn sind an die Trägerleitung 2 und an den Gateanschluß, zu welchem das berechnete Eingangssignal /Dn eingegeben wird, angeschlossen. Das Eingangssignal /Dn dient als das Steuersignal zum Schalten des MOS-Transistors Nn. Der Sourceanschluß des MOS-Transistors Pn ist an die Leistungsversorgung VCC und an den Gateanschluß, zu welchem das Vorladesignal /PR eingegeben wird, angeschlossen.
Der Drainanschluß des MOS-Transistors Pn ist an den Knoten 3- n (n = 15, 14, ..., 0) angeschlossen. Der Knoten 3-n ist eine Verbindungsstelle des Sourceanschlusses und des Drainanschlusses des MOS-Transistors Nn des Vorlade- und Entladeabschnitts 1-n und des Sourceanschlusses und des Drainanschlusses des MOS-Transistors N(n-1) des Vorlade- und Entladeabschnitts 1-(n-1).
Jedoch ist der Knoten 3-0 (d. h. n = 0) eine Verbindungsstelle des Sourceanschlusses und des Drainanschlusses des MOS- Transistors des Vorlade- und Entladeabschnitts 1-0 und des Sourceanschlusses und des Drainanschlusses des MOS- Transistors M1 zur Entladung. Die Verbindungsstelle des Sourceanschlusses und des Drainanschlusses des MOS- Transistors des Vorlade- und Entladeabschnitts 1-15 und des Sourceanschlusses und des Drainanschlusses des MOS- Transistors M2 zur Entladung ist für den Knoten 3-16 bestimmt.
Auf der Seite höherwertiger Bits (/D15) ist der Sourceanschluß des P-Kanaltyp-MOS-Transistors P' an die Leistungsversorgung Vcc und an den Gateanschluß, zu welchem das Vorladesignal /PR eingegeben wird, angeschlossen. Der Drainanschluß des MOS-Transistors ist an den Knoten 3-16 angeschlossen.
Der Sourceanschluß und der Drainanschluß des MOS-Transistors M1 zur Entladung sind zwischen einem Ende auf der Seite des niederwertigen Bits (/D0) der Trägerleitung 2 und der Erdungsstelle GND angeschlossen. Der Sourceanschluß und der Drainanschluß des MOS-Transistors M2 zur Entladung sind zwischen einem Ende der Seite eines hochwertigen Bits (/D15) der Trägerleitung 2 und der Erdungsstelle GND angeschlossen.
Jeder Knoten 3-n (n = 16, ..., 0) wird auf den "1"-Pegel (das Leistungsversorgungspotential VCC) vorgeladen, weil der MOS- Transistor Pn (n = 15, ..., 0) und P' in den EIN-Zustand eintreten, wenn das Vorladesignal /PR den "0"-Pegel erreicht.
In dem Fall des Prioritätsmodes für ein niederwertiges Bit tritt der MOS-Transistor M1 deshalb, weil das Steuersignal PRLH auf den "1"-Pegel gelangt, und das Steuersignal PRHL auf den "0"-Pegel, in den EIN-Zustand ein, und der MOS-Transistor M2 in den AUS-Zustand. Im Fall des Prioritätsmodes für ein hochwertiges Bit tritt der MOS-Transistor M2 deshalb, weil das Steuersignal PRHL auf den "1"-Pegel gelangt, und das Steuersignal PRLH auf den "0"-Pegel, in den EIN-Zustand ein, und der MOS-Transistor M1 in den AUS-Zustand.
Jeder Knoten 3-n (n = 16, ..., 0) wird gemäß dem Pegel des Eingangssignal /Dn (n = 15, ..., 0) auf den "0"-Pegel (das Erdungspotential) entladen.
Zur Bitauswahlcodiererschaltung 4 werden jeweils das Eingangssignal /Dn und das Potential des Knotens 3-n jedes Vorlade- und Entladeabschnitts 1-n eingegeben. Die Bitauswahlcodiererschaltung 4 gibt 4-Bit-Codier- Ausgangssignale Q3-Q0 aus.
Die Entlade-Steuerschaltung 5a erfaßt, ob die Bits einer Hälfte der Seite der höherwertigen Bits alle auf dem "1"- Pegel sind oder nicht, wenn die Eingangssignale /Dn in zwei aufgeteilt werden: Bit auf der Seite höherwertiger Bits, und diejenigen auf der Seite niederwertiger Bits.
Die Entlade-Steuerschaltung 5a kann den Knoten 3-8 sofort entladen, wenn eine Hälfte der Bits der Seite höherwertiger Bits alle auf dem "1"-Pegel sind, und zwar im Prioritätsmode höherer Wertigkeit, d. h. wenn das Steuersignal PHRL auf dem "1"-Pegel ist.
Gleichermaßen erfaßt die Entlade-Steuerschaltung 5b, ob eine Hälfte der Bits der Seite niederwertiger Bits alle auf dem "1"-Pegel sind, und zwar im Prioritätsmode niedrigerer Wertigkeit, wenn die Eingangssignale /Dn in zwei aufgeteilt sind: Bits auf der Seite höherwertiger Bits und diejenigen auf der Seite niederwertigerer Bits.
Weiterhin kann die Entlade-Steuerschaltung 5b den Knoten 3-8 sofort entladen, wenn eine Hälfte der Bits der Seite niederwertigerer Bits alle auf dem "1"-Pegel sind, und zwar im Prioritätsmode niedrigerer Wertigkeit, d. h., wenn das Steuersignal PRLH auf dem "1"-Pegel ist.
Gemäß dem Prioritätscodierer der Konfiguration werden beispielsweise in dem Fall eines Prioritätsmodes hochwertiger Bits, wenn eine Hälfte der Eingangssignale /D15 bis /D8 auf der Seite höherwertiger Bits alle auf dem "1"-Pegel sind, nur Knoten vom Knoten 3-8 bis zu denjenigen auf der Seite niederwertigerer Bits aufeinanderfolgend entladen. Folglich kann bei diesem Prioritätscodierer die Entladezeit verglichen mit dem herkömmlichen Prioritätscodierer stark reduziert werden, der Knoten aufeinanderfolgend vom Knoten 3-15 bis zu denjenigen auf der Seite niederwertigerer Bits entlädt.
Beispielsweise werden in dem Fall des Prioritätsmodes niederwertigerer Bits, wenn eine Hälfte der Eingangssignale /D7 bis /D0 auf der Seite niederwertigerer Bits alle auf dem "1"-Pegel sind, nur Knoten vom Knoten 3-8 bis zu denjenigen auf der Seite höhererwertigerer Bits aufeinanderfolgend entladen. Folglich kann bei diesem Prioritätscodierer die Entladezeit verglichen mit dem herkömmlichen Prioritätscodierer stark reduziert werden, der Knoten aufeinanderfolgend vom Knoten 3-0 bis zu denjenigen auf der Seite höherwertigerer Bits entlädt.
Fig. 3 zeigt die Konfiguration der Entlade-Steuerschaltungen 5a, 5b des Prioritätscodierers in Fig. 2.
Die Entlade-Steuerschaltung 5a weist eine Erfassungsschaltung 6a und Schalter SW1 und SW2 auf.
Die Erfassungsschaltung 6a erfaßt, ob eine Hälfte der Eingangssignale /D15 bis /D8 auf der Seite höherwertigerer Bits alle auf dem "1"-Pegel sind oder nicht, und gibt das Erfassungssignal S1 aus, wenn die Eingangssignale /D15 bis /D8 alle auf dem "1"-Pegel sind. Der Schalter SW1 tritt in den EIN-Zustand ein, wenn er das Erfassungssignal S1 empfängt.
Der Schalter SW2 erfaßt, ob der Mode der Prioritätsmode höherwertigerer Bits oder der Prioritätsmode niderwertigerer Bits ist. Folglich tritt er im Prioritätsmode höherwertigerer Bits in den EIN-Zustand ein, d. h. wenn das Steuersignal PRHL auf dem "1"-Pegel ist.
Wenn beide Schalter SW1 und SW2 in den EIN-Zustand eintreten, wird der Knoten 3-8 sofort entladen.
Die Entlade-Steuerschaltung 5b weist eine Erfassungsschaltung 6b und Schalter SW3 und SW4 auf.
Die Erfassungsschaltung 6b erfaßt, ob eine Hälfte der Eingangssignale /D7 bis /D0 auf der Seite niederwertigerer Bits alle auf dem "1"-Pegel sind oder nicht, und gibt das Erfassungssignal SW2 aus, wenn die Eingangssignale /D7 bis /D0 alle auf dem "1"-Pegel sind. Der Schalter SW3 tritt in den EIN-Zustand ein, wenn er das Erfassungssignal S2 empfängt.
Der Schalter SW4 erfaßt, ob der Mode der Prioritätsmode höherwertigerer Bits oder der Prioritätsmode niederwertigerer Bits ist. Folglich tritt er in den EIN-Zustand im Prioritätsmode niederwertigerer Bits ein, d. h. wenn das Steuersignal PRLH auf dem "1"-Pegel ist.
Wenn beide Schalter SW3 und SW4 in den EIN-Zustand eintreten, wird der Knoten 3-8 sofort entladen.
Fig. 4 zeigt spezifisch die Konfiguration der Erfassungsschaltungen 6a und 6b und der Schalter SW1 bis SW4.
Die Erfassungsschaltung 6a weist beispielsweise NAND- Schaltungen 7a und 8a und eine NOR-Schaltung 9a auf.
Die Eingangssignale /D15 bis /D12 auf der Seite höherwertigerer Bits werden zur NAND-Schaltung 7a eingegeben. Die NAND-Schaltung 7a gibt das "0"-Pegel-Ausgangssignal aus, wenn die Eingangssignale /D15 bis /D12 alle auf dem "1"-Pegel sind.
Die Eingangssignale /D12 bis /D8 auf der Seite höherwertigerer Bits werden zur NAND-Schaltung 8a eingegeben. Die NAND-Schaltung 8a gibt das "0"-Pegel-Ausgangssignal aus, wenn die Eingangssignale /D12 bis /D8 alle auf dem "1"-Pegel sind.
Die NOR-Schaltung 9a empfängt Ausgangssignale der NAND- Schaltungen 7a und 8a und gibt das "1"-Pegel-Erfassungssignal S1 aus, wenn beide auf dem "0"-Pegel sind.
Der Schalter SW1 weist beispielsweise einen N-Kanaltyp-MOS- Transistor T1 auf. Folglich tritt er dann, wenn er das "1"- Pegel-Erfassungssignal S1 empfängt, in den EIN-Zustand ein. Der Schalter SW2 weist beispielsweise einen N-Kanaltyp-MOS- Transistor T2 auf. Folglich tritt der Schalter SW2 im Prioritätsmode höherwertigerer Bits, d. h. wenn das Steuersignal PRHL auf dem "1"-Pegel ist, in den EIN-Zustand ein.
Wenn beide N-Kanaltyp-MOS-Transistoren T1 und T2 in den EIN- Zustand eintreten, wird der Knoten 3-8 sofort entladen.
Die Erfassungsschaltung 6b weist beispielsweise NAND- Schaltungen 7b und 8b und eine NOR-Schaltung 9b auf.
Die Eingangssignale /D7 bis /D4 auf der Seite niederwertigerer Bits werden zur NAND-Schaltung 7b eingegeben. Die NAND-Schaltung 7b gibt das "0"-Pegel- Ausgangssignal aus, wen die Eingangssignale /D7 bis /D4 alle auf dem "1"-Pegel sind.
Die Eingangssignale /D3 bis /D0 auf der Seite niederwertigerer Bits werden zur NAND-Schaltung 8b eingegeben. Die NAND-Schaltung 8b gibt das "0"-Pegel- Ausgangssignal aus, wenn die Eingangssignale /D3 bis /D0 alle auf dem "1"-Pegel sind.
Die NOR-Schaltung 9b empfängt Ausgangssignale der NAND- Schaltungen 7b und 8b und gibt das "1"-Pegel-Erfassungssignal S2 aus, wenn beide auf dem "0"-Pegel sind.
Der Schalter SW3 weist beispielsweise einen N-Kanaltyp-MOS- Transistor T3 auf. Folglich tritt er dann, wenn er das "1"- Pegel-Erfassungssignal S2 empfängt, in den EIN-Zustand ein. Der Schalter SW4 weist beispielsweise einen N-Kanaltyp-MOS- Transistor T4 auf. Folglich tritt der Schalter SW4 im Prioritätsmode niederwertigerer Bits, d. h. wenn das Steuersignal PRLH auf dem "1"-Pegel ist, in den EIN-Zustand ein.
Wenn beide N-Kanaltyp-MOS-Transistoren T3 und T4 in den EIN- Zustand eintreten, wird der Knoten 3-8 sofort entladen.
Die Erfassungsschaltung 6a und die Schalter SW1 und SW2 sind nicht auf die obige Konfiguration beschränkt. Das bedeutet, daß die Erfassungsschaltung 6a nur entworfen sein kann, um den Schalter SW1 zum EIN-Zustand zu bringen, wenn die Eingangssignale /D15 bis /D8 alle auf dem "1"-Pegel sind, und den Schalter SW2 zum EIN-Zustand im Prioritätsmode höherwertigerer Bits.
Gleichermaßen sind die Erfassungsschaltung 6b und die Schalter SW3 und SW4 nicht auf die obige Konfiguration beschränkt. Das bedeutet, daß die Erfassungsschaltung 6b nur entworfen sein kann, den Schalter SW3 zum EIN-Zustand zu bringen, wenn die Eingangssignale /D7 bis /D0 alle auf dem "1"-Pegel sind, und den Schalter SW4 zum EIN-Zustand im Prioritätsmode niederwertigerer Bits.
Gemäß dem Prioritätscodierer der obigen Konfiguration wird dann, wenn eine Hälfte der Eingangssignale auf der Seite höherwertigerer Bits /D15 bis /D8 alle auf dem "1"-Pegel im Prioritätsmode höherwertigerer Bits sind, der Knoten 3-8 sofort entladen. Folglich kann bei diesem Prioritätscodierer die Entladezeit verglichen mit dem herkömmlichen Prioritätscodierer stark reduziert werden, der Knoten von Knoten 3-15 aufeinanderfolgend bis zu den Knoten auf der Seite niederwertigerer Bits entlädt.
Wenn eine Hälfte der Eingangssignale auf der Seite niederwertigerer Bits /D7 bis /D0 alle auf dem "1"-Pegel im Prioritätsmode niederwertigerer Bits sind, wird der Knoten 3- 8 sofort entladen. Folglich kann bei diesem Prioritätscodierer die Entladezeit verglichen mit dem herkömmlichen Prioritätscodierer stark reduziert werden, der Knoten vom Knoten 3-0 aufeinanderfolgend zu Knoten auf der Seite höherwertigerer Bits entlädt.
Als nächstes wird die Operation bzw. der Betrieb des Prioritätscodierers diskutiert werden.
Eine Tabelle 1 zeigt den Pegel jedes Bits von Eingangssinalen /D15 bis D0. TABELLE 1
Zu allererst wird der Prioritätsmode höherwertigerer Bits betrachtet.
Das Vorladesignal /PR erreicht den "0"-Pegel und jeder der Knoten 3-16 bis 3-0 wird auf den "0"-Pegel (das Leistungsversorgungspotential VCC) vorgeladen. Danach erreicht das Steuersignal PRHL den "1"-Pegel, und das Steuersignal PRLH den "0"-Pegel, und der MOS-Transistor M2 tritt in den EIN-Zustand ein, und der MOS-Transistor M1 in den AUS-Zustand.
Weil die Eingangssignale /D15 bis /D8 alle auf dem "1"-Pegel sind, wenn nur das Eingangssignal /D0 auf dem "0"-Pegel ist, wird der Zwischenknoten 3-8 der Trägerleitung 2 sofort durch die Entlade-Steuerschaltung 5a entladen.
Folglich wird eine Entladung aufeinanderfolgend vom Zwischenknoten 3-8 in Richtung zur Seite niederwertigerer Bits ausgeführt, und das Bit /D0 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit-Ausgangssignale Q3 = "0", Q2 = "0", Q1 = "0", Q0 = "0" aus.
Andererseits entlädt die Entlade-Steuerschaltung 5a deshalb, weil die Eingangssignale /D15 bis /D8 nicht alle auf "1"- Pegel sind, wenn die Eingangssignale /D10 und /D2 auf dem "0"-Pegel sind, den Zwischenknoten 3-8 der Trägerleitung 2 nicht.
Folglich wird eine Entladung aufeinanderfolgend vom Knoten 3- 15 in Richtung zur Seite niederwertigerer Bits ausgeführt, und das Bit /D10 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit- Ausgangssignale Q3 = "1", Q2 = "0", Q1 = "1", Q0 = "0" aus.
Nun wird der Prioritätsmode niederwertigerer Bits betrachtet.
Das Vorladesignal /PR erreicht den "0"-Pegel, und jeder der Knoten 3-16 bis 3-0 wird auf den "1"-Pegel (das Leistungsversorgungspotenial VCC) vorgeladen. Danach erreicht das Steuersignal PRLH den "1"-Pegel, und das Steuersignal PRHL den "0"-Pegel, und der MOS-Transistor M1 tritt in den EIN-Zustand ein, und der MOS-Transistor M2 in den AUS- Zustand.
Weil die Eingangssignale /D7 bis /D0 alle auf dem "1"-Pegel sind, wenn nur das Eingangssignal /D15 auf dem "0"-Pegel ist, wird der Zwischenknoten 3-8 der Trägerleitung 2 durch die Entlade-Steuerschaltung 5b sofort entladen.
Folglich wird eine Entladung aufeinanderfolgend vom Zwischenknoten 3-8 in Richtung zur Seite höherwertigerer Bits ausgeführt, und das Bit /D15 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit-Ausgangssignale Q3 = "1", Q2 = "1", Q1 = "1", Q0 = "1" aus.
Andererseits entlädt die Entlade-Steuerschaltung 5b deshalb, weil die Eingangssignale /D7 bis /D0 nicht alle auf dem "1"- Pegel sind, wenn die Eingangssignale /D11 und /D5 auf dem "0"-Pegel sind, den Zwischenknoten 3-8 der Trägerleitung 2 nicht.
Folglich wird eine Entladung aufeinanderfolgend vom Knoten 3- 0 in Richtung zur Seite höherwertigerer Bits ausgeführt, und das Bit /D5 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit- Ausgangssignale Q3 = "0", Q2 = "1", Q1 = "0", Q0 = "1" aus.
Beim Prioritätscodierer der obigen Konfiguration werden im Prioritätsmode höherwertigerer Bits alle Eingangssignale /D15 bis /D8 derart erfaßt, daß sie auf dem "1"-Pegel sind, und sobald ein Vorladen beendet ist, wird der Zwischenknoten der Trägerleitung entladen. Im Fall des Prioritätsmodes niederwertigerer Bits werden alle Eingangssignale /D7 bis /D0 derart erfaßt, daß sie auf dem "1"-Pegel sind, und sobald ein Vorladen beendet ist, wird der Zwischenknoten der Trägerleitung entladen.
Folglich ist beim Prioritätscodierer der obigen Konfiguration die Entladezeit für 8 Bits auf einem Maximum, was die Hälfte der herkömmlichen Entladezeit ist, wodurch eine starke Reduktion in bezug auf die Entladezeit erreicht wird.
Fig. 5 zeigt einen 16-Bit-Prioritätscodierer vom dynamischen Typ in bezug auf das zweite Ausführungsbeispiel der vorliegenden Erfindung.
/D15-/D0 sind die Eingangssignale. Die Eingangssignale /Dn (n - 15, 14, ..., 0) werden jeweils zu den Vorlade- und Entladeabschnitten 1-n (n = 15, 14, ..., 0) eingegeben.
Die Vorlade- und die Entladeabschnitte 1-n weisen N-Kanaltyp- MOS-Transistoren Nn (n = 15, 14, ..., 0) und P-Kanaltyp-MOS- Transistoren Pn (n = 15, 14, ..., 0) auf.
Der Sourceanschluß und der Drainanschluß der MOS-Transistoren Nn sind an die Trägerleitung 2 und an den Gateanschluß, welchem Eingangssignale /Dn eingegeben werden, angeschlossen. Die Eingangssignale /Dn dienen als das Steuersignal zum Schalten des MOS-Transistors Nn. Der Sourceanschluß des MOS- Transistors Pn ist an die Leistungsversorgung VCC und an den Gateanschluß, zu welchem das Vorladesignal /PR eingegeben wird, angeschlossen.
Der Drainanschluß des MOS-Transistors Pn ist an den Knoten 3- n (n = 15, 14, ..., 0) angeschlossen. Der Knoten 3-n ist eine Verbindungsstelle des Sourceanschlusses und des Drainanschlusses des MOS-Transistors Nn des Vorlade- und Entladeabschnitts 1-n und des Sourceanschlusses und des Drainanschlusses des MOS-Transistors N(n-1) des Vorlade- und Entladeabschnitts 1-(n-1).
Der Knoten 3-0 (d. h. n = 0) ist jedoch eine Verbindungsstelle des Sourceanschlusses und des Drainanschlusses des MOS- Transistors des Vorlade- und Entladeabschnitts 1-0 und des Sourceanschlusses und des Drainanschlusses des MOS- Transistors M1 zur Entladung. Die Verbindungsstelle des Sourceanschlusses und des Drainanschlusses des MOS- Transistors des Vorlade- und Entladeabschnitts 1-15 und des Sourceanschlusses und des Drainanschlusses des MOS- Transistors M2 zur Entladung ist zum Knoten 3-16 bestimmt.
Auf der Seite höherwertigerer Bits (/D15) ist der Sourceanschluß des P-Kanaltyp-MOS-Transistors P' an die Leistungsversorgung VCC und an den Gateanschluß, zu welchem das Vorladesignal /PR eingegeben wird, angeschlossen. Der Drainanschluß des MOS-Transistors ist an den Knoten 3-16 angeschlossen.
Der Sourceanschluß und der Drainanschluß des MOS-Transistors M1 zur Entladung sind zwischen einem Ende auf der Seite niederwertigerer Bits (/D0) der Trägerleitung 2 und der Erdungsstelle GND angeschlossen. Der Sourceanschluß und der Drainanschluß des MOS-Transistors M2 zur Entladung sind zwischen einem Ende der Seite höherwertigerer Bits (/D15) der Trägerleitung 2 und der Erdungsstelle GND angeschlossen.
Jeder Knoten 3-n (n = 16, ..., 0) wird auf den "1"-Pegel (das Leistungsversorgungspotential VCC) vorgeladen, weil der MOS- Transistor Pn (n = 15, ..., 0) und P' in den EIN-Zustand eintreten, wenn das Vorladesignal /PR den "0"-Pegel erreicht.
In dem Fall des Prioritätsmodes niederwertigerer Bits tritt der MOS-Transistor M1 deshalb, weil das Steuersignal PRLH auf den "1"-Pegel gelangt, und das Steuersignal PRHL auf den "0"- Pegel, in den EIN-Zustand ein, und der MOS-Transistor M1 in den AUS-Zustand.
In dem Fall des Prioritätsmodes höherwertigerer Bits tritt der MOS-Transistor M2 deshalb, weil das Steuersignal PRHL auf den "1"-Pegel gelangt, und das Steuersignal PRLH auf den "0"- Pegel, in den EIN-Zustand ein, und der MOS-Transistor M1 in den AUS-Zustand.
Jeder Knoten 3-n (n = 16, ..., 0) wird gemäß dem Pegel der Eingangssignale /Dn (n = 15, ..., 0) auf den "0"-Pegel (das Erdungspotential) entladen.
Zur Bitauswahlcodiererschaltung 4 werden jeweils die Eingangssignale /Dn und das Potential des Knotens 3-n jedes Vorlade- und Entladeabschnitts 1-n eingegeben. Die Bitauswahlcodiererschaltung 4 gibt 4-Bit-Codier- Ausgangssignale Q3-Q0 aus.
Die Entlade-Steuerschaltung 10a erfaßt, ob die Eingangssignale /D15 bis /D12 alle auf dem "1"-Pegel sind oder nicht. Weiterhin kann die Entlade-Steuerschaltung 10a den Knoten 3-12 sofort entladen und das "1"-Pege1- Steuersignal 5a ausgeben, und zwar in dem Fall des Prioritätsmodes höherwertigerer Bits, d. h. wenn das Steuersignal PRHL auf dem "1"-Pegel ist, und wenn die Eingangssignale /D15 bis /D12 alle auf dem "1"-Pegel sind.
Die Entlade-Steuerschaltung 10b erfaßt, ob die Eingangssignale /D11 bis /D8 auf der Seite höherwertigerer Bits alle auf dem "1"-Pegel sind oder nicht. Weiterhin kann die Entlade-Steuerschaltung 10b den Knoten 3-8 sofort entladen und das "1"-Pegel-Steuersignal 5b ausgeben, und zwar in dem Fall des Prioritätsmodes höherwertigerer Bits, d. h. wenn das Steuersignal PRHL auf dem "1"-Pegel ist, und wenn die Eingangssignale /D11 bis /D8 alle auf dem "1"-Pegel sind.
Das Steuersignal 5a ist ein Signal, das auf den "1"-Pegel gelangt, wenn die Eingangssignale /D15 bis /D12 alle auf dem "1"-Pegel sind, und wird von der Entlade-Steuerschaltung 10a ausgegeben. Folglich wird selbst dann, wenn alle Eingangssignale /D11 bis /D8 auf dem "1"-Pegel sind, aber wenigstens eines der Eingangssignale /D15 bis /D12 auf dem "0"-Pegel ist, der Knoten 3-8 nicht entladen.
Die Entlade-Steuerschaltung 10b kann den Knoten 3-12 sofort entladen, wenn die Eingangssignale /D11 bis /D8 alle auf dem "1"-Pegel sind und das Steuersignal 5c auf dem "1"-Pegel ist, und zwar im Prioritätsmode niedewertigerer Bits, d. h. wenn das Steuersignal PRLH auf dem "1"-Pegel ist.
Das Steuersignal 5c ist ein Signal, das auf den "1"-Pegel gelangt, wenn die Eingangssignale /D7 bis /D0 alle auf dem "1"-Pegel sind, und wird von der Entlade-Steuerschaltung 10c ausgegeben. Folglich wird der Knoten 3-12 selbst dann, wenn alle Eingangssignale /D11 bis /D8 auf dem "1"-Pegel sind, aber das Steuersignal 5c auf dem "0"-Pegel ist, nicht entladen.
Gleichermaßen erfaßt die Entlade-Steuerschaltung 10c, ob die Eingangssignale /D7 bis /D4 auf der Seite niederwertigerer Bits alle auf dem "1"-Pegel sind oder nicht. Weiterhin kann die Entlade-Steuerschaltung 10c den Knoten 3-4 in dem Fall des Prioritätsmodes höherwertigerer Bits sofort entladen, d. h., wenn das Steuersignal PREIS auf dem "1"-Pegel ist, und wenn die Eingangssignale /D7 bis /D4 alle auf dem "1"-Pegel sind und das Steuerssignal 5b auf dem "1"-Pegel ist.
Das Steuersignal 5b ist ein Signal, das auf den "1"-Pegel gelangt, wenn die Eingangssignale /D15 bis /D8 alle auf dem "1"-Pegel sind, und wird von der Entlade-Steuerschaltung 10a ausgegeben. Folglich wird der Knoten 3-4 selbst dann, wenn alle Eingangssignale /D7 bis /D4 auf dem "1"-Pegel sind, wenn aber das Steuersignal Sb auf dem "0"-Pegel ist, nicht entladen.
Die Entlade-Steuerschaltung 10c kann den Knoten 3-8 sofort entladen und das "1"-Pegel-Steuersignal 5c ausgeben, und zwar im Prioritätsmode niederwertigerer Bits, d. h. wenn das Steuersignal PRLH auf dem "1"-Pegel ist, wenn alle Eingangssignale /D7 bis /D4 auf dem "1"-Pegel sind und das Steuersignal 5d auf dem "1"-Pegel ist.
Das Steuersignal 5d ist ein Signal, das auf den "1"-Pegel gelangt, wenn die Eingangssignale /D3 bis /D0 alle auf dem "1"-Pegel sind, und wird von der Entlade-Steuerschaltung 10d ausgegeben. Folglich wird der Knoten 3-8 selbst dann, wenn alle Eingangssignale /D7 bis /D4 auf dem "1"-Pegel sind und wenn wenigstens eines der Eingangssignale /D3 bis /D0 auf dem "0"-Pegel ist, nicht entladen.
Die Entlade-Steuerschaltung 10d erfaßt, ob die Eingangssignale /D3 bis /D0 auf der Seite niederwertigerer Bits alle auf dem "1"-Pegel sind oder nicht. Die Entlade- Steuerschaltung 10d kann den Knoten 3-4 sofort entladen und das "1"-Pegel-Steuersignal 5d ausgeben, und zwar in dem Fall des Prioritätsmodel niederwertigerer Bits, d. h. wenn das Steuersignal PRLH auf dem "1"-Pegel ist und wenn die Eingangssignale /D3 bis /D0 alle auf dem "1"-Pegel sind.
Gemäß dem Prioritätscodierer der Konfiguration werden beispielsweise in dem Fall eines Prioritätsmodes höherwertigerer Bits dann, wenn die Eingangssignale /D15 bis /D12 alle auf dem "1"-Pegel sind, nur Knoten vom Knoten 3-12 bis zu denjenigen auf der Seite niederwertigerer Bits aufeinanderfolgend entladen. Wenn alle Eingangssignale /D15 bis /D8 auf dem "1"-Pegel sind, werden Knoten vom Knoten 3-8 bis zu denjenigen auf der Seite niederwertigerer Bits aufeinanderfolgend entladen. Zusätzlich werden dann, wenn alle Eingangssignale /D15 bis /D4 auf dem "1"-Pegel sind, Knoten vom Knoten 3-4 bis zu denjenigen auf der Seite niederwertigerer Bits aufeinanderfolgend entladen.
Folglich kann bei diesem Prioritätscodierer die Entladezeit verglichen mit dem herkömmlichen Prioritätscodierer stark reduziert werden, der Knoten aufeinanderfolgend vom Knoten 3- 15 bis zu denjenigen auf der Seite niederwertigerer Bits entlädt.
Beispielsweise werden in dem Fall des Prioritätsmodes niederwertigerer Bits dann, wenn die Eingangssignale /D3 bis /D0 alle auf dem "1"-Pegel sind, Knoten vom Knoten 3-4 bis zu denjenigen auf der Seite höherwertigerer Bits aufeinanderfolgend entladen. Wenn alle Eingangssignale /D7 bis /D0 auf dem "1"-Pegel sind, werden Knoten vom Knoten 3-8 bis zu denjenigen auf der Seite höherwertigerer Bits aufeinanderfolgend entladen. Zusätzlich werden dann, wenn alle Eingangssignale /D11 bis /D0 auf dem "1"-Pegel sind, Knoten vom Knoten 3-12 bis zu denjenigen auf der Seite höherwertigerer Bits aufeinanderfolgend entladen.
Folglich kann bei diesem Prioritätscodierer die Entladezeit verglichen mit dem herkömmlichen Prioritätscodierer stark reduziert werden, der Knoten aufeinanderfolgend vom Knoten 3- 0 bis zu denjenigen auf der Seite niederwertigerer Bits entlädt.
Die Fig. 6 bis 8 zeigen die Konfiguration der Entlade- Steuerschaltungen 10a bis 10c des Prioritätscodierers in Fig. 5.
Fig. 6 zeigt die Entlade-Steuerschaltung 10a.
Die Entlade-Steuerschaltung 10a weist eine Erfassungsschaltung 11a und Schalter SW1 und SW2 auf.
Die Erfassungsschaltung 11a erfaßt, ob die Eingangssignale /D15 bis /D12 auf der Seite höherwertigerer Bits alle auf dem "1"-Pegel sind oder nicht, und gibt das Erfassungssignal 5a aus, wenn die Eingangssignale /D15 bis /D12 alle auf dem "1"- Pegel sind. Der Schalter SW1 tritt in den EIN-Zustand ein, wenn er das Erfassungssignal Sa empfängt.
Der Schalter SW2 erfaßt, ob der Mode der Prioritätsmode höherwertigerer Bits oder der Prioritätsmode niederwertigerer Bits ist. Folglich tritt er im Prioritätsmode höherwertigerer Bits in den EIN-Zustand ein, d. h. wenn das Steuersignal PRHL auf dem "1"-Pegel ist.
Wenn beide Schalter SW1 und SW2 in den EIN-Zustand eintreten, wird der Knoten 3-12 sofort entladen.
Fig. 7 zeigt die Entlade-Steuerschaltungen 10b und 10c.
Die Entlade-Steuerschaltung 10b weist eine Erfassungsschaltung 11b und Schalter SW1 bis SW4 auf.
Die Erfassungsschaltung 11b erfaßt, ob die Eingangssignale /D11 bis /D8 alle auf dem "1"-Pegel sind oder nicht, und gibt das Erfassungssignal 5b aus, wenn die Eingangssignale /D11 bis /D8 alle auf dem "1"-Pegel sind und das Steuersignal 5a auf dem "1"-Pegel ist. Der Schalter SW1 tritt in den EIN- Zustand ein, wenn er das Erfassungssignal Sb empfängt.
Im Prioritätsmode niederwertigerer Bits schaltet die Erfassungsschaltung 11b den Schalter SW3 ein, wenn alle Eingangssignale /D11 bis /D8 auf dem "1"-Pegel sind und das Steuerssignal 5c auf dem "1"-Pegel ist.
Gleichermaßen erfaßt die Erfassungsschaltung 11c, ob die Eingangssignale /D7 bis /D4 alle auf dem "1"-Pegel sind oder nicht. Im Prioritätsmode höherwertigerer Bits schaltet die Erfassungsschaltung 11c den Schalter SW1 ein, wenn alle Eingangssignale /D7 bis /D4 auf dem "1"-Pegel sind und das Steuersignal Sb auf dem "1"-Pegel ist.
Im Prioritätsmode niederwertigerer Bits gibt die Erfassungsschaltung 11c das Steuersignal 5c aus, wenn alle Eingangssignale /D7 bis /D4 auf dem "1"-Pegel sind und das Steuersignal 5b auf dem "1"-Pegel ist. Der Schalter SW3 tritt in den EIN-Zustand ein, wenn er das Erfassungssignal 5c empfängt.
Die Schalter SW2 und SW4 erfassen, ob der Mode der Prioritätsmode höherwertigerer Bits oder der Prioritätsmode niederwertigerer Bits ist. Folglich tritt der Schalter SW2 im Prioritätsmode höherwertigerer Bits, d. h. wenn das Steuersignal PRHL auf dem "1"-Pegel ist, in den EIN-Zustand ein, während der Schalter SW4 im Prioritätsmode niederwertigerer Bits, d. h. wenn das Steuersignal PRLH auf dem "1"-Pegel ist, in den EIN-Zustand eintritt.
Wenn beide Schalter SW1 und SW2 in den EIN-Zustand eintreten, wird der Knoten 3-8 (oder 3-4) sofort entladen, und wenn beide Schalter SW3 und SW4 in den EIN-Zustand eintreten, wird der Knoten 3-12 (oder 3-8) sofort entladen.
Fig. 8 zeigt die Entlade-Steuerschaltung 10d.
Die Entlade-Steuerschaltung 11d erfaßt, ob die Eingangssignale /D3 bis /D0 alle auf dem "1"-Pegel sind oder nicht, und gibt das Erfassungssignal 5d aus, wenn die Eingangssignale /D3 bis /D0 alle auf dem "1"-Pegel sind.
Der Schalter SW3 tritt in den EIN-Zustand ein, wenn er das Erfassungssignal Sd empfängt.
Der Schalter SW4 erfaßt, ob der Mode der Prioritätsmode höherwertigerer Bits oder der Prioritätsmode niederwertigerer Bits ist. Folglich tritt er im Prioritätsmode niederwertigerer Bits, d. h. wenn das Steuersignal PRLH auf dem "1"-Pegel ist, in den EIN-Zustand ein.
Wenn beide Schalter SW3 und SW4 in den EIN-Zustand eintreten, wird der Knoten 3-4 sofort entladen.
Als nächstes wird die Operation bzw. der Betrieb des in den Fig. 5 bis 8 gezeigten Prioritätscodierers diskutiert werden.
Eine Tabelle 2 zeigt den Pegel jedes Bits von Eingangssignalen /D15 bis /D0. TABELLE 2
Zu allererst wird der Prioritätsmode höherwertigerer Bits betrachtet.
Das Vorladesignal /PR erreicht den "0"-Pegel, und jeder der Knoten 3-16 bis 3-0 wird auf den "1"-Pegel (das Leistungsversorgungspotential VCC) vorgeladen. Danach erreicht das Steuersignal PRHL den "1"-Pegel, und das Steuersignal PRLH den "0"-Pegel, und der MOS-Transistor M2 tirtt in den EIN-Zustand ein, und der MOS-Transistor M1 in den AUS-Zustand.
Weil die Eingangssignale /D15 bis /D4 alle auf dem "1"-Pegel sind, wenn nur das Eingangssignal /D0 auf dem "0"-Pegel ist, entladen die Entlade-Steuerschaltungen 10a bis 10c die Knoten 3-12, 3-8 und 3-4 der Trägerleitung 2 sofort.
Folglich wird ein Entladen aufeinanderfolgend vom Knoten 3-4 in Richtung zur Seite niederwertigerer Bits ausgeführt, und das Bit /D0 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit- Ausgangssignale Q3 = "0", Q2 = "0", Q1 = "0", Q0 = "0" aus.
Weil die Eingangssignale /D15 bis /D8 alle auf dem "1"-Pegel sind, wenn nur das Eingangssignal /D5 auf dem "0"-Pegel ist, entladen die Entlade-Steuerschaltungen 10a, 10b die Knoten 3- 12 und 3-8 der Trägerleitung 2 sofort.
Folglich wird ein Entladen aufeinanderfolgend vom Knoten 3-8 in Richtung zur Seite niederwertigerer Bits ausgeführt, und das Bit /D5 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit- Ausgangssignale Q3 = "0", Q2 = "1", Q1 = "0", Q0 = "1" aus.
Weil die Eingangssignale /D15 bis /D12 alle auf dem "1"-Pegel sind, wenn nur das Eingangssignal /D10 auf dem "0"-Pegel ist, entlädt die Entlade-Steuerschaltung 5a den Knoten 3-12 der Trägerleitung 2 sofort.
Folglich wird ein Entladen aufeinanderfolgend vom Knoten 3-12 in Richtung zur Seite niederwertigerer Bits ausgeführt, und das Bit /D10 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit- Ausgangssignale Q3 = "1", Q2 = "0", Q1 = "1", Q0 = "0" aus.
Weil ein "0"-Pegel-Bit in den Eingangssignalen /D15 bis /D12 enthalten ist, wenn nur das Eingangssignal /D15 auf dem "0"- Pegel ist, entladen die Entlade-Steuerschaltungen 10a bis 10d die Knoten 3-12, 3-8 und 3-4 der Trägerleitung 2 nicht.
Folglich wird ein Entladen aufeinanderfolgend vom Knoten 3-15 in Richtung zur Seite niederwertigerer Bits ausgeführt, und das Bit /D15 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit- Ausgangssignale Q3 = "1", Q2 = "1", Q1 = "1", Q0 = "1" aus.
Nun wird der Prioritätsmode niederwertigerer Bits betrachtet.
Das Vorladesignal /PR erreicht den "0"-Pegel, und jeder Knoten 3-16 bis 3-0 wird auf den "1"-Pegel (das Leistungsversorgungspotential VCC) vorgeladen. Danach erreicht das Steuersignal PRLH den "1"-Pegel, und das Steuersignal PRHL den "0"-Pegel, und der MOS-Transistor M1 tritt in den EIN-Zustand ein, und der MOS-Transistor M2 in den AUS-Zustand.
Weil ein "0"-Pegel-Bit in den Eingangssignalen /D3 bis /D0 enthalten ist, wenn nur das Eingangssignal /D0 auf dem "0"- Pegel ist, werden die Knoten 3-12, 3-8 und 3-4 der Trägerleitung 2 durch die Entlade-Steuerschaltungen 10a bis 10d nicht entladen.
Folglich wird ein Entladen aufeinanderfolgend von Zwischenknoten 3-0 in Richtung zur Seite höherwertigerer Bits ausgeführt, und das Bit /D0 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit-Ausgangssignale Q3 = "0", Q2 = "0", Q1 = "0", Q0 = "0" aus.
Weil die Eingangssignale /D3 bis /D0 alle auf dem "1"-Pegel sind, wenn nur das Eingangssignal /D5 auf dem "0"-Pegel ist, entlädt die Entlade-Steuerschaltung 10d den Knoten 3-4 der Trägerleitung 2 sofort.
Folglich wird ein Entladen aufeinanderfolgend vom Knoten 3-4 in Richtung zur Seite höherwertigerer Bits ausgeführt, und das Bit /D5 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit- Ausgangssignale Q3 = "0", Q2 = "1", Q1 = "0", Q0 = "1" aus.
Weil die Eingangssignale /D7 bis /D0 alle auf dem "1"-Pegel sind, wenn nur das Eingangssignal /D10 auf dem "0"-Pegel ist, entladen die Entlade-Steuerschaltungen 10c, 10d die Knoten 3- 8 und 3-4 der Trägerleitung 2 sofort.
Folglich wird ein Entladen aufeinanderfolgend vom Knoten 3-8 in Richtung zur Seite höherwertigerer Bits ausgeführt, und das Bit /D10 wird derart erfaßt, daß es auf dem º0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit- Ausgangssignale Q3 = "1", Q2 = "0", Q1 = "1", Q0 = "0" aus.
Weil die Eingangssignale /D11 bis /D0 alle auf dem "1"-Pegel sind, wenn nur das Eingangssignal /D15 auf dem "0"-Pegel ist, entladen die Entlade-Steuerschaltungen 5a bis 5c die Knoten 3-12, 3-8 und 3-4 der Trägerleitung 2 sofort.
Folglich wird ein Entladen aufeinanderfolgend vom Knoten 3-12 in Richtung zur Seite höherwertigerer Bits ausgeführt, und das Bit /D15 wird derart erfaßt, daß es auf dem "0"-Pegel ist, und die Bitauswahlcodiererschaltung 4 gibt 4-Bit- Ausgangssignale Q3 = "1", Q2 = "1", Q1 = "1", Q0 = "1" aus.
Beim Prioritätscodierer der obigen Konfiguration werden im Prioritätsmode höherwertigerer Bits alle Eingangssignale /D14 bis /D4 derart erfaßt, daß sie auf dem "1"-Pegel sind, und sobald ein Vorladen beendet ist, wird der Zwischenknoten 3-4 der Trägerleitung entladen. In dem Fall des Prioritätsmodes niederwertigerer Bits werden alle Eingangssignale /D11 bis /D0 derart erfaßt, daß sie auf dem "1"-Pegel sind, und sobald ein Vorladen beendet ist, wird der Zwischenknoten 3-12 der Trägerleitung entladen.
Folglich ist beim Prioritätscodierer der obigen Konfiguration die Entladezeit für 4 Bits bei einem Maximum, was ein Viertel der herkömmlichen Entladezeit ist, wodurch eine große Reduktion in bezug auf die Entladezeit erreicht wird.
Wie es oben beschrieben ist, können gemäß dem Prioritätscodierer gemäß der vorliegenden Erfindung die folgenden Effekte erreicht werden.
In dem Fall eines Prioritätsmodes höherwertigerer Bits findet beispielsweise dann, wenn eine Hälfte aller Bits auf der Seite höherwertigerer Bits auf dem "1"-Pegel ist, ein Entladen vom Zwischenknoten der Trägerleitung in Richtung zur Seite niederwertigerer Bits auf.
In dem Fall eines Prioritätsmodes niederwertigerer Bits findet beispielsweise dann, wenn eine Hälfte aller Bits auf der Seite niederwertigerer Bits auf dem "1"-Pegel ist, ein Entladen vom Zwischenknoten der Trägerleitung in Richtung zur Seite höherwertigerer Bits auf.
Folglich kann die Entladezeit des Prioritätscodierers gemäß der vorliegenden Erfindung sich auf die Hälfte des Maximums von derjenigen des herkömmlichen Prioritätscodierers reduzieren. Das bedeutet, daß selbst dann, wenn die Anzahl von Bits größer wird, ein Prioritätscodierer geschaffen werden kann, der mit hoher Geschwindigkeit arbeiten kann.

Claims

1. Prioritätscodierer, der folgendes aufweist:

eine Vielzahl von Schaltern (N15-N0), die zueinander in Reihe geschaltet sind, an deren beiden Enden das primäre Potential angelegt ist, und deren Ein-Aus-Zustand durch Eingangssignale gesteuert wird;

eine Vorladeeinrichtung (P', P15-P0) zum Vorladen jedes Knotens zwischen der Vielzahl von Schaltern auf das sekundäre Potential, gekennzeichnet durch

eine erste Entladeeinrichtung (5a, 6a, SW1, SW2) zum Entladen eines Zwischenknotens (3-8) der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem Zwischenknoten (3-8) der Vielzahl von Schaltern angeordnet sind, im durch eine Priorität höherwertiger Bits bestimmten Mode; und

eine zweite Entladeeinrichtung (5b, 6b, SW3, SW4) zum Entladen des Zwischenknotens (3-8) der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und dem Zwischenknoten (3-8) der Vielzahl von Schaltern angeordnet sind, im durch eine Priorität niederwertiger Bits bestimmten Mode.

2. Prioritätscodierer nach Anspruch 1, dadurch gekennzeichnet, daß die erste Entladeeinrichtung folgendes aufweist:

eine Erfassungsschaltung (6a) zum Ausgeben von Erfassungssignalen, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem Zwischenknoten der Vielzahl von Schaltern angeordnet sind, und

die Schalter (SW1, SW2) zum Entladen der Zwischenknoten der Vielzahl von Schaltern auf das primäre Potential, wenn das Erfassungssignal im durch eine Priorität höherwertiger Bits bestimmten Mode empfangen wird.

3. Prioritätscodierer nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Entladeeinrichtung folgendes aufweist:

eine Erfassungsschaltung (6b) zum Ausgeben von Erfassungssignalen, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und dem Zwischenknoten der Vielzahl von Schaltern angeordnet sind, und

die Schalter (SW3, SW4) zum Entladen der Zwischenknoten der Vielzahl von Schaltern auf das primäre Potential, wenn das Erfassungssignal im durch eine Priorität niederwertiger Bits bestimmten Mode empfangen wird.

4. Prioritätscodierer, der folgendes aufweist:

eine Vorladeeinrichtung (P', P15-P0) zum Vorladen jedes Knotens der Vielzahl von Schaltern auf das sekundäre Potential, gekennzeichnet durch

eine erste Entladeeinrichtung (10a, 11a, SW1, SW2) zum Entladen eines ersten Zwischenknotens (3-12) der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem ersten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität höherwertiger Bits;

eine zweite Entladeeinrichtung (10b, 11b, SW1 bis SW4) zum Entladen eines zweiten Zwischenknotens (3-8) der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem ersten Zwischenknoten (3-12) der Vielzahl von Schaltern angeordnet sind, sowie der Schalter, die zwischen dem ersten Zwischenknoten (3-12) der Vielzahl von Schaltern und dem zweiten Zwischenknoten (3-8) der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität höherwertiger Bits, und zum Entladen des ersten Zwischenknotens (3-12) der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und einem dritten Zwischenknoten (3-4) der Vielzahl von Schaltern angeordnet sind, sowie der Schalter, die zwischen dem dritten Zwischenknoten (3-4) der Vielzahl von Schaltern und dem zweiten Zwischenknoten (3-8) der Vielzahl von Schaltern angeordnet sind, und aller Schalter, die zwischen dem zweiten Zwischenknoten (3-8) der Vielzahl von Schaltern und dem ersten Zwischenknoten (3-12) der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität niederwertiger Bits;

eine dritte Entladeeinrichtung (10c, 11c, SW1 bis SW4) zum Entladen des zweiten Zwischenknotens (3-8) der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und dem dritten Zwischenknoten (3-4) der Vielzahl von Schaltern angeordnet sind, sowie der Schalter, die zwischen dem dritten Zwischenknoten (3-4) der Vielzahl von Schaltern und dem zweiten Zwischenknoten (3-8) der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität niederwertiger Bits;

und zum Entladen des dritten Zwischenknotens (3-4) der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem ersten Zwischenknoten (3-12) der Vielzahl von Schaltern angeordnet sind, der Schalter zwischen dem ersten Zwischenknoten (3-12) der Vielzahl von Schaltern und dem zweiten Zwischenknoten (3-8) der Vielzahl von Schaltern und den Schaltern zwischen dem zweiten Zwischenknoten (3- 8) der Vielzahl von Schaltern und dem dritten Zwischenknoten (3-4) der Vielzahl von Schaltern, im Mode zur Bestimmung einer Priorität höherwertiger Bits; und

eine vierte Entladeeinrichtung (10d, 11d, SW3, SW4) zum Entladen des dritten Zwischenknotens (3-4) der Vielzahl von Schaltern auf das primäre Potential, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und dem dritten Zwischenknoten (3-4) der Vielzahl von Schaltern angeordnet sind, im Mode zur Bestimmung einer Priorität niederwertiger Bits.

5. Prioritätscodierer nach Anspruch 4, dadurch gekennzeichnet, daß die erste Entladeeinrichtung folgendes aufweist:

eine Erfassungsschaltung (11a) zum Ausgeben von Erfassungssignalen, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem Zwischenknoten der Vielzahl von Schaltern angeordnet sind, und

6. Prioritätscodierer nach Anspruch 4, dadurch gekennzeichnet, daß die zweite Entladeeinrichtung folgendes aufweist:

eine Erfassungsschaltung (11b) zum Ausgeben von Erfassungssignalen, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem Zwischenknoten der Vielzahl von Schaltern angeordnet sind, sowie der Schalter zwischen dem ersten Zwischenknoten der Vielzahl von Schaltern und dem zweiten Zwischenknoten der Vielzahl von Schaltern, oder

wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und dem dritten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, sowie der Schalter zwischen dem dritten Zwischenknoten der Vielzahl von Schaltern und dem zweiten Zwischenknoten der Vielzahl von Schaltern und der Schalter zwischen dem zweiten Zwischenknoten der Vielzahl von Schaltern und dem ersten Zwischenknoten der Vielzahl von Schaltern, und

die Schalter (SW1 bis SW4) zum Entladen des zweiten Knotens der Vielzahl von Schalten auf das primäre Potential, wenn das Erfassungssignal im durch eine Priorität höherwertiger Bits bestimmten Mode empfangen wird, und zum Entladen des ersten Zwischenknotens der Vielzahl von Schaltern auf das primäre Potential, wenn das Erfassungssignal im durch eine Priorität niederwertiger Bits bestimmten Mode empfangen wird.

7. Prioritätscodierer nach Anspruch 4, dadurch gekennzeichnet, daß die dritte Entladeeinrichtung folgendes aufweist:

eine Erfassungsschaltung (11c) zum Ausgeben von Erfassungssignalen, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite höherwertiger Bits der Vielzahl von Schaltern und dem dritten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, sowie der Schalter zwischen dem dritten Zwischenknoten der Vielzahl von Schaltern und dem zweiten Zwischenknoten der Vielzahl von Schaltern, oder

wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und dem dritten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, sowie der Schalter zwischen dem ersten Zwischenknoten der Vielzahl von Schaltern und dem zweiten Zwischenknoten der Vielzahl von Schaltern und der Schalter zwischen dem zweiten Zwischenknoten der Vielzahl von Schaltern und dem ersten Zwischenknoten der Vielzahl von Schaltern, und

die Schalter (SW1 bis SW4) zum Entladen des zweiten Knotens der Vielzahl von Schaltern auf das primäre Potential, wenn das Erfassungssignal im durch eine Priorität niederwertiger Bits bestimmten Mode empfangen wird, und zum Entladen des dritten Zwischenknotens der Vielzahl von Schaltern auf das primäre Potential, wenn das Erfassungssignal im durch eine Priorität höherwertiger Bits bestimmten Mode empfangen wird.

8. Prioritätscodierer nach Anspruch 4, dadurch gekennzeichnet, daß die vierte Entladeeinrichtung folgendes aufweist:

eine Erfassungsschaltung (11d) zum Ausgeben von Erfassungssignalen, wenn Eingangssignale zum Einschalten aller Schalter gegeben sind, die zwischen dem Ende auf der Seite niederwertiger Bits der Vielzahl von Schaltern und dem dritten Zwischenknoten der Vielzahl von Schaltern angeordnet sind, und

die Schalter (SW3, SW4) zum Entladen des dritten Knotens der Vielzahl von Schaltern auf das primäre Potential, wenn das Erfassungssignal im durch eine Priorität niederwertiger Bits bestimmten Mode empfangen wird.