DE69130542T2 - Prioritätskodierer - Google Patents

Description

• Die vorliegende Erfindung betrifft eine Verbesserung eines Prioritätskodierers, der in einer integrierten Halbleiterschaltung ausgebildet ist, und insbesondere einen Prioritätskodierer der als eine Einrichtung wie beispielsweise ein Multiplizierer oder ein Rahmenschaltsystem für Bildverarbeitung in einem Mikroprozessor verwendet wird.
• In einem Mikroprozessor oder einer peripheren Interfacevorrichtung, die eine Zeitfunktion aufweist, werden, eine serielle Interfacefunktion, eine parallele Interfacefunktion und dergleichen, Anweisungen und Daten oft kodiert, um verwendet zu werden. Ein Prioritätskodierer, der eine Bitprioritätsfunktion aufweist, bezogen auf ein Eingabesignal, wird allgemein für einen Multiplizierer, ein Rahmenschaltsystem für Bildverarbeitung oder dergleichen in einem Mikroprozessor verwendet.
• N-Bit-Daten können auf einfache Weise durch logische OR- Verknüpfungen kodiert werden. Insbesondere kann eine Verknüpfungsfunktion eines 8-Bit-Kodierers vom oberen Bit- Prioritätstyp, angedeutet durch eine in Fig. 1 gezeigte Wahrheitstabelle, durch eine in Fig. 2 gezeigte statische logische Schaltung realisiert werden. Fig. 1 zeigt einen Zusammenhang zwischen 8-Bit-Kodeeingaben D&sub7; (wichtigstes Bit: MSB) bis D&sub0; (am wenigsten wichtigstes Bit LSB), einer Freigabesteuereingabe Ei und Ausgabesignalen GS, Eo, QA, QE und Qc. Ein Symbol * bezeichnet einen niedrigen Pegel oder einen hohen Pegel (nicht zu beachten). Bezugnehmend auf Fig. 2, bezeichnen Bezugsziffern 71 bis 77 NAND-Gatter; 78 bis 89 NOR-Gatter; 90 bis 93 Inverter; und 94 und 95 AND-Gatter.
• In der in Fig. 2 gezeigten statischen Schaltanordnung ist jedoch eine große Anzahl von logischen Schaltungen nötig, um den Zustand jedes Signals zu prüfen, und um ein aktives MSB- Signal zu erfassen und zu kodieren. Zusätzlich, da die Anzahl von Bits eines Eingabesignals von 8 Bits auf 10 Bits, 16 Bits und 32 Bits erhöht wird, wird die Hardware zum Erfassen eines aktiven MSB-Signals äußerst kompliziert. Des weiteren wird die Anzahl von Elementen auf ein Vielfaches bis Zehnfaches des ursprünglichen erhöht, und das Verhältnis einer von dem Kodierer in Anspruch genommenen Fläche zu der Gesamtfläche auf einem IC-Chip ist erhöht.
• Des weiteren ist in dem herkömmlichen Prioritätskodierer eine Prioritätsrichtung festgelegt. Aus diesem Grund, um einen Kodierer vom unteren Bit-Prioritätstyp zu schaffen, müssen die Eingabeanschlüsse eines Kodierers vom oberen Bit- Prioritätstyp umgekehrt werden. D. h., daß der oben beschriebene 8-Bit-Kodierer vom oberen Bit-Prioritätstyp geschaltet werden muß, um auch als ein Kodierer vom unteren Bit-Prioritätstyp verwendet zu werden. Wie in Fig. 3 gezeigt, benötigt deshalb solch eine Anordnung 2-Bit- Eingabeanschlüsse für ein entsprechendes Empfangen von Bitpaaren eines Eingabesignals: nulltes Bit bis siebtes Bit, erstes Bit und sechstes Bit, zweites Bit und fünftes Bit, drittes Bit und viertes Bit, und Selektoren SEL, die 8 Bits entsprechen, zum Auswählen der entsprechenden 2-Bit- Eingabeanschlüsse in Übereinstimmung mit einem Auswählsignal Eh.
• Wenn ein System durch solch eine oben beschriebene statische logische Schaltungen aufgebaut ist, wird die Anzahl von Elementen eines 10-Bit-Prioritätskodierers auf ungefähr das zweifache von dem eines 8-Bit-Prioritätskodierers, wie in Fig. 4 gezeigt, erhöht. D. h. der 10-Bit-Prioritätskodierer benötigt eine Chipfläche, ungefähr zwei mal so groß wie die des 8-Bit-Prioritätskodierers. Die Anzahl von Elementen eines 16-Bit-Prioritätskodierers wird ungefähr auf das vierfache von dem des 10-Bit-Prioritätskodierers erhöht. D. h. der 16-Bit-Prioritätskodierer benötigt eine ungefähr vierfache Chipfläche des 10-Bit-Prioritätskodierers. In einem Mikrocomputer mit hohem Pegel, der eine große Anzahl von zu bearbeitenden Bits aufweist, ist deswegen die Packungsdichte vermindert, was zu einer Abnahme der Betriebsgeschwindigkeit führt. Mit anderen Worten, herkömmliche Hardware kann die Anforderungen einer besseren Funktion und Packungsdichte nicht erfüllen.
• Die vorliegende Erfindung ist gemacht worden, um das oben beschriebene Problem zu lösen, und weist als ihre Aufgabe auf, die Anordnung einer logischen Schaltung zu vereinfachen, eine Zunahme der Anzahl von Elementen zu unterdrücken, sogar wenn die Anzahl von Bits eines Eingabesignals erhöht ist, eine Zunahme der beanspruchten Fläche auf einem IC-Chip zu unterdrücken, und eine hohe Packungsdichte und eine hohe Betriebsgeschwindigkeit zu erzielen.
• Gemäß der vorliegenden Erfindung ist ein Prioritätskodierer vorgesehen, umfassend eine Kodiererstufe zum Kodieren einer Eingabe, die aus einer Vielzahl von Bits besteht, Selektoren, die jeweils für Biteingabeanschlüsse der Kodiererstufe vorgesehen sind, zum jeweiligen Empfangen eines entsprechenden einer Vielzahl von Bits einer Operandeingabe, wobei jeder der Selektoren eine Schaltschaltung umfaßt, die durch ein Operandeneingabebit zu kontrollieren ist, eine Trägerleitung, die in Serie mit der Schaltschaltung verbunden ist und in Serie mit allen Selektoren verbunden ist, eine erste Voraufladeschaltung, die mit einem Trägerleitungsabschnitt an einer Endseite der Schaltschaltung verbunden ist, zum Voraufladen der Trägerleitung an einem vorbestimmtem Zeitpunkt, einen ersten Detektor, der durch ein Freigabesignal zum Bestimmen einer oberen Bit-Priorität gesteuert wird, und erfaßt, ob ein Potential eines Trägerleitungsabschnitts auf der unteren Bit-Seite der Schaltschaltung auf einem Entladepegel ist, einen zweiten Detektor, der durch ein Freigabesignal gesteuert wird, zum Bestimmen einer unterer Bit-Priorität und erfaßt, ob ein Trägerleitungsabschnitt auf einer untere Bit-Seite der Schaltschaltung auf einem Entladepegel ist, und ein dritter Detektor zum Erfassen, ob eine der Ausgaben von den ersten und zweiten Detektoren und dem Operandeneingabebit beide in einem aktiven Zustand sind, eine zweite Voraufladeschaltung, die mit einem Abschnitt eines Endabschnittes der Trägerleitung auf einer obersten Selektorseite oder einer untersten Selektorseite verbunden ist, mit dem die erste Voraufladeschaltung nicht verbunden ist, zum Aufladen der Trägerleitung an einem vorbestimmten Zeitpunkt, und zwei Entladeschaltungen, die jeweils mit zwei Enden der Trägerleitung verbunden sind, zum selektiven Entladen der Trägerleitung in Übereinstimmung mit einem oberen Bit-Prioritätsbestimmungsmodus/unterem Bit Prioritätsbestimmungsmodus, wobei ein Potential eines Trägerleitungsabschnitts auf der oberen Bitseite, das dem ersten Detektor des Selektors für ein MSB zugeführt wird, und ein Potential eines Trägereingabeabschnittes auf der unteren Bitseite, das dem zweiten Detektor des Selektors für ein LSB zugeführt ist, beide auf dem Entladepegel festgelegt sind.
• Diese Erfindung kann vollständiger von der folgenden detaillierten Beschreibung verstanden werden, wenn im Zusammenhang mit den begleitenden Abbildungen betrachtet, in denen zeigt:
• Fig. 1 eine Ansicht, die eine Wahrheitstabellezeigt, die eine Betriebsfunktion eines 8-Bit-Kodierers vom unteren Bit-Prioritätstyp anzeigt;
• Fig. 2 ein Schaltdiagramm, das einen herkömmlichen 8-Bit- Kodierer vom unteren Bit-Prioritätstyp; zeigt;
• Fig. 3 ein Blockdiagramm, das einen herkömmlichen 8-Bit- Kodierer zeigt, der fähig ist obere Bitprioritäts- und untere Bitprioritätsschemata zu schalten;
• Fig. 4 eine graphische Darstellung, die einen Zusammenhang zwischen der Anzahl von Bits und der Anzahl von Elementen zeigt, die in Systemen, die durch herkömmliche statische logische Schaltungen gebildet werden, zu verwenden sind;
• Fig. 5 ein Blockdiagramm zum Erklären einer Anordnung eines Prioritätskodierers gemäß einer Ausführungsform der vorliegenden Erfindung;
• Fig. 6 ein Schaltdiagramm, das Selektoren 106 bis 104 zeigt, die drei Bits entsprechen, die z. B. von dem Kodierer in Fig. 5 extrahiert werden;
• Fig. 7 ist ein Zeitdiagramm, das einen Betrieb des Kodierers in Fig. 5 zeigt;
• Fig. 8A bis 8C sind Schaltdiagramme, die jeweils ein praktisches Beispiel einer Kodierstufe zeigen, die keine Prioritätsfunktion in dem in Fig. 5 gezeigten Kodierer aufweisen; und
• Fig. 9 ein Schaltdiagramm, das einen Teil einer weiteren Ausführungsform der vorliegenden Erfindung zeigt.
• Eine Ausführungsform der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die begleitenden Abbildungen beschrieben.
• Fig. 5 zeigte einen 8-Bit-Prioritätskodierer, der auf einem Halbleiter-IC ausgebildet ist. Bezugnehmend auf Fig. 5 bezeichnen Bezugsziffern 10&sub7; bis 10&sub0; Selektoren zum jeweiligen Empfangen der Bits D&sub7; bis D&sub0; einer 8-Bit- Operandeingabe; und 20 bezeichnet eine Kodiererstufe, die keine Bit-Prioritätsfunktion aufweist, zum Kodieren einer Vielzahl von Bits, die von den Selektoren 10&sub7; bis 10&sub0; zugeführt werden. Bezugszeichen Qc, QB und QA bezeichnen 3-Bit kodierte Ausgabesignale.
• Jeder der Selektoren 10&sub7; bis 10&sub0; ist aus einer Schaltschaltung 1, einer Trägerleitung 2, einer ersten Voraufladeschaltung 3, einem ersten Detektor 4, einem zweiten Detektor 5 und einem dritten Detektor 6 ausgebildet. Die Schaltschaltung 1 wird durch ein Operandeingabebit Di (i = 7 bis 0) gesteuert. Die Trägerleitung 2 ist in Serie mit der Schaltschaltung 1 verbunden, und ist auch in Serie mit all den Selektoren 10&sub7;, bis 10&sub0; verbunden. Die erste Voraufladeschaltung 3 ist mit einem Trägerleitungsabschnitt verbunden, der mit einem Anschluß (dem unteren Bitseitenanschluß in dieser Ausführungsform) der Schaltschaltung 1 verbunden ist. Die erste Voraufladeschaltung 3 lädt die Trägerleitung auf ein Energieversorgungspotential VCC zu einem vorbestimmten Zeitpunkt auf. Der erste Detektor 4 wird durch ein Freigabesignal SH zum Bestimmen einer oberen Bitpriorität gesteuert. Der erste Detektor 4 erfaßt, ob das Potential des Trägerleitungsabschnitts auf der oberen Bitseite der Schaltschaltung 1 auf einem Entladepegel ist. In diesem Fall ist der erste Detektor 4 aus einem ersten OR-Gatter 4 ausgebildet, zum Berechnen eines logischen OR zwischen dem Freigabesignal SH zum Bestimmen einer oberen Bitpriorität und dem Potential des Trägerleitungsabschnittes auf der oberen Bitseite der Schaltschaltung 1, was dem OR-Gatter 4 über den Vorladeverbindungspunkt, der in Fig. 5 mit "A" bezeichnet ist, zugeführt wird. Der zweite Detektor 5 wird durch eine Freigabesignal SL zum Bestimmen einer unteren Bitpriorität gesteuert. Der zweite Detektor 5 erfaßt, ob das Potential eines Trägerleitungsabschnittes auf der unterer Bitseite der Schaltschaltung 1 auf einem Entladepegel ist. In diesem Fall ist der zweite Detektor aus einem zweiten OR- Gatter 5 ausgebildet, zum Berechnen eines logischen OR zwischen dem Freigabesignal SL zum Bestimmen einer unteren Bitpriorität und dem Potential des Trägerleitungsabschnittes auf der unteren Bitseite der Schaltschaltung 1. Der dritte Detektor 6 erfaßt, ob einer der Ausgaben von den ersten und zweiten Detektoren 4 und 5 und das Operandeneingabebit Di (i = 7 bis 0) beide aktiv sind. Der dritte Detektor 6 besteht aus einem AND-Gatter 6a und einem NOR-Gatter 6b. Das AND- Gatter 6a berechnet ein logisches AND zwischen Ausgaben von dem ersten und zweiten OR-Gattern 4 und 5. Das NOR-Gatter 6b berechnet ein logisches NOR zwischen einer Ausgabe von dem AND-Gatter 6a und dem Operandeneingabebit Di (i = 7 bis 0), und führt eine Ausgabe Di' (1' = 7 bis 0) an ein entsprechendes Bit einer Kodierstufe 20 zu. Es ist anzumerken, daß die Potentiale der Trägerleitungsabschnitte auf den unteren und oberen Bitseiten auf dem Entladepegel (Erdungspotential VSS) fixiert sind. Die Freigabesignale SH und SL zum jeweiligem Bestimmen einer oberen Bitpriorität und einer unteren Bitpriorität werden selektiv aktiviert ("L"-Pegel in diesem Fall), in Übereinstimmung mit einem oberen Bitprioritätbestimmungsmodus/ unteren Bitprioritätsbestimmungsmodus.
• Zusätzlich ist eine zweite Voraufladeschaltung 11 zum voraufladen der Trägerleitung auf die Energieversorgungsspannung VCC zu einem vorbestimmten Zeitpunkt mit einem Abschnitt eines Endabschnittes der Trägerleitung 2 auf der obersten und untersten Selektorseite verbunden, mit der die erste Voraufladeschaltung 3 nicht verbunden ist (auf der untersten Selektorseite in dieser Ausführung). Entladeschaltungen 12a und 12b sind mit den zwei Enden der Trägerleitung 2 verbunden. Die Entladeschaltungen 12a und 12b entladen selektiv die Trägerleitung 2 auf das Erdungspotential VSS in Übereinstimmung mit dem oberen Bit Prioritätbestimmungsmodus/ unterem Bit Prioritätsbestimmungsmodus.
• Fig. 6 zeigt die Selektoren 10&sub6; bis 10&sub4;, die 3 Bits entsprechen, die von dem Kodierer in Fig. 5 z. B. extrahiert werden, zusammen mit der zweiten Voraufladeschaltung 11 und den Entladeschaltungen 12a und 12b.
• In diesem Fall sind die ersten und zweiten Vorauflaudeschaltungen 3 und 11 durch P-Kanal MOS- Transistoren P1 und P2 als praktische Beispiele gebildet, die zwischen das Energieversorgungspotential VCC und die Trägerleitung 2 geschaltet sind. Ein Voraufladesignal PR (das in einem aktivem Zustand auf einen "L"-Pegel einzustellen ist) wird an die Gates der MOS-Transistoren P1 und P2 zugeführt.
• Als ein praktisches Beispiel für die Schaltschaltung 1 zeigt Fig. 6 einen N-Kanal MOS-Transistor N1, der ein Gate zum Empfangen eines Operandeneingabebits aufweist, und ist in Serie mit der Trägerleitung 2 verbunden. Ein Operandeingabebit wird an das Gate des MOS-Transistors N1 zugeführt.
• Fig. 6 zeigt auch N-Kanal MOS-Transistoren N2 und N3 als praktische Beispiele der Entladeschaltungen 12a und 12b, die zwischen die Trägerleitung 2 und das Erdungspotential Vss geschaltet sind. Ein erstes Entladesignal PRHL, das in dem oberen Bit Prioritätsbestimmungsmodus aktiviert ist ("H"- Pegel), wird an das Gate des Transistors N2 zugeführt. Ein zweites Entladesignal PRLH, das in dem unteren Bit Prioritätsbestimmungsmodus aktiviert ist ("H"-Pegel), wird an das Gate des Transistors N3 zugeführt.
• Die Funktionsweise des Prioritätskodierers wird nachfolgend unter Bezugnahme auf Fig. 7 beschrieben.
• In dem oberen Bit Prioritätsbestimmungsmodus ist das erste Entladesignal PRHL in einem aktivem Zustand ("H"-Pegel), der N-Kanal MOS-Transistor N2 ist für einen Entladebetrieb AN, das zweite Entladesignal PRLH ist in einem inaktiven Zustand ("L"-Pegel), und der N-Kanal MOS-Transistors N3 ist für einen Entladebetrieb AUS. Das Freigabesignal SH zum Bestimmen einer oberen Bitpriorität ist in einem aktiven Zustand ("L"-Pegel), und das Freigabesignal SL zum Bestimmen einer unteren Bit-Priorität ist in einem inaktiven Zustand ("H"-Pegel). Es sei angenommen, daß zwei Operandeingabebits Bits D&sub5; und D&sub4; zu diesem Zeitpunkt gleichzeitig aktiviert sind ("L"-Pegel). In diesem Fall wird der N-Kanal MOS- Transistor N1 als ein Schalter des Selektors 10&sub5; durch das Operandeingabebit D&sub5; eingeschaltet, das näher an dem MSB ist, als das Operandeneingabebit D&sub4;. Folglich sind obere und untere Bitseitenabschnitte der Trägerleitung 2 elektrisch voneinander getrennt. Nachfolgend wird das Voraufladesignal PR für eine kurze Zeitdauer auf einem aktiven Zustand gehalten ("L"-Pegel). Zusätzlich sind die P-Kanal MOS- Transistoren P1 und P2 für Voraufladebetriebe eingeschaltet. Zu diesem Zeitpunkt wird der obere Bitseitenabschnitt der Trägerleitung 2 in einem Entladezustand gehalten, da die Antriebsenergie des N-Kanal MOS-Transistors N2 für eine Entladebetrieb höher eingestellt wird, als die des P-Kanal MOS-Transisotors P2 für einen Voraufladebetrieb. Der untere Bitseitenabschnitt der Trägerleitung 2 wird auf das Potential VCC durch den P-Kanal MOS-Transistor P1 für einen Voraufladebetrieb voraufgeladen.
• In dem Selektor 105 sind deswegen zwei Eingaben an das erste OR-Gatter 4 auf einen "L"-Pegel eingestellt. Eine Ausgabe von dem ersten OR-Gatter 4 wird auf einen "L"-Pegel eingestellt. Da das Freigabesignal SL zum Bestimmen einer unteren Bitpriorität dem zweiten OR-Gatter 5 zugeführt wird, wird seine Ausgabe auf einen "H"-Pegel gesetzt. Eine Ausgabe von dem AND-Gatter 6a des Selektoren 10&sub5; wird auf einen "L"- Pegel gesetzt. Eine Ausgabe D&sub5; von dem NOR-Gatter 6b wird auf einen H-Pegel gesetzt, in Übereinstimmung mit dem logischen NOR zwischen der Ausgabe mit "L"-Pegel von dem AND-Gate 6a und dem Operandeneingabebit D&sub5; mit "L"-Pegel.
• Im Gegensatz dazu ist in den Selektoren 10&sub4; bis 10&sub0; auf der unteren Bitseite des Selektors 10&sub5; eine Ausgabe von dem ersten OR-Gatter 4 auf einen "H"-Pegel eingestellt, in Reaktion auf eine Eingabe mit "H"-Pegel von der Trägerleitung 2, eine Ausgabe von dem zweiten OR-Gatter 5 ist auf einen "H"-Pegel eingestellt, in Reaktin auf das Freigabesignal SL mit "H"-Pegel zum Bestimmen einer unteren Bitpriorität, eine Ausgabe von dem AND-Gatter 6a wird auf einen "H"-Pegel eingestellt, und eine Ausgabe von dem NOR- Gatter 6b wird auf einen "L"-Pegel eingestellt. In den Selektoren 10&sub7; und 10&sub6; auf der oberen Bitseite des Selektors 10&sub5; ist eine Ausgabe von dem NOR-Gatter 6b auf einen "L"- Pegel eingestellt, in Reaktin auf ein Operandeneingabebit mit "H"-Pegel.
• Mit anderen Worten, gemäß der oben beschriebenen Funktionsweise, werden die aktiven Operandeneingabebits von dem MSB gesucht. Die Ausgabe von dem Selektor 10&sub5;, an den das zuerst herausgesuchte Operandeneingabebit D&sub5; zugeführt wird, wird auf einen "H"-Pegel gesetzt, um so anzuzeigen, daß das NSB der aktiven Operandeneingabebits das Bit D&sub5; ist. Sogar wenn ein Bit, das niedriger als das Operandeneingabebit D&sub5; ist, in einem aktivem Zustand ("L"-Pegel) ist, da es nicht das MSB der aktiven Operandeneingabebits ist, wird es als ein inaktives Bit ("H"-Pegel) betrachtet. Solch ein Betrieb ist äquivalent dazu, daß ein Abschnitt, der in der Wahrheitstabelle in Fig. 1 durch das Symbol * (nicht zu beachten) angedeutet ist, auf einem "l"-Pegel fixiert ist.
• Im Gegensatz zu der obigen Beschreibung ist in dem unteren Bitprioritätsbestirnmungsmodus das zweite Endladesignal PRLH in einem aktivem Zustand ("H"-Pegel), der N-Kanal MOS- Transistor N3 ist für einen Entladebetrieb AN, das erste Entladesignal PRHL ist in einem inaktiven Zustand ("L"- Pegel), und der N-Kanal MOS-Transistor N2 ist für einen Entladebetrieb AUS. Das Freigabesignal SL zum Bestimmen einer unteren Bitpriorität ist in einem aktiven Zustand ("L"-Pegel) und das Freigabesignal SH zum Bestimmen einer oberen Bitpriorität ist in einem inaktiven Zustand ("H"- Pegel). Es sei angenommen, daß zwei Operandeneingabebits D&sub6; und D&sub5; gleichzeitig zu diesem Zeitpunkt aktiviert sind ("L"- Pegel). In diesem Fall wird der N-Kanal MOS-Transistor N1 als ein Schalter des Selektors 10&sub5; durch das Operandeneingabebit D&sub5; ausgeschaltet, das näher an dem LSB ist als das Operandeneingabebit D&sub6;. Folglich sind die unteren und oberen Bitseitenabschnitte der Trägerleitung 2 elektrisch voneinander getrennt. Anschließend wird das Voraufladesignal PR in einem aktivem Zustand ("L"-Pegel) für eine kurze Zeitdauer gehalten. Zusätzlich werden die P-Kanal MOS-Transistoren P1 und P2 für Voraufladebetriebe eingeschaltet. Zu diesem Zeitpunkt wird ein Abschnitt der Trägerleitung 2 auf der unteren Bitseite des N-Kanal MOS- Transistors N1 des Selektors 10&sub5; in einem Entladezustand gehalten, da die Antriebsenergie des N-Kanal MOS-Transistors N3 für einen Entladebetrieb eingestellt ist, größer als die des P-Kanal MOS-Transistors P1 für einen Voraufladebetrieb zu sein. Ein Abschnitt der Trägerleitung 2 auf der oberen Bitseite des N-Kanal MOS-Transistors N1 des Selektors 10&sub5; wird auf das Potential VCC durch den P-Kanal MOS-Transistor P1 für einen Voraufladebetrieb voraufgeladen.
• In dem Selektor 10&sub5; sind deswegen zwei Eingaben an das zweite OR-Gatter 5 auf einen "L"-Pegel eingestellt. Eine Ausgabe von dem zweiten OR-Gatter 5 wird auf einen "L"-Pegel gesetzt. Da das Freigabesignal SH zum Bestimmen einer Bitpriorität dem ersten OR-Gatter 4 zugeführt wird, wird seine Ausgabe auf einen "H"-Pegel eingestellt. Eine Ausgabe von dem AND-Gatter 6a des Selektors 10&sub5; wird auf einen "L"- Pegel gesetzt. Eine Ausgabe D&sub5; von dem NOR-Gatter 6b wird auf einen "H"-Pegel gesetzt, in Übereinstimmung mit dem logischen NOR zwischen der Ausgabe mit "L"-Pegel von dem AND-Gatter 6a und dem Operandeneingabebit D&sub5; mit "L"-Pegel.
• Im Gegensatz dazu ist in Selektoren 10&sub7; und 10&sub6; auf der oberen Bitseite des Selektors 10&sub5; eine Ausgabe von dem zweiten OR-Gatter 5 auf einen "H"-Pegel eingestellt, in Reaktion auf eine Eingabe mit "H"-Pegel von der Trägerleitung 2, eine Ausgabe von dem ersten OR-Gatter 5 ist auf einen "H" -Pegel eingestellt, in Reaktion auf das Freigabesignal SH mit "H"-Pegel zum Bestimmen einer oberen Bitpriorität, eine Ausgabe von dem AND-Gatter 6a ist auf einen "H"-Pegel eingestellt, und eine Ausgabe von dem NOR- Gatter 6b ist auf einen "L"-Pegel eingestellt. In den Selektoren 10&sub4; bis 10&sub0; auf der unteren Bitseite des Selektors 10&sub5; ist eine Ausgabe vom IOR-Gatter 6b auf einen "L"-Pegel gesetzt, in Reaktion auf ein Operandeneingabebit mit "H"- Pegel.
• Mit anderen Worten, gemäß der oben beschriebenen Funktionsweise, werden die aktiven Operandeneingabebits von dem LSB gesucht. Die Ausgabe von dem Selektor 10&sub5;, an den das zuerst herausgefundene Operandeneingabebit D&sub5; zugeführt wird, wird auf einen "H"-Pegel gesetzt, um so anzuzeigen, daß das LSB der aktiven Operandeneingabebits das Bit D&sub5; ist. Sogar wenn ein Bit, das höher als das Operandeneingabebit D&sub5; ist, in einem aktiven Zustand ("L"-Pegel) ist, da es nicht das LSB der aktiven Operandeneingabebits ist, wird es als ein inaktives Bit ("H"-Pegel) betrachtet.
• Fig. 8a, 8b und 8c zeigen verschiedene praktische Beispiele der Kodierstufe 20, die keine Bitprioritätsfunktion hat. Fig. 8a zeigt eine Kodierstufe, die eine statische, logische CMOS-Anordnung aufweist. Bezugnehmend auf Fig. 8a, bezeichnen Bezugsziffern 41 bis 43 NOR-Gatter; und 44 bis 46 Inverter. Fig. 8b zeigt eine Kodierstufe, die eine dynamische logische Anordnung aufweist: N-Kanal MOS- Transistoren N, die durch P-Kanal MOS-Transistoren voraufgeladen werden, sind OR-verdrahtet, und OR-verdrahtete Ausgaben werden den Invertern 47 zugeführt. Fig. 8C zeigt eine andere Kodierstufe, die eine dynamische logische Anordnung aufweist. N-Kanal MOS-Transistoren N, die durch P- Kanal MOS-Transistoren P voraufgeladen werden, sind ORverdrahtet, und OR-verdrahtete Ausgaben werden Invertern 47 zugeführt. Die Sources der verdrahteten-OR-verbundenen N- Kanal MOS-Transistoren N sind mit einem N-Kanal MOS- Transistor Nd für einen Entladebetrieb verbunden.
• In der obigen Ausführungsform wird ein "L"-Pegel eines Operandeneingabebits eingestellt, wesentlich zu sein. Wie in einer weiteren, in Fig. 9 gezeigten Ausführungsform, kann jedoch entweder ein "H"-Pegel oder ein "L"-Pegel eines Operandeneingabebits eingestellt werden, wesentlich zu sein, durch Anordnen einer Erfassungspegel-Aufwahlschaltung 51i (i = 7 bis 0) auf der Operandbiteingabeseite jedes Selektors 10i (i = 7 bis 0), um so selektiv einen "H"-Pegel oder einen "L"-Pegel eines Operandeneingabebits Di (i = 7 bis 0), zu erfassen, und um es an die Selektorseite auszugeben.
• Insbesondere umfaßt die Erfassungspegel-Auswahlschaltung 51i ein erstes NAND-Gatter 52 zum Berechnen eines logischen NANDs zwischen einem Erfassungspegelausfallsignal LS und dem Operandeneingabebit Di; ein OR-Gatter 53 zum Berechnen eines logischen ORs zwischen dem Erfassungspegelauswahlsignal LS und dem Operandeneingabebit Di; und ein zweites NAND-Gatter 54 zum Berechnen eines logischen NANDs zwischen Ausgaben des ersten NAND-Gatter 52 und des OR-Gatters 53, und um es an die Selektorseite auszugeben.
• Wenn das Erfassungspegelauswahlsignal LS auf dem "H"-Pegel ist, wählt die Erfassungpegel-Auswahlschaltung 51i einen "L"- Pegel eines Operandeneingabebits aus, und gibt es an die Selektorseite aus. Wenn das Erfassungspegelauswahlsignal LS auf einem "L"-Pegel ist, erfaßt die Schaltung 51i einen "H"- Pegel eines Operandeneingabebits und gibt es an die Selektorseite aus.
• Es sei anzumerken, daß die gleichen Bezugsziffern in Fig. 9 die gleichen Teile wie in der oben beschriebenen Ausführungsform bezeichnen.
• Wie oben beschrieben worden ist, gemäß des Prioritätskodierers der vorliegenden Erfindung, da die Schaltanordnung durch Verwenden einer dynamischen Schaltanordnung vereinfacht ist, kann eine übermäßige Zunahme der Hardware verhindert werden, sogar wenn die Anzahl von Bits eines Eingabesignals erhöht ist. Zusätzlich, da eine Zunahme der beanspruchten Fläche auf einem IC-Chip unterdrückt werden kann, kann eine hohe Packungsdichte erreicht werden. In diesem Fall können mit einer einfachen Schaltanordnung die oberen und unteren Bitprioritätsschemata selektiv durch Verwenden von Freigabesignalen zum jeweiligen Bezeichnen einer oberen Bitpriorität und einer unteren Bitpriorität bestimmt werden. Des weiteren, da Schaltelemente zum Suchen aktiver Bits eines Eingabesignal in Serie mit einer gemeinsamen Trägerleitung verbunden sind, ist eine Verzögerungszeit vom Eingabesignal zur Kodiererstufe verkürzt. Deswegen kann ein Hochgeschwindigkeitskodierer realisiert werden. Des weiteren, da eine Zunahme der Hardware im wesentlichen proportional zu einer Zunahme der Anzahl von Bits eines Eingabesignals ist, kann die Strukturgröße einfach in dem Entwurf eines Prioritätskodierers abgeschätzt werden, in Übereinstimmung mit der Anzahl von Bits.

Claims (3)

1. Ein Prioritätskodierer, der eine Bitprioritätsfunktion aufweist, zum Kodieren eines Eingabedatenwortes, umfassend:

einen Kodierer (20), der keine Bitprioritätsfunktion aufweist, zum Kodieren einer Eingabe, die aus einer ersten Vielzahl von Bits besteht, in ein Ausgabewort, das eine zweite Vielzahl von Bits aufweist;

gekennzeichnet durch

eine Vielzahl von Selektoren (10&sub0; bis 10&sub7;), die jeweils mit den Biteingabeanschlüssen des Kodierers (20) verbunden sind und jeweils entsprechende Bits des Eingabedatenwortes empfangen;

eine Trägerleitung (2), die aus einer Vielzahl von Trägerleitungsabschnitten besteht, wobei jeder der Selektoren (10&sub0; bis 10&sub7;) eine Schaltschaltung (1) umfaßt, die durch das entsprechende Dateneingabebit gesteuert wird und über einen entsprechenden der Trägerleitungsabschnitte mit der Schaltschaltung (1) des benachbarten Selektors verbunden ist, so daß alle Trägerleitungsabschnitte aller Selektoren (10&sub0; bis 10&sub7;) in Serie geschaltet sind, was die Trägerleitung (2) bildet.

eine erste Voraufladeschaltung (3), die mit dem Trägerleitungsabschnitt an einer Endseite der Schaltschaltung (1) verbunden ist, zum Voraufladen der Trägerleitung (2) an einem vorbestimmtem Zeitpunkt;

einen ersten Detektor (4), der durch ein erstes Freigabesignal, das eine obere Bitpriorität bezeichnet, gesteuert wird, wobei der erste Detektor erfaßt, ob das Potential des Trägerleitungsabschnittes auf einer oberen Bitseite der Schaltschaltung (1) auf einem Entladepegel ist;

einen zweiten Detektor (5), der durch ein zweites Freigabesignal zum Bezeichnen einer unteren Bitpriorität gesteuert wird und erfaßt, ob ein Trägerleitungsabschnitt auf einer unteren Bitseite der Schaltschaltung (1) auf einem Entladepegel ist; und

einen dritten Detektor (6) zum Erfassen, ob eine der Ausgaben von den ersten und zweiten Detektoren und das Eingabedatenbit beide in einem aktiven. Zustand sind, um eines der ersten Vielzahl von Bits der Eingabe an den Kodierer (20) bereitzustellen;

eine zweite Voraufladeschaltung (11), die mit dem Trägerleitungsabschnitt, der an einem Ende der Trägerleitung (2) angeordnet ist, entweder auf der obersten Selektorseite oder der untersten Selektorseite, die nicht mit der ersten Voraufladeschaltung (3) verbunden ist, verbunden ist, um dieses Trägerleitungsabschnitts an einem vorbestimmten Zeitpunkt voraufzuladen; und

zwei Entladeschaltungen (12a, 12b), die jeweils mit einem Ende der Trägerleitung (2) verbunden sind, zum selektiven Entladen der Trägerleitung (2) in Übereinstimmung mit einem oberen Bitprioritätsbestimmungsmodus/unteren Bitprioritätsbestimmungsmodussignal, wobei entweder ein Potential des Trägerleitungsabschnittes auf der oberen Bitseite, das dem ersten Detektor (4) des Selektors zugeführt wird, oder ein Potential des Trägerleitungsabschnittes auf der unteren Bitseite, das dem zweiten Detektor (5) des Selektors zugeführt wird, auf dem Entladepegel fixiert ist, in Übereinstimmung mit dem oberen Bitprioritätsbestimmungsmodus/unteren Bitprioritätsbestimmungsmodussignal.

2. Ein Prioritätskodierer nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Voraufladeschaltungen (3, 11) durch P-Kanal MOS-Transistoren (P1, P2) gebildet sind, die zwischen ein Energieversorgungspotential und die Trägerleitung (2) geschaltet sind, wobei die Schaltschaltung (1) durch einen N-Kanal MOS-Transistor (N&sub1;) gebildet ist, der ein Gate zum Empfangen des entsprechenden Dateneingabebits aufweist, und in Serie mit der Trägerleitung (2) geschaltet ist, und wobei die Entladeschaltungen (12a, 12b) durch N-Kanal MOS- Transistoren (N&sub2;, N&sub3;) gebildet sind, die zwischen die Trägerleitung (2) und ein Massepotential geschaltet sind.

3. Ein Prioritätskodierer nach Anspruch 1 und 2, dadurch gekennzeichnet, daß eine Erfassungspegel-Auswahlschaltung zum selektiven Erfassen eines "H"-Pegels oder eines "L"-Pegels des Dateneingabebits und zum Ausgeben des ausgewählten Pegels an jeden der Selektoren auf der Datenbiteingabeseite jedes der Selektoren angeordnet ist.