DE3783927T2

DE3783927T2 - Schaltkreis zum detektieren hoher spannungen.

Info

Publication number: DE3783927T2
Application number: DE8787302223T
Authority: DE
Inventors: Hiromi Kawashima; Atsushi Takeuchi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-03-19
Filing date: 1987-03-16
Publication date: 1993-06-03
Anticipated expiration: 2007-03-17
Also published as: KR870009238A; DE3783927D1; US4812680A; EP0238283B1; EP0238283A2; JPS62217714A; KR900003068B1; EP0238283A3; JPH0342015B2

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltung zum Detektieren hoher Spannungen und insbesondere auf eine Schaltung zum Detektieren hoher Spannungen, die in einer Halbleiteranordnung enthalten ist, mit Anschlüssen zum Erzeugen eines Steuersignals zum Starten eines spezifischen Betriebsmodus der Halbleiteranordnung, wenn das Potential eines spezifischen Modussignals, das um einen vorherbestimmten Wert höher ist als eine normale Eingangsspannung mit einem vorherbestimmten Bereich, an zumindest einen der Anschlüsse der Halbleiteranordnung angelegt wird.
Im allgemeinen ist eine Schaltung zum Detektieren hoher Spannungen in einer Halbleiteranordnung zum Detektieren eines Potentials eines Anschlusses der Halbleiteranordnung enthalten. Wenn das Potential des Anschlusses der Anordnung um einen vorherbestimmten Wert höher ist als eine normale Eingangsspannung mit einem vorherbestimmten Bereich, erzeugt die Schaltung zum Detektieren hoher Spannungen ein Steuersignal zum Starten eines spezifischen Modus der Halbleiteranordnung. Bei Empfang des Signals wechselt die Halbleiteranordnung zum spezifischen Modus, z.B. einem Testmodus. Eine derartige Schaltung zum Detektieren hoher Spannungen ist beispielsweise in der JP-A-60-124124 geoffenbart und umfaßt:
eine erste Energiezufuhreinrichtung für ein hohes Potential;
eine zweite Energiezufuhreinrichtung für ein niedriges Potential;
einen Blockiertransistor mit einer Steuerelektrode und zwei anderen Elektroden, wobei die Steuerelektrode mit der ersten Energiezufuhreinrichtung gekoppelt ist, und eine der zwei anderen Elektroden mit dem zumindest einen der Anschlüsse verbunden ist, und wobei der Blockiertransistor EIN schaltet, wenn das Potential der Steuerelektrode um die Schwellenspannung des Blockiertransistors höher ist als das Potential der einen der zwei anderen Elektroden; und
eine Diskriminierungsschaltung mit einem ersten Ende und einem zweiten Ende, wobei das erste Ende der Diskriminierungsschaltung mit der anderen der zwei anderen Elektroden des Blockiertransistors zur Ausgabe des Steuersignals aus dem zweiten Ende der Diskriminierungsschaltung gekoppelt ist, wenn das Potential des ersten Endes der Diskriminierungsschaltung höher ist als die Schwellenspannung der Diskriminierungsschaltung, da der Blockiertransistor EIN geschaltet ist.
Wenn ein Potential einer Energieleitung (nachstehend als Energieleitungspotential bezeichnet) der Halbleiteranordnung stabil ist, erzeugt die bekannte Schaltung zum Detektieren hoher Spannungen, wie in der JP-A-60-124124, in genauer Übereinstimmung mit dem Potential, das von einer weiteren Anordnung an den Anschluß der Halbleiteranordnung angelegt wird, das Steuersignal oder sie erzeugt es nicht. Das heißt, wenn das Potential des Anschlusses der Halbleiteranordnung im vorherbestimmten Bereich der normalen Eingangsspannung liegt, erzeugt die bekannte Schaltung zum Detektieren hoher Spannungen das Steuersignal zum Starten des spezifischen Modus der Anordnung nicht. Wenn jedoch das Potential des Anschlusses der Halbleiteranordnung um den vorherbestimmten Wert höher ist als die normale Eingangsspannung, erzeugt die bekannte Schaltung zum Detektieren hoher Spannungen das Steuersignal, und die Halbleiteranordnung wechselt zum spezifischen Modus, z.B. zum Testmodus.
Wenn jedoch das Energieleitungspotential der Halbleiteranordnung nicht stabil ist, beispielsweise unmittelbar nachdem die Halbleiteranordnung EIN geschaltet wird, und wenn sich so das Energieleitungspotential der Anordnung allmählich erhöht, während das normale Modussignal der normalen Eingangsspannung kontinuierlich an den Anschluß der Halbleiteranordnung angelegt wird, kann das normale Modussignal des Anschlusses der Halbleiteranordnung um den vorherbestimmten Wert höher sein als das erhöhte Energieleitungspotential. Das heißt, das normale Signal der normalen Eingangsspannung wird als das Steuersignal zum Starten des spezifischen Modus der Halbleiteranordnung angesehen. Demgemäß kann die bekannte Schaltung zum Detektieren hoher Spannungen irrtümlich ein Steuersignal erzeugen, ohne das spezifische Modussignal zu empfangen, und die Halbleiteranordnung kann durch das falsche Steuersignal zum spezifischen Modus geändert werden.
In der JP-A-5 719 676 ist beispielsweise eine Anordnung bekannt, die nicht in Betrieb ist, bis der Energiezufuhrpegel Vcc erreicht, eine derartige Anordnung würde jedoch das Detektieren eines spezifischen Modussignals verhindern, während die Anordnung eingeschaltet wird.
Gemäß dieser Erfindung hat eine Schaltung zum Detektieren hoher Spannungen, die in einer Halbleiteranordnung enthalten ist, Anschlüsse zum Erzeugen eines Steuersignals zum Starten eines spezifischen Betriebsmodus der Halbleiteranordnung, wenn das Potential eines spezifischen Modussignals, das um einen vorherbestimmten Wert höher ist als eine normale Eingangsspannung mit einem vorherbestimmten Bereich, an zumindest einen der Anschlüsse der Halbleiteranordnung angelegt wird, wobei die Detektorschaltung für hohe Spannungen umfaßt:
eine erste Energiezufuhreinrichtung für ein hohes Potential;
eine zweite Energiezufuhreinrichtung für ein niedriges Potential;
einen Blockiertransistor mit einer Steuerelektrode und zwei anderen Elektroden, wobei die Steuerelektrode mit der ersten Energiezufuhreinrichtung gekoppelt ist, und eine der zwei anderen Elektroden mit dem zumindest einen der Anschlüsse verbunden ist, und wobei der Blockiertransistor EIN schaltet, wenn das Potential der Steuerelektrode um die Schwellenspannung des Blockiertransistors höher ist als das Potential der einen der zwei anderen Elektroden; und
eine Diskriminierungsschaltung mit einem ersten Ende und einem zweiten Ende, zur Ausgabe des Steuersignals aus dem zweiten Ende der Diskriminierungsschaltung, wenn das Potential des ersten Endes der Diskriminierungsschaltung höher ist als die Schwellenspannung der Diskriminierungsschaltung, da der Blockiertransistor EIN geschaltet ist,
dadurch gekennzeichnet, daß die Detektorschaltung auch eine Pegelverschiebeeinrichtung enthält, die ein Eingangsende und ein Ausgangsende aufweist, wobei das Eingangsende mit der anderen der zwei anderen Elektroden des Blockiertransistors verbunden ist, und wobei die Pegelverschiebeeinrichtung ein Potential am Ausgangsende erhält, das um einen pegelverschobenen Wert niedriger ist als das Potential an ihrem Eingangsende; und
eine Widerstandseinrichtung mit einem ersten Ende und einem zweiten Ende, wobei das erste Ende mit dem Ausgangsende der Pegelverschiebeeinrichtung verbunden ist, und das zweite Ende mit der zweiten Energiezufuhreinrichtung verbunden ist, und wobei das erste Ende der Diskriminierungsschaltung mit dem Ausgangsende der Pegelverschiebeeinrichtung und mit dem ersten Ende der Widerstandseinrichtung verbunden ist;
wobei die Widerstandseinrichtung das Potential des ersten Endes auf dem niedrigen Potential der zweiten Energiezufuhreinrichtung hält, wenn das Potential des zumindest einen der Anschlüsse im vorherbestimmten Bereich der normalen Eingangsspannung liegt.
Die Pegelverschiebeeinrichtung kann zumindest einen MIS-Transistor mit einer Steuerelektrode und zwei anderen Elektroden enthalten. Die Steuerelektrode ist operativ mit einer der zwei anderen Elektroden verbunden. Die andere der zwei anderen Elektroden ist operativ mit dem ersten Ende der Widerstandseinrichtung verbunden. Der Pegelverschiebewert ist durch die Schwellenspannung zumindest eines MIS- Transistors bestimmt.
Die Widerstandseinrichtung kann einen MIS-Transistor vom Verarmungstyp mit einer Steuerelektrode und zwei anderen Elektroden enthalten. Die Steuerelektrode ist operativ mit einer der zwei anderen Elektroden und mit der zweiten Energiezufuhreinrichtung verbunden. Die andere der zwei anderen Elektroden ist operativ mit zumindest einem der Anschlüsse der Halbleiteranordnung zum Halten eines Leckstroms unter einem vorherbestimmten Standardstrom der Halbleiteranordnung verbunden.
Die vorliegende Erfindung wird nun beschrieben und gegenüber dem Stand der Technik unter Bezugnahme auf die beigeschlossenen Zeichnungen unterschieden, in denen:
Fig.1 ein Blockbild ist, das eine Halbleiteranordnung veranschaulicht, die eine Schaltung zum Detektieren hoher Spannungen enthält;
Fig.2 ein Schaltbild eines Beispiels einer herkömmlichen Schaltung zum Detektieren hoher Spannungen ist;
Fig.3 ein Kurvenbild ist, das die in Fig.2 gezeigte Schaltung zum Detektieren hoher Spannungen zum Zeitpunkt des EIN Schaltens der Halbleiteranordnung veranschaulicht;
Fig.4 ein Blockschaltbild ist, das eine Verriegelungsschaltung veranschaulicht, an die eine Schaltung zum Detektieren hoher Spannungen angelegt wird;
Fig.5 ein Blockschaltbild ist, das eine EPROM-Anordnung veranschaulicht, an die eine Schaltung zum Detektieren hoher Spannungen angelegt wird;
Fig.6 ein Blockschaltbild ist, das eine Halbleiterspeicheranordnung mit einer ECC-Schaltung veranschaulicht, an die eine Schaltung zum Detektieren hoher Spannungen angelegt wird;
Fig.7 ein Blockbild ist, das eine Schaltung zum Detektieren hoher Spannungen veranschaulicht, wobei ein allgemeines Konzept der vorliegenden Erfindung erläutert wird;
Fig.8 ein Schaltbild einer bevorzugten Ausführungsform einer Schaltung zum Detektieren hoher Spannungen gemäß der vorliegenden Erfindung ist; und
Fig.9 ein Kurvenbild ist, das die in Fig.8 gezeigte Schaltung zum Detektieren hoher Spannungen zum Zeitpunkt des EIN Schaltens der Halbleiteranordnung veranschaulicht.
Zum besseren Verständnis der bevorzugten Ausführungsformen werden zuerst die Probleme in der verwandten Technik erläutert.
Fig.1 ist ein Blockbild, das eine Halbleiteranordnung veranschaulicht, die eine Schaltung zum Detektieren hoher Spannungen enthält. Wie in Fig.1 gezeigt, ist ein Anschluß 32 einer Halbleiteranordnung 30 mit einer internen Schaltung 35 verbunden, und ein Signal des Anschlusses 32 wird direkt zur internen Schaltung 35 übertragen. Der Anschluß 32 ist auch mit einer Schaltung 31 zum Detektieren hoher Spannungen verbunden. Wenn ein Potential eines spezifischen Modussignals, das um einen vorherbestimmten Wert höher ist als die normale Eingangsspannung mit einem vorherbestimmten Bereich, an den Anschluß 32 der Halbleiteranordnung 30 angelegt wird, erzeugt die Schaltung 31 zum Detektieren hoher Spannungen ein Steuersignal. Das Steuersignal wird zu einer spezifischen Modusschaltung 33 übertragen, und die spezifische Modusschaltung 33 stellt die interne Schaltung auf einen spezifischen Modus. Das heißt, wenn das spezifische Modussignal an den Anschluß 32 der Halbleiteranordnung 30 angelegt wird, wechselt die Halbleiteranordnung 30 zum spezifischen Modus, z.B. zu einem Testmodus.
Fig.2 ist ein Schaltbild eines Beispiels einer herkömmlichen Schaltung zum Detektieren hoher Spannungen. Die Schaltung zum Detektieren hoher Spannungen ist in einer Halbleiteranordnung, wie in der obigen Beschreibung mit Bezugnahme auf Fig.1, enthalten. Wenn ein spezifisches Modussignal, z.B. 8 Volt, das um einen vorherbestimmten Wert höher ist als eine normale Eingangsspannung mit einem vorherbestimmten Bereich, z.B. von 0 Volt bis 5 Volt, an einen Anschluß 12 der Halbleiteranordnung angelegt wird, erzeugt die Schaltung zum Detektieren hoher Spannungen ein Steuersignal S&sub0;&sub1; zum Starten eines spezifischen Modus der Halbleiteranordnung.
Eine Source eines Leckstrom-Sperrtransistors Q&sub1;&sub1;, der ein MIS-Transistor vom p-Kanal-Typ ist, ist mit dem Anschluß 12 der Halbleiteranordnung verbunden, und ein Gate und ein Drain des Transistors Q&sub1;&sub1; sind gemeinsam mit einer Source eines MIS-Transistors Q&sub1;&sub3; vom p-Typ verbunden. Ein Gate bzw. Drain des Transistors Q&sub1;&sub3; sind mit einem Gate bzw. Drain eines MIS-Transistors Q&sub1;&sub3; vom n-Kanal-Typ verbunden, und eine Source des Transistors Q&sub1;&sub4; ist mit Erde- GND verbunden. Ein gemeinsames Gate beider Transistoren Q&sub1;&sub3; und Q&sub1;&sub4; ist mit einer Energieleitung Vcc (das Bezugszeichen Vcc bezeichnet auch ein Energieleitungspotential) verbunden. Ein gemeinsamer Drain beider Transistoren Q&sub1;&sub3; und Q&sub1;&sub4; ist mit einem gemeinsamen Gate einer ersten Inverterschaltung 15 verbunden, die aus einem MIS-Transistor Q&sub1;&sub5;&sub1; vom p-Typ und einem MIS-Transistor Q&sub1;&sub5;&sub2; vom n-Typ besteht. Ein gemeinsamer Drain der ersten Inverterschaltung 15 ist mit einem gemeinsamen Gate einer zweiten Inverterschaltung 16 verbunden, die aus einem MIS-Transistor Q&sub1;&sub6;&sub1; vom p-Typ und einem MIS-Transistor Q&sub1;&sub6;&sub2; vom n-Typ besteht. Ein gemeinsamer Drain der zweiten Inverterschaltung 16 ist ein Ausgangs ende 19 der Schaltung zum Detektieren hoher Spannungen, und das Steuersignal S&sub0;&sub1; wird vom Ausgangsende 19 zur internen Schaltung durch die spezifische Modusschaltung der Halbleiteranordnung übertragen. In der obigen Beschreibung sind Sourcen der Transistoren Q&sub1;&sub5;&sub1; und Q&sub1;&sub6;&sub1; mit der Energieleitung Vcc sowie Sourcen der Transistoren Q&sub1;&sub5;&sub2; und Q&sub1;&sub6;&sub2; mit der Erd-GND verbunden.
Wenn in der obigen Schaltung zum Detektieren hoher Spannungen das Energieleitungspotential Vcc stabilisiert, d.h. 5 Volt, ist und ein normales Modussignal innerhalb der normalen Eingangsspannung, z.B. von 0 Volt bis 5 Volt, an den Anschluß 12 angelegt wird, erzeugt die Schaltung zum Detektieren hoher Spannungen das Steuersignal nicht. Da das Potential der Source des Transistors Q&sub1;&sub3; nicht um die Schwellenspannung des Transistors Q&sub1;&sub3; höher ist als das Potential des Gates des Transistors Q&sub1;&sub3;, wird der Transistor Q&sub1;&sub3; nicht EIN geschaltet. Demgemäß ist das Potential des gemeinsamen Gates der ersten Inverterschaltung 15 auf einem niedrigen Pegel, das Potential des gemeinsamen Gates der zweiten Inverterschaltung 16 auf einem hohen Pegel und das Ausgangsende 19 der Schaltung zum Detektieren hoher Spannungen auf dem niedrigen Pegel. Das heißt, das Steuersignal S&sub0;&sub1; wird nicht erzeugt, und die Halbleiteranordnung setzt in einem normalen Modusbetrieb fort.
Wenn das Energieleitungspotential Vcc stabilisiert, z.B. 5 Volt, ist und das spezifische Modussignal, z.B. 8 Volt, das um einen vorherbestimmten Wert höher ist als die normale Eingangsspannung, an den Anschluß 12 angelegt wird, erzeugt die Schaltung zum Detektieren hoher Spannungen das Steuersignal. Da das Potential der Source des Transistors Q&sub1;&sub3; um die Schwellenspannung des Transistors Q&sub1;&sub3; höher ist als das Potential des Gates des Transistors Q&sub1;&sub3;, wird der Transistor Q&sub1;&sub3; EIN geschaltet. Demgemäß ist das Potential des gemeinsamen Gates der ersten Inverterschaltung 15 auf dem hohen Pegel, das Potential des gemeinsamen Gates der zweiten Inverterschaltung 16 auf dem niedrigen Pegel und das Ausgangsende 19 der Schaltung zum Detektieren hoher Spannungen auf dem hohen Pegel. Das heißt, das Startsignal S&sub0;&sub1; wird erzeugt, und die Halbleiteranordnung wechselt zum spezifischen Modusbetrieb.
Fig.3 ist ein Kurvenbild, das die in Fig.2 gezeigte herkömmliche Schaltung zum Detektieren hoher Spannungen zum Zeitpunkt des EIN Schaltens der Halbleiteranordnung veranschaulicht.
Wenn in Fig.3 das Energieleitungspotential Vcc zu einem Zeitpunkt t&sub1;&sub4; eines Potentials V&sub1;&sub0; (z.B. 5 Volt) stabilisiert ist und das spezifische Modussignal, in Fig.3 durch eine Linie c&sub1; gezeigt, eines Potentials V&sub1;&sub3; (z.B. 8 Volt), das um den vorherbestimmten Wert höher ist als die normale Eingangsspannung unter einem Potential V&sub1;&sub0;, an den Anschluß 12 der Halbleiteranordnung angelegt wird, erzeugt die Schaltung zum Detektieren hoher Spannungen das Steuersignal S&sub0;&sub1;.
Wenn die Halbleiteranordnung, welche die Schaltung zum Detektieren hoher Spannungen enthält, zu einem Zeitpunkt t&sub1;&sub0; EIN geschaltet wird, wird das Energieleitungspotential Vcc allmählich von 0 Volt zum Zeitpunkt t&sub1;&sub0; auf das stabilisierte Energieleitungspotential V&sub1;&sub0; (z.B. 5 Volt) zu einem Zeitpunkt t&sub1;&sub3; erhöht, gezeigt durch eine Linie a&sub1; in Fig.3, bis das Energieleitungspotential Vcc stabilisiert ist. Gleichzeitig wird das normale Modussignal der normalen Eingangsspannung (z.B. unter 5 Volt) kontinuierlich an den Anschluß der Halbleiteranordnung angelegt, durch eine Linie b&sub1; in Fig.3 gezeigt, und die Schaltung zum Detektieren hoher Spannungen kann ein falsches Steuersignal zum Starten des spezifischen Modus der Halbleiteranordnung erzeugen, da, wenn die Halbleiteranordnung EIN geschaltet ist und das Energieleitungspotential Vcc der Anordnung allmählich erhöht wird, das normale Modussignal der normalen Eingangsspannung als Startsignal angesehen wird, das um den vorherbestimmten Wert höher ist als das erhöhte Energieleitungspotential a&sub1; unter einem Potential V&sub1;&sub2; zu einem Zeitpunkt t&sub1;&sub2;. In Fig.3 ist das Potential V&sub1;&sub1; zu einem Zeitpunkt t&sub1;&sub1; ein Betriebspotential der Anordnung, das heißt das Potential V&sub1;&sub1; ist ein Betriebspotential der Inverterschaltung der Anordnung. Daher kann die Schaltung zum Detektieren hoher Spannungen das falsche Steuerignal vom Zeitpunkt t&sub1;&sub1; zum Zeitpunkt t&sub1;&sub2; erzeugen, wenn die Halbleiteranordnung EIN geschaltet wird und ein Energieleitungspotential der Anordnung allmählich erhöht wird, während das Potential des Anschlusses der Halbleiteranordnung innerhalb einer normalen Eingangsspannung mit einem vorherbestimmten Bereich liegt.
Als nächstes werden die Probleme von Halbleiterschaltungen, bei denen die obige bekannte Schaltung zum Detektieren hoher Spannungen verwendet wird, mit Bezugnahme auf Fig.4, 5 und 6 beschrieben.
Fig.4 ist ein Blockschaltbild, das eine Verriegelungsschaltung veranschaulicht, an die eine Schaltung zum Detektieren hoher Spannungen angelegt wird. In Fig.4 ist die Verriegelungsschaltung in einer Halbleiteranordnung (nicht gezeigt), z.B. einer Halbleiterspeicheranordnung, enthalten. Die Verriegelungsschaltung ist zum Einstellen der Halbleiteranordnung kontinuierlich auf einen spezifischen Modus verwendbar, ohne daß ein spezifisches Modussignal kontinuierlich an einen Anschluß 2a angelegt wird. Ein Signal des Anschlusses 2a wird direkt zur internen Schaltung übertragen, wie durch das Bezugszeichen D&sub1; gezeigt. Signale der Anschlüsse 2b und 2c werden durch die Puffer B&sub2; bzw. B&sub3; zur internen Schaltung übertragen, wie durch die Bezugszeichen D&sub2; und D&sub4; gezeigt. Das heißt, die Halbleiteranordnung wechselt durch einmaligen Empfang des spezifischen Signals zum spezifischen Modus und fährt im spezifischen Modus fort, und daher können alle Anschlüsse 2a, 2b und 2c als Eingangsanschlüsse im spezifischen Modus verwendet werden. Im Fall eines normalen Modusbetriebs der Halbleiteranordnung kann ein Ausgangssignal D&sub3; eines NAND-Gates NG&sub5; in Übereinstimmung mit einem Signal des Anschlusses 2c auf einen niedrigen Pegel oder einen hohen Pegel geändert werden. Andererseits ist im spezifischen Modusbetrieb der Halbleiteranordnung das Ausgangssignal D&sub3; des NAND-Gates NG&sub5; unabhängig vom Signal des Anschlusses 2c auf den hohen Pegel festgelegt. Das heißt, die Halbleiteranordnung wird durch das Signal D&sub3; mit hohem Pegel auf den spezifischen Modus, z.B. einen Testmodus, festgelegt. In der obigen Beschreibung ist der Testmodus zum Testen der Halbleiteranordnung, bevor die Halbleiteranordnung von einer Produktionsstätte weitergeleitet wird.
Die bekannte Schaltung zum Detektieren hoher Spannungen kann ein falsches Steuersignal erzeugen, ohne das spezifische Modussignal zu empfangen, beispielsweise wird die Halbleiteranordnung EIN geschaltet und das Energieleitungspotential der Anordnung allmählich erhöht, während das normale Modussignal der normalen Eingangsspannung kontinuierlich an den Anschluß der Halbleiteranordnung angelegt wird. Demgemäß kann die an die bekannte Schaltung zum Detektieren hoher Spannungen angelegte Verriegelungsschaltung kontinuierlich das Steuersignal zum Starten des spezifischen Modus der Halbleiteranordnung erzeugen, ohne daß das spezifische Signal kontinuierlich an einen Anschluß der Halbleiteranordnung angelegt wird.
Fig.5 ist ein Blockschaltbild, das eine EPROM-Anordnung veranschaulicht, an die eine Schaltung zum Detektieren hoher Spannungen angelegt wird. In Fig.5 weist die EPROMAnordnung eine Vielzahl von Anschlüssen T&sub1; bis Tj auf, die mit einem Adressenpuffer 51 verbunden sind. Die EPROM-Anordnung hat eine Funktion zum Auswählen aller Wortleitungen WL&sub1; bis WLm und eine Funktion zum Auswählen aller Bitleitungen BL&sub1; bis BLn zum Testen aller Speicherzellen. Die Funktion zum Auswählen aller Wortleitungen wird durch ein erstes spezifisches Modussignal bestimmt, das an den Anschluß T&sub1; angelegt wird, und die Funktion zum Auswählen aller Bitleitungen wird durch ein zweites spezifisches Modussignal bestimmt, das an den Anschluß Tj angelegt wird. Es ist zu beachten, daß das erste und zweite spezifische Modussignal nicht gleichzeitig an die Anschlüsse T&sub1; und Tj angelegt werden sollten.
Die bekannte Schaltung 10a zum Detektieren hoher Spannungen kann jedoch ein falsches Steuersignal S0a erzeugen, ohne das erste spezifische Modusslgnal zu empfangen, und gleichzeitig kann die bekannte Schaltung 10b zum Detektieren hoher Spannungen ein falsches Steuersignal S0b erzeugen, ohne das zweite spezifische Modussignal zu empfangen, beispielsweise zum Zeitpunkt des EIN Schaltens der EPROMAnordnung und des allmählichen Erhöhens des Energieleitungspotentials der EPROM-Anordnung, während das normale Modussignal der normalen Eingangsspannung kontinuierlich an die Anschlüsse T&sub1; und Tj der EPROM-Anordnung angelegt wird. Wenn die Schaltungen 10a und 10b zum Detektieren hoher Spannungen gleichzeitig falsche Startsignale S0a und S0b erzeugen, werden alle Wortleitungen WL&sub1; und WLm und ferner alle Bitleitungen Bl&sub1; bis BLn ausgewählt, und daher fließt ein bestimmter Strom (z.B. etwa 1 uA) in allen Speicherzellen der EPROM-Anordnung. Wenn beispielsweise eine Speicherkapazität des EPROM 64 Kbit und der in jeder Zelle fließende Strom 1 uA beträgt, ist der in der EPROM-Anordnung fließende Strom 64 mA, und wenn eine Speicherkapazität der EPROM 256 Kbit und der in jeder Zelle fließende Strom 1 uA beträgt, ist der in der EPROM-Anordnung fließende Strom etwa 260 mA. Wenn ein derartig großer Strom in der EPROM- Anordnung fließt, können periphere Schaltungen, d.h. die Energiezufuhr 54, der EPROM-Anordnung derartige große Ströme nicht zuführen. So kann ein Energieleitungspotential nicht auf das normale Potential erhöht werden, und das Energieleitungspotential bleibt auf einem bestimmten Wert unter dem normalen Energieleitungspotential. Wenn das Energieleitungspotential auf einem bestimmten Wert bleibt, wird das normale Modussignal der normalen Eingangsspannung kontinuierlich als das spezifische Modussignal angesehen, das um den vorherbestimmten Wert höher ist als das Energieleitungspotential. Demgemäß wird das Fließen des großen Stromes in der EPROM-Anordnung fortgesetzt, bis die EPROM-Anordnung zerstört wird.
Fig.6 ist ein Blockbild, das eine Halbleiteranordnung mit einer Fehlerprüf- und -korrektur (ECC)-Schaltung veranschaulicht, an die eine Schaltung zum Detektieren hoher Spannungen angelegt wird. In Fig.6 hat die ECC-Schaltung Schalteinrichtungen S&sub1; bis S&sub7; und ein Register 68 zum Einstellen von Signalen, um das Schalten der Schalteinrichtungen durch ein Verriegelungssteuersignal zu steuern. Es gibt die folgenden drei Modi in der Halbleiterspeicheranordnung mit der ECC-Schaltung in Übereinstimmung mit einem Zustand des Registers 68: einen normalen Modus für einen Normalbetrieb mit Fehlerkorrektur, einen Testmodus zum Testen von Informationsbits und einen Testmodus zum Testen von Prüfbits. Als Ergebnis der obigen drei Modi können die Informationsbits und die Prüfbits unabhängig ohne den normalen Betriebsmodus getestet werden. Das Register 68 wird durch das Ausgangssignal S0c der Schaltung 10 zum Detektieren hoher Spannungen gesteuert. Das heißt, wenn die Schaltung 10 zum Detektieren hoher Spannungen ein Steuersignal für den Testmodus der ECC-Schaltung erzeugt, wechselt die ECC-Schaltung vom normalen Modus für einen Normalbetrieb mit Fehlerkorrektur zum Testmodus zum Testen von Informationsbits oder zum Testmodus zum Testen von Prüfbits.
Die bekannten Schaltungen zum Detektieren hoher Spannungen können jedoch ein falsches Steuersignal erzeugen, ohne das spezifische Modussignal zu empfangen, wenn die Halbleiterspeicheranordnung mit der ECC-Schaltung EIN geschaltet und das Energieleitungspotential der Anordnung allmählich erhöht wird. Dann kann die ECC-Schaltung durch das falsche Steuersignal vom Normalbetrieb mit Fehlerkorrektur zum Testmodus zum Testen von Informationsbits oder zum Testmodus zum Testen von Prüfbits wechseln.
Mit Bezugnahme auf Fig.7, 8 und 9 werden die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben.
Fig.7 ist ein Blockbild, das eine Schaltung zum Detektieren hoher Spannungen veranschaulicht, wobei ein allgemeines Konzept der vorliegenden Erfindung erläutert wird.
Wie in Fig.7 gezeigt, ist eine Schaltung zum Detektieren hoher Spannungen der vorliegenden Erfindung in einer Halbleiteranordnung mit Anschlüssen 2 zum Erzeugen eines Steuersignals S&sub0; zum Starten eines spezifischen Modus der Halbleiteranordnung enthalten, wenn ein Potential eines spezifischen Modussignals, das um einen vorherbestimmten Wert höher ist als eine normale Eingangsspannung mit einem vorherbestimmten Bereich, an zumindest einen der Anschlüsse 2 der Halbleiteranordnung angelegt wird.
Die Schaltung zum Detektieren hoher Spannungen enthält eine erste Energiezufuhreinrichtung 7, eine zweite Energiezufuhreinrichtung 8, eine Pegelverschiebeeinrichtung 4, eine Widerstandseinrichtung 6 und eine Diskriminierungsschaltung 5. Die erste Energiezufuhreinrichtung 7 wird für ein hohes Potential und die zweite Energiezufuhreinrichtung 8 für ein niedriges Potential verwendet. Der Blockiertransistor 3 hat eine Steuerelektrode und zwei andere Elektroden, wobei die Steuerelektrode operativ mit der ersten Energiezufuhreinrichtung 7 und eine der zwei anderen Elektroden operativ mit zumindest einem der Anschlüsse 2 der Halbleiteranordnung verbunden ist, um den Blockiertransistor 3 EIN zu schalten, wenn ein Potential der Steuerelektrode um die Schwellenspannung des Blockiertransistors 3 höher ist als ein Potential der zwei anderen Elektroden 2.
Die Pegelverschiebeeinrichtung 4 weist ein Eingangsende und ein Ausgangsende auf, wobei das Eingangsende operativ mit der anderen der zwei anderen Elektroden des Blockiertransistors 3 verbunden ist, um ein Potential am Ausgangsende zu erhalten, das um einen Pegelverschiebewert niedriger ist als das Potential des Eingangsendes. Die Widerstandseinrichtung 6 hat ein erstes Ende und ein zweites Ende, wobei das erste Ende operativ mit dem Ausgangsende der Pegelverschiebeeinrichtung 4 verbunden ist, und das zweite Ende operativ mit der zweiten Energiezufuhreinrichtung 8 verbunden ist, um das Potential des ersten Endes auf dem niedrigen Potential der zweiten Energiezufuhreinrichtung 8 zu halten, wenn ein Potential zumindest eines der Anschlüsse 2 der Halbleiteranordnung im vorherbestimmten Bereich der normalen Eingangsspannung liegt. Die Diskriminierungsschaltung 5 hat ein erstes Ende und ein zweites Ende, wobei das erste Ende der Diskriminierungsschaltung 5 operativ mit dem Ausgangsende der Pegelverschiebeeinrichtung 4 und mit dem ersten Ende der Widerstandseinrichtung 6 verbunden ist, zur Ausgabe des Steuersignals S&sub0; an das zweite Ende der Diskriminierungsschaltung 5, wenn das Potential des ersten Endes der Diskriminierungsschaltung 5 höher ist als die Schwellenspannung der Diskriminierungsschaltung 5.
Fig.8 ist ein Schaltbild einer bevorzugten Ausführungsform einer Schaltung zum Detektieren hoher Spannungen gemäß der vorliegenden Erfindung. Die Schaltung zum Detektieren hoher Spannungen ist in der Halbleiteranordnung, wie in der obigen Beschreibung, enthalten. Wenn ein spezifisches Modussignal, z.B. 8 Volt, das um einen vorherbestimmten Wert höher ist als eine normale Eingangsspannung mit einem vorherbestimmten Bereich, z.B. 0 Volt bis 5 Volt, an den Anschluß 2 der Halbleiteranordnung angelegt wird, erzeugt die Schaltung zum Detektieren hoher Spannungen ein Steuersignal S&sub0; zum Starten eines spezifischen Modus der Halbleiteranordnung.
Eine Source eines Leckstrom-Sperrtransistors Q&sub1;, der ein MIS-Transistor vom p-Typ ist, ist mit einem Anschluß 2 der Halbleiteranordnung verbunden. Ein Gate und ein Drain des Transistors Q&sub1; sind gemeinsam mit einer Source eines Blockiertransistors Q&sub3; verbunden, der ein MIS-Transistor vom p-Typ ist. Der Leckstrom-Sperrtransistor Q&sub1; ist zum Halten eines Leckstroms unter einem vorherbestimmten Standardstrom der Halbleiteranordnung. Daher ist das Potential der Source des Transistors Q&sub3; um die Schwellenspannung des Transistors Q&sub1; niedriger als das Potential des Anschlusses 2.
Ein Gate des Blockiertransistors Q&sub3; ist mit einer Energieleitung Vcc und ein Drain des Transistors Q&sub3; mit einem Eingangsende einer Pegelverschiebeschaltung 4 verbunden. Wenn ein Potential des Gates des Transistors Q&sub3; um die Schwellenspannung des Blockiertransistors Q&sub3; höher ist als das Potential der Source des Transistors Q&sub3;, wird der Blockiertransistor Q&sub2; EIN geschaltet.
Die Pegelverschiebeschaltung 4 enthält eine Anzahl von k MIS-Transistoren Q&sub4;&sub1;, ..., Q4k. In einem ersten Transistor Q&sub4;&sub1; der Pegelverschiebeschaltung 4 sind ein Gate und ein Drain des Transistors Q&sub4;&sub1; gemeinsam mit dem Drain des Blockiertransistors Q&sub3; als Eingangsende der Pegelverschiebeschaltung 4 verbunden. Eine Source des ersten Transistors Q&sub4;&sub1; ist mit einem Gate und einem Drain eines zweiten Transistors der Pegelverschiebeschaltung 4 verbunden, und eine Source des zweiten Transistors ist mit einem Gate und einem Drain eines dritten Transistors der Pegelverschiebeschaltung 4 so wie der erste Transistor Q&sub4;&sub1; verbunden. Eine Source eines letzten Transistors Q4k ist als Eingangsende der Pegelverschiebeschaltung 4 mit einem Drain eines Widerstandstransistors Q&sub6; und mit einem ersten Ende einer Diskriminierungsschaltung 5 verbunden. Die Pegelverschiebeschaltung 4 wird zum Erhalten eines Potentials des Ausgangs verwendet, das um einen Pegelverschiebewert niedriger ist als ein Potential des Eingangsendes. Der Pegelverschiebewert ist durch eine Summe der Schwellenspannung der Anzahl von k MIS-Transistoren Q&sub4;&sub1;, ..., Q4k in der Pegelverschiebeschaltung 4 bestimmt.
Die Diskriminierungsschaltung 5 enthält eine erste Inverterschaltung 5a und eine zweite Inverterschaltung 5b, die erste Inverterschaltung 5a besteht aus einem MIS-Transistor Q&sub5;&sub1; vom p-Typ und einem MIS-Transistor Q&sub5;&sub2; vom n-Typ, und die zweite Inverterschaltung 5b besteht aus einem MIS-Transistor Q&sub5;&sub3; vom p-Typ und einem MIS-Transistor Q&sub5;&sub4; vom n-Typ. Das erste Ende der Diskriminierungsschaltung 5, das ein gemeinsames Gate der ersten Inverterschaltung 5a ist, ist mit dem Ausgangsende der Pegelverschiebeschaltung 4 und mit dem Drain eines Widerstandstransistors Q&sub6; verbunden. Die Diskriminierungsschaltung 5 ist für die Ausgabe des Steuersignals S&sub0; zum Starten des spezifischen Modus der Halbleiteranordnung zu einem zweiten Ende der Diskriminierungsschaltung 5, das ein gemeinsamer Drain der Inverterschaltung 5b ist. Das heißt, die Diskriminierungsschaltung 5 erzeugt das Steuersignal S&sub0;, wenn das Potential des gemeinsamen Gates der ersten Inverterschaltung 5a höher ist als die Schwellenspannung der ersten Inverterschaltung 5a. In der obigen Beschreibung ist die zweite Inverterschaltung 5b zum Vervollständigen und Invertieren des Ausgangssignals der ersten Inverterschaltung 5a, Sourcen der Transistoren Q&sub5;&sub1; und Q&sub5;&sub3; sind mit der Energieleitung Vcc und die Sourcen der Transistoren Q&sub5;&sub2; und Q&sub5;&sub4; mit der Erd-GND verbunden.
Der Widerstand Q&sub6; ist ein MIS-Transistor vom Verarmungstyp, und ein Gate und eine Source des Transistors Q&sub6; sind gemeinsam mit der Erd-GND verbunden. Der Widerstandstransistor Q&sub6; ist zum Halten des Potentials des Drains des Transistors Q&sub6; auf dem niedrigen Potential der Erd-GND, wenn ein Potential des Anschlusses 2 der Halbleiteranordnung im vorherbestimmten Bereich der normalen Eingangsspannung liegt. Das heißt, der Widerstandstransistor Q&sub6; läßt eine unnötige elektrische Ladung am Eingangsende der Diskriminierungsschaltung 5 zur Erde-GND fließen, wenn das Potential des Eingangsendes vom hohen Pegel zum niedrigen Pegel wechselt.
Mit Bezugnahme auf Fig.8 wird der Betrieb der Schaltung zum Detektieren hoher Spannungen beschrieben, wenn das Energieleitungspotential Vcc der Halbleiteranordnung stabilisiert, z.B. 5 Volt, ist.
Zuerst wird der normale Modusbetrieb der Halbleiteranordnung beschrieben. Wenn die die Schaltung zum Detektieren hoher Spannungen enthaltende Halbleiteranordnung als normaler Modusbetrieb verwendet wird, das heißt, das normale Modussignal im vorherbestimmten Bereich der normalen Eingangsspannung, z.B. 0 bis 5 Volt, das nicht höher ist als das Energieleitungspotential Vcc von 5 Volt, welches von einer weiteren Anordnung zugeführt wird, wird an den Anschluß 2 der Halbleiteranordnung angelegt. Das Potential des Eingangssignals des Anschlusses 2 wird auf die Schwellenspannung des Transistors Q&sub1; herabgesetzt, indem der Leckstrom zum Transistor Q&sub1; gesperrt wird und er an die Source des Blockiertransistors Q&sub3; angelegt wird.
Daher wird der Blockiertransistor Q&sub3; AUS geschaltet, da der Transistor Q&sub3; nur dann EIN geschaltet wird, wenn das Potential der Source des Transistors Q&sub3; um die Schwellenspannung des Transistors Q&sub3; höher ist als das Potential des Gates des Transistors Q&sub3;, welches das Energieleitungspotential Vcc ist. Daher ist das Eingangsende der Pegelverschiebeschaltung 4 auf dem niedrigen Pegel, und das gemeinsame Gate der ersten Inverterschaltung 5a ist auch auf dem niedrigen Pegel, und so befindet sich der gemeinsame Drain der zweiten Inverterschaltung 5b auf dem niedrigen Pegel. Das heißt, wenn das Energieleitungspotential Vcc stabilisiert ist, während das normale Modussignal an den Anschluß 2 angelegt wird, erzeugt die Schaltung zum Detektieren hoher Spannungen das Steuersignal S&sub0; zum Starten des spezifischen Modus der Halbleiteranordnung nicht.
Als nächstes wird der spezifische Modusbetrieb der Halbleiteranordnung beschrieben. Wenn die die Schaltung zum Detektieren hoher Spannungen enthaltende Halbleiteranordnung als spezifischer Modusbetrieb, z.B. Testmodusbetrieb, verwendet wird. Das heißt, das spezifische Modussignal, z.B. 8 Volt, das um den vorherbestimmten Wert höher ist als die normale Eingangsspannung, wird an den Anschluß 2 der Halbleiteranordnung angelegt. Das-Potential der Source des Transistors Q&sub3; ist um die Schwellenspannung des Transistors Q&sub3; höher als das Potential des Gates des Transistors Q&sub3;, das Potential des Eingangssignals des Anschlusses 2 wird jedoch auf die Schwellenspannung des Transistors Q&sub1; herabgesetzt, indem der Leckstrom am Transistor Q&sub1; gesperrt und er an die Source des Blockiertransistors Q&sub3; angelegt wird.
Demgemäß wird der Blockiertransistor Q&sub3; EIN geschaltet, und das Eingangsende der Pegelverschiebeschaltung 4 ist auf dem hohen Pegel. Obwohl das Potential des Eingangsendes der Pegelverschiebeschaltung 4 durch die Transistoren Q&sub4;&sub1;, ..., Q4k auf die Summe der Schwellenspannungen der Anzahl von k MIS-Transistoren Q&sub4;&sub1;, ..., Q4k in der Pegelverschiebeschaltung 4 herabgesetzt wird, welche die Schwellenspannung der Pegelverschiebeschaltung 4 ist, ist das Ausgangsende der Pegelverschiebeschaltung 4 weiterhin auf dem hohen Pegel. Das heißt, das Potential des Ausgangs der Pegelverschiebeschaltung 4 ist höher als die Schwellenspannung der ersten Inverterschaltung 5a, und das Potential des spezifischen Modussignals ist durch die Schwellenspannungen der Transistoren Q&sub1; und Q&sub3;, der Pegelverschiebeschaltung 4 und der ersten Inverterschaltung 5a bestimmt. Daher ist das gemeinsame Gate der ersten Inverterschaltung 5a auf dem hohen Pegel, und so ist auch der gemeinsame Drain der zweiten Inverterschaltung auf dem hohen Pegel. Das heißt, wenn das Energieleitungspotential Vcc stabilisiert ist und das spezifische Modussignal an den Anschluß 2 angelegt wird, erzeugt die Schaltung zum Detektieren hoher Spannungen das Steuersignal S&sub0; zum Starten des spezifischen Modus der Halbleiteranordnung.
Mit Bezugnahme auf Fig.9 wird der Betrieb der Schaltung zum Detektieren hoher Spannungen beschrieben, wenn das Energieleitungspotential Vcc der Halbleiteranordnung nicht stabilisiert ist, z.B. wenn die Halbleiteranordnung EIN geschaltet wird.
Fig.9 ist ein Kurvenbild, das die in Fig.8 gezeigte Schaltung zum Detektieren hoher Spannungen zum Zeitpunkt des EIN Schaltens der Halbleiteranordnung veranschaulicht.
Wenn die die Schaltung zum Detektieren hoher Spannungen enthaltende Halbleiteranordnung zu einem Zeitpunkt t&sub0; EIN geschaltet wird, wird das Energieleitungspotential Vcc allmählich vom Zeitpunkt t&sub0; bis zu einem Zeitpunkt t&sub3; erhöht, bis das Energieleitungspotential stabilisiert ist, wie durch eine Linie a in Fig.9 gezeigt. Wenn das normale Modussignal der normalen Eingangsspannung kontinuierlich an den Anschluß der Halbleiteranordnung angelegt wird, durch eine Linie b in Fig.9 gezeigt, und die Halbleiteranordnung gleichzeitig EIN geschaltet wird, wird das normale Modussignal mit dem Potential der Linie b als das spezifische Modussignal angesehen, da das Potential der Source des Blockiertransistors Q&sub3;, der ein Potential aufweist, das um die Schwellenspannungen des Transistors Q&sub1; niedriger ist als das Potential des normalen Modussignals, um die Schwellenspannungen des Transistors Q&sub3; höher ist als das Potential des Gates des Transistors Q&sub3;, welches das sich erhöhende Energieleitungspotential der Linie a ist. Daher wird der Blockiertransistor Q&sub3; vom Zeitpunkt t&sub0; bis zu einem Zeitpunkt t&sub2; EIN geschaltet, das heißt, der Blockiertransistor Q&sub3; ist bis zu dem Zeitpunkt EIN geschaltet, zu dem das normale Modussignal nicht als das spezifische Modussignal angesehen wird.
Wenn jedoch das Potential des Ausgangsendes der Pegelverschiebeschaltung auf dem niedrigen Pegel ist, wird der Blockiertransistor Q&sub3; EIN geschaltet. Es ist zu beachten, daß die Inverterschaltungen 5a und 5b nicht betrieben werden können, bis das Energieleitungspotential eine Betriebsspannung V&sub1; der Inverterschaltungen überschreitet. Demgemäß ist es möglich, in der Schaltung zum Detektieren hoher Spannungen ein falsches Steuersignal zum Starten des spezifischen Modus der Halbleiteranordnung von einem Zeitpunkt t&sub1; bis zum Zeitpunkt t&sub2; zu etzeugen. In der in Fig.8 gezeigten Schaltung zum Detektieren hoher Spannungen wird jedoch das Potential des Drains des Blockiertransistors durch die Pegelverschiebeschaltung 4 um den vorherbestimmten Wert herabgesetzt, und das Potential des gemeinsamen Gates der ersten Inverterschaltung 5a ist nicht höher als die Schwellenspannung der Inverterschaltung 5a (d.h. die Schwellenspannung des Transistors Q&sub5;&sub1; der ersten Inverterschaltung 5a). Demgemäß wird das falsche Steuersignal zum Starten des spezifischen Modus der Halbleiteranordnung nicht erzeugt, sogar wenn das Potential der Source des Blockiertransistors Q&sub3; um die Schwellenspannungen des Transistors Q&sub3; höher ist als das steigende Energieleitungspotential. Es ist zu beachten, daß der vorherbestimmte Spannungswert der Pegelverschiebeschaltung 4 durch das Bezugszeichen α, die Schwellenspannungen der Transistoren Q&sub1; und Q&sub3; durch Vth&sub1; bzw. Vth&sub3;, die Schwellenspannung des Transistors Q&sub5;&sub1; der ersten Inverterschaltung 5a duch Vth&sub5;&sub1;, die steigende Energieleitungsspannung durch Vx, das Potential des Eingangsendes der ersten Inverterschaltung 5a durch VG und das Potential des normalen Eingangssignals durch V&sub0; angegeben sind.
Das Potential des an den Anschluß 2 angelegten normalen Eingangssignals ist V&sub0;, z.B. 5 Volt, und das Potential VG wird durch die folgende Formel angegeben:
VG = V&sub0; - Vth&sub1; - Vth&sub3; - α ... (A).
Ferner ist ein Zustand, in dem die Diskriminierungsschaltung 5 das Steuersignal S&sub0; zum Starten des spezifischen Modus der Halbleiteranordnung nicht erzeugt, jener, in dem das an die Source des Blockiertransistors Q&sub3; angelegte Potential Vx um die Schwellenspannung Vth&sub5;&sub1; des Transistors Q&sub5;&sub1; höher ist als das an das Gate des Blockiertransistors Q&sub3; angelegte Potential VG. Daher wird das Potential VG durch die folgende Formel angegeben:
VG ≤ Vx - Vth&sub5;&sub1; ... (B).
Gemäß den obigen Formeln (A) und (B) ist der vorherbestimmte Spannungswert α durch die folgende Formel angegeben:
α ≤ V&sub0; - Vx + Vth&sub5;&sub1; - Vth&sub1; - Vth&sub3; ... (C).
Bei der steigenden Energieleitungsspannung Vx liegt die Möglichkeit des Erzeugens des falschen Steuersignals in einem Bereich von V&sub1; ≤ Vx ≤ V&sub2;, und der vorherbestimmte Spannungswert α ist durch die folgende Formel angegeben:
α ≥ V&sub0; - V&sub1; + Vth&sub5;&sub1; - Vth&sub1; - Vth&sub3; ... (D).
Es ist notwendig, daß der vorherbestimmte Spannungswert α, der von der Pegelverschiebeschaltung 4 herabgesetzt wird, derart bestimmt ist, daß er die obige Formel (D) erfüllt. Wenn der Wert α durch die Formel (D) bestimmt ist, ist das Potential des Ausgangs der Pegelverschiebeschaltung 4 nicht höher als die Schwellenspannung der ersten Inverterschaltung 5a, sogar wenn die Halbleiteranordnung EIN geschaltet wird, während das normale Modussignal der normalen Eingangsspannung kontinuierlich an den Anschluß der Halbleiteranordnung angelegt wird. Das heißt, das Potential VG des Eingangsendes der ersten Inverterschaltung 5a ist nicht höher als die Schwellenspannung Vth&sub5;&sub1; des Transistors Q&sub5;&sub1; in der ersten Inverterschaltung 5a, der MIS-Transistor Q&sub5;&sub1; vom p-Typ wird EIN geschaltet, und der Transistor Q&sub5;&sub2; wird AUS geschaltet. Daher ist das Potential des Ausgangsendes der ersten Inverterschaltung 5a auf dem hohen Pegel und das Potential des Ausgangsendes der zweiten Inverterschaltung 5b auf dem niedrigen Pegel, das heißt, das Steuersignal S&sub0; wird nicht erzeugt.
Als nächstes wird das Potential β des spezifischen Modussignals, da an den Anschluß der Halbleiteranordnung angelegt wird, beschrieben, wie durch das Bezugszeichen c in Fig.9 gezeigt. Das Potential VG des Eingangsendes der ersten Inverterschaltung 5a sollte auf dem hohem Pegel sein, z.B. das Potential V&sub0; des normalen Eingangssignals, wenn das Potential β des spezifischen Modussignals an den Anschluß der Halbleiteranordnung angelegt wird. Das normale Eingangssignal V&sub0; ist gleich dem Energieleitungspotential Vcc, wenn die Halbleiteranordnung stabilisiert ist, und daher ist das Potential VG des Eingangsendes der ersten Inverterschaltung 5a durch die folgende Formel angegeben:
VG = β - Vth&sub1; - Vth&sub3; - α ... (A&sub0;)
VG ≥ V&sub0; - Vth&sub5;&sub1; ... (B&sub0;).
Durch die obigen zwei Formeln (A&sub0;) und (B&sub0;) ist das Potential β des spezifischen Modussignals durch die folgende Formel angegeben:
β ≥ V&sub0; + α + Vth&sub1; + Vth&sub3; - Vth&sub5;&sub1; ... (C&sub0;).
Es ist offensichtlich, daß das Potential β des spezifischen Modussignals in Übereinstimmung mit dem Spannungswert α bestimmt sein sollte, der durch die Pegelverschiebeschaltung 4 herabgesetzt wird, wie in der Formel (C&sub0;) gezeigt. Das heißt, wenn der vorherbestimmte Spannungswert α als der höhere Wert festgelegt wird, sollte das Potential β als der höhere Wert bestimmt sein. Demgemäß sollte der vorherbestimmte Spannungswert α nicht als der höhere Wert festgelegt werden, außer wenn absolut notwendig.
Als nächstes werden Anwendungen der Halbleiterschaltungen unter Verwendung der Schaltung zum Detektieren hoher Spannungen gemäß der vorliegenden Erfindung mit Bezugnahme auf Fig.4, 5 und 6 beschrieben.
Fig.4 ist ein Blockschaltbild, das eine Verriegelungsschaltung veranschaulicht, an die eine Schaltung zum Detektieren hoher Spannungen angelegt wird. In Fig.4 hat die Verriegelungsschaltung, die in einer bestimmten Halbleiteranordnung (nicht dargestellt), z.B. einer Halbleiterspeicheranordnung, enthalten ist, drei Anschlüsse 2a, 2b und 2c, eine logische Schaltung 40 und eine Schaltung zum Detektieren hoher Spannungen 10. Der Anschluß 2a ist mit einer internen Schaltung der Halbleiteranordnung verbunden, und der Anschluß 2a ist auch mit einer Schaltung zum Detektieren hoher Spannungen 10 verbunden. Der Anschluß 2b ist durch einen Puffer B&sub1; mit der logischen Schaltung 40 und durch einen Puffer B&sub2; mit der internen Schaltung der Halbleiteranordnung verbunden. Der Anschluß 2c ist durch einen Puffer B&sub3; mit der logischen Schaltung 40 und mit der internen Schaltung der Halbleiteranordnung verbunden.
In einem normalen Modusbetrieb der Halbleiteranordnung wird ein Signal des Anschlusses 2a direkt zur internen Schaltung übertragen, wie durch das Bezugszeichen D&sub1; gezeigt, und Signale der Anschlüsse 2b und 2c werden durch die Puffer B&sub2; bzw. B&sub3; zur internen Schaltung übertragen, wie durch die Bezugszeichen D&sub2; und D&sub4; gezeigt. In der obigen Beschreibung liegt jedes Potential des Signals D&sub1;, D&sub2; und D&sub4; innerhalb einer normalen Eingangsspannung, und ein Energieleitungspotential ist stabilisiert. Im normalen Betriebsmodus erzeugt die Schaltung 10 zum Detektieren hoher Spannungen kein Steuersignal S&sub0;, das heißt, ein Ausgangssignal der Schaltung 10 zum Detektieren hoher Spannungen ist auf einem niedrigen Pegel.
Wenn ein spezifisches Modussignal, das um einen vorherbestimmten Wert höher ist als die normale Eingangsspannung, an den Anschluß 2a angelegt wird, während das Energieleitungspotential stabilisiert ist, wird ein Steuersignal S&sub0; zum Starten eines spezifischen Modus der Halbleiteranordnung durch die Schaltung 10 zum Detektieren hoher Spannungen erzeugt. Während das Steuersignal, das auf einem hohen Pegel ist, durch die Schaltung zum Detektieren hoher Spannungen 10 erzeugt wird, wird gleichzeitig ein Signal mit hohem Pegel innerhalb einer normalen Eingangsspannung an den Anschluß 2b angelegt, ist ein Ausgangssignal eines NAND-Gates NG&sub2; auf dem niedrigen Pegel und ein Ausgangssignal eines NAND-Gates NG&sub1; auf dem hohen Pegel. Daher ist ein Ausgangssignal eines NAND-Gates NG&sub4; auf dem niedrigen Pegel und ein Ausgangssignal eines NAND-Gates NG&sub3; auf dem niedrigen Pegel. Das heißt, im spezifischen Modusbetrieb ist das Ausgangssignal des NAND-Gates NG&sub3; auf dem niedrigen Pegel. Daher ist ein Ausgangssignal eines NAND-Gates NG&sub5; auf dem hohen Pegel, wie durch das Bezugszeichen D&sub3; gezeigt, und das Ausgangssignal des NAND-Gates NG&sub5;, das auf dem hohen Pegel ist, wird an die interne Schaltung angelegt. In der obigen Beschreibung ist das Ausgangssignal D&sub3; des NAND-Gates NG&sub5; kontinuierlich auf dem hohen Pegel, ohne ein spezifisches Modussignal an den Anschluß 2a anzulegen. Wenn die interne Schaltung das Signal D&sub3; mit niedrigem Pegel des Ausgangs des NAND-Gates NG&sub5; erhalten hat, wechselt die die interne Schaltung enthaltende Halbleiteranordnung zu einem spezifischen Modus, beispielsweise einem Testmodus zum Testen der Halbleiteranordnung.
Fig.5 ist ein Blockschaltbild, das eine EPROM-Anordnung veranschaulicht, an die eine Schaltung zum Detektieren hoher Spannungen angelegt wird. In Fig.5 hat die EPROM-Anordnung eine Funktion zum Auswählen aller Wortleitungen WL&sub1; bis WLm und eine Funktion zum Auswählen aller Bitleitungen BL&sub1; bis BLn zum Testen aller Speicherzellen. Die EPROM-Anordnung weist eine Vielzahl von Anschlüssen T&sub1; bis Tj auf, die mit einem Adressenpuffer 51 verbunden sind. Der Anschluß T&sub1; der Anschlüsse T&sub1; bis Tj ist mit einer Schaltung 10a zum Detektieren hoher Spannungen verbunden, und ein Ausgang 9a der Schaltung 10a zum Detektieren hoher Spannungen wird an einen Wortleitungsdecoder 52 angelegt. Der Anschluß Tj der Anschlüsse T&sub1; bis Tj ist mit einer Schaltung 10b zum Detektieren hoher Spannungen verbunden, und ein Ausgang 9b der Schaltung 10b zum Detektieren hoher Spannungen wird an einen Bitleitungsdecoder 53 angelegt. Der Wortleitungsdecoder 52 weist eine Vielzahl von Wortleitungen WL&sub1; bis WLm auf, der Bitleitungsdecoder viele Bitleitungen BL&sub1; bis BLn, und es gibt eine Vielzahl von Speicherzellen MC an jedem Kreuzungspunkt der Wortleitungen WL&sub1; bis WLm und der Bitleitungen BL&sub1; bis BLn. In der obigen Beschreibung werden die Funktion zum Auswählen aller Wortleitungen und die Funktion zum Auswählen aller Bitleitungen verwendet, um die Speicherzellen zu beanspruchen und sie dadurch zu testen. Die Funktion zum Auswählen aller Wortleitungen ist durch ein erstes spezifisches Modussignal bestimmt, das an den Anschluß T&sub1; angelegt wird, und die Funktion zum Auswählen aller Bitleitungen ist durch ein zweites spezifisches Modussignal bestimmt, das an den Anschluß Tj angelegt wird. Es ist zu beachten, daß das erste und zweite spezifische Modussignal nicht gleichzeitig an die Anschlüsse T&sub1; bis Tj angelegt werden sollten. In Fig.5 bezeichnet die Bezugszahl 54 eine Energiezufuhr.
In einem normalen Modusbetrieb der EPROM-Anordnung wird ein Signal jedes Anschlusses T&sub1; bis Tj zum Wortleitungsdecoder 52 und zum Bitleitungsdecoder 53 durch den Adressenpuffer 51 übertragen. Im normalen Modusbetrieb der EPROM-Anordnung werden normale Adressensignale innerhalb einer normalen Eingangsspannung an die Anschlüsse T&sub1; bis Tj angelegt, und die Schaltungen 10a und 10b zum Detektieren hoher Spannungen erzeugen keine Startsignale S0a bzw. S0b. Im spezifischen Modusbetrieb der EPROM-Anordnung wird das erste spezifische Signal oder das zweite spezifische Signal an die Anschlüsse T&sub1; bis Tj angelegt, und dann erzeugt eine der Schaltungen 10a und 10b zum Detektieren hoher Spannungen ein Steuersignal S0a oder S0b. In diesem Fall sollten die Schaltungen 10a und 10b zum Detektieren hoher Spannungen gleichzeitig kein Steuersignal erzeugen.
Fig.6 ist ein Blockschaltbild, das eine Halbleiteranordnung mit einer Fehlerprüf- und -korrektur (ECC)-Schaltung veranschaulicht, an die eine Schaltung zum Detektieren hoher Spannungen angelegt wird. In Fig.6 hat die ECC-Schaltung Schalteinrichtungen S&sub1; bis S&sub7; und ein Register 68 zum Einstellen von Signalen, um das Schalten der Schalteinrichtungen durch ein Verriegelungssteuersignal zu steuern. Es gibt die folgenden drei Modi in der Halbleiterspeicheranordnung in Übereinstimmung mit einem Zustand des Registers 68: einen normalen Modus für einen Normalbetrieb mit Fehlerkorrektur, einen Testmodus zum Testen von Informationsbits und einen Testmodus zum Testen von Prüfbits. Als Ergebnis der obigen drei Modi können die Informationsbits und die Prüfbits unabhängig ohne den normalen Betriebsmodus getestet werden. In Fig.6 bezeichnet die Bezugszahl 10 eine Schaltung zum Detektieren hoher Spannungen (HD), 61 einen Dateneingang (Din), 62 eine Vielzahl von Adresseneingängen (Ain), 63 einen Codierer (COD), 64 Informationsbits (IB), 65 Prüfbits (PB), 66 einen Decoder (DEC), 67 eine Fehlerprüf- und korrektur-Schaltung mit einem Datenausgang (Do) und 68 ein Register.
In , dem normalen Modus für einen Normalbetrieb mit Fehlerkorrektur, sind die Schalteinrichtungen wie folgt: S&sub1; = EIN, S&sub2; = EIN, S&sub3; = R, S&sub4; = EIN, S&sub5; = EIN, S&sub6; = EIN und S&sub7; = R, und daher wird die ECC-Schaltung betrieben, und es werden korrigierte Daten ausgegeben. In , dem Testmodus zum Testen von Informationsbits, sind die Schalteinrichtungen wie folgt: S&sub1; = AUS, S&sub2; = EIN, S&sub3; = R, S&sub4; = AUS, S&sub5; = AUS, S&sub6; = AUS und S&sub7; = R, und daher wird die ECC- Schaltung nicht betrieben, und die Informationsbits können getestet werden. In , dem Testmodus zum Testen von Prüfbits, sind die Schalteinrichtungen wie folgt: S&sub1; = AUS, S&sub2; = AUS, S&sub3; = L, S&sub4; = AUS, S&sub5; = AUS, S&sub6; = AUS und S&sub7; = L, und daher wird die ECC-Schaltung nicht betrieben, und die Prüfbits können getestet werden. In Fig.6 wird das Schalten der Schalteinrichtungen durch das Register 68 gesteuert, das mit vorherbestimmten Informationen des Schaltzustands der obigen drei Modi versehen wird.
In der obigen Beschreibung mit Bezugnahme auf Fig.4, 5 und 6 werden die Halbleiterschaltungen unter Verwendung der Ausführungsformen der Schaltung zum Detektieren hoher Spannungen gemäß der vorliegenden Erfindung nicht durch das falsche Steuersignal zum Starten des Testmodus der Halbleiterschaltung, das durch die Schaltung zum Detektieren hoher Spannung erzeugt wird, im Testmodus gestartet.

Claims

1. Schaltung zum Detektieren hoher Spannungen, die in einer Halbleiteranordnung enthalten ist, mit Anschlüssen (2) zum Erzeugen eines Steuersignals zum Starten eines spezifischen Betriebsmodus der Halbleiteranordnung, wenn das Potential eines spezifischen Modussignals, das um einen vorherbestimmten Wert höher ist als eine normale Eingangsspannung mit einem vorherbestimmten Bereich, an zumindest einen der Anschlüsse (2) der Halbleiteranordnung angelegt wird, wobei die Detektorschaltung für hohe Spannungen umfaßt:

eine erste Energiezufuhreinrichtung (Vcc) für ein hohes Potential;

eine zweite Energiezufuhreinrichtung (GND) für ein niedriges Potential;

einen Blockiertransistor (3) mit einer Steuerelektrode (G) und zwei anderen Elektroden (S, D), wobei die Steuerelektrode (G) mit der ersten Energiezufuhreinrichtung (Vcc) gekoppelt ist, und eine (S) der zwei anderen Elektroden (S, D) mit dem zumindest einen der Anschlüsse (2) verbunden ist, und wobei der Blockiertransistor (3) EIN schaltet, wenn das Potential der Steuerelektrode (G) um die Schwellenspannung des Blockiertransistors (3) höher ist als das Potential der einen (S) der zwei anderen Elektroden (S, D); und

eine Diskriminierungsschaltung (5) mit einem ersten Ende und einem zweiten Ende, zur Ausgabe des Steuersignals aus dem zweiten Ende der Diskriminierungsschaltung (5), wenn das Potential des ersten Endes der Diskriminierungsschaltung höher ist als die Schwellenspannung der Diskriminierungsschaltung (5), da der Blockiertransistor (3) EIN geschaltet ist,

dadurch gekennzeichnet, daß die Detektorschaltung auch eine Pegelverschiebeeinrichtung (4) enthält, die ein Eingangsende und ein Ausgangsende aufweist, wobei das Eingangsende mit der anderen (D) der zwei anderen Elektroden (S, D) des Blockiertransistors (3) verbunden ist, und wobei die Pegelverschiebeeinrichtung (4) ein Potential am Ausgangsende erhält, das um einen pegelverschobenen Wert niedriger ist als das Potential an ihrem Eingangsende; und

eine Widerstandseinrichtung mit einem ersten Ende und einem zweiten Ende, wobei das erste Ende mit dem Ausgangsende der Pegelverschiebeeinrichtung (4) verbunden ist, und das zweite Ende mit der zweiten Energiezufuhreinrichtung (GND) verbunden ist, und wobei das erste Ende der Diskriminierungsschaltung (5) mit dem Ausgangsende der Pegelverschiebeeinrichtung (4) und mit dem ersten Ende der Widerstandseinrichtung (6) verbunden ist;

wobei die Widerstandseinrichtung (6) das Potential des ersten Endes auf dem niedrigen Potential der zweiten Energiezufuhreinrichtung (GND) hält, wenn das Potential des zumindest einen der Anschlüsse (2) im vorherbestimmten Bereich der normalen Eingangsspannung liegt.

2. Schaltung zum Detektieren hoher Spannungen nach Anspruch 1, bei welcher die Pegelverschiebeeinrichtung (4) umfaßt:

zumindest einen MIS-Transistor (Q41) mit einer Steuerelektrode (G) und zwei anderen Elektroden (S, D), wobei die Steuerelektrode (G) und eine (D) der zwei anderen Elektroden (D, S) mit dem Eingangsende der Pegelverschiebeeinrichtung (4) verbunden sind, und die andere (S) der zwei anderen Elektroden (S, D) mit dem ersten Ende der Widerstandseinrichtung (6) gekoppelt ist, und wobei der pegelverschobene Wert durch die Schwellenspannung des zumindest einen MIS-Transistors (Q41) bestimmt ist.

3. Schaltung zum Detektieren hoher Spannungen nach Anspruch 1 oder 2, bei welcher die Widerstandseinrichtung (6) umfaßt:

einen MIS-Transistor (Q6) vom Verarmungstyp mit einer Steuerelektrode (G) und zwei anderen Elektroden (S, D), wobei die Steuerelektrode (G) mit einer (S) der zwei anderen Elektroden (S, D) und mit der zweiten Energiezufuhreinrichtung (GND) verbunden ist, und die andere (D) der zwei anderen Elektroden (S, D) mit dem Ausgangsende der Pegelverschiebeeinrichtung (4) und mit dem ersten Ende der Diskriminierungsschaltung (5) verbunden ist.

4. Schaltung zum Detektieren hoher Spannungen nach einem der vorhergehenden Ansprüche, welche ferner umfaßt:

einen Leckstrom-Sperrtransistor (Q1) mit einer Steuerelektrode (G) und zwei anderen Elektroden (S, D), wobei die Steuerelektrode (G) mit einer (D) der zwei anderen Elektroden (S, D) und mit der einen (S) der zwei anderen Elektroden (S, D) des Blockiertransistors (3) verbunden ist, und wobei die andere (S) der zwei anderen Elektroden (S, D) des Leckstrom-Sperrtransistors (Q1) mit dem zumindest einen der Anschlüsse (2) zum Halten eines Leckstroms unter einem vorherbestimmten Standardstrom der Halbleiteranordnung verbunden ist.