KR900003068B1

KR900003068B1 - 고전압검출회로

Info

Publication number: KR900003068B1
Application number: KR1019870002446A
Authority: KR
Inventors: 히로미 가와시마; 아쓰시 다께우찌
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마
Priority date: 1986-03-19
Filing date: 1987-03-18
Publication date: 1990-05-07
Also published as: EP0238283A3; DE3783927D1; US4812680A; DE3783927T2; EP0238283A2; KR870009238A; JPH0342015B2; EP0238283B1; JPS62217714A

Abstract

내용 없음.

Description

고전압검출회로

제 1 도는 고전압검출회로를 포함하는 반도체장치의 블록도.

제 2 도는 종래 고전압검출회로예의 회로도.

제 3 도는 반도체장치를 온(ON)으로 변환하는 시점에서 제 2도에 도시된 종래 고전압검출회로를 설명하는 그래프.

제 4 도는 고전압검출회로가 인가되는 래치회로를 도시한 블록회로도.

제 5 도는 고전압검출회로가 인가되는 EPROM장치를 설명하는 블록도.

제 6 도는 고전압검출회로가 인가되는 ECC회로를 갖춘 반도체 메모리장치를 설명하는 블록회로도.

제 7 도는 본 발명의 일반적 개념을 설명하는 고전압검출회로를 도시한 블록도.

제 8 도는 본 발명에 따른 고전압검출회로의 바람직한 실시예의 회로도.

제 9 도는 반도체장치의 스위칭 온 시점에서 제 8도에 도시된 고전압검출회로를 설명하는 그래프.

본 발명은 고전압검출회로, 특히 소정범위를 갖는 정상 입력전압보다 소정치만큼 더높은 특정모드신호의 전위가 반도체장치의 단자중 적어도 하나에 인가될 때 반도체장치의 특정모드를 시동하도록 제어신호를 발생하는 단자를 갖춘 반도체장치에 포함된 고전압검출회로에 관한 것이다.

일반적으로 고전압검출회로는 반도체장치의 단자 전위를 검출하기 위하여 반도체장치에 내장된다. 반도체 장치의 단자 전위가 소정범위를 갖는 정상 입력전압보다 소정치 만큼 더 높을때 고전압 검출회로는 반도체장치의 특정모드를 시동하기 위하여 제어신호를 발생한다. 제어신호를 수신할 때 반도체장치를 특정모드, 예컨대 시험모드로 변환한다.

유사한 고전압검출회로에 대해서는 예컨대 일본특허 공개공보(60-124124)에 개시되었다. 반도체장치의 전력선(이하, "전력선 전위"라 함)의 전위가 안정화될 때 상기 일본특개소에서와 같은 종래 고전압검출회로는 다른 장치로부터 반도체장치의 단자로 인가되는 전위에 따라 제어신호를 발생하거나 발생하지 않는다.

즉 반도체장치의 단자전위는 정상입력전압의 소정 범위내에 있을 때 종래 고전압검출회로는 장치의 특정모드를 시동하는 제어신호를 발생하지 않는다. 반도체장치의 단자전위가 정상 입력전위보다 소정치 만큼 더 높을 때 종래 고전압검출회로는 제어신호를 발생하고 반도체장치는 특정모드 예컨대 시험모드로 변환된다.

그러나 반도체장치의 전력선 전위가 안정화되지 않을 때 반도체장치는 온으로 변환되고 전력선 전위가 점진적으로 증가되는 반면 정상 입력전압의 정상 모드신호는 반도체장치의 단자로 계속 인가되어 반도체장치의 단자의 정상 모드신호는 증가된 전력선 전위보다 소정치만큼 더 높게 된다.

즉 정상 입력전압의 정상신호는 반도체장치의 특정모드를 시동하도록 제어신호인 것으로 간주된다. 결과적으로 종래 고전압검출회로는 특정모드신호를 수신하지 않고서 에러제어신호를 발생하며 반도체장치는 에러제어신호에 의하여 특정모드로 변환된다.

본 발명의 목적은 반도체장치에 내장되며 반도체장치의 단자전위를 정확히 검출하여 에러제어신호를 발생하지 않으며 반도체장치가 온으로 변환할 경우에도 반도체장치의 전력선 전위가 점진적으로 증가하는 한편 반도체장치의 단자전위가 소정범위를 갖는 정상입력 전압내에 있게하는 고전압검출회로를 제공한다.

본 발명에 따라 소정범위를 갖는 정상입력전압보다 소정치만큼 더 높은 특정모드신호전위가 반도체장치의 단자중 적어도 하나에 인가될때 반도체장치의 특정모드를 시동하도록 제어신호를 발생하는 단자를 갖춘 반도체장치에 내장된 고전압검출회로가 제공된다. 고전압검출회로는 제 1 전원수단, 제 2 전원수단, 블로킹(blocking) 트랜지스터, 레벨시프트수단, 저항수단 및 식별회로를 포함한다.

제 1 전원수단은 고정위용으로 사용되며 제 2 전원수단은 저전위용으로 사용된다. 블로킹트랜지스터는 제어전극과 다른 2개의 전극을 갖추고 있으며, 제어전극은 반도체장치의 단자중 적어도 하나에 동작적으로 접속되며 2 다른 전극중 하나는 제 1 전원공급수단에 동작적으로 접속되어 제어전극의 전위가 2 다른 전극중 하나의 전위보다 블로킹트랜지스터의 드레시홀드 전압만큼 더 높을때 블로킹트랜지스터의 2 다른 전극중 나머지에 동작적으로 접속되어 입력단의 전위보다 레벨시프트값 만큼 더 낮은 출력단전위를 얻는다.

저항수단은 제 1단과 제 2단을 가지며 식별회로의 제 1 단은 레벨시프트수단의 출력단에 동작적으로 접속되며 제 2 단은 제 2 전원수단에 동작적으로 접속되어 반도체장치의 단자중 적어도 하나의 전위가 정상입력전압의 소정 범위내에 있을 때 제 1 단의 전위를 제 2 전원수단의 저전위로 유지한다.

식별회로는 제 1 단 및 제 2 단을 가지며 식별회로의 제 1 단은 레벨시프트수단의 출력단과 출력단과 저항수단의 제 1 단에 동작적으로 접속되어 식별회로의 제 1 단 전위가 식별회로의 드레시홀드전압보다 더 높을 때 제어신호를 식별회로의 제 2 단에 출력한다.

레벨시프트수단은 제어전극과 2 다른 전극을 갖는 적어도 하나의 MIS 트랜지스터를 포함한다. 제어전극은 2 다른 전극의 하나에 동작적으로 접속된다. 2 다른 전극의 나머지는 저항수단의 제 1 단에 동작적으로 접속된다.

레벨시프트치는 적어도 하나의 MIS트랜지시터의 드레시홀드전압에 의하여 결정된다. 저항수단은 제어전극과 2 다른 전극을 갖는 디플리이션형 MIS 트랜지스터를 포함할 수도 있다. 제어전극은 2 다른 전극중 하나와 제 2 전원수단에 동작적으로 접속된다. 2 다른 전극중 다른 하나는 레벨시프트수단의 하나와 식별회로의 제 1 단에 동작적으로 접속된다.

고전압검출회로는 더욱이 제어전극과 2 다른 전극을 갖춘 누설전류차단 트랜지스터를 포함한다. 제어전극은 2 다른 전극중 하나와 블로킹트랜지스터의 2 다른 전극중 하나에 동작적으로 접속된다. 2 다른 전극중 다른 하나는 반도체장치의 단자중 적어도 하나에 동작적으로 접속되어 누설전류를 반도체장치의 소정 표준 전류이하로 유지한다.

본 발명은 첨부된 도면을 참고로 한 다음에 실시예 기술로부터 명백해질 것이다. 바람직한 실시예의 이해를 촉진하기 위하여 먼저 당해 기술분야 문제점에 대하여 설명하겠다.

제 1 도는 고전압검출회로를 포함하는 반도체장치를 도시한 블록도이다.

제 1 도에 도시된 바와같이 반도체장치(30)의 단자(32)는 내부회로(35)에 접속되고 단자(32)의 신호는 내부회로(35)에 직접 전송된다. 단자(32)는 또한 고전압검출회로(31)에 접속된다. 소정범위를 갖는 정상입력 전압보다 소정치만큼 더 높은 특정모드신호의 전위가 반도체장치(30)의 단자(32)에 인가될 때 고전압검출회로(31)는 제어신호를 발생한다.

제어신호는 특정모드회로(33)에 전송되고 특정모드회로(33)는 내부회로(35)를 특정모드로 만든다. 즉 특정모드신호는 반도체장치(30)의 단자(32)로 인가될 때 반도체장치(30)는 특정모드 예컨대 시험모드로 변환된다.

제 2 도는 종래 고전압검출호로예의 회로도이다. 고전압검출회로는 제 1 도를 참고로 한 상기 기술에서와 같은 반도체장치에 포함된다. 특정모드신호 예컨대 소정범위(예컨대 0볼트 내지 5볼트)를 갖는 정상입력전압보다 소정치만큼 더 높은 8볼트가 반도체장치의 단자(12)에 인가될 때 고전압검출회로는 반도체 장치의 특정모드를 시동하는 제어신호(S₁)를 발생한다.

P 채널형 MIS 트래지스터인 누설전류차단트랜지스터(Q₁₁)의 소스는 반도체장치의 단자(12)에 접속되며, 트랜지스터(Q₁₁)의 게이트와 드레인은 P형 트랜지스터(Q₁₃)의 소스에 공통으로 접속된다. 트랜지스터(Q₁₃)의 게이트와 드레인은 N 채널형 MIS 트랜지스터(Q₁₄)의 게이트와 드레인에 각각 접속되며 트랜지스터(Q₁₄)의 소스는 접지(GND)에 접속된다. 양트랜지스터(Q₁₃,Q₁₄)의 공통게이트는 전력선(V_cc)(참조마크 V_cc는 전력선 전위를 표시한다)에 접속된다.

양트랜지스터(Q₁₃,Q₁₄)의 공통 드레인은 P형 MIS 트랜지스터(Q₁₅₁)와 N형 MIS 트랜지스터(Q₁₅₂)로 구성되는 제 1 인버터회로(15)의 공통 게이트에 접속된다.

제 1 인버터회로(15)의 공통 드레인은 P형 MIS 트랜지스터(Q₁₆₁)와 N형 MIS 트랜지스터(Q₁₆₂)로 구성되는 제 2 인버터회로(16)의 공통 게이트에 접속된다. 제 2 인버터회로(16)의 공통 드레인은 고전압검출호로의 출력단(19)이며 제어신호(S₁)는 반도체장치의 특정모드회로를 통하여 출력단(19)으로부터 내부회로로 전송된다.

상기에서 트랜지스터(Q₁₅₁,Q₁₆₁)의 소스는 전력선(V_cc)에 접속되고 트랜지스터(Q₁₅₂,Q₁₆₂)의 소스는 접지(GND)에 접속된다.

상기 고전압검출회로에서 전력선 전위(V_cc)가 안정될 때 예컨대 5V일 때와 정상입력전압(예컨대 0볼트 내지 5볼트)내의 정상모드신호가 단자(12)에 인가될 때 고전압검출회로는 제어신호를 발생하지 않는다.

트랜지스터(Q₁₃)의 소스전위는 트랜지스터(Q₁₃)의 게이트전위보다 트랜지스터(Q₁₃)의 드레시홀드전압 만큼 더 높지 않게 때문에 트랜지스터(Q₁₃)는 온으로 변환되지 않는다. 결과적으로 제 1 인버터회로(15)의 공통 게이트전위는 저레벨에 있으며, 제 2 인버터회로(16)의 공통 게이트 전위는 고레벨에 있으며, 및 고전압 검출회로의 출력단(19)은 저레벨에 있다.

즉 제어신호(S₁)는 발생되지 않으며 반도체장치는 정상모드동작에서 계속된다. 전력선 전위가 안정될 때 예컨대 5볼트일 때와 특정모드신호 정상입력전압보다 소정치만큼 더 높은 예컨대 8볼트가 단자(12)에 인가될 때 고전압검출회로는 제어신호를 발생한다. 트랜지스터(Q₁₃)의 소스전위는 트랜지스터(Q₁₃)의 게이트 전위보다 트랜지스터(Q₁₃)의 드레시홀드 전압만큼 더 높기 때문에 트랜지스터(Q₁₃)는 온으로 된다.

결과적으로 제 1 인버터회로(15)의 공통 게이트 전위는 고레벨이 있으며, 제 2 인버터회로(16)의 공통 게이트전위는 저레벨에 있으며, 및 고전압검출회로의 출력단(19)는 고레벨에 있다. 즉 시동신호(S₁)가 발생되며 반도체장치는 특정모드동작으로 변환한다.

제 3 도는 반도체장치를 온시키는 시점에서 제 2 도에 도시된 종래 고전압검출회로를 도시한 그래프이다. 제 3 도에서 전력선 전위(V_cc)가 전위(V₁₀)의 제 3 도의 시점(t₁₄)에서 안정될 때와 전위(V₁₀) 이하의 정상입력전압보다 소정치만큼 더 높은 전위(V₁₃)(예컨대 8볼트)의 제 3 도의 선(C₁)으로 표시된 특정모드신호가 반도체장치의 단자(12)에 인가될 때 고전압검출회로는 제어신호(S₁)를 발생한다.

고전압검출회를 포함하는 반도체장치가 시점(t₁₀)에서 온으로 변환될때 전력선 전위(V_cc)가 안정될 때까지 전력선 전위는 시점(t₁₀)에서의 0볼트로부터 제 3 도의 선(a₁)으로 도시된 시점(t₁₃)에서의 안정화된 전력선 전위(V₁₀) (예컨대 5볼트)까지 점진적으로 증가한다.

동시에 정상입력전압(예컨대 5볼트이하)의 정상모드신호는 제 3 도의 선(b₁)표시된 반도체장치의 단자로 연속적으로 인가되며 반도체장치가 온으로 변환되고 장치의 전력선 전위(V_cc)가 점진적으로 증가할 때 정상입력전압의 정상모드신호가 신호(t₁₂)에서의 전위(V₁₂)아래의 증가된 전력선 전위(a₁)보다 소정치 만큼 더 높은 시동신호인 것으로 간주되기 때문에 고전압검출회로는 반도체장치의 특정모드를 시동하는 에러제어 신호를 발생한다.

제 3 도에서 시점(t₁₁)에서의 전위(V₁₁)는 장치의 동작전위이며, 즉 전위(V₁₁)는 장치의 인버터회로의 동작전위이다.

그러므로 고전압검출회로는 에러제어신호를 시점(t₁₁)으로부터 시점(t₁₂)까지 발생하며 반도체장치가 온으로 변환될때 장치의 전력선 전위는 점진적으로 증가하는 한편 반도체장치의 단자전위는 소정범위를 갖는 정상입력전압내에 있다.

다음에 상기 종래 고전압검출회로를 사용한 반도체장치의 문제는 제 4, 5 및 6도를 참고로 하여 기술될 것이다.

제 4 도는 고전압검출회로가 인가되는 래치회로를 도시한 블록도이다. 제 4 도에서 래치회로는 반도체장치(도시되지 않음) 예컨대 반도체 메모리장치에 포함된다. 래치회로는 반도체장치를 단자(2a)에 계속적으로 인가되지 않는 특정모드없이 특정모드로 설정하기 위하여 사용된다. 단자(2a)의 신호는 참조마크(D₁)에 의하여 도시된 바와같이 내부회로에 직접 전송된다. 단자(2b,2c)의 신호는 참조마크(D₂,D₄)로 도시된 바와 같이 버퍼(B₂,B₃)를 통하여 내부회로에 각각 전송된다.

즉 반도체장치는 특정모드로 변환하며 특정신호의 1타임 수신에 의하여 특정모드를 계속함으로 모든 단자(2a,2b,2c)는 특정모드에서 입력단자로서 사용된다. 반도체장치의 정상모드 동작의 경우에 NAND게이트(NG₅)의 출력신호(D₃)는 단자(2c) 신호에 따라서 저레벨 또는 고레벨로 변환한다.

한편 반도체장치의 특정모드동작에서 NAND게이트(NG₅)의 출력신호(₃)는 단자(2c) 신호에 관계없이 고레벨에 고정된다. 즉 반도체장치는 고레벨신호(D₃)에 의하여 특정모드 예컨대 시험모드로 고정된다.

상기에서 시험모드는 반도체공장으로부터 반도체장치를 발송하기전에 반도체장치를 테스트하는데 사용된다. 종래 고전압검출회로는 예컨대 특정모드를 수신하지 않고서 에러제어신호를 발생하여 반도체장치가 온으로 변환되고 장치의 전력선 전위가 점진적으로 증가되는 한편 정상입력전압의 정상모드신호는 반도체장치의 단자에 인가된다.

결과적으로 종래 고전압검출회로에 적용되는 래치회로는 특정신호가 반도체장치의 단자에 연속적으로 인가되지 않고서 반도체장치의 특정모드를 시동하는 제어신호를 연속적으로 발생할 수도 있다.

제 5 도는 고전압검출회로가 인가되는 EPROM장치를 설명하는 블록회로도이다. 제 5 도에서 EPROM장치는 어드레스버퍼(51)에 접속된 다수의 단자(T₁-T_j)를 갖는다.

EPROM장치는 모든 워드선(WL₁-WL_m)를 선택하는 기능과 모든 메모리셀을 시험하기 위하여 모든 비트선(BL₁-B_Ln)을 선택하는 기능을 갖는다. 모든 워드선을 선택하는 기능은 단자(T_j)에 인가된 제 1 특정모드에 의하여 결정되며, 모든 비트선을 선택하는 기능은 단자 (T_j)에 인가된 제 2 특정모드신호에 의하여 결정된다.

제 1 및 제 2 특정모드신호는 동시에 단자(T₁,T_j)에 인가되지 않아야만 한다는 것을 주의해야 한다. 그러나 종래 고전압검출회로(10a)는 특정모드신호를 수신함이 없이 에러제어신호(S_0a)를 발생하며, 및 동시에 종래 고전압검출회로(10b)는 예컨대 EPROM장치가 온으로 변환되고 EPROM장치의 전력선 전위가 점진적으로 증가되는 한편 정상입력전압의 정상모드신호가 EPROM장치의 단자(T₁,T_j)에 연속적으로 인가되는 시점에서 제 2 특정모드신호를 수신함이 없이 에러제어신호(S_0b)를 발생한다.

고전압검출회로(10a,10b)가 에러시동신호(S_0a, S_0b)를 동시에 발생하며, 모든 워드선(WL₁-WL_m)이 선택되며, 더우기 모든 비트선(BL₁-BL_n)이 선택되며, 및 따라서 일정 전류(예컨대 약 1㎂)가 EPROM장치의 메모리셀 모두에 흐른다.

예컨대 EPROM의 메모리능력이 64K비트이고, 각 셀에 흐르는 전류가 1㎂일 경우에 EPROM장치에 흐르는 전류는 64㎃이며 EPROM의 메모리능력이 256K비트이고, 각 셀에 흐르는 전류가 1㎂이면 EPROM장치에 흐르는 전류는 약 260㎃이다.

EPROM에 큰 전류가 흐르면 주변회로 즉, EPROM장치의 전원(54)은 그렇게 큰 전류를 공급할 수 없다. 따라서 전력선 전위는 정상 전위까지 증가될 수 없으며, 전력선 전위는 정상 전력선 전위 아래에 일정치에 머무른다.

전력선 전위가 일정치에 머무를 때 정상입력전압의 정상모드 신호는 전력선 전위보다 소정치 만큼 더높은 특정모드신호인 것으로 계속적으로 간주된다. 결과적으로 EPROM장치내의 큰 전류흐름은 장치가 파괴될 때까지 계속된다.

제 6 도는 고전압검출회로가 인가되는 에러조사 및 교정(ECC) 회로를 갖춘 반도체 메모리장치의 블록도이다. 제 6 도에서 ECC 회로는 스위칭수단(S₁-S₇)과 패치제어신호에 의하여 스위칭수단의 스위칭을 제어하기 위하여 신호를 설정하는 레지스터(68)를 갖추고 있다.

레지스터(68)상태에 따라 ECC 회로를 갖춘 반도체메모리장치 다음과 같은 3모드가 존재한다. 즉, (1)에러를 교정하는 정상동작을 위한 정상모드, (2) 정보비트를 시험하는 시험모드, 및 (3) 조사비트를 시험하는 시험모드이다.

상기 3모드의 결과로서 정보비트와 조사비트는 정상동작모드없이 독립적으로 시험될 수 있다. 레지스터(68)는 고전압검출회로(10)의 출력신호(S_0C)에 의하여 제어된다. 즉 고전압검출회로(10)가 ECC 회로의 시험모드용 제어신호를 발생하며, ECC 회로는 정보비트를 시험하는 시험모드 또는 에러를 교정하는 정상동작을 위한 정상모드로부터 조사비트를 시험하는 시험모드로 변환한다.

그러나 ECC 회로를 갖춘 반도체메모리장치가 온되고 장치가 전력선 전위가 점진적으로 증가될 때 종래 고전압검출회로는 특정모드신호를 수신하미 없이 에러제어신호를 발생한다.

그러나 ECC 회로를 갖춘 정보비트를 시험하는 시험모드 또는 에러제어신호에 의하여 에러를 교정하는 정상동작용 정상모드로부터 조사비트를 시험하는 시험모드로 변환한다. 제 7, 8 및 9 도를 참고하여 본 발명에 따른 바람직한 실시예에 대하여 기술하겠다.

제 7 도는 본 발명의 일반적 개념을 설명하는 고전압검출회로를 설명하는 블록도이다.

제 7 도에 도시된 바와같이 본 발명의 고전압검출회로는 소정범위를 갖는 정상입력전압보다 소정치만큼 더 높은 특정모드신호의 전위가 반도체장치의 단자(2)중 적어도 하나에 인가될 때 반도체장치의 특정모드를 시동하도록 제어신호(S₀)를 발생하는 단자(2)를 갖춘 반도체장치내에 포함된다.

고전압검출회로는 제 1 전원수단, 제 2 전원수단(8), 블로킹트랜지스터(3), 레벨시프트수단(4), 저항수단(6) 및 식별수단(5)을 포함한다. 제 1 전원수단(7)은 고전위용으로 사용되고, 제 2 전원수단(8)은 저전위용으로 사용된다. 블로킹트래지스터(3)는 제어전극과 2 다른 전극을 가지며 제어전극은 반도체장치의 단자(2)중 적어도 하나에 동작적으로 접속되며, 2 다른 전극중 하나는 제어전극의 전위가 블로킹트랜지스터(3)의 드레시홀드 전압만큼 2 다른 전극(2)의 전위보다 더 높을때 트랜지스터(3)을 온으로 하기 위하여 제 1 전원수단(7)에 동작적으로 접속된다.

레벨시프트수단(4)은 입력단과 출력단을 가지며 입력단은 입력단의 전위보다 레벨시프트치만큼 더 낮은 출력단 전위를 얻기 위하여 블로킹트랜지스터(3)의 2 다른 전극중 다른 하나에 동작적으로 접속된다.

저항수단(6)은 제 1 단과 제 2 단을 가지며, 제 1 단은 레벨시프트수단(4)의 출력단 동작적으로 접속되며, 및 제 2 단은 제 2 전원수단(8)에 동작적으로 접속되어 반도체장치의 단자(2)중 적어도 하나가 정상입력전압의 소정범위내에 있을 때 제 1 단 전위를 제 2 전원수단(8)의 저전위로 유지한다.

식별회로(5)는 제 1 단 및 제 2 단을 갖고 있는데 식별회로(5)의 제 1 단은 식별회로(5)의 제 1 단의 전위가 식별회로(5)의 드레시홀드 전압보다 높을 때 제어신호(S₀)를 식별회로(5)의 제 2 단에 출력하기 위하여 레벨시프트수단(4)의 출력단 및 저항수단(6)의 제 1 단에 동작적으로 접속된다.

제 8 도는 본 발명에 따른 고전압검출회로의 향상된 실시예의 회로도이다. 고전압검출회로는 상기 설명에서와 같이 반도체장치에 포함되어 있다.

예를들면 0볼트 내지 5볼트의 소정범위를 갖는 정상입력전압보다 소정치만큼 더 높은 예를들면 8볼트의 특정모드신호가 반도체장치의 단자(2)에 가해질 때, 고전압검출회로는 반도체장치의 특정모드를 시동하기 위한 제어신호(S₀)를 발생한다.

P형 MIS 트랜지스터인 누설전류차단 트랜지스터(Q₁)의 소스는 반도체장치의 단자(2)에 접속된다. 트랜지스터(Q₁)의 게이트 및 드레인은 P형 MIS 트랜지스터인 블로킹트랜지스터(Q₃)의 소스에 공통접속된다. 누설전류차단 트랜지스터(Q₁)는 누설전류를 반도체장치의 소정 표준전류하로 유지하기 위한 것이다. 그러므로 트랜지스터(Q₃)의 소스의 전위는 단자(2)의 전위보다 트랜지스터(Q₁)의 드레시홀드 전압만큼 낮다.

블로킹트랜지스터(Q₃)의 게이트는 전력선(V_cc)에 접속되고 트랜지스터(Q₃)의 드레인은 레벨시프트회로(4)의 입력단에 접속된다. 트랜지스터(Q₃)의 게이트 전위가 트랜지스터(Q₃)의 소스 전위보다 블로킹트랜지스터(Q₃)의 드레시홀드 전압만큼 더 높을 때 블로킹트랜지스터(Q₃)는 온된다.

레벨시프트회로(4)는 k피스의 MIS 트랜지스터(Q₄₁……, Q_4k)를 포함한다. 레벨시프트회로(4)의 제 1 트랜지스터(Q₄₁)에서 트랜지스터(Q₄₁)의 게이트 및 드레인은 레벨시프트회로(4)의 입력단으로서 블로킹트랜지스터(Q₄₁)의 드레인에 공통접속된다.

제 1 트랜지스터(Q₄₁)의 소스는 레벨시프트회로(4)의 제 2 트랜지스터의 게이트 및 드레인에 접속되며, 제 2 트랜지스터의 소스는 제 1 트랜지스터(Q₃)와 마찬가지로 레벨시프트회로(4)의 제 3 트랜지스터의 게이트 및 드레인에 접속된다.

마지막 트랜지스터(Q_4k)의 소스는 레벨시프트회로(4)의 입력단으로서 저항트랜지스터(Q₆)의 드레인 및 식별회로(5)의 제 1 단에 접속된다. 레벨시프트회로(4) 입력단의 전위보다 레벨시프트값만큼 더 낮은 출력전위를 얻는데 사용된다. 레벨시프트값은 레벨시프트회로(4)의 k피스의 MIS 트랜지스터(Q₄₁……, Q_4k)의 드레시홀드 전압의 합에 의해 결정된다.

식별회로(5)는 P형 MIS 트랜지스터(Q₅₁) 및 N형 MIS 트랜지스터(Q₅₂)로 구성되는 제 1 인버터회로(5a), 및 P형 MIS 트랜지스터(Q₅₃) 및 N형 MIS 트랜지스터(Q₅₄)로 구성되는 제 2 인버터회로(5b)를 포함한다. 제 1 인버터회로(5a)의 공통게이트인 식별회로(5)의 제 1 단은 레벨시프트회로(4)의 출력단 및 저행 트랜지스터(Q₆)의 드레인에 접속된다. 식별회로(5)는 반도체장치의 특정모드를 시동하기 위하여 제어신호(S₀)를 인버터회로(5b)의 공통드레인 식별회로(5)의 제 2 단에 출력하기 위한 것이다. 즉, 식별회로(5)는 제 1 인버터회로(5a)의 공통드레인 전위가 제 1 인버터회로(5a)의 드레시홀드 전압보다 높을 때 제어신호(S₀)를 발생한다.

상기 기술에서 제 2 인버터회로(5b)는 제 1 인버터회로(5a)의 출력신호를 완성 및 인버팅하기 위한 것이며, 트랜지스터(Q₅₁및 Q₅₃)의 소스는 전력선(V_cc)에 접속되고 트랜지스터(Q₅₂및 Q₅₄)의 소스는 접지(GND)에 접속된다.

트랜지스터(Q₆)는 디플리이션형 MIS 트랜지스터(Q₆)의 게이트 및 소스는 접지(GND)에 공통접속된다. 저항트랜지스터(Q₆)는 트랜지스터(Q₆)의 드레인 전위를 접지의 저전위까지 유지하기 위한것이며, 이때 반도체장치의 단자(2)의 전위는 정상입력전압의 소정범위내에 있다.

즉, 저항트랜지스터(Q₆)는 식별회로(5)의 입력단에서의 불필요한 전하를 접지(GND)로 흐르게 하며, 이때 입력단의 전위는 고레벨에서 저레벨로 변환한다.

제 8 도를 참고로 하여 반도체장치의 전력선 전위(V_cc)가 예를 들면 5볼트로 안정화될 때, 고전압검출회로의 동작이 기술될 것이다.

먼저 반도체장치의 정상모드 동작이 기술될 것이다. 고전압검출회로를 포함한는 반도체장치가 정상모드 동작으로 사용될 때 기타 장치에 의해 인가된 5볼트의 전력선 전위(V_cc)보다 높지 않은 정상입력전압 예를들면 0-5볼트의 소정범위내의 정상모드신호가 반도체장치의 단자(2)에 가해진다. 단자(2)의 입력신호전위는 트랜지스터(Q₁)로의 누설전류를 차단하여 블로킹트랜지스터(Q₃)의 소스에 인가함에 인하여 트랜지스터(Q₁)의 드레시홀드 전압으로 강하된다.

그러므로 트랜지스터(Q₃)의 소스전위가 전력선 전위(V_cc)의 게이트 전위보다 트랜지스터(Q₃)의 드레시홀드 전압만큼 높을 때만 트랜지스터(Q₃)가 온되므로 블로킹트랜지스터(Q₃)는 오프가 된다.

그러므로 레벨시프트회로(4)의 입력단은 저레벨에 있고 제 1 인버터회로(5a)의 공통게이트도 저레벨에 있으므로 제 2 인버터회로(5b)의 공통드레인은 저레벨에 있다.

즉, 전력선 전위(Vcc)가 저앙모드신호가 단자 (2)에 가해지는 동안 안정될 때, 고전압검출회로는 반도체 장치의 특정모드를 시동하기 위한 제어신호를 발생하지 않을 것이다.

다음에, 반도체장치의 특정모드동작시 기술될 것이다.

고전압검출회로를 포함하는 반도체장치는 특정모드동작 예컨대 시험모드동작으로서 사용된다. 즉, 특정모드신호 예컨대 정상입력전압보다 소정치만큼 높은 8볼트가 반도체장치의 단자(2)에 인가된다. 트랜지스터(Q₃)의 소스전위는 트랜지스터(Q₃)의 게이트 전위보다 트랜지스터(Q₃)의 드레시홀드 전압만큼 더 높지만 단자(2)의 입력신호 전위는 트랜지스터(Q₁)의 누설전류를 차단하고 그것을 블로킹트랜지스터(Q₃)의 소스에 인가함으로써 트랜지스터(Q₁)의 드레시홀드 전압까지 강하한다.

결과적으로 블로킹트랜지스터(Q₃)는 온으로 변환되며 레벨시프트회로(4)의 입력단은 고레벨로 된다. 레벨시프트회로(4)의 입력단전위는 레벨시프트회로(4)의 드레시홀드 전압 즉 트래지스터(Q₄₁,Q₄₂,……, Q_4k)에 의하여 레벨시프트회로(40내의 k개의 MIS 트랜지스터(Q₄₁,……,Q_4k)의 드레시홀드 전압의 총합까지 강하할지라도 레벨시프트회로(4)의 출력단은 여전히 고레벨에 있다.

즉, 레벨시프트회로(4)의 출력전위는, 제 1 인버터회로(5a)의 드레시홀드 전압보다 더 높으며, 및 특정모드신호의 전위는 트랜지스터(Q_1,Q₃) 레벨시프트회로(4), 및 제 1 인버터회로(5a)의 드레시홀드 전압에 의하여 결정된다.

그러므로 제 1 인버터회로(5a)의 공통게이트는 고레벨에 있으며, 따라서 제 2 인버터회로의 공통드레인은 고레벨에 있다.

즉 전력선 전위(Vcc)가 안정화되고 특정모드신호가 단자(2)에 인가될 때 고전압검출회로는 반도체장치의 특정모드를 시동하는 제어신호(S₀)를 발생한다.

제 9 도에서 고전압검출회로의 동작에 대하여 반도체장치의 전력선 전위(V_cc)가 안정화되지 않았을 때 예컨대 반도체장치가 온으로 변화되었을 경우에 기술하겠다.

제 9 도는 반도체장치를 온으로 변환하는 시점에서 제 8 도에 도시된 고전압검출회로를 도시한 그래프이다. 고전압검출회로를 포함하는 반도체장치가 시점(t₀)에서 온으로 변활될때 전력선 전위(V_cc)는 전력선 전위가 안정화될 때까지 제 9 도의 선

에 의하여 도시된 바와같이 시점(t₀)에서 시점(t₃)까지 점진적으로 증가한다.

정상입력전압의 정상모드신호가 제 9 도의 선

으로 도시된 바와같이 반도체장치의 단자에 연속적으로 인가되고 동시에 반도체장치가 온으로 변환될 때 선

의 전위를 갖는 정상모드신호는 특정모드신호인 것으로 간주된다.

그 이유는 정상모드신호 전위보다 트랜지스터(Q₁)의 드레시홀드 전압만큼 더 낮은 전위를 갖는 블로킹트랜지스터(Q₃)의 소스전위가 트랜지스터(Q₃)의 게이트전위, 즉 선(a)의 증가된 전력선 전위보다 더 높기 때문이다.

그러므로 블로킹트랜지스터(Q₃)는 시점(t₀)에서 시점(t₂)까지 온으로 되며, 즉 블로킹트랜지스터(Q₃)는 정상모드신호가 특정모드신호인 것으로 간주되지 않는 시점가지 온으로 된다.

그러나 레벨시프트회로의 출력단 전위가 저레벨에 있을 때 블로킹트랜지스터(Q₃)는 온으로 변환된다. 인버터회로(5a,5b)는 전력선 전위가 인버터회로의 동작의 가능전압(V₁)을 초과할 때까지 동작될 수 없다는 것을 주목해야 한다.

결과적으로 고전압검출회로에서 시점(t₁)에서 시점(t₂)까지 반도체장치의 특정모드를 시동하는 에러제어신호를 발생할 수 있다.

그러나 제 8 도에 도시된 고전압검출회로에서 블로킹트랜지스터의 드레인전위는 레벨시프트회로(4)에 의하여 소정치 강하하고 제 1 인버터회로(5a)의 공통게이트 전위는 인버터회로의 드레시홀드 전압(즉, 제 1 인버터회로(5a)의 트랜지스터(Q₅₁)의 드레시홀드 전압)보다 더 높지 않다.

결과적으로 반도체장치의 특정모드를 시동하는 에러제어신호는 블로킹고전압검출회로(Q₃)의 소스전위가 증가한 전력선 전위보다 트랜지스터(Q₃)의 드레시홀드 전압만큼 더 높을 경우에도 발생하지 않는다. 레벨시프트회로(4)의 소정 전압치는 참조마크(α)로 표시되며, 트랜지스터(Q₁,Q₃)의 드레시홀드 전압은 참조마크(Vth₁,Vth₃)로 각각 표시되며, 제 1 인버터회로(5a)의 트랜지스터(Q₅₁)의 드레시홀드 전압은 참조마크(Vth₅₁)로 표시되며, 증가한 전력선 전압은 참조마크(V_x)로 표시되며, 제 1 인버터회로(5a)의 입력단 전위는 참조마크(V_G)로 표시되며, 및 정상입력신호의 전위는 참조마크(V_O)로 표시된다.

단자(2)에 인가되는 정상입력신호전위는 V₀, 예컨대 5볼트이며, 전위(V_G)는 다음식으로 표시된다.

V_G=V_O-Vth₁-Vth₃-α………………………………(A)

더우기 식별회로(5)가 반도체장치의 특정모드를 시동하는 제어신호를 발생하지 않을 조건은 블로킹트랜지스터(Q₃)의 소소에 인가되는 전위(V_X)가 블로킹트랜지스터(Q₃)의 게이트에 인가되는 전위(V_G)보다 트랜지스터(Q₅₁)의 드레시홀드전압(Vth₅₁)만큼 더 높은 것이다.

그러므로 전위(V_G)는 다음 식으로 표시된다.

V_G

V_X-Vth₅₁…………………………………………(B)

상기 식((A), (B))으로 부터 소정 전압치(α)는 다음 공식으로 표시된다.

α

V_O-V_X+Vth₅₁-Vth₁-Vth₃……………………(C)

증가한 전력선 전압(V_X)에서 에러제어신호를 발생하는 가능성은 범위(V₁

V_X

V₂)내에 있으며 소정전압치(α)는 다음 공식으로 표시된다.

α

V_O-V₁+Vth₅₁-Vth₁-Vth₃……………………(D)

레벨시프트회로(4)에 의하여 강하되는 소정전압치(α)는 상기 식(D)를 만족함으로써 결정된다. 값(α)이 식(D)에 의하여 결정될 때 레벨시프트회로(4)의 출력전위는 반도체장치가 온으로 변환되고 정상입력전압의 정상모드신호가 반도체장치의 단자에 연속적으로 인가될 때라도 제 1 인버터회로(5a)의 드레시홀도 전압보다 더 높지 않다. 즉, 제 1 인버터회로(5a)의 입력단위 전위는 제 1 인버터회로(5a)내의 트랜지스터(Q₅₁)의 드레시홀드 전압(Vth₅₁)의 드레시홀드(Vth₅₁)보다 더 높지 않으며, P형 MIS 트랜지스터(Q₅₁)는 온드로 변환되며, 및 트랜지스터(Q₅₂)는 오프로 변환된다.

그러므로 제 1 인버터(5a)의 출력단 전위는 고레벨에 있으며 제 2 인버터(5b)의 출력단 전위는 저레벨에 있다. 즉 제어신호(S₀)는 발생하지 않는다.

다음에 반도체장치의 단자에 인가된 특정모드신호전위(β)는 제 9 도의 참조마크(스 캔)로 표시된 바와같이 기술될 것이다.

제 1 인버터회로(5a)의 입력단전위(V_G)는 특정모드신호가 반도체장치 단자에 인가될 때 고전위 예컨대 정상입력신호의 전위(V_O)있어야만 한다. 정상입력신호(V_O)는 반도체장치가 안정화될 때 전력선 전위(Vcc)와 동일하며 따라서 제 1 인버터회로(5a)의 입력단 전위(V_G)는 다음 식으로 표시된다.

V_G=β-Vth₁-Vth₃-α ……………………………(A₀)

V_G

V_O-Vth₅₁……………………………………… (B₀)

상기 식((A₀), (B₀))으로부터 특정모드신호의 전위(β)는 다음 식으로 표시된다.

β

V_O+Vth₁+Vth₃-Vth₅₁…………………………(C₀)

특정모드 신호의 전위(β)는 레벨시프트회로(4)에 의하여 강하되는 전압치(α)에 따라 식(C₀)으로 표시된 바와같이 결정되어야만 한다. 즉 소정전압치(α)는 보다 높은 값으로 설정되는 경우에 전위(β)는 보다 높은 값으로 결정되어야만 한다.

결과적으로 소정전압치(α)는 절대적으로 필요하지 않는한 보다 높은 값으로 설정되지 말아야만 한다.

다음에 제 4, 5 및 6 도를 참고하여 본 발명에 따른 고전압검출회로의 실시예를 사용한 반도체회로의 응용에 대하여 기술하겠다.

제 4 도는 고전압검출회로가 인가된 래치회로를 도시한 블록도이다. 제 4 도에서 반도체장치(도시되지 않음) 예컨대 반도체메모리장치에 포함된 래치회로는 3단자(2a,2b,2c), 논리회로(40), 및 고전압검출회로(10)를 갖는다.

단자(2a)는 반도체장치의 내부회로에 접속되며, 및 단자(2a)는 또한 고전압검출회로(10)에 접속된다. 단자(2b)는 버퍼(B₁)를 통하여 논리회로(40)에 접속되며 버퍼(B₂)를 통하여 반도체장치의 내부회로에 접속된다.

단자(2c)는 버퍼(B₃)를 통하여 논리회로(40)와 반도체장치의 내부회로에 접속된다. 반도체장치의 정상모드동작에서 단자(2a)의 신호는 참조마크(D₁)로 표시된 바와같이 직접 내부회로로 전송되며, 단자(2b,2c) 신호는 참조마크(D₂,D₄)로 표시된 바와같이 버퍼(B₂,B₃)를 통하여 내부회로에 각각 접속된다.

상기에서 신호(D₁,D₂,D₄)의 각 전위는 정상입력전압내에 있으며 전력선 전위는 안정화된다. 정상동작모드에서 고전압검출회로(10)는 제어신호(S₀)를 발생하지 않는다.

즉 고전압검출회로(10)의 출력신호는 저레벨에 있다. 정상입력전압보다 소정치만큼 더 높은 특정모드신호가 단자(2a)에 인가되고 전력선 전위가 안정화될 때 반도체장치의 특정모드를 시동하는 제어신호(S₀)는 고전압검출회로(10)로부터 발생된다. 고레벨에 있는 제어신호가 고전압검출회로로부터 발생하는 한편 동시에 정상입력전압내의 고레벨신호는 단자(2b)에 인가되고 NAND게이트(NG₁)의 출력신호는 고레벨에 있다.

그러므로 NAND게이트(NG₄)의 출력신호는 고레벨에 있으며, NAND게이트(NG₃)의 출력신호는 저레벨에 있다.

즉 특정모드동작에서 NAND게이트(NG₃)의 출력신호는 저레벨에 있다. 그러므로 NAND게이트(NG₅)의 출력신호는 참조마크로 도시된 바와같이 고레벨에 있으며 고레벨에 있는 NAND게이트(NG₅)의 출력신호는 내부회로에 인가된다.

상기와같이 NAND게이트(NG₅)의 출력신호(D₃)는 특정모드신호를 단자(2a)에 인가함이 없이 연속적으로 고레벨에 있다. 내부회로가 NAND게이트(NG₅)의 출력(D₃)의 저레벨을 수신할 때 내부회로를 포함하는 반도체장치는 어떤 특정모드 예컨대 반도체장치를 테스트하는 시험모드로 변환한다.

제 5 도는 고전업검출회로가 인가되는 EPROM장치를 도시한 블록회로도이다. 제 5 도에서 EPROM장치는 모든 워드선(WL_l-WL_m)을 선택하는 기능과 모든 메모리셀을 시험하기 위하여 모든 비트선을 선택하는 기능을 갖추고 있다. EPROM장치는 어드레스버퍼(51)에 접속된 다수단자(T₁-T_j)를 갖추고 있다. 단자(T₁-T_j)중 단자(T₁)는 고전압검출회로(10a)에 접속되어 고전압검출회로(10a)의 출력(9a)이 워드선 디코더(52)에 인가된다. 단자(T₁-T_j)중 단자(T_j)는 고전압검출회로(10b)에 접속되어 고전압검출회로(10b)의 출력(9b)은 비트선 디코더(53)에 인가된다.

워드선 디코더(54)는 다수 워드선(WL_l-WL_m)을 가지며, 비트선 디코더(53)는 많은 비트선(BL_l-BL_n)을 가지며 워드선(WL_l-WL_m)과 비트선(BL_l-BL_n)의 각 교차점에서 다수의 메모리셀이 있다.

상기에서 모든 워드선을 선택하는 기능과 모든 비트선을 선택하는 기능은 메모리셀에 스트레스를 주는데 사용되며 따라서 그들을 시험한다. 모든 워드선을 선택하는 기능은 단자(T₁)에 인가되는 제 1 특정모드신호에 의하여 결정되며, 모든 비트선을 선택하는 기능은 단자(T_j)에 인가되는제 2 특정모드신호에 의하여 결정된다.

제 1 및 제 2 특정모드신호는 동시에 단자(T₁,T_j)에 인가되지 말아야만 한다.

제 5 도에서 참조번호(54)는 전원이다.

EPROM장치의 정상모드 동작에서 각 단자(T₁-T_j) 신호는 어드레스버퍼(51)를 통하여 워드선 디코더(52)와 비트선 디코더(53)로 전송된다. EPROM장치의 정상모드 동작에서 정상입력전압내의 정상 어드레스 신호는 단자(T₁-T_j)에 인가되며 고전압검출회로(10a,10b)는 각각 시동신호(S_0a,S₀)를 발생하지 않는다.

EPROM장치의 특정모드 동작에서 제 1 특정신호 또는 제 2 특정신호는 단자(T₁,T_j)에 인가되며 다음에 고전압검출회로(10a,10b)중 하나는 제어신호(S_0a,S_0b)를 발생한다. 이 경우에 고전압검출회로(10a,10b)는 동시에 제어신호를 발생하지 말아야만 한다.

제 6 도는 고전압검출회로가 인가되는 에러조사 및 교정(ECC) 회로를 갖춘 반도체메모리장치를 설명하는 블록도이다.

제 6 도에서 ECC 회로는 스위칭수단의 스위칭을 래치제어신호에 의하여 제어하도록 신호를 설정하는 스위칭수단(S₁-S₇)과 레지스터(68)를 갖추고 있다. 반도체 장치에는 레지스터(68)의 상태에 따라 다음과 같은 3모드가 있다.

(1) 에러교정과 함께 정상동작을 위한 정상모드, (2) 정보비트를 시험하는 시험모드, 및 (3) 조사비트를 시험하는 시험모드 상기 3 모드의 결과로서 정보비트와 조사비트는 정상동작모드와 독립적으로 검사될 수 있다.

제 6 도에서 참조번호(10)는 고전압검출회로(HD)를, 61은 데이타입력(Din)을, 62는 다수 어드레스 입력(Ain)을, 63은 엔코더(COD)를, 64는 정보비트(IB)를, 65는 검사비트(PB)를, 66은 디코더(DEC)를, 67은 데이타출력을 갖는 에러조사 및 교정회로(Do)를, 및 68은 레지스터를 각각 나타낸다.

에러교정을 하는 정상동작을 위한 정상모드인 (1)에서 스위칭수단은 다음과 같다.

S₁=온, S₂=온, S₃=온, S₄=온, S₅=온, S₆=온, S₇=R이므로 ECC 회로는 동작되고 교정된 데이타는 출력이다. 정보비트를 시험하는 시험모드인 (2)에서 스위칭수단은 다음과 같다.

S₁=오프, S₂=온, S₃=오프, S₄=오프, S₅=오프, S₆=오프, S₇=R

따라서 ECC 회로는 동작하지 않으며, 정보비트는 시험될 수 있다.

조사비트를 시험하는 시험모드(3)에서 스위칭 수단은 다음과 같다.

S₁=오프, S₂=오프, S₃=L, S₄=오프, S₅=오프, S₆=오프, S₇=L

그러므로 ECC 회로는 동작하지 않으며 조사비트는 시험될 수 있다.

제 6 도에서 스위칭수단의 스위칭은 상기 3모드중 스위칭상대의 소정 정보가 제공되는 레지스터(68)에 의하여 제어된다.

제 4, 5 및 6도를 참고로 한 상기 기술에서 본 발명에 따른 고전압검출회로의 실시예를 사용한 반도체장치 고전압검출회로로부터 발생한 반도체회로의 시험모드를 시동하는 에러제어신호에 의하여 시험모드에서 시동되지 않는다.

광범위한 본 발명의 실시예는 본 발명의 사상과 요지를 벗어나지 않는 범위내에서 만들어진다. 본 발명은 본 명세서에 기술된 특정 실시예에 한정되지 않는다.

Claims

소정범위를 갖는 정상입력전압보다 소정치만큼 더 높은 특정모드 신호의 전위가 반도체장치의 단자중 적어도 하나에 인가될 때 상기 반도체장치의 특정모드를 시동하기 위한 제어신호를 발생하는 단자를 갖춘 반도체장치에 포함된 고전압검출회로에 있어서, 상기 고전압검출회로가 고전위용 제 1 전원수단 ; 저전위용 제 2 전원수단 ; 제어전극과 2 다른 전극을 갖추고 있으며, 상기 제어전극이 상기 반도체장치의 상기 단자중 적어도 하나에 동작적으로 접속되며, 및 상기 2 다른 전극중 하나는 상기 제 1 전원수단과 동작적으로 접속되어 상기 제어전극의 전위가 상기 2 다른 전극중 상기 하나의 전위보다 상기 블로킹 트랜지스터의 드레시홀드 전압만큼 더 높을 때 상기 블로킹(blocking) 트랜지스터를 온으로 스위칭하는 블로킹트랜지스터 ; 입력단과 출력단을 가지며, 상기 입력단이 상기 블로킹트랜지스터의 상기 2 다른 전극중 나머지 하나에 동작적으로 접속되어 상기 입력단 전위보다 레벨시프트(level shitf)치 만큼 더 낮은 상기 출력단 전위를 얻는 레벨시프트수단 ; 제 1 단과 제 2 단을 가지며, 상기 제 1 단이 상기 레벨시프트수단의 상기 출력단과 동작적으로 접속되며 상기 제 2 단이 상기 제 2 전원수단과 동작적으로 접속되어 상기 반도체장치의 단자중 적어도 하나의 전위가 상기 정상입력전압의 상기 소정범위내에 있을 때 상기 제 1 단의 전위를 상기 제 2 전원 수단의 저전위로 유지하는 저항수단 ; 및 제 1 단과 제 2 단을 가지며, 상기 식별회로의 상기 제 1 단이 상기 레벨시프트수단의 출력단과 상기 저항 수단의 제 1 단에 동작적으로 접속되어 식별회로의 제 1 단 전위가 상기 식별회로의 드레시홀드 전압보다 더 높을때 상기 제어신호를 상기 식별회로의 제 2 단으로 출력시키는 식별회로로 구성되는 것을 특징으로 하는 고전압검출회로.
제 1 항에 있어서, 상기 레벨시프트수단이 제어전극과 2 다른 전극을 가지며, 상기 제어전극과 상기 2 다른 전극중 하나가 상기 레벨시프트수단의 입력단에 동작적으로 접속되며 상기 2 다른 전극중 다른 하나는 상기 저항수단의 제 1 단에 동작적으로 접속되고, 상기 레벨시프트치가 적어도 1MIS 트랜지스터의 드레시홀드 전압에 의하여 결정되는 적어도 하나의 MIS 트랜지스터로 구성되는 것을 특징으로 하는 고전압검출회로.
제 1 항에 있어서, 상기 저항수단은 제어전극과 2 다른 전극을 가지며, 상기 제어전극이 상기 2 다른 전극중 하나와 같이 제 2 전원수단에 동작적으로 접속되며 상기 2 다른 전극중 나머지 하나는 상기 레벨시프트 수단의 출력단과 상기 식별회로의 제 1 단과 동작적으로 접속되는 디플리이션형 MIS 트랜지스터로 구성되는 것을 특징으로 하는 고전압검출회로.
제 1 항에 있어서, 제어전극과 2 다른 전극을 가지며, 상기 제어전극이 상기 2 다른 전극중 하나와 상기 블로킹트랜지스터의 2 다른 전극중 하나에 동작적으로 접속되며 상기 2 다른 전극중 나머지 하나는 상기 반도체장치의 단자중 적어도 하나와 동작적으로 접속되어 누설전류를 상기 반도체장치의 소정 표준전류이하로 유지하는 누설전류차단 트랜지스터를 더욱 포함하는 것을 특징으로 하는 고전압검출회로.