DE69417077T2

DE69417077T2 - Festwertspeicher

Info

Publication number: DE69417077T2
Application number: DE69417077T
Authority: DE
Inventors: Tsuneaki Kudou
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1993-01-19
Filing date: 1994-01-19
Publication date: 1999-08-19
Anticipated expiration: 2014-01-20
Also published as: JP2768880B2; EP0607942A2; KR0152561B1; DE69417077D1; US5373480A; EP0607942B1; EP0607942A3; JPH06215595A

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Diese Erfindung betrifft einen Nur-Lesespeicher, und insbesondere einen Nur-Lesespeicher zum Gebrauch in einer halbleitenden integrierten Schaltungseinrichtung, die einen Hochgeschwindigkeitsbetrieb benötigt.

Beschreibung des Standes der Technik

Da die Betriebsgeschwindigkeit von einem Mikroprozessor in den letzten Jahren großen Fortschritt gemacht hat, wird ein Hochgeschwindigkeitsbetrieb in einem Nur-Lesespeicher (nachstehend als ROM bezeichnet) stark benötigt, der Systemprogramme und Bearbeitungsprogramme eines Mikroprozessors speichert. Mit anderen Worten, die Reduzierung der Zugriffszeit, von einer Adresseingabe zu einem Datenauslesen, wird in dem ROM stark benötigt.
Fig. 1 zeigt die Struktur eines ROMs gemäß dem Stand der Technik dieser Erfindung. Wie gezeigt, besteht dieser ROM aus einer Speicherzellenmatrix 101, einem Wortleitungsdekodierer 102, einem Spaltendekodierer 103 und einem Ausgabepuffer 104. In der Speicherzellenmatrix 101 sind eine Vielzahl von Wortleitungen und Bitleitungen in Form einer Matrix angeordnet, und eine Speicherzelle ist an jedem Kreuzungspunkt der Matrix plaziert.
Wortleitungsdekodierer 102 dekodiert eine Adresseingabe, die eine Vielzahl von Bits aufweist, um so eine bestimmte Wortleitung auszuwählen. Entsprechend der Adresseingabe erzeugt der Spaltendekodierer 103 ein Spaltensteuersignal, und wählt eine bestimmte Bitleitung aus. Und Ausgabepuffer 104 gibt gespeicherte Daten in einer Speicherzelle aus, deren Position durch eine Wortleitung und eine Bitleitung, die mit den Wort- und Spaltendekodierern ausgewählt wird, bezeichnet.
Fig. 2 zeigt die detaillierte Struktur der Speicherzellenmatrix 101 und des Ausgabepuffers 104 des bekannten ROMs (NOR-Typ; n-Bits · 32 Wörter), welcher vom Vorauflade-Typ ist. In dieser Abbildung ist die Schaltstruktur eines Bits dargestellt.
In Fig. 2 bezeichnen B0, ... und B3 Bitleitungen, und W0... und W7 bezeichnen Wortleitungen. An jedem Kreuzungspunkt dieser Bit- und Wortleitungen ist eine Speicherzelle plaziert, die aus einem N-Kanaltransistor besteht. Jedes eine Ende der Bitleitungen B0, ... und B3 ist mit einer Leistungsversorgung VDD über N-Kanaltransistor 111, ... oder 114 verbunden, wobei jeder dadurch Ein- oder Ausschaltet, daß er durch Taktsignal CLK gesteuert wird. Jedes andere Ende der Bitleitungen B0, ... und B3 ist mit Datenleitung 119 über N-Kanaltransistor 115, ... oder 118 verbunden, wobei jeder eine Spaltenleitung auszuwählen hat und Ein- oder Ausschaltet, entsprechend der Spaltensteuersignale C3, ... und C0. Datenleitung 119 ist mit Leistungsversorgung VDD über P-Kanaltransistor 120 verbunden, welcher dadurch Ein- oder Ausschaltet, daß er mit dem invertierten Taktsignal - CLK gesteuert wird. Diese Datenleitung 119 ist auch mit der Eingabe eines Leseinverters 121 verbunden, welcher Ausgabedaten OUT erzeugt.
Fig. 3 zeigt die Schaltungsstruktur des Wortleitungsdekodierers 102 des bekannten ROMs.
Wie in Fig. 3 gezeigt, besteht Wortleitungsdekodierer 102 aus vier Invertern, acht 3-Eingabe-NAND-Gates und acht 2- Eingabe-NOR-Gates.
Die Struktur des Spaltendekodierers 103 ist fast die gleiche wie die der vorliegenden Erfindung. Z. B. kann ein Spaltendekodierer, der in Fig. 6 gezeigt ist und später erklärt wird, als Spaltendekodierer 103 verwendet werden.
Der Betrieb des oben erwähnten ROMs wird nachfolgend beschrieben.
Wenn N-Kanaltransistoren 111, ... und 114 in Synchronisation mit dem Anstieg des Taktes CLK einmal eingeschaltet worden sind, sind alle Bitleitungen B0, ... und B3 voraufgeladen. Nach dem Anstieg des Taktes CLK sind die Werte der Adresseingaben A0, ... und A4 fest. Andererseits, während des Pegel H des Taktes CLK, bleibt das invertierte Signal - CLK auf Pegel L. Dies erlaubt, daß P-Kanaltransistor 120 einschaltet und Datenleitung 119 auf den Pegel VDD voraufgeladen wird.
Es sei ein Beispiel betrachtet, in welchem Wortleitung W2 durch Wortleitungsdekodierer 102 ausgewählt wird, um so Speicherzelle Z1 auszuwählen. Wie in Fig. 2 gezeigt, ist kein Transistor mit Speicherzelle Z1 verbunden. Dann wird Bitleitung B2 nicht entladen und Transistor 117 wird ausgewählt. Folglich gibt Leseinverter 121 "0" als Ausgabedaten OUT. Andererseits, wenn ein Transistor mit Speicherzelle Z1 verbunden ist, wird Bitleitung B2 entladen, was ermöglicht, daß Leseinverter 121 "1" als Ausgabe gibt.
Wie aus der oben erwähnten Erklärung hervorgeht, wird in solch einem voraufgeladenen ROM der voraufgeladene Wert ohne Änderung ausgegeben, wenn "0" als Ausgabedaten erzeugt wird. In diesem Fall wird keine wesentliche Zeitverzögerung erzeugt. Mit anderen Worten, eine Signalverzögerung tritt nur auf, wenn ein Transistor, der mit einer Speicherzelle verbunden ist, einschaltet, um die Bitleitung, die mit der Speicherzelle verbunden ist, zu entladen. In diesem Fall wechselt die Ausgabe des Leseinverters 121 von "1" auf "0".
Entsprechend des oben erwähnten Grundes, ist die logische Schwelle des Leseinverters 121 gewöhnlicherweise auf einen relativ hohen Wert in dem ROM eingestellt, in welchem ein Hochgeschwindigkeitsbetrieb benötigt wird, um schnell die Ausgabeänderung von "1" auf "0" zu erfassen.
In dem oben erwähnten ROM gibt es jedoch weiterhin ein ernstes Problem.
Jeder Transistor in der Speicherzellenmatrix, der mit entsprechenden Bitleitungen B0, ... oder B3 verbunden ist, weist eine Sperrschichtkapazität zwischen seinem Gate und der entsprechenden Bitleitung auf. Beim Datenauslesen ist jedoch nur ein Transistor unter anderen Transistoren zum Entladen ausgewählt, die mit der gleichen Bitleitung verbunden sind. Dementsprechend wird die Sperrschichtkapazität der anderer Transistoren, die mit der gleichen Bitleitung verbunden sind, beim Datenauslesen beträchtlich groß. Diese Tatsache verringert die Datenauslesegeschwindigkeit.
Der oben erwähnte Nachteil wird ernsthafter, wenn eine große Anzahl von Transistoren verwendet wird, um so die Speicherkapazität des ROMs zu erhöhen. Folglich kann ein ROM mit großer Kapazität, der die Fähigkeit eines Hochgeschwindigkeitsdatenauslesens aufweist, kaum in den bekannten Techniken realisiert werden.
Dokument US-A-4,592,027, auf dem der Obersatz des Anspruchs 1 basiert, zeigt in Fig. 1 und 2 zwei bekannte Nur- Lesespeicheranordnungen. In Fig. 1 ist jede einer Anzahl von Bitleitungen eines ROMs voraufgeladen, abhängend von einem Taktpuls. Eine Entladung wird durch das Anlegen von Adressignalen an Wortleitungen bewirkt, die senkrecht zu den Bitleitungen verlaufen, wenn eine Speicherzelle in einem besonderen Zustand an der Verbindung der Wort- und Bitleitung ist. Die Daten werden durch nachfolgendes Auswählen zwischen den Bitleitungen in einem Spaltenauswählleseverstärker, der mit allen Bitleitungen verbunden ist, wiedergewonnen. Diese Anordnung entspricht deswegen im breiten Sinne der oben beschriebenen bekannten Anordnung. Fig. 2 dieses Dokuments zeigt eine alternative Anordnung, in welcher eine Spaltenauswahl nicht nur an der Ausgabe der Wortleitungen durchgeführt wird, sondern auch an der Stufe eines Anwendens des Voraufladens der Wortleitungen. Dies spart dadurch Energie, daß Wortleitungen, die nicht in dem Spaltenauswählleseverstärker gelesen werden, nicht einmal voraufgeladen sind. Fig. 3 baut auf der Anordnung von Fig. 2 auf, und unterteilt den gesamten Speicher in Sub-Matrizen. Die Wortleitungen laufen durch alle Sub-Matrizen und die gleichen Adressen werden auch an deren Ausgabelesedetektoren angelegt. Eine zusätzliche Eingabe ist jedoch vorgesehen, um Sub-Matrizen auszuwählen. Dies schafft die endgültige Stufe eines Dekodierens. Wenn eine Sub-Matrix ausgewählt ist, ist ihre Ausgabe freigegeben. Ferner, in Übereinstimmung mit der Energiesparphilosophie der Anordnung von Fig. 2, wird eine Voraufladung nur den Wortleitungen der ausgewählten Sub- Matrix während der Voraufladestufe zugeführt.
In einem völlig unterschiedlichen Zusammenhang zeigt Dokument EP-A-0 477 380 den Gebrauch von getakteten Inverterschaltungen in der Ausgabe einer Speicherzelle.

ZUSAMMENFASSUNG DER ERFINDUNG

Diese Erfindung ist gemacht worden, um das oben erwähnte Problem eines bekannten ROMs zu lösen.
Deswegen ist es die Aufgabe der vorliegenden Erfindung, einen ROM mit großer Kapazität zu schaffen, der die Fähigkeit eines Hochgeschwindigkeitsdatenauslesens aufweist.
Um die oben erwähnte Aufgabe zu erfüllen, weist der Nur- Lesespeicher diese Erfindung, welcher speziell in den anhängenden Ansprüchen definiert ist, eine Speicherzellenmatrix auf, welche eine Vielzahl von Sub- Matrizen umfaßt, wobei jede durch Teilen der Bitleitungen z. B. in zwei Teile, gebildet ist. In beiden Sub-Matrizen werden Wortleitungen gemeinsam benutzt. Somit ist die Anzahl von Speicherzelltransistoren, die in jeder Bitleitung enthalten sind, deutlich in dieser Erfindung reduziert. Zusätzlich weist der Nur-Lesespeicher dieser Erfindung einen Wortleitungsdekodierer auf, einen Spaltendekodierer und einen Ausgabepuffer. Der Wortleitungsdekodierer erzeugt ein Signal, um eine bestimmte Sub-Matrix zusätzlich zu den Wortleitungsauswahlsignalen auszuwählen. Dieser Ausgabepuffer enthält eine Spaltenauswahlschaltung, die eine Vielzahl von Stufen aufweist. In dieser Schaltung wählt die erste Stufe eine Spalte von jeder der Sub-Matrizen aus, entsprechend Signalen, die von dem Spaltendekodierer erhalten werden. Andererseits wählt die zweite Stufe eine Spalte von den Spalten, die in der ersten Stufe ausgewählt wurden, aus, entsprechend dem Signal, um eine bestimmte Sub- Matrix auszuwählen, erzeugt in dem Wortleitungsdekodierer. Somit wird eine spezielle Speicherzelle ausgewählt, und die Daten werden von dem ROM ausgelesen.
In dem ROM dieser Erfindung, wie oben erwähnt, ist die Anzahl von Speicherzelltransistoren, die in jeder Bitleitung enthalten sind, deutlich reduziert. Dies reduziert auch den Betrag der Sperrschichtkapazität, die zwischen einer Bitleitung und den Transistoren, die mit dieser Bitleitung verbunden sind, erzeugt wird. Folglich ist die Datenauslesegeschwindigkeit von dem ROM in dieser Erfindung deutlich verbessert, im Vergleich mit dem bekannten ROM. So kann diese Erfindung einen Nur-Lesespeicher schaffen, der eine große Kapazität aufweist, ohne die Datenauslesegeschwindigkeit zu verschlechtern.
In der Struktur ist die zweite Stufe in der Spaltenauswahlschaltung mit einem getaktetem Leseinverter strukturiert, um so die Anzahl von Durchlaßtransistoren (pass transistors) zu vermindern. Entsprechend dieser Struktur ist die Datenauslesegeschwindigkeit weiterhin verbessert.
Diese Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden deutlicher von der folgenden detaillierten Beschreibung, im Zusammenhang mit den begleitenden Abbildungen, hervorgehen

KURZE BESCHREIBUNG DER ABBILDUNGEN

Fig. 1 zeigt ein Blockdiagramm, das die allgemeine Struktur eines Nur-Lesespeichers (ROM) darstellt;
Fig. 2 zeigt ein Schaltungsdiagramm, das die Ein-Bitstruktur einer Speicherzellenmatrix und einen Ausgabepuffer darstellt, der in dem ROM entsprechend dem Stand der Technik dieser Erfindung verwendet wird.
Fig. 3 zeigt ein Schaltdiagramm, das die Struktur eines Wortleitungsdekodierers darstellt, der in dem ROM entsprechend dem Stand der Technik verwendet wird;
Fig. 4 zeigt ein Schaltdiagramm, das die Ein-Bitstruktur einer Speicherzellenmatrix und einen Ausgabepuffer eines ROMs vom Voraufladetyp darstellt;
Fig. 5 zeigt ein Schaltdiagramm, das die Struktur eines Wortleitungsdekodierers des Vorauflade-ROMs von Fig. 4 darstellt;
Fig. 6 zeigt ein Schaltdiagramm, das die Struktur eines Spaltendekodierers des Vorauflade-ROMs von Fig. 4 darstellt;
Fig. 7 ist ein Zeitablaufdiagramm zum Erklären des Betriebes des Vorauflade-ROMs von Fig. 4;
Fig. 8 zeigt ein Schaltdiagramm, das die Ein-Bit-Struktur einer Speicherzellenmatrix und einen Ausgabepuffer eines Vorauflade-ROMs gemäß einer Ausführungsform dieser Erfindung darstellt; und
Fig. 9 zeigt ein Schaltdiagramm, das die Struktur eines getakteten Leseinverters, der in dem Vorauflade-ROM gemäß Fig. 8 enthalten ist, darstellt.

DETAILLIERTE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die allgemeine Struktur eines ROMs, welcher Gegenstand dieser Erfindung ist, ist in Fig. 1 gezeigt, die zuvor erklärt worden ist. Die detaillierte Struktur des ROMs gemäß einer Ausführungsform dieser Erfindung ist in Fig. 8 gezeigt. Für ein allgemeines Verständnis wird diese Beschreibung jedoch mit einer Diskussion der Fig. 4, 5 und 6 beginnen. Insbesondere zeigt Fig. 4 die Ein-Bit Struktur von Speicherzellenmatrix 101 und Ausgabepuffer 105, Fig. 5 zeigt die Schaltungsstruktur von Wortleitungsdekodierer 102, und Fig. 6 zeigt die Schaltungsstruktur von Spaltendekodierer 103.
Die Anordnungen von Fig. 4, 5 und 6 unterscheiden sich von dem bekannten ROM darin, daß eine Vielzahl von Bitleitungen in zwei Teile unterteilt sind, um so zwei Sub-Matrizen der Speicherzellen zu schaffen. Gemäß dieser Struktur wird die Auswahl einer Spaltenleitung in zwei Stufen durchgeführt. Jedoch ist die Anzahl von Transistoren, die mit jeder Bitleitung verbunden sind, zur Hälfte reduziert. Dies reduziert auch den Betrag einer Last an jeder Bitleitung zur Hälfte, was somit ein Hochgeschwindigkeitsdatenauslesen erlaubt.
Wie in Fig. 4 gezeigt, besteht Speicherzellenmatrix 101 des ROMs gemäß der ersten Ausführungsform aus einer oberen Sub- Matrix und einer unteren Sub-Matrix. Die obere Sub-Matrix umfaßt Bitleitungen B10, B11, B12 und B13, und die untere Matrix umfaßt Bitleitungen B20, B21, B22 und B23. In den oberen und unteren Sub-Matrizen werden Wortleitungen W0, W1, W2 und W3 gemeinsam verwendet. Zusätzlich ist N- Kanaltransistor 1 an jedem Kreuzungspunkt von Bitleitungen B10, ... und B13 und Wortleitungen W0, ... und W3 in der oberen Sub-Matrix plaziert, und N-Kanaltransistor 2 ist an jedem Kreuzungspunkt von Bitleitungen B20, ... und B23 und Wortleitungen W0, ... und W3 in der unteren Sub-Matrix plaziert.
In der oberen Sub-Matrix ist das Gate des N-Kanaltransistors 1 mit der entsprechenden Wortleitung W0, W1, W2, oder W3 verbunden, und sein Drain ist mit der entsprechenden oberen Bitleitung B10, B11, B12 oder B13 verbunden. In der unteren Sub-Matrix ist das Gate des N-Kanaltransistors 2 mit der entsprechenden Wortleitung W0, W1, W2 oder W3 verbunden, und sein Drain ist mit der entsprechenden unteren Bitleitung B20, B21, B22 oder B23 verbunden. Andererseits sind die Sources der N-Kanaltransistoren 1 und 2 alle geerdet.
Aufgrund der oben erwähnten Struktur ist die Anzahl von Transistoren 1 oder 2, die mit einer Bitleitung verbunden sind, um die Hälfte reduziert (d. h. vier), im Vergleich mit der des in Fig. 2 gezeigten bekannten ROMs.
In solch einer Speicherzellenmatrix wird "1" oder "0" im Voraus in jeder Speicherzelle gespeichert, die aus N- Kanaltransistoren 1 oder 2 besteht. Das Datenmuster dieser Matrix wird durch die Maskenstruktur, welche in dem Herstellungsprozeß des ROMs dieser Ausführungsform verwendet wird, bestimmt. Tatsächlich hängt die Existenz der N- Kanaltransistoren 1 oder 2 von der Dicke eines Oxidfilmes in deren Gategebieten ab. In Fig. 4 weist die mit 1a bezeichnete Stelle keinen N-Kanaltransistor 1 auf. Z. B. werden Daten "1" in der Speicherzelle gespeichert, welche einen N-Kanaltransistor aufweist, während Daten "0" in der Speicherzelle gespeichert werden, die keinen N- Kanaltransistor aufweist. Der Speicherinhalt des ROMs wird auf diese Weise bestimmt.
Jede Source der N-Kanaltransistoren 3a, ... und 3d und 3e, ... und 3h ist jeweils mit einem Ende der oberen und unteren Bitleitungen B10, B11, B12, B13, B20, B21, B22 und B23 verbunden. Zusätzlich ist jedes Drain der N- Kanaltransistoren mit einer Energieversorgung VDD verbunden, und jedes Gate ist mit der Signalleitung, zum Zuführen von Taktsignalen verbunden. N-Kanaltransistoren 3a, ... und 3d, und 3e, ... und 3h treten in einen Ein-Zustand an dem Anstieg des Taktsignals CLK, wodurch Bitleitungen B10, ... und B23 voraufgeladen werden.
Zusätzlich ist jedes andere Ende der oberen Bitleitungen B10, B11, B12 und B13 mit Datenleitung 5 über N- Kanaltransistoren 4a, 4b, 4c und 4d verbunden, wobei jeder davon ein- oder ausgeschalten wird, durch Steuerung mit Spaltensteuersignal C3, C2, C1 oder C0. Spaltensteuersignale C3, ... und C0 werden in einem später beschriebenen Spaltendekodierer erzeugt. Ein anderes Ende der Wortleitung 5 ist mit dem Drain des P-Kanaltransistors 6 verbunden, dessen Source mit der Leistungsversorgung VDD verbunden ist, und dessen Gate mit der Signalleitung zum Zuführen eines invertierten Taktsignals -CLK verbunden ist. P- Kanaltransistor 6 schaltet an dem Anstieg des Taktsignals CLK ein, wodurch Datenleitung 5 bis zur Spannung VDD voraufgeladen wird.
Datenleitung 5 ist mit der Eingabe des Leseinverters 8 über N-Kanaltransistor 7 verbunden. Die Ein-/Aussteuerung des Transistors 7 wird durch das invertierte Signal (-A2, Spaltenauswahlsignal) der Adresse A2 durchgeführt, welches das zweite Bit von den Adresseingaben A0, ... und A4 ist, die diesem ROM zugeführt werden. Dieses invertierte Signal - A2 wird in einem später beschriebenen Wortleitungsdekodierer erzeugt.
Auf ähnliche Weise ist jedes eine Ende der unteren Bitleitungen B20, B21, B22 und B23 mit Datenleitung 9 über N-Kanaltransistoren 4e, 4f, 4g oder 4h verbunden, wobei jeder davon ein- oder ausschaltet, durch Steuerung mit Spaltensteuersignal C3, C2, C1 oder C0. P-Kanaltransistor 10, welcher die gleiche Funktion wie die des P- Kanaltransistors 6 aufweist, ist mit dem anderen Ende der Datenleitung 9 verbunden. Zusätzlich ist Datenleitung 9 mit der Eingabe des Leseinverters 8 über N-Kanaltransistor 11 verbunden, welcher ein- oder ausschaltet, durch Steuerung mit dem Signal von Adresse A2 (Spaltenauswahlsignal). In diesem Fall bilden N-Kanaltransistoren 4a, ... und 4h, und N-Kanaltransistoren 7 und 11 eine Spaltenauswahlschaltung, die in Ausgabepuffer 104 enthalten ist. Insbesondere bilden Transistoren 4a, ... und 4h die erste Stufe der Spaltenauswahlschaltung, während Transistoren 7 und 11 die zweite Stufe der Spaltenauswahlschaltung bilden.
Andererseits, wie in Fig. 5 gezeigt, weist der Wortleitungsdekodierer dieser Anordnung Inverter 121 auf, zum Erzeugen des invertierten Signals -A2 von Adresse A2. Dieser Dekodierer weist auch Inverter 122, 23 und 24 auf, 2- Eingabe-NAND-Gates 25, 26, 27 und 28, und 2-Eingabe-NOR- Gates 29, 30, 31 und 32. Diese dienen zum Auswählen von Wortleitungen, wobei jede davon Adresse A3 in dem dritten Bit oder Adresse A4 in dem höchsten Bit unter Wortleitungen W0, ... und W3 entspricht.
In der Tat werden Adresse A3 und A4 NAND-Gate 25 zugeführt, das invertierte Signal von Adresse A4 durch Inverter 23 und Adresse A3 werden NAND-Gate 26 zugeführt, das invertierte Signal von Adresse A3 durch Inverter 122 und Adresse A4 werden NAND-Gate 27 zugeführt, und die invertierten Signale von Adresse A3 und A4 durch Inverter 122 und 123 werden NAND-Gate 28 zugeführt. Zusätzlich ist jede Ausgabe der NAND-Gates 25 bis 28 mit der entsprechenden Eingabe der NOR- Gates 29, 30, 31 und 32 verbunden. Jede andere Eingabe der NOR-Gates 29, ... und 32 ist mit der Ausgabe von Inverter 24 verbunden, welcher der Inversion des Taktsignals CLK dient. Zusätzlich ist jede Ausgabe der NOR-Gates 29, ... und 32 mit der in Fig. 4 gezeigten Wortleitung W3, W2, W2 oder W0 verbunden.
Wie in Fig. 6 gezeigt, weist der Spaltendekodierer Inverter 41 und 42 auf, die an der Eingabeseite vorgesehen sind, 2- Eingabe-NAND-Gates 43, 44, 45 und 46, und Inverter 47, 48, 49 und 50 sind an der Ausgabeseite vorgesehen. Dieser Dekodierer wählt eines der Spaltensteuersignale C3, C2, C1 und C0 aus, wobei das ausgewählte Signal Adresse A0 (dem niedrigsten Bit) oder Adresse A1 (dem ersten Bit) entspricht.
In diesem Dekodierer werden Adressen A0 und A1 dem NAND-Gate 43 zugeführt, das invertierte Signal von Adresse A0 über Inverter 41 und Adresse A1 werden NAND-Gate 44 zugeführt, das invertierte Signal von Adresse A1 über Inverter 42 und Adresse A0 werden NAND-Gate 45 zugeführt, und die invertierten Signale von Adressen A0 und A1 über Inverter 41 und 42 werden jeweils dem NAND-Gate 46 zugeführt. Spaltensteuersignale C0, ... und C3 werden jeweils von den NAND-Gates 43, ... und 46 über Inverter 47, ... und 50 ausgegeben.
Als nächstes wird der Auslesebetrieb des oben erwähnten ROMs nachstehend unter Bezugnahme auf das in Fig. 7 gezeigte Zeitablaufdiagramm erklärt. In diesem Fall wird "0, 1, 0, 1, 0" als Adresseingaben A0, A1, A2, und A3 dem ROM zugeführt.
Wenn die N-Kanaltransistoren 3a, ... und 3h einmal in Synchronisation mit dem Anstieg des Taktes CLK am Zeitpunkt T1 eingeschaltet worden sind, sind alle Bitleitungen B10, ... und B13, und B20, ... und B23 durch den Wert VDD -Vth (Vth zeigt die Schwellenspannung der N-Kanaltransistoren) voraufgeladen. Während dem Pegel H des Taktes CLK bleibt das Invertersignal -CLK des Taktsignals CLK auf Pegel L. Dann schalten P-Kanaltransistoren 6 und 10 ein, um so Datenleitungen 5 und 9 bis zur Spannung VDD voraufzuladen. Am Zeitpunkt T2 (nach dem Anstieg des Taktes CLK), sind Adresseingaben A0, ... und A4 z. B. auf "0, 1, 0, 1, 0" festgelegt, um voranzuzeigen, welche Zelle ausgelesen werden soll. In diesem Beispiel ist die in Fig. 4 gezeigte Speicherzelle 1b zum Auslesen bestimmt.
Andererseits werden Adresse A2 ("0") im zweiten Bit, Adresse 3 ("1") im dritten Bit und Adresse A4 ("0") im höchsten Bit dem Wortleitungsdekodierer 102 zugeführt. In der Tat werden 0 und 1 dem NAND-Gates 25 zugeführt, 1 und 1 werden dem NAND-Gate 26 zugeführt, 0 und 0 werden dem NAND-Gate 27 zugeführt, und 1 und 0 werden dem NAND-Gate 28 im Wortleitungsdekodierer 102 zugeführt. Folglich wird nur die Ausgabe vom NAND-Gate 26 0, während die anderen Ausgaben 1 werden. Diese Ausgabesignale werden dann den NOR-Gates 29, 30, 31 und 32 zugeführt.
Bei der oben erwähnten Bedingung, wenn Takt CLK auf dem Pegel H bleibt, geben NOR-Gates 29, ... und 32 nur Ausgabesignale mit Pegel L aus, ungeachtet den Ausgabepegeln von NAND-Gates 25, ... und 28. In diesem Fall sind alle Wortleitungen W0, ... und W3 auf Pegel L. Folglich kann das Datenauslesen nicht durchgeführt werden. Im Gegensatz dazu, wenn Takt CLK einmal auf Pegel L gekommen ist (zum Zeitpunkt T3), kommt nur die Ausgabe des NOR-Gates 30 auf Pegel H (Wortleitungsauswahlsignal), was Wortleitung W2 erlaubt, Pegel H zu werden. Somit ist Wortleitung W2 ausgewählt.
Wenn Wortleitung W2 einmal, wie oben erwähnt, ausgewählt worden ist, schalten alle N-Kanaltransistoren 1 und 2, die mit Wortleitung W2 verbunden sind, einschließlich N- Kanaltransistor 1 in der in Fig. 4 gezeigten Speicherzelle 1b, ein, um so die oberen und untere Bitleitungen B10, B11, B13 und B20, B21, B22 und B23 über N-Kanaltransistoren 1 und 2 zu entladen.
Andererseits werden Adresse A0 ("0") des niedrigsten Bits und Adresse A1 ("1") des ersten Bits dem Spaltendekodierer 103 zugeführt. Mit anderen Worten, 0 und 1 werden NAND-Gate 43 zugeführt, 1 und 1 werden NAND-Gate 44 zugeführt, 0 und 0 werden NAND-Gate 45 zugeführt, und 1 und 0 werden dem in Fig. 6 gezeigten NAND-Gate 46 zugeführt. Entsprechend diesen Eingaben werden Steuersignale C0, C1, C2 und C3 0, 1, 0 bzw. 0. Dies bedeutet, das Spaltensteuersignal C2 ausgewählt ist, und N-Kanaltransistoren 4b und 4f in dem Ausgabepuffer einschalten. Somit ist die erste Spaltenauswahl durchgeführt. Bei dieser Auswahl wird Spannung "0" an der oberen Bitleitung B11 und an der unteren Bitleitung B21 an Datenleitungen 5 und 9 geliefert.
In dem in Fig. 5 gezeigten Wortleitungsdekodierer wird Adresse A2 von "0" durch Inverter 21 invertiert, um so Ausgabe "1" als Spaltenauswahlsignal -A2 auszugeben, welches dann dem Gate von N-Kanaltransistor 7 eingegeben wird. Andererseits wird Adresse A2 (Spaltenauswahlsignal) dem Gate von N-Kanaltransistor 11 eingegeben. Dann schaltet N- Kanaltransistor 7 ein, da Adresse A2 "0" ist, während N- Kanaltransistor 11 in der AUS-Bedingung bleibt. Somit ist die zweite Spaltenauswahl durchgeführt. Gemäß der ersten und zweiten Auswahl ist Spannung "0" an der unteren Bitleitung B11 ausgewählt und wird dem Eingang des Leseinverters 8 zugeführt. Wenn diese Eingabespannung des Leseinverters 8 niedriger wird als seine Schwellenspannung am Zeitpunkt T4, wird "1" vom Leseinverter 8 ausgegeben.
In dieser Anordnung ist die Anzahl von N-Kanaltransistoren, die mit einer Bitleitung verbunden sind, auf die Hälfte reduziert, d. h. das vier, im Vergleich mit der des Standes der Technik. Die Sperrschichtkapazität, die zwischen der bezeichneten Bitleitung B11 und N-Kanaltransistor 1 entsteht, ist somit auf die Hälfte reduziert. Folglich können die elektrischen Ladungen, die sich auf Bitleitung B11 ansammeln, schnell entladen werden. Dies erlaubt das Hochgeschwindigkeitsauslesen von Daten "1" von der Ausgabe des Leseinverters 8. Auf ähnliche Weise kann auch das Datenauslesen von anderen Speicherzellen mit einer hohen Geschwindigkeit durchgeführt werden.
Wie oben erklärt, kann diese Anordnung die Verzögerungszeit stark reduzieren, die von dem Auslesen des ROMs stammt. Mit anderen Worten, sie kann die Zeit, die zum Datenauslesen "1" von dem ROM stark reduzieren, d. h. die Zeit vom Einschalten von N-Kanaltransistor 1 oder 2 zum Entladen einer Bitleitung, in welcher sich elektrische Ladungen angesammelt haben. Dieser Vorteil ist beträchtlich, wenn viele Transistoren mit jeder Bitleitungen verbunden sind.
Fig. 8 zeigt die Ein-Bitschaltung der Speicherzellenmatrix und den Ausgabepuffer, der in einem Vorauflade-ROM (NOR-Typ; n Bits · 32 Wörter) enthalten ist, gemäß der Ausführungsform dieser Erfindung. In dieser Figur bezeichnen die gleichen Ziffern wie die in Fig. 4 die gleichen oder ähnlichen Strukturelemente.
Der Vorauflade-ROM dieser Ausführungsform unterscheidet sich von dem ROM von Fig. 4 darin, daß die Schaltung zum Ausführen der zweiten Spaltenauswahl aus getakteten Leseinvertern 21 und 22 anstatt N-Kanaltransistoren 7 und 11 besteht, um so Leseinverter 8 zu entfernen. Diese Struktur reduziert eine Stufe der Durchlaßtransistoren. Aufgrund der Reduktion von Transistoren, kann das Datenauslesen von dem ROM schneller durchgeführt werden.
Wie in Fig. 9 gezeigt, besteht der getaktete Leseinverter 22 z. B. aus P-Kanaltransistoren 22a und 22b, und aus N- Kanaltransistoren 22c und 22d. Daten D werden den Gates von P-Kanaltransistor 22a und N-Kanaltransistor 22d zugeführt. Und Adresse A2 und ihr invertiertes Signal -A2 werden den Gates von N-Kanaltransistor 22c bzw. P-Kanaltransistor 22b zugeführt. Diese Signale D, A2 und -A2 sind die Steuersignale des getakteten Leseinverters 22. Getaktete Leseinverter 21 weist die gleiche Struktur wie der getaktete Leseinverter 22 auf, außer daß Adresse A2 und ihr invertiertes Signal -A2 den Gates von Transistor 22b und 22c zugeführt werden, in entgegengesetzter Weise zu dem Fall des getakteten Leseinverters 22, wie in Fig. 8 gezeigt.
Gemäß der oben erwähnten Struktur, schalten getaktete Leseinverter 21 und 22 nie zum gleichen Zeitpunkt ein. Mit anderen Worten, wenn getakteter Leseinverter 21 in einem Ein-Zustand ist, ist getakteter Leseinverter 22 in einem AUS-Zustand. Im Gegensatz dazu, wenn getaktete Leseinverter 21 in einem AUS-Zustand ist, ist getakteter Leseinverter 22 in einem EIN-Zustand. Auf diese Weise schalten Leseinverter 21 und 22 abwechselnd ein oder aus. Um Leseinverter 21 und 22 schneller zu betreiben, kann deren Wert der logischen Schwelle relativ hoch eingestellt werden, um so die Änderung der Eingabedaten "D", d. h. von "1" auf "0", schnell zu erfassen.
Obwohl die oben erwähnte Ausführungsform Vorauflade-ROMs verwendet, kann diese Erfindung leicht auf den Gebrauch von Entlade-ROMs erweitert werden. Zusätzlich kann die Spaltenauswahl in mehr als zwei Stufen durchgeführt werden.
Der ROM dieser Erfindung weist eine Vielzahl von Sub- Matrizen auf, wobei jede durch Teilen der Bitleitungen in eine Vielzahl von Teile ausgebildet ist. In jeder Sub-Matrix werden Wortleitungen gemeinsam benutzt. Somit ist die Anzahl von Speicherzelltransistoren, die in jeder Bitleitung enthalten sind, deutlich in dieser Erfindung reduziert. Aufgrund dieser Reduzierung von Transistoren, ist auch der Betrag der Sperrschichtkapazität, die zwischen einer Bitleitung und Transistoren, die mit dieser Bitleitung verbunden sind, entsteht, reduziert. Folglich ist die Datenauslesegeschwindigkeit des ROMs deutlich verbessert, im Vergleich mit dem bekannten ROM von Fig. 2, ohne die Chipfläche dieser Einrichtung zu vergrößern. So kann dies einen Nur-Lesespeicher schaffen, der eine große Kapazität aufweist, ohne die Datenauslesegeschwindigkeit zu verschlechtern.

Claims

1. Ein Nurlesespeicher, umfassend:

eine Speicherzellenmatrix (101), in welcher ein Transistor (1, 2) an jedem Kreuzungspunkt von Wort- und Bitleitungen (W0-W3; B10-B23) angeordnet ist, welche in Form einer Matrix angeordnet sind, wobei der Transistor (1, 2) unter Steuerung von Wortleitungsauswählsignalen, die an die Wortleitungen (W0-W3) zugeführt werden, eingeschaltet wird, um so die Spannung der Bitleitungen (B10-B23) zu ändern;

einen Wortleitungsdekodierer (102) zum Dekodieren von Adreßeingaben und zum Erzeugen der Wortleitungs (W0-W3)- Auswählsignale;

einen Spaltendekodierer (103) zum Erzeugen von Spaltensteuersignalen (C0-C3) gemäß den Adreßeingaben; und

einen Ausgabepuffer (104) zum Durchführen einer Spaltenauswahl, welche eine Bitleitung gemäß den Spaltensteuersignalen (C0-C3) auszuwählen hat, und zum Ausgeben von Daten, welche der Spannung der ausgewählten Bitleitung entsprechen;

wobei eine Signalerzeugungseinrichtung zum Erzeugen eines Spaltenauswählsignals (A2, /A2) gemäß den Adreßeingaben vorgesehen ist;

die Speicherzellenmatrix aus einer Vielzahl von Sub- Matrizen besteht, wobei jede davon durch Teilen der Bitleitungen (B10-B13; B20-B23) in eine Vielzahl von Teilen unterteilt ist, wobei jede der Sub-Matrizen gemeinsam mit den Wortleitungsauswählsignalen (WO-W3) gesteuert wird; und

der Ausgabepuffer eine Spaltenauswählschaltung (4a-4d; 4e-4h: 21, 22) umfaßt, die eine Vielzahl von Stufen aufweist, wobei die erste Stufe (4a-4d, 4e-4h) der Spaltenauswählschaltung eine Bitleitung von jeder der Sub- Matrizen gemäß den Spaltensteuersignalen (C0-C3) auswählt, die zweite Stufe (22, 21) der Spaltenauswählschaltung eine Bitleitung unter den ausgewählten Bitleitungen von den Sub- Matrizen gemäß den Spaltenauswählsignalen (A2, /A2) auswählt;

dadurch gekennzeichnet, daß

die Signalerzeugungseinrichtung in dem Wortleitungsdekodierer (102) ist, und die zweite Stufe (22, 21) der Spaltenauswählschaltung aus getakteten Leseinvertern besteht, die mit der Ausgabe (5; 9) der ersten Stufe (4a-4d; 4e-4h) der Spaltenauswählschaltung verbunden sind und durch das Spaltenauswählsignal (A2, /A2) getaktet werden.

2. Der Nurlesespeicher gemäß Anspruch 1, dadurch gekennzeichnet, daß der Nurlesespeicher ein Speicher vom Vorladetyp ist.

3. Der Nurlesespeicher gemäß Anspruch 1, dadurch gekennzeichnet, daß der Nurlesespeicher ein Speicher vom Entladetyp ist.

4. Der Nurlesespeicher gemäß Anspruch 1, dadurch gekennzeichnet, daß ein Speichermuster auf der Speicherzellenmatrix durch Anordnen oder nicht Anordnen eines Transistors (1, 2) auf jedem Kreuzungspunkt der Wort- und Bitleitungen (W0-W3; B10- B23) ausgebildet ist.