DE69612502T2

DE69612502T2 - Schneller wortleitungsdekodierer für speicheranordnungen

Info

Publication number: DE69612502T2
Application number: DE69612502T
Authority: DE
Inventors: W. Priebe
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1995-09-13
Filing date: 1996-09-11
Publication date: 2001-09-06
Anticipated expiration: 2016-09-12
Also published as: DE69612502D1; JPH11512551A; US5604712A; EP0850480A1; EP0850480B1; WO1997010599A1

Description

HINTERGRUND DER ERFINDUNG

Technisches Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf Speicheranordnungen, genauer auf einen verhältnismässig schnellen und leistungsfähigen Wortleitungsdekodierer mit einer eingeschränkten Anzahl von Transistoren.

Beschreibung des verwandten Standes der Technik

Speicherfeldanordnungen wie statische RAM- (Direktzugriffsspeicher) oder ROM- (Festwertspeicher) -anordnungen und dergleichen erfordern Zeilen- und Spaltenadressdekodierer, um auf die gewünschte digitale Information (die Bits) des Speicherfeldes zuzugreifen. Die vorliegende Offenbarung betrifft primär den Zeilen- oder Wortleitungsdekodierer einer Speicheranordnung, obwohl die hierin beschriebenen Verfahren auf andere Dekodiersysteme anwendbar sind. Einstufige Wortleitungsdekodierer, die herkömmliche komplementäre Metalloxid-Halbleiter- (CMOS) -dekodierverfahren benutzen, erfordern eine beträchtliche Anzahl von CMOS-Transistoren, um den Dekodierer zu realisieren. Einstufige Ausführungen sind deshalb auf eine kleine Anzahl von Adressenleitungen beschränkt und genügen nicht für praktische Ausführungen mit einer grösseren Anzahl von Adressenleitungen. Mit zweifstufigen Wortleitungsdekodierern vermindert sich die erforderliche Anzahl von Transistoren, für die beiden getrennten Dekodierstufen ergibt sich aber eine bedeutende Verzögerung.
Wenn die Anzahl von Adressenbits, mit der ganzen Zahl "n" bezeichnet, verhältnismässig klein ist, zum Beispiel n = 4 oder darunter, dann kann eine Wortleitungsdekodierung in einer einzigen Stufe erreicht werden. Wenn zum Beispiel n = 4, dann sind 2n = 16 NAND-Gatter erforderlich, um den Wortleitungsdekodierer zu realisieren, wobei jedes NAND-Gatter n = 4 Eingänge hat. In der herkömmlichen Ausführung erfordert ein NAND-Gatter mit vier Eingängen vier P-Kanal-Transistoren und vier N-Kanal-Transistoren für insgesamt 2(n) = 8 Transistoren für jedes Wortleitungs-NAND-Gatter. Daher verlangt ein Vierbit-Wortleitungsdekodierer insgesamt 16 · 8 = 128 Transistoren.
Es ist leicht ersichtlich, dass die Anzahl von Transistoren, die erforderlich ist, um einen herkömmlichen einstufigen Dekodierer zu realisieren, bei steigender Anzahl von Adressenleitungen übermässig gross wird. Für neun Adressenleitungen sind zum Beispiel nur allein für den Wortleitungsdekodierer über 9000 solcher CMOS-Transistoren erforderlich. Solche einstufigen Realisierungen werden für praktische Zwecke zu gross und teuer.
Da jedes Dekodiergatter typischerweise unter Verwendung eines Stapels von in Reihe geschalteten N-Kanal-Transistoren realisiert wird, besteht des weiteren auch eine praktische Begrenzung für die Anzahl der Eingänge bzw. die Breite jedes Dekodiergatters. Der Widerstand des Stapels wächst mit jedem hinzukommenden N-Kanal-Transistor, wobei der Gesamtwiderstand sehr schnell übermässig gross wird. Da die Ausgangskapazität allgemein feststeht, erhöht jeder hinzukommende Transistorenwiderstand die Schaltzeit des Gatters, wodurch die Speicheranordnung selbst langsamer wird. Eine Möglichkeit, den Reihenwiderstand zu vermindern, besteht darin, die Grösse oder das Breiten-Längen-Verhältnis (w/l) jedes Transistors zu erhöhen. Dies ist unerwünscht, weil dadurch die Grösse des Transistors und somit die Gesamtgrösse der Speicheranordnung entsprechend steigt. Aus diesen Gründen sind einstufige Dekodierer, die herkömmliche CMOS-Technik verwenden, typischerweise auf eine kleine Anzahl von Adressenleitungen, zum Beispiel vier oder weniger, begrenzt.
Eine Möglichkeit, die Anzahl von Transistoren zu vermindern, besteht darin, Voraufladeverfahren einzusetzen, für die nur ein P-Kanal-Bauelement erforderlich ist. Dadurch vermindert sich die Gesamtzahl der Transistoren für den ganzen einstufigen Dekodierer effektiv um die Hälfte. Jedoch sind die N-Kanal-Bauelemente immer noch seriell gestapelt, und die Voraufladetechnik verlangt, dass ein zusätzliches N-Kanal- Bauelement zum Stapel hinzugefügt wird. Auf diese Weise liefern solche Voraufladeverfahren keine vollkommene Lösung für die praktische Adressenleitungsbegrenzung einstufiger Dekodierer.
Aus den oben aufgeführen Gründen haben Konstrukteure Zweistufendekodierer eingesetzt, die eine Vordekodierstufe und eine Nachdekodierstufe einschliessen. Die Adressenleitungen werden wirksam zu Gruppen zusammengefasst und zur Entwicklung eines Vordekodier-Busses an Vordekodierstufen gelegt. Zum Beispiel werden vier Adressenleitungen in zwei Gruppen von je zwei unterteilt, wobei jede Zweiergruppe an einen entsprechenden 2 : 4-Dekodierer gelegt wird, um einen Acht- Bit-Vordekodierbus zu schaffen. Desgleichen werden neun Adressenleitungen in drei Gruppen von je drei Adressenleitungen unterteilt, wobei jede Dreiergruppe in einen entsprechenden 3 : 8-Dekodierer gelegt wird, um einen 24-Bit-Vordekodierbus zu entwickeln usw. Durch Einsatz von zwei Stufen vermindert sich die für jedes Gatter in der Nachdekodierstufe erforderliche Anzahl von Eingängen auf die Anzahl von Dekodierern in den Vordekodierern in der Vordekodierstufe. Auf diese Weise werden in den Nachdekodierstufen sechzehn Wortleitungsgatter mit je zwei Eingängen für vier Adressenleitungen oder 512 Wortleitungsgatter mit je drei Eingängen für neun Adressenleitungen verwendet. Es ist daher klar, dass sich durch Einsatz von Vor- und Nachdekodierstufen die zur Realisierung des ganzen Wortleitungsdekodierers erforderliche Anzahl von Transistoren beträchtlich vermindert. Jedoch verdoppelt sich effektiv durch die Einführung von zwei getrennten Stufen die zum Abschluss des Wortleitungs-Dekodierprozesses erforderliche Zeit.
Es wird auf EP-A-0 487 328 Bezug genommen, wo eine Halbleiter-Dekodieranordnung mit einem MOS-FET zum Entladen eines Ausgangsanschlusses beschrieben wird. In einer typischen Ausführungsform als IC umfasst eine Halbleiter- Dekodieranordnung einen zusätzlichen MOS-FET eines ersten Leitfähigkeitstyps zwischen Erde und Ausgangsanschlüssen, deren jeder mit einem parallelen Schaltkreis einer Mehrzahl von MOS-FET des ersten Leitfähigkeitstyps sowie über einen Last-MOS-FET eines zweiten Leitfähigkeitstyps mit einem Stromversorgungsanschluss verbunden ist. Wenn mit dem zusätzlichen MOS-FET und diesen Last-MOS- FET verbunden und mit einem Steuer-Eingangssignal versorgt, versetzt eine Ladesteuer-Baugruppe den zusätzlichen MOS-FET in einen leitenden bzw. nichtleitenden Zustand, während jeder Last-MOS-FET in einen Durchlass- bzw. Sperrzustand versetzt ist. Bevorzugtermassen wird ein strombegrenzender MOS-FET des zweiten Leitfähigkeitstyps zwischen den Versorgungsanschluss und die Last-MOS-FET sowie zur Begrenzung des durch den strombegrenzenden MOS-FET fliessenden Stroms an einen strombegrenzenden Schaltkreis gelegt und jeder Last-MOS-FET in den Durchlasszustand versetzt. Wechselweise wird der strombegrenzende MOS-FET zwischen jeden Ausgangsanschluss und den Versorgungsanschluss geschaltet. In diesem Falle wird ein Stromsteuerkreis mit dem Steuereingangssignal versorgt, um den zusätzlichen MOS-FET in den leitenden bzw. nichtleitenden Zustand zu versetzen, während der strombegrenzende MOS-FET in einen Sperrzustand versetzt und vom Steuereingangssignal isoliert wird. Ein weiterer Steuerkreis wird mit einem weiteren Steuereingangssignal versorgt, um den vom erstgenannten Steuereingangssignal isolierten strombegrenzenden MOS-FET in einen Durchlasszustand zu versetzen.
Es wird gewünscht, einen verbesserten Wortleitungsdekodierer zu schaffen, der sehr schnell ist, aber mit einer verhältnismässig kleinen Anzahl von Transistoren implementiert wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Unter einem ersten Aspekt schafft die Erfindung ein Wortleitungs-Dekodiergatter zum Empfang und Dekodieren einer in Antwort auf die Feststellung eines Taktsignals in einer Mehrzahl von Adressensignalen festgestellten Adresse mit
einer Mehrzahl erster, parallel an einen gemeinsamen Knoten angeschlossener Halbleiterbauelemente, wobei jedes aus der benannten Mehrzahl erster Halbleiterbauelemente so geschaltet ist, dass es als eine vorbestimmte Adresse ein entsprechendes aus der Mehrzahl von Adressensignalen oder dessen invertiertes Gegenstück empfängt, und die benannte Mehrzahl erster Halbleiterbauelemente die festgestellte Adresse in der Mehrzahl von Adressensignalen mit der benannten, vorbestimmten Adresse vergleicht,
einem zweiten, an den benannten gemeinsamen Knoten angeschlossenen Halbleiterbauelement, wobei das benannte zweite Halbleiterbauelement das Taktsignal empfängt und den benannten gemeinsamen Knoten auf einem ersten Spannungspegel hält, bis das Taktsignal festgestellt ist;
einem Verzögerungselement, um das Taktsignal zu empfangen und ein verzögertes Taktsignal festzustellen;
einem dritten Halbleiterbauelement, um das Taktsignal zu empfangen; und
einem vierten Halbleiterbauelement, um das benannte verzögerte Taktsignal zu empfangen, wobei das benannte dritte und vierte Halbleiterbauelement zwischen den gemeinsamen Knoten und einen zweiten Spannungspegel in Reihe geschaltet sind, um während einer Zeitspanne, während der das benannte Taktsignal festgestellt wird und das benannte verzögerte Taktsignal als abwesend festgestellt wird, einen Strompfad von dem benannten zweiten Spannungspegel zu dem benannten gemeinsamen Knoten zu schaffen, um den benannten gemeinsamen Knoten auf den benannten zweiten Spannungspegel zu ziehen,
wobei die benannte Mehrzahl erster Halbleiterbauelemente den benannten gemeinsamen Knoten während der benannten Zeitspanne auf den benannten zweiten Spannungspegel übergehen lässt, sofern die festgestellte Adresse der benannten vorbestimmten Adresse gleicht, und worin zumindest eines aus der benannten Mehrzahl erster Halbleiterbauelemente einen Strompfad schafft, der genügt, um den benannten gemeinsamen Knoten während der benannten Zeitspanne im wesentlichen ladungsfrei zu halten, sofern die festgestellte Adresse nicht der benannten vorbestimmten Adresse gleicht.
Unter einem zweiten Aspekt schafft die Erfindung ein Verfahren, ein Wortleitungs-Dekodiergatter benutzend, um eine in Antwort auf die Feststellung eines Taktsignals in einer Mehrzahl von Adressensignalen festgestellte Adresse zu empfangen und zu dekodieren, das benannte Verfahren umfassend:
eine Mehrzahl von Adressiersignalen in einer parallel an einen gemeinsamen Knoten angeschlossenen Mehrzahl erster Halbleiterbauelemente zu empfangen, jedes für den Empfang eines entsprechenden, eine vorbestimmte Adresse darstellenden aus der Mehrzahl von Adressensignalen oder seines invertierten Gegenstücks, die benannte Mehrzahl erster Halbleiterbauelemente für den Vergleich der festgestellten Adresse mit der benannten vorbestimmten Adresse;
ein Taktsignal in einem an den benannten gemeinsamen Knoten angeschlossenen zweiten Halbleiterbauelement zu empfangen, wobei das benannte zweite Halbleiterbauelement das Taktsignal empfängt und den benannten gemeinsamen Knoten auf einem ersten Spannungspegel hält, bis das Taktsignal festgestellt wird;
das Taktsignal in einem Verzögerungselement zu empfangen, wobei ein verzögertes Taktsignal durch die benannte Verzögerung festgestellt wird;
das Taktsignal in einem dritten Halbleiterbauelement zu empfangen; und
das benannte verzögerte Taktsignal in einem vierten Halbleiterbauelement zu empfangen, wobei das benannte dritte und vierte Halbleiterbauelement in Reihe zwischen den gemeinsamen Knoten und einen zweiten Spannungspegel geschaltet sind, um während einer Zeitspanne, in der das benannte Taktsignal festgestellt und Abwesenheit des verzögerten Taktsignals festgestellt wird, einen Strompfad von dem benannten zweiten Spannungspegel zu dem benannten gemeinsamen Knoten zu schaffen, um den benannten gemeinsamen Knoten auf einen zweiten Spannungspegel zu ziehen;
worin die benannte Mehrzahl erster Halbleiterbauelemente den benannten gemeinsamen Knoten während der benannten Zeitspanne zu dem benannten zweiten Spannungspegel übergehen lässt, sofern die festgestellte Adresse der vorbestimmten Adresse gleicht, und worin zumindest eines aus der benannten Mehrzahl erster Halbleiterbauelemente einen Strompfad schafft, der genügt, um den benannten gemeinsamen Knoten während der benannten Zeitspanne im wesentlichen ladungsfrei zu halten, sofern die festgestellte Adresse der benannten, vorbestimmten Adresse nicht gleicht.
Es ist ein Vorteil der vorliegenden Erfindung, dass sie einen verbesserten Wortleitungsdekodierer zur Verfügung stellen kann, der sehr schnell ist und mit einer verhältnismässig kleinen Anzahl von Transistoren realisiert wird.
Da das Dekodieren parallel erfolgt, kann die vorliegende Erfindung ohne jeden Leistungsverlust auch leicht auf beliebig viele Adresseneingänge ausgedehnt werden.
In der bevorzugten Ausführungsform stellt ein an den gemeinsamen Knoten angeschlossener Puffer oder Inverterkreis ein entsprechendes Wortleitungssignal fest, sofern die festgestellte Adresse der individuellen Adresse gleicht. Auch liegt der erste Logik- oder Spannungspegel im wesentlichen auf Erde, so dass alle parallel angeschlossenen und Voraufladevorrichtungen Entladevorrichtungen sind. Die Aufladevorrichtungen versuchen, die Spannung des gemeinsamen Knotens zu erhöhen, um den Puffer zu schalten und das Wortleitungssignal festzustellen. So wird der Puffer gekippt, um das Wortleitungssignal festzustellen, sofern keine der Entladevorrichtungen eingeschaltet ist, aber er wird nicht gekippt, sofern irgendeine der parallel angeschlossenen Entladevorrichtungen eingeschaltet ist. Auch wird ein Ladungserhaltekreis bevorzugt zwischen den gemeinsamen Knoten und die Sourcespannung geschaltet, um die Auswirkungen von parasitärer Kapazität zu vermindern.
Ein Wortleitungsdekodierer gemäss vorliegender Erfindung schliesst bevorzugt n Inverter ein, um für jedes von n Eingangsadressensignalen ein entsprechendes invertiertes Adressensignal zu liefern. Ferner werden 2n Wortleitungs-Dekodiergatter mit je n Eingängen zur Verfügung gestellt, je eines für jedes der 2n Wortleitungs- Wahlsignale, die zur Dekodierung der n Adressensignale erforderlich sind. Jedes Dekodiergatter schliesst n parallele Entladevorrichtungen ein, jede für den Empfang eines entsprechenden Adressenbits oder seines invertierten Gegenstücks.
In der bevorzugten Ausführungsform umfassen die parallel geschalteten Entladevorrichtungen eine Mehrzahl von parallel zwischen den gemeinsamen Auswahlknoten und Erde geschalteten N-Kanal-CMOS-Transistoren. Somit wird jedes Adressenbit bzw. sein invertiertes Gegenstück an das Gatter eines entsprechenden N-Kanal-Transistors geliefert. Ferner umfassen die beiden in Reihe geschalteten Aufladevorrichtungen vorzugsweise zwei hochziehende P-Kanal-CMOS-Transistoren. Die Voraufladevorrichtung umfasst bevorzugt einen herunterziehenden N-Kanal- Transistor zur Voraufladung des gemeinsamen Knotens. Ein invertiertes Wortleitungs-Freigabesignal (WELN) steuert einen der hochziehenden Transistoren und den herunterziehenden Transistor, während ein verzögertes Wortleitungs-Freigabesignal (WELD) den anderen hochziehenden Transistor steuert.
Ein Wortleitungs-Freigabesignal (WLE) wird festgestellt, wenn die Adressensignale durch geeignete Logik stabilisiert werden. Das Signal WLEN wird dann als niedrig festgestellt, wobei es die Entlade- bzw. herunterziehende Vorrichtung abschaltet und die andere Auflade- bzw. hochziehende Vorrichtung einschaltet, so dass beide der hochziehenden Vorrichtungen versuchen, den gemeinsamen Auswahlknoten hochzuziehen. Nach einer Verzögerungszeitspanne wird das Signal WLED als hoch festgestellt, wobei es seine hochziehende Vorrichtung abschaltet. Somit wird nur während der Verzögerungszeitspanne die herunterziehende Vorrichtung freigegeben und die Adresse abgetastet, während das Signal WLEN festgestellt und Abwesenheit des Signals WLED festgestellt wird, wobei dann die hochziehenden Vorrichtungen versuchen, den gemeinsamen Knoten auf eine hohe logische Ebene zu ziehen. Jede der parallelen herunterziehenden Vorrichtungen ist jedoch so realisiert, dass beide hochziehenden Vorrichtungen übersteuert werden und der gemeinsame Knoten niedrig bleibt, sofern eine oder mehrere der parallelen herunterziehenden Vorrichtungen eingeschaltet sind. Auf diese Weise wird, wenn keine der parallel geschalteten, herunterziehenden Vorrichtungen eingeschaltet ist, festgestellt, dass der gemeinsame Knoten hoch liegt, und der Inverter wird geschaltet, wodurch das entsprechende Wortleitungssignal ausgewählt wird.
Ein Vorteil des Wortleitungsdekodierers gemäss vorliegender Erfindung ist eine wesentliche Verminderung der Anzahl von Transistoren pro Wortleitungsgatter. Die Anzahl von CMOS-Transistoren gleicht der Anzahl von Adressenleitungen plus drei Transistoren, um die Vorentladelogik zu implementieren. Des weiteren wird durch eine erhöhte Anzahl von Adressenbits kein Leistungsverlust verursacht, da das Dekodieren parallel erfolgt. Auf diese Weise ist keine Vordekodierstufe nötig, und die Adressenbits bzw. ihre komplementären Gegenstücke können direkt an die Eingänge jedes Wortleitungsgatters geliefert werden. Somit wird gegenüber einem Zweistufen- Dekodierer durch Wegfall einer Dekodierstufe die Anzahl von Gattern für die Realisierung des Wortleitungsdekodierers dramatisch vermindert und die Geschwindigkeit wirkungsvoll erhöht.
Ein weiterer Vorteil des Wortleitungsdekodierers gemäss vorliegender Erfindung liegt darin, dass er sowohl in synchronen wie in asynchronen Ausführungen implementiert werden kann. Das Taktsignal WLE wird durch geeignete Logik immer dann festgestellt, wenn die Adresse stabil wird. Das Signal WLE basiert entweder auf einem Synchrontaktsignal oder auf einem asynchronen Übersetzungs-Erkennungsimpuls (ATD: asynchronous translation detection). Die Verzögerung zwischen den Signalen WLEN und WLED genügt, um ein Schalten des Wortleitungsinverters zu verursachen, sofern die betreffende Gattervorrichtung ausgewählt ist. Auf diese Weise beruht die gesamte Zeitsteuerung auf dem Signal WLE und kann daher in synchronen wie auch in asynchronen Ausführungen verwendet werden.
Es ist nunmehr ersichtlich, dass in einem Wortleitungsdekodierer nach der vorliegenden Erfindung gegenüber der herkömmlichen CMOS-Technik die Anzahl der Transistoren vermindert und gleichzeitig die Geschwindigkeit der Wortleitungsdekodierung erhöht ist. Daher sind Grösse und Kosten des sich ergebenden Speichers erheblich vermindert, während seine Geschwindigkeit erheblich erhöht ist.
In einer ersatzweisen Ausführungsform ist für Kleinleistungsanwendungen eine durch das Signal WLED gesteuerte zusätzliche Entladevorrichtung mit allen parallel geschalteten Entladevorrichtungen in Reihe geschaltet. Obwohl die Geschwindigkeit der Kleinleistungsausführung etwas vermindert ist, ist sie für Kleinleistungsanwendungen, in denen Geschwindigkeit nicht so kritisch ist, nützlich.
Andere und weitere Ziele, Merkmale und Vorteile werden aus der folgenden Beschreibung derzeit bevorzugter Ausführungsformen der Erfindung hervorgehen, die zum Zwecke der Offenbarung gegeben wird und in Verbindung mit den beigefügten Zeichnungen zu verstehen ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein vereinfachtes Blockschaltbild eines allgemeinen Speichersystems für Datenzugriff in einem Speicherfeld;
Fig. 2A ist Logikschema eines einstufigen Dekodierer-NAND-Gatters nach dem Stande der Technik;
Fig. 2B ist ein ausführlicheres Schema einer Ausführung des NAND-Gatters der Fig. 2A;
Fig. 3A ist eine ersatzweise Ausführungsform des NAND-Gatters von Fig. 2A nach dem Stande der Technik, das Voraufladeverfahren benutzt;
Fig. 3B ist ein ausführlicheres Schema des NAND-Gatters der Fig. 3A;
Fig. 4 ist ein vereinfachtes Blockdiagramm eines zweistufigen Wortleitungsdekodierers nach dem Stande der Technik mit Vordekodier- und Nachdekodierstufe;
Fig. 5 ist ein Schaltbild eines Wortleitungsdekodierers nach vorliegender Erfindung;
Fig. 6 ist ein Zeitablaufdiagramm, das den Betrieb des Dekodierers der Fig. 5 veranschaulicht;
Fig. 7 ist eine ersatzweise Ausführungsform des Wortleitungsdekodierers nach vorliegender Erfindung;
Fig. 8 ist der Wortleitungsdekodierer der Fig. 5, bei dem P-Kanal- und N-Kanal-MOS-FET anstelle der N-Kanal- bzw. P-Kanal-MOS-FET verwendet werden;
Fig. 9 ist der Wortleitungsdekodierer der Fig. 7, bei dem P-Kanal- und N-Kanal-MOS-FET anstelle der N-Kanal- bzw. P-Kanal-MOS-FET verwendet werden.

EINGEHENDE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

In allen Figuren tragen gleiche Elemente dieselbe Nummer, während ähnliche Elemente dieselbe Nummer, aber einen anderen Kleinbuchstaben als Index tragen. Nunmehr auf Fig. 1 bezugnehmend, wird ein vereinfachtes Blockschaltbild eines Speichersystems 100 für Zugriff auf Daten in einem Speicherfeld 106 veranschaulicht, worin das Speichersystem 100 entweder nach dem Stande der Technik oder nach der vorliegenden Erfindung realisiert ist. Ein Wortleitungsdekodierer 102 empfängt allgemein n Adressensignale A&sub0;, A&sub1;, A&sub2;, ... An-1, um k Wortleitungssignale WL&sub0;, WL&sub1;, ... WLk-1 zum Speicherfeld 106 festzustellen, wobei k und n ganze Zahlen sind und k = 2n. Ferner empfängt ein Spaltendekodierer 104 j Adressensignale C&sub0;, C&sub1;, ... Cj-1, um eine Mehrzahl von Spaltensignalen zum Speicherfeld 106 festzustellen. Die vorliegende Erfindung betrifft primär den Wortleitungsdekodierer 102, während der Spaltendekodierer 104 nicht weiter beschrieben wird.
Ein Wortleitungsdekodierer wie der Wortleitungsdekodierer 102 enthält oft für jedes der Adressensignale A&sub0; - An-1 einen Inverter, um entsprechende invertierte Adressensignale AN&sub0; - AN-1 zu liefern. Ein ans Ende des Signalnamens gestelltes "N" bezeichnet allgemein negative oder invertierte Logik. Obwohl die n Inverter den Adressenbus verdoppeln, so dass dieser jedes Adressenbit und sein invertiertes Gegenstück einschliesst, wird das Dekodieren erleichtert. Der Wortleitungsdekodierer 102 enthält insbesondere n Inverter 110, 112, ... 114, die die Signale A&sub0;, A&sub1;, ... ANn-1 empfangen, um die betreffenden invertierten Signale AN&sub0;, AN&sub1;, ... ANn-1 festzustellen.
Fig. 2A ist ein vereinfachtes Schema eines Abschnitts eines Wortleitungsdekodierers 200 nach dem Stande der Technik. Ein NAND-Gatter 202 hat vier Eingänge, um vier Adressensignale oder ihre jeweiligen invertierten Gegenstücke, A&sub0; oder AN&sub0;, A&sub1; oder AN&sub1;, A&sub2; oder AN&sub2; und A&sub3; oder AN&sub3;, zu empfangen und ein Ausgangssignal OUT zu einem Eingang eines AND-Gatters 204 mit zwei invertierten Eingängen festzustellen. Somit wird für jeden Eingang ein Adressensignal oder sein invertiertes Gegenstück an jeden Eingang des NAND-Gatters 202 geliefert, je nach der für die betreffende Wortleitung dekodierten individuellen Adresse. Der Einfachheit halber werden ein Adressensignal An und sein invertiertes Gegenstück ANn allgemein mit ADn bezeichnet, so dass die Eingänge am NAND-Gatter 202 als AD&sub0;- AD&sub3; dargestellt werden.
Ein Freigabesignal EN wird an den anderen invertierten Eingang des AND- Gatters 204 geliefert, der ein Wortleitungssignal WLi feststellt, wo i eine ganze Zahl zwischen 0 und k ist. Allgemein wird das Wortleitungssignal WLi als hoch ausgewählt oder festgestellt, wenn sowohl das Signal OUT wie auch das Signal EN als tief festgestellt sind. Das Signal OUT wird nur als tief festgestellt, wenn sämtliche Adressensignale AD&sub0;-AD&sub3; als hoch festgestellt werden. Es ist somit möglich, einen Wortleitungsdekodierer zu gestalten, indem für einen Vierbit-Adressenbus sechzehn (16) NAND-Gatter mit je vier Eingängen ähnlich dem NAND-Gatter 202 für jedes Wortleitungssignal zur Verfügung gestellt werden. Jedoch wird eine solche Ausführungsform sehr rasch unpraktisch, wenn die Anzahl der Adressenbits grösser als vier wird. Zum Beispiel erfordert ein Neunbit-Adressenbus 2&sup9; = 512 solcher NAND- Gatter, jedes mit neun Eingängen. Wie weiter unten beschrieben, ist es nicht praktisch, 512 NAND-Gatter mit je neun Eingängen zu haben.
Fig. 2B ist ein Schema einer möglichen Ausführungsform des NAND- Gatters 202. Jedes der Adressenbits AD&sub0;-AD&sub3; wird an die entsprechenden Gatter der vier komplementären P-Kanal-Metalloxid-Halbleiter- (CMOS-) transistoren 210, 212, 214, 216 geliefert, jeder mit seiner Source auf eine Sourcespannung Vdd hochgezogen und mit seinem Drain an einen gemeinsamen Ausgangsknoten angeschlossen, um ein Ausgangssignal OUT festzustellen. Ein Kondensator C ist zwischen den OUT-Knoten und Erde geschaltet. Die Adressenbits AD&sub0;-AD&sub3; werden auch an die entsprechenden Gatter der vier N-Kanal-CMOS-Transistoren 218, 220, 222 und 224 geliefert, die seriell zwischen den OUT-Knoten und Erde geschaltet sind. Auf diese Weise bleibt das Signal OUT hoch, es sei denn, dass alle Adressenbits AD&sub0;-AD&sub3; als hoch festgestellt sind, wodurch das Signal OUT niedergezogen wird, um das Wortleitungssignal WLi auszuwählen, wenn das Freigabesignal EN festgestellt wird.
Die in Fig. 2B veranschaulichte Ausführung des NAND-Gatters 202 genügt bei einer verhältnismässig kleinen Anzahl von Eingängen, wird aber rasch unpraktisch, wenn die Anzahl der Adressenbits ansteigt. Jeder der N-Kanal-CMOS-Transistoren 218-224 hat einen zugehörigen Drain-Source-Widerstand, wobei sich der Gesamt-Reihenwiderstand mit jedem hinzukommenden N-Kanal-CMOS-Transistor erhöht. Da die Kapazität C verhältnismässig feststeht, erhöht sich mit jedem hinzukommenden CMOS-Transistor die Schaltzeit für das NAND-Gatter 202. Daher erhöht sich die Schaltzeit des gesamten NAND-Gatters 202, wenn die Anzahl der Eingänge ansteigt, wodurch seine Geschwindigkeit sinkt.
Eine Möglichkeit, den Widerstand jedes der in Reihe geschalteten N-Kanal- CMOS-Transistoren 218-224 zu senken, besteht darin, sein Breiten-Längen-Verhältnis (w/l) zu erhöhen, wodurch seine Grösse zunimmt. Es ist aber leicht ersichtlich, dass die Gesamtgrösse des NAND-Gatters 202 geometrisch zunimmt, wenn die Grösse jedes N-Kanal-Bauelements und die Anzahl der N-Kanal-Bauelemente entsprechend steigen. Zusammenfassend ist es unpraktisch, mit einem NAND-Gatter, das ähnlich wie das in Fig. 2B veranschaulichte ausgeführt ist, einen grossen Wortleitungsdekodierer zu realisieren.
Fig. 3A ist ein NAND-Gatter 300, das unter Verwendung dynamischer Voraufladeverfahren nach dem Stande der Technik ausgeführt ist. Ein invertiertes Voraufladesignal PCHN wird zur Voraufladung des NAND-Gatters 300 niedrig gehalten, aber als hoch festgestellt, um das Ausgangssignal OUT zu überwachen. Fig. 3B zeigt ein ausführlicheres Schema des NAND-Gatters 300. Ein einzelner P-Kanal-CMOS-Transistor 302 ist mit seinem Drain und seiner Source zwischen das Signal Vdd und den Knoten OUT geschaltet, während der Kondensator C zwischen dem Knoten OUT und Erde vorgesehen ist. Ein in Serie verbundener Stapel von N-Kanal-CMOS-Transistoren 304, 306, 308 und 310, die die entsprechenden Adressensignale AD&sub0;-AD&sub3; empfangen, sowie ein zusätzlicher N-Kanal-CMOS- Transistor 312 sind in Reihe zwischen das Signal OUT und Erde geschaltet. Das Signal PCHN wird an das Gatter der CMOS-Transistoren 302 und 312 geliefert. Im Betrieb wird das Signal PCHN anfänglich niedrig gehalten, so dass der P-Kanal- CMOS-Transistor 302 eingeschaltet und der N-Kanal-CMOS-Transistor 312 ausgeschaltet wird, wodurch das Signal OUT hochgezogen und der Kondensator C geladen wird. Die Adressenbits AD&sub0;-AD&sub3; können sich stabilisieren, während das Signal PCHN niedrig ist. Wenn die Adressenbits zur Abtastung bereit sind, wird das Signal PCHN als hoch festgestellt, wodurch der P-Kanal-CMOS-Transistor 302 abgeschaltet und der N-Kanal-CMOS-Transistor 312 eingeschaltet wird. Das Signal OUT bleibt hoch sofern nicht sämtliche Adressenbits AD&sub0;-AD&sub3; als hoch festgestellt sind, wodurch alle N-Kanal-CMOS-Transistoren 302-310 eingeschaltet werden und das Signal OUT niedergezogen wird.
Fig. 3B veranschaulicht, dass die Anzahl von Transistoren, die verwendet werden, um ein gegebenes Wortleitungsgatter zu realisieren, durch Verwendung dynamischer Voraufladetechnik vermindert werden kann. Dennoch verschlechtert sich in Wirklichkeit der Widerstand der gestapelten Reihe von N-Kanal-Bauelementen, da ein zusätzliches N-Kanal-Bauelement zum Stapel hinzugefügt werden muss. Obwohl die Gesamtgrösse vermindert wird, verbessert sich daher der Zeitablauf gegenüber der in Fig. 2B veranschaulichten Ausführungsform nicht, so dass eine Implementierung immer noch auf eine verhältnismässig kleine Anzahl von Eingängen beschränkt ist.
Nunmehr auf Fig. 4 Bezug nehmend, wird ein weiterer Wortleitungsdekodierer 400 gemäss einer ersatzweisen Ausführungsform des Standes der Technik veranschaulicht. In diesem Falle werden neun Adressenbits A&sub0;, A&sub1;, A&sub2;, A&sub3;, A&sub4;, A&sub5;, A&sub6;, A&sub7; und A&sub8; an die entsprechenden Eingänge eines Vordekodierers 402 geliefert, um einen 24-Bit-Vordekodierbus, der Signale P&sub0;-P&sub2;&sub3; umfasst, zu den entsprechenden Eingängen eines Nachdekodierers 412 festzustellen. Der Vordekodierer 402 umfasst bevorzugt drei 3 : 8-Dekodierer 406, 408 und 410, die die Eingangsadressen A&sub0;-A&sub8; in drei Gruppen von je drei aufteilen. Genauer empfängt der Dekodierer 406 die Signale A&sub0;-A&sub2; und stellt Signale P&sub0;-P&sub7; fest, der Dekodierer 408 empfängt die Signale A&sub3;- A&sub5; und stellt Signale P&sub8;-P&sub1;&sub5; fest, und Dekodierer 410 empfängt die Signale A&sub6;-A&sub8; und stellt Signale P&sub1;&sub6;-P&sub2;&sub3; fest. Somit liefern die Dekodierer 406, 408 und 410 je acht Bits des Vordekodierbusses. Je eines der acht Vordekodierer-Ausgangssignale jedes Vordekodierers 406, 408 und 410 wird dann an die entsprechenden Eingänge von 29 = 512 NAND-Gattern 416, 418, 420, ... 422 mit je drei Eingängen geliefert, die die entsprechenden Wortleitungssignale WL&sub0;, WL&sub1;, WL&sub2;, ... WLk-1 feststellen, wobei k = 512 für neun Adressenbits.
Der in Fig. 4 veranschaulichte Wortleitungsdekodierer 400 mildert das Problem, je Gatter eine hohe Anzahl von Eingangssignalen zu haben, indem die Dekodieraufgabe in zwei getrennte Stufen aufgeteilt wird, eine Vordekodierstufe und eine Nachdekodierstufe. Auf diese Weise kann ein Wortleitungsdekodierer mit einer hohen Anzahl von Adressenbits realisiert werden, ohne für jedes Wortleitungsgatter eine übermässig grosse Anzahl von Eingängen erforderlich zu machen, um ein entsprechendes Wortleitungssignal festzustellen. Jedoch wird allgemein die doppelte Zeit benötigt, um die Dekodieraufgabe mit zwei getrennten Stufen zu lösen, wenn die Wortleitungsdekodieraufgabe in zwei getrennte Stufen aufgetrennt wird. Dies ist ein typischer Kompromiss in Speicherdekodierern des Standes der Technik.
Nunmehr auf Fig. 5 Bezug nehmend, wird ein Schema eines Wortleitungs- Dekodiergatters 500 gemäss vorliegender Erfindung veranschaulicht. Sechs Adressenbits ADD0, ADD1, ADD2, ADD3, ADd4 und ADDS werden an die entsprechenden Gatter von sechs N-Kanal-CMOS-Transistoren 502, 504, 506, 508, S 10 und 512 geliefert. Es sei bemerkt, dass jedes der Adressenbits ADD0-ADD5 je nach der individuellen Adresse, die dekodiert wird, das tatsächliche Adressenbit (An) oder sein invertiertes Gegenstück (ANn) darstellt. Ferner wird ein Wortleitungs-Sperrsignal WLDIS zum Gatter eines weiteren N-Kanal-CMOS-Transistors 514 geliefert, während ein Treffer-Leitungssignal HLN zum Gatter eines weiteren N-Kanal-CMOS- Transistors 516 geliefert wird. Das Signal WLDIS liefert eine Möglichkeit, alle Wortleitungsdekodierer, wenn für den Zeitablauf oder dergleichen gewünscht, sehr schnell auszuschalten. Das Signal HLN kann ein Adressenbit aus einem assoziativen Speicher sein, wie es in der Anwendung eines Adressumsetzerpuffers (TLB: translation lookaside buffer) als Teil einer Speicherverwaltungseinheit (MMU: memory management unit) verwendet wird und dem Fachmann bekannt ist. Die Adressenbits ADD0-ADD5 und die zugeordneten Signale WLDIS und HLN werden zusammen mit ihren invertierten Gegenstücken hier gemeinsam als Signale ADDR, ADDRN bezeichnet werden.
Alle CMOS-Transistoren 502, 504, 506, 508, 510, 512, 514 und 516 sind mit ihren Drains an einem gemeinsamen Auswahlknoten, der als ein Knoten oder Signal SELN bezeichnet wird, zusammengeschlossen und mit ihren Sources an Erde gelegt. Auf diese Weise werden der Adressenbus und die zugehörigen Signale an eine Mehrheit von N-Kanal-Bauelemente gelegt, die nicht in Reihe geschaltet, sondern parallel miteinander verbunden sind. Wie weiter unten ausführlicher beschrieben, kann man eine beliebige Anzahl von Adresseneingängen zum Wortleitungs-Dekodiergatter 500 hinzufügen, ohne dass der Betrieb oder die Leistung durch diese Parallelkonnektivität der N-Kanal-Bauelemente beeinträchtigt würden. Logisch funktioniert das Wortleitungs-Dekodiergatter 500 wie ein NOR-Gatter. Jeder der CMOS-Transistoren 502- 516 wirkt, wenn eingeschaltet, als eine Entlade- oder Herunterziehvorrichtung, um den Knoten SELN zu entladen oder seine Spannung anderweit zu vermindern.
Es ist ferner zu bemerken, dass in ersatzweisen Ausführungsformen die parallelen herunterziehenden Vorrichtungen P-Kanal-Bauelemente sein könnten, bei denen das entgegengesetzte Adressensignal zur Verfügung gestellt wird, um jede Vorrichtung zu steuern. Dieser Gedankengang gilt für alle N- und P-Kanal-Bauelemente, wo stattdessen invertierte Logik verwendet werden könnte. Daher ist die vorliegende Erfindung nicht auf irgendeine spezielle Polarität oder einen speziellen Bauelementetyp beschränkt und kann sowohl mit positiver wie mit negativer Logik oder auch mit einer Kombination beider verwendet werden.
Der Knoten SELN wird an den Drain eines weiteren N-Kanal-CMOS-Transistors 518 gelegt, dessen Source mit Erde verbunden ist. Der CMOS-Transistor 518 ist ebenfalls eine Enlade- oder herunterziehende Vorrichtung, die dazu dient, den Knoten SELN vorzuentladen oder seine Spannung niedrig zu halten, wenn sie eingeschaltet ist. Zwei P-Kanal-CMOS-Transistoren 520 und 522 sind in Reihe zwischen die Soucespannung Vdd und das Signal SELN geschaltet. Genauer ist die Source des P-Kanal-CMOS-Transistors 520 mit dem Signal Vdd verbunden, während sein Drain mit der Source eines weiteren P-Kanal-CMOS-Transistors 522 verbunden ist, dessen Drain mit dem Knoten SELN verbunden ist. Wenn eingeschaltet, wirken die beiden P-Kanal-CMOS-Transistoren 520, 522 zusammen als Auflade- oder Hochziehvorrichtungen, um die Spannung des Knotens SELN hochzuziehen. Der Knoten SELN wird durch einen Kondensator 524 gefiltert und an den Eingang eines Inverters 526 gelegt. Der Ausgang des Inverters 526 wird an den Eingang eines weiteren Inverters 528 gelegt, um dessen Ausgang ein Wortleitungs-Freigabesignal WLi feststellen zu lassen, wo i eine ganze Zahl ist, die, wie vorher beschrieben, die individuelle Adresse darstellt, die dekodiert wird.
Es wird bemerkt, dass Kopplungs- oder parasitäre Kapazität den Spannungspegel des Signals SELN beim normalen Betrieb beeinträchtigen kann. Zu diesem Zweck ist ein Inverter 530 mit seinem das Signal SELN empfangenden Eingang und mit seinem Ausgang an ein Ende eines Kondensators 532 und an das Gatter eines weiteren P-Kanal-CMOS-Transistors 534 angeschlossen. Die Source des CMOS- Transistors 534 wird auf Vdd gezogen, während sein Drain an das Signal SELN angeschlossen ist. Der P-Kanal-CMOS-Transistor 534 hilft, die Kopplungs- oder parasitäre Kapazität so zu steuern, dass das Signal SELN nicht in einen ungültigen Zustand abdriftet, wenn es freigegeben wird.
Ein Wortleitungs-Freigabetaktsignal WLE wird durch geeignete (nicht gezeigte) Logik festgestellt, wenn sich alle Adressenbits ADDR, ADDRN stabilisiert haben und als gültig betrachtet werden. Das Signal WLE wird an den Eingang eines Inverters 536 gelegt, um dessen Ausgang ein invertiertes Wortleitungs-Freigabesignal liefern zu lassen, das als WLEN bezeichnet wird. Das Signal WLE wird auch an den Eingang eines Verzögerungselements 538 gelegt, um an seinem Ausgang ein verzögertes Wortleitungs-Freigabesignal festzustellen, das als WLED bezeichnet wird. Es ist erwünscht, dass das Signal WLED bezüglich der Übergänge des Signals WLE eine grössere Verzögerung aufweist als das Signal WLEN. Daher sollte das Verzögerungselement 538 eine grössere Verzögerung als der Inverter 536 haben. Signale WLE, WLEN und WLED werden als Taktdsignale zur Betriebssteuerung des Wortleitungs-Dekodiergatters 500 betrachtet. Der Zeitablauf basiert auf der ansteigenden Kante des Taktsignals WLE, während die Verzögerungs-Zeitspanne die Zeit zwischen den Feststellungen ist, dass das Signal WLEN niedrig und das Signal WLED hoch ist. Das Signal WLEN ist für den Betrieb der vorliegenden Erfindung zeitkritisch. Das Signal WLED dient lediglich dazu, den Energieverbrauch zu vermindern, und wenn dieser nicht kritisch ist, kann es gänzlich entfallen.
In der bevorzugten Ausführungsform umfasst das Verzögerungselement 538 bevorzugt vier in Reihe geschaltete Inverter 538a, 538b, 538c und 538d, wie in Fig. 5 veranschaulicht. Auf diese Weise wird das Signal WLEN als niedrig festgestellt, wenn das Signal WLE festgestellt wird, was bedeutet, dass die Adresse ADDR, ADDRN gültig ist. Nach einer bestimmten Verzögerungszeit, die als Δt bezeichnet wird, wird das Signal WLED als hoch festgestellt. Der Inverter 536 und das Verzögerungselement 538 können so ausgeführt werden, dass jeder gewünschte Wert der Verzögerung Δt geliefert wird. Der Inverter 536 und das Verzögerungselement 538 können einmal auf der Siliziumscheibe realisiert werden, wonach die Ausgangssignale WLED und WLEN für die Schaltkreise der vorliegenden Erfindung wie erforderlich verfügbar sind.
Der Betrieb des Wortleitungs-Dekodiergatters 500 wird nunmehr unter Bezugnahme auf das in Fig. 6 veranschaulichte Zeitablaufdiagramm beschrieben. In einem Vorgabezustand zur Zeit T0 wird festgestellt, dass das Signal WLE nicht niedrig ist, so dass das Signal WLEN anfänglich als nicht hoch festgestellt wird. Somit schaltet am Anfang das Signal WLEN den P-Kanal-CMOS-Transistor 522 ab und den N-Kanal-CMOS-Transistor 518 ein, um den Knoten SELN zu entladen. Das Signal WLED wird als nicht niedrig festgestellt, so dass der P-Kanal-CMOS-Transistor 520 eingeschaltet wird. Jedoch hat der P-Kanal-CMOS-Transistor 520 wenig Wirkung, da der P-Kanal-CMOS-Transistor 522 abgeschaltet ist. Der Knoten SELN wird durch den N-Kanal-CMOS-Transistor 518 im Vorgabezustand auf niedrig gezogen, der durch Inverter 526, 528 ebenfalls feststellt, dass das Signal WLi nicht niedrig ist. Im Vorgabezustand ist der Ausgang des Inverters 530 hochgezogen, wodurch Kondensator 532 geladen und der CMOS-Transistor 534 abgeschaltet wird.
Die Signale ADDR, ADDRN ändern sich zur Zeit T2 und stabilisieren sich kurze Zeit später. Nachfolgend wird nach einer Aufbauzeit TSU ab Zeit T2 das Signal WLE zur Zeit T4 als hoch festgestellt. Es sei bemerkt, dass in einigen Ausführungsformen die Aufbauzeit TSU negativ sein kann, wobei das Signal WLE dann tatsächlich festgestellt wird, bevor die Signale ADDR, ADDRN tatsächlich stabil werden. Nach der Verzögerung durch den Inverter 536 ab Zeit T4 wird das Signal WLEN zur Zeit T6 als niedrig festgestellt. Nach der Verzögerung durch das Verzögerungselement 538 wird das Signal WLED zur Zeit T8 als hoch festgestellt. Zwischen den Zeiten T6 und T8, die die Zeitspanne Δt definieren, schaltet das Signal WLEN den P-Kanal-CMOS- Transistor 522 ein und den N-Kanal-CMOS-Transistor 518 ab, so dass der N-Kanal- CMOS-Transistor 518 den Knoten SELN nicht mehr niedrig zieht. Daher versuchen die P-Kanal-CMOS-Transistoren 520, 522, den Knoten SELN auf Vdd hochzuziehen. Wenn jedoch eines oder mehrere der Signale ADDR, ADDRN als hoch festgestellt werden, so werden die entsprechenden von den parallelen N-Kanal-CMOS-Transistoren 502-516 eingeschaltet, und das Signal SELN wird dadurch auf niedrig herabgezogen.
In der bevorzugten Ausführungsform übersteuert jeder beliebige der N-Kanal- CMOS-Transistoren 502-516 die beiden P-Kanal-CMOS-Transistoren 520 und 522, so dass der Knoten SELN im wesentlichen ladungsfrei bleibt, was bedeutet, dass die Spannung des Knotens SELN niedrig genug bleibt, um ein Kippen des Inverters 526 zu verhindern. Auf diese Weise bleibt, sofern irgendeines der Adressensignale ADDR, ADDRN hoch ist, das Signal SELN niedrig, so dass das Signal WLi niedrig und unausgewählt bleibt. Um diese Funktion zu erreichen, ist jeder der CMOS- Transistoren 502-516 im Vergleich zu den CMOS-Transistoren 520, 522 verhältnismässig gross. Dadurch wird ein Widerstandsverhältnis geschaffen, das genügt, um die Spannung des Knotens SELN so niedrig zu halten, dass ein Kippen des Inverters 526 verhindert wird. Die Parameter des Inverters 526 können auch so ausgelegt werden, dass ein Kippen verhindert wird, wenn irgendeiner der Transistoren 502-516 eingeschaltet wird und dadurch die Spannung des Knotens SELN vermindert wird.
Andererseits bleiben, wenn keines der Adressensignale ADDR, ADDRN hoch ist, alle N-Kanal-CMOS-Transistoren 502-516 abgeschaltet, so dass der Knoten SELN durch die P-Kanal-CMOS-Transistoren 520, 522 hochgezogen wird. Entsprechend kippen die Inverters 526, 528, um das Signal WLi festzustellen. Um die Auswirkungen von parasitärer Kapazität zu mildern, wird der Inverter 530 gekippt, so dass er seinen Ausgang als niedrig feststellt, wodurch der P-Kanal-CMOS-Transistor 534 eingeschaltet wird, der weiteren Strom in das Signal SELN injiziert, um es hoch zu halten. Wenn das Signal SELN als hoch festgestellt wird, dann wird das entsprechende Wortleitungssignal WLi als hoch festgestellt und somit als ausgewählt betrachtet.
Nach der Verzögerungszeit Δt wird das Signal WLED zur Zeit T8 als hoch festgestellt, wodurch der P-Kanal-CMOS-Transistor 520 abgeschaltet wird. Zu gegebener Zeit wird festgestellt, dass zur Zeit T10 das Signal WLE nicht niedrig ist, so dass weiter festgestellt wird, dass das Signal WLEN zur Zeit T12 nicht hoch und das Signal WLED zur Zeit T14 nicht niedrig ist. Somit wird das ganze Wortleitungs- Dekodiergatter 500 in seinen Vorgabezustand zurückgebracht. Der CMOS-Transistor 518 wird noch einmal aktiviert und zieht das Signal SELN auf niedrig, wodurch der Inverter 530 und der P-Kanal-CMOS-Transistor 534 abgeschaltet werden.
Es sei bemerkt, dass, wenn irgendeiner der N-Kanal-CMOS-Transistoren 502- 516 während der Zeitspanne Δt eingeschaltet ist, das jeweilige Gatter oder Wortleitungssignal WLi nicht ausgewählt wird Lind eine beträchtliche Menge von Ladung durch den einen oder mehrere aktivierte CMOS-Transistoren fliesst. Da zu jeder gegebenen Zeit nur jeweils eines der Wortleitungsgatter ausgewählt ist, sind die übrigen Wortleitungsgatter nicht ausgewählt und haben einen beträchtlichen Energieverbrauch. Es ist tatsächlich beobachtet worden, dass ein Wortleitungsdekodierer, der eine Mehrzahl von Wortleitungsgattern entsprechend dem Gatter 500 verwendet, ungefähr das Doppelte bis Vierfache der Energie eines herkömmlichen Wortleitungsdekodierers verbrauchen kann, der Voraufladetechnik verwendet. Jedoch ist ein Wortleitungsdekodierer nach vorliegender Erfindung bedeutend schneller als herkömmliche Dekodierer, und er ist auch wesentlich kleiner und billiger, weil bedeutend weniger Transistoren erforderlich sind.
Es sei bemerkt, dass die in Fig. 5 veranschaulichte Ausführungsform eine von vielen möglichen Ausführungsformen und vielen Abwandlungen ist. Zum Beispiel könnten unter Bezugnahme auf Fig. 8 die parallel geschalteten MOS-FET 502- 516 ersatzweise P-Kanal-Bauelemente 502a-516a sein, die das entgegengesetzte (invertierte) Adressensignal empfangen. Auch könnte der Knoten SEL statt niedrig hoch voraufgeladen sein, wobei der MOS-FET 518a zwischen den Knoten SEL und die Sourcespannung Vdd geschaltet wäre. Die parallelen Elemente würden dann benutzt, um Ladungspfade zu einer Sourcespannung zu schaffen, um den Knoten SEL geladen zu halten, sofern die festgestellte Adresse nicht der individuellen Adresse gleicht, die durch die Kombination von an die parallel angeschlossenen Elemente gelieferten Adressenbits dargestellt wird. Die Aufladevorrichtungen 520, 522 (Fig. 5), nunmehr Entladlevorrichtungen 520a, 522a, würden dann versuchen, den Knoten SEL zu entladen, wobei irgendeines oder mehrere der parallelen Elemente 502a-516a die Entladevorrichtungen 520a, 522a übersteuern würde, um den Knoten SEL geladen zu halten. Zusammenfassend wird der gemeinsame Knoten SEL auf einen der Spannungs- oder logischen Pegel (Vdd oder Vss) voraufgeladen. Die beiden Lade- (Fig. 5) oder Entlade- (Fig. 6) vorrichtungen würden versuchen, den gemeinsamen Knoten auf einen zweiten Spannungs- oder logischen Pegel zu ziehen, aber dieser Versuch wird durch eines oder mehrere der parallelen Elemente vereitelt, sofern die festgestellte Adresse nicht bei jedem individuellen Wortleitungs-Dekodiergatter der vorbestimmten Adresse gleicht. Alle Elemente der Fig. 8 funktionieren wie oben für die Ausführungsform der Fig. 5 beschrieben, ausser dass die Spannungen Vdd und Vss sowie die N- und P-Kanal-MOS-FET vertauscht sind. Der Betrieb und die Funktion der in Fig. 5 und 8 beschriebenen Schaltkreise sind funktionell gleich, ausser dass sie in ihrer Polarität entgegengesetzt sind, wie dem Fachmann des Transistorschaltkreis-Logikentwurfs wohl bekannt ist.
Fig. 7 ist ein Wortleitungs-Dekodiergatter 700 gemäss einer ersatzweisen Ausführungsform der vorliegenden Erfindung. Das Wortleitungs-Dekodiergatter 700 ähnelt dem Wortleitungs-Dekodiergatter 500, ausser dass alle Sources der parallelen N-Kanal-CMOS-Transistoren 502-516 an den Drain eines anderen N-Kanal-CMOS- Transistors 702 angeschlossen sind, dessen Source mit Erde verbunden ist. Das Gatter des CMOS-Transistors 702 empfängt das Signal WLED. Wie vorher erwähnt, können der Inverter 536 und das Verzögerungselement 538 einmal auf der Siliciumscheibe realisiert werden, wo die Ausgangssignale WLED und WLEN für die Schaltkreise der vorliegenden Erfindung wie benötigt zur Verfügung stehen.
Der Betrieb des Wortleitungs-Dekodiergatters 700 ähnelt dem des Wortleitungs-Dekodiergatters 500, ausser dass das Signal WLi nicht gültig ist, bevor das Signal WLED als hoch festgestellt worden ist. Die N-Kanal-MOS-FET 520, 522 beginnen während der Zeitspanne t den Knoten SELN hochzuziehen. Wenn jedoch irgendeines der den MOS-FET 502-516 gelieferten Adressensignale ADDR, ADDRN hoch ist, wird der Knoten SELN auf niedrig zurückgezogen. Abwesenheit des Signals SELN für die nicht ausgewählten Gatter wird schnell genug festgestellt, damit angemessene Dekodierung stattfindet. Auf diese Weise verhindert der N-Kanal- CMOS-Transistor 702 bedeutsame Stromentnahme während der Verzögerungszeitspanne Δt zwischen WLEN und WLED.
Durch Hinzufügen des CMOS-Transistors 702 wird die Stromentnahme der nicht ausgewählten Wortleitungsdekodierer wesentlich vermindert, wodurch auch die Leistung des Wortleitungs-Dekodiergatters 700 wesentlich vermindert wird. Jedoch verzögert der CMOS-Transistor 702 den Dekodierprozess, bis das Signal WLED festgestellt worden ist, so dass das Wortleitungs-Dekodiergatter 700 langsamer als das Wortleitungs-Dekodiergatter 500 ist. Dennoch ist das Wortleitungs-Dekodiergatter 700 immer noch schneller und verwendet weniger Transistoren als Dekodierer des Standes der Technik. Alle Elemente der Fig. 9 funktionieren wie oben für die Ausführungsform der Fig. 7 beschrieben, ausser dass die Spannungen Vdd und Vss sowie die N- und P-Kanal-MOS-FET vertauscht sind. Der Betrieb und die Funktion der in Fig. 7 und 9 beschriebenen Schaltkreise sind funktionell gleich, ausser dass sie in ihrer Polarität entgegengesetzt sind, wie dem Fachmann des Transistorschaltkreis-Logikentwurfs wohl bekannt ist.
Die vorliegende Erfindung ist daher gut geeignet, die Objekte zu realisieren und die erwähnten Ziele und Vorteile sowie weitere, ihr innewohnende zu erreichen. Während eine derzeit bevorzugte Ausführungsform der Erfindung und verschiedene ihrer Aspekte für die Zwecke der Offenbarung angeführt sowie zahlreiche Änderungen an konstruktiven Einzelheiten, Verknüpfungen und Anordnungen in Verbindung mit der bevorzugten Ausführungsform beschrieben worden sind, ist nicht beabsichtigt, auf die hier vorgestellte spezifische Form beschränkt zu bleiben, sondern es ist im Gegenteil beabsichtigt, solche Alternativen, Abwandlungen und Äquivalente abzudecken, die vernünftigerweise in den Rahmen der Erfindung einbezogen werden können, wie sie in den beigefügten Ansprüchen definiert wird.

Claims

1. Wortleitungs-Dekodiergatter zum Empfang und Dekodieren einer in Antwort auf die Feststellung eines Taktsignals in einer Mehrzahl von Adressiersignalen festgestellten Adresse mit

einer Mehrzahl erster, parallel an einen gemeinsamen Knoten (SELN; SEL) angeschlossener Halbleiterbauelemente (502-512; 502a-512a), wobei jedes aus der benannten Mehrzahl erster Halbleiterbauelemente so geschaltet ist, dass es als eine vorbestimmte Adresse ein entsprechendes aus der Mehrzahl von Adressiersignalen oder dessen invertiertes Gegenstück empfängt, und die benannte Mehrzahl erster Halbleiterbauelemente die festgestellte Adresse in der Mehrzahl von Adressiersignalen mit der benannten, vorbestimmten Adresse vergleicht,

einem zweiten, an den benannten gemeinsamen Knoten (SELN; SEL) angeschlossenen Halbleiterbauelement (518; 518a), wobei das benannte zweite Halbleiterbauelement das Taktsignal empfängt und den benannten gemeinsamen Knoten auf einem ersten Spannungspegel hält, bis das Taktsignal festgestellt ist;

einem Verzögerungselement (538; 538a), um das Taktsignal zu empfangen und ein verzögertes Taktsignal festzustellen;

einem dritten Halbleiterbauelement (522; 522a), um das Taktsignal zu empfangen; und

einem vierten Halbleiterbauelement (520; 520a), um das benannte verzögerte Taktsignal zu empfangen, wobei das benannte dritte und vierte Halbleiterbauelement zwischen den gemeinsamen Knoten und einen zweiten Spannungspegel in Reihe geschaltet sind, um während einer Zeitspanne, während der das benannte Taktsignal festgestellt wird und das benannte verzögerte Taktsignal als abwesend festgestellt wird, einen Strompfad von dem benannten zweiten Spannungspegel zu dem benannten gemeinsamen Knoten (SELN; SEL) zu schaffen, um den benannten gemeinsamen Knoten auf den benannten zweiten Spannungspegel zu ziehen,

wobei die benannte Mehrzahl erster Halbleiterbauelemente den benannten gemeinsamen Knoten (SELN; SEL) während der benannten Zeitspanne auf den benannten zweiten Spannungspegel übergehen lässt, sofern die festgestellte Adresse der benannten vorbestimmten Adresse gleicht, und worin zumindest eines aus der benannten Mehrzahl erster Halbleiterbauelemente einen Strompfad schafft, der genügt, um den benannten gemeinsamen Knoten während der benannten Zeitspanne im wesentlichen entladen zu halten, sofern die festgestellte Adresse nicht der benannten vorbestimmten Adresse gleicht.

2. Wortleitungs-Dekodiergatter nach Anspruch 1, weiter einen Puffer (526, 528; 526a) umfassend, der an den benannten gemeinsamen Knoten angeschlossen ist, um ein entsprechendes Wortleitungssignal festzustellen, sofern keines aus der benannten Mehrzahl erster Halbleiterbauelemente eingeschaltet ist, um einen Strompfad von dem benannten gemeinsamen Knoten zu schaffen, so dass der benannte gemeinsame Knoten auf dem benannten zweiten Spannungspegel bleibt.

3. Wortleitungs-Dekodiergatter nach Anspruch 2, worin der benannte Pufferverstärker zwei in Reihe geschaltete Inverter (526, 528) umfasst.

4. Wortleitungs-Dekodiergatter nach Anspruch 1, weiter einen Ladungserhaltekreis (530-534; 530a-534a) umfassend, der zwischen den benannten gemeinsamen Knoten und den benannten zweiten Spannungspegel geschaltet ist, um die Auswirkung von Streu-Kapazität zu vermindern.

5. Wortleitungs-Dekodiergatter nach Anspruch 4, worin der benannte Ladungserhaltekreis umfasst:

einen Inverter (530; 530a), mit einem Eingang an den benannten gemeinsamen Knoten angeschlossen;

einen Kondensator (532; 532a), an den Ausgang des benannten Inverters angeschlossen; und

ein fünftes Halbleiterbauelement (534; 534a), mit einem Steuereingang an den benannten Ausgang des benannten Inverters und an den benannten Kondensator angeschlossen und mit einem Strompfad zwischen den benannten zweiten Spannungspegel und den benannten gemeinsamen Knoten geschaltet, wobei das benannte fünfte Halbleiterbauelement einen Strompfad zwischen dem benannten zweiten Spannungspegel und dem benannten gemeinsamen Knoten schafft, wenn festgestellt wird, dass der Ausgang des benannten Inverters auf einem niedrigen Niveau liegt.

6. Wortleitungs-Dekodiergatter nach Anspruch 1, worin jedes aus der benannten Mehrzahl erster Halbleiterbauelemente Entladevorrichtungen umfasst und worin das benannte Halbleiterbauelement eine Vorentladungsvorrichtung zur anfänglichen Entladung des benannten gemeinsamen Knotens ist.

7. Wortleitungs-Dekodiergatter nach Anspruch 6, worin jedes aus der benannten Mehrzahl erster Halbleiterbauelemente ein N-Kanal-Halbleiterbauelement (502-512) umfasst, das einen Steueranschluss hat, um das benannte entsprechende eine aus der Mehrzahl von Adressiersignalen oder sein invertiertes Gegenstück zu empfangen, und das ferner einen Strompfad hat, der zwischen den benannten gemeinsamen Knoten und den benannten ersten Spannungspegel geschaltet ist.

8. Wortleitungs-Dekodiergatter nach Anspruch 7, worin das benannte N-Kanal-Halbleiterbauelement einen N-Kanal-CMOS-Transistor umfasst.

9. Wortleitungs-Dekodiergatter nach Anspruch 7, worin das benannte zweite Halbleiterbauelement umfasst:

einen Inverter (536) mit einem Eingang zum Empfang des Taktsignals und einem Ausgang zur Feststellung eines invertierten Taktsignals; und

ein N-Kanal-Halbleiterbauelement (518) mit einem Steueranschluss zum Empfang des benannten invertierten Taktsignals und mit einem Strompfad, der zwischen den benannten gemeinsamen Knoten und den benannten ersten Spannungspegel geschaltet ist.

10. Wortleitungs-Dekodiergatter nach Anspruch 9, worin das benannte N-Kanal-Halbleiterbauelement einen N-Kanal-CMOS-Transistor umfasst.

11. Wortleitungs-Dekodiergatter nach Anspruch 9, worin das benannte dritte Halbleiterbauelement ein P-Kanal-Halbleiterbauelement (522) mit einem Steueranschluss, der das benannte invertierte Taktsignal empfängt, und einem Strompfad, der zwischen das benannte vierte Halbleiterbauelement und den benannten gemeinsamen Knoten geschaltet ist, umfasst.

12. Wortleitungs-Dekodiergatter nach Anspruch 11, worin das benannte P-Kanal-Halbleiterbauelement ein P-Kanal-CMOS-Element umfasst.

13. Wortleitungs-Dekodiergatter nach Anspruch 11, worin das benannte vierte Halbleiterbauelement ein P-Kanal-Element (520) mit einem Steueranschluss, der das benannte verzögerte Taktsignal empfängt, und einem Strompfad, der zwischen den benannten zweiten Spannungspegel und das benannte dritte Halbleiterbauelement geschaltet ist, umfasst.

14. Wortleitungs-Dekodiergatter nach Anspruch 13, worin das benannte vierte Halbleiterbauelement einen P-Kanal-CMOS-Transistor umfasst.

15. Wortleitungs-Dekodiergatter nach Anspruch 6, weiter ein sechstes Halbleiterbauelement (702; 702a) umfassend, das zwischen die benannte Mehrzahl erster Halbleiterbauelemente und den benannten ersten Spannungspegel geschaltet ist und das benannte verzögerte Taktsignal umfasst.

16. Wortleitungs-Dekodiergatter nach Anspruch 15, worin das benannte sechste Halbleiterbauelement einen N-Kanal-CMOS-Transistor (702) umfasst, der ein Gatter hat, das das benannte verzögerte Taktsignal empfängt, sowie einen Strompfad, der zwischen die benannten ersten Halbleiterbauelemente und den benannten ersten Spannungspegel geschaltet ist.

17. Wortleitungs-Dekodiergatter nach Anspruch 1, worin:

ein ersten Halbleiterbauelemente Herunterziehvorrichtungen (502-512) sind;

das zweite Halbleiterbauelement eine Herunterziehvorrichtung (518) ist;

das dritte Halbleiterbauelement eine Hochziehvorrichtung (522) ist;

und

das vierte Halbleiterbauelement eine Hochziehvorrichtung (520) ist.

18. Wortleitungs-Dekodiergatter nach Anspruch 17, weiter einen Puffer (526, 528) umfassend, der an den benannten gemeinsamen Knoten angeschlossen ist, um ein entsprechendes Wortleitungssignal festzustellen.

19. Wortleitungs-Dekodiergatter nach Anspruch 17, weiter eine Herunterziehvorrichtung (702) umfassend, die einen zwischen die benannte Mehrzahl von parallelen Herunterziehvorrichtungen (502-512) und Erde geschalteten Strompfad und einen Steueranschluss hat, der das benannte verzögerte Taktsignal empfängt, wobei die benannte Herunterziehvorrichtung auf die Feststellung des benannten verzögerten Taktsignals hin aktiviert wird.

20. Wortleitungs-Dekodierer zur Dekodierung einer nach Feststellung eines Taktsignals in N Adressiersignalen festgestellten Adresse und zur Feststellung eines entsprechenden aus 2N Wortleitungssignalen, umfassend

N Inverter (102), jeder für den Empfang eines entsprechenden aus den benannten N Adressiersignalen, wobei N Inverter die entsprechenden N invertierten Adressiersignale feststellen; und

2N Wortleitungsgatter, jedes Gatter wie in Anspruch 1 definiert und N erste Halbleiterbauelemente (502-512; 502a-512a) umfassend.

21. Verfahren, ein Wortleitungs-Dekodiergatter benutzend, um eine in Antwort auf die Feststellung eines Taktsignals in einer Mehrzahl von Adressiersignalen festgestellte Adresse zu empfangen und zu dekodieren, das benannte Verfahren umfassend:

eine Mehrzahl von Adressiersignalen in einer parallel an einen gemeinsamen Knoten (SELN; SEL) angeschlossenen Mehrzahl erster Halbleiterbauelemente (502-512; 502a-512a) zu empfangen, jedes für den Empfang eines entsprechenden, eine vorbestimmte Adresse darstellenden aus der Mehrzahl von Adressiersignalen oder seines invertierten Gegenstücks, die benannte Mehrzahl erster Halbleiterbauelemente für den Vergleich der festgestellten Adresse mit der benannten vorbestimmten Adresse;

ein Taktsignal in einem an den benannten gemeinsamen Knoten (SELN; SEL) angeschlossenen zweiten Halbleiterbauelement (518; 518a) zu empfangen, wobei das benannte zweite Halbleiterbauelement das Taktsignal empfängt und den benannten gemeinsamen Knoten auf einem ersten Spannungspegel hält, bis das Taktsignal festgestellt wird;

das Taktsignal in einem Verzögerungselement (538; 538a) zu empfangen, wobei ein verzögertes Taktsignal durch die benannte Verzögerung festgestellt wird;

das Taktsignal in einem dritten Halbleiterbauelement (522; 522a) zu empfangen; und

das benannte verzögerte Taktsignal in einem vierten Halbleiterbauelement (520; 520a) zu empfangen, worin das benannte dritte und vierte Halbleiterbauelement in Reihe zwischen den gemeinsamen Knoten und einen zweiten Spannungspegel geschaltet sind, um während einer Zeitspanne, in der das benannte Taktsignal festgestellt und Abwesenheit des verzögerten Taktsignals festgestellt wird, einen Strompfad von dem benannten zweiten Spannungspegel zu dem benannten gemeinsamen Knoten (SELN; SEL) zu schaffen, um den benannten gemeinsamen Knoten auf einen zweiten Spannungspegel zu ziehen;

worin die benannte Mehrzahl erster Halbleiterbauelemente den benannten gemeinsamen Knoten während der benannten Zeitspanne zu dem benannten zweiten Spannungspegel übergehen lässt, sofern die festgestellte Adresse der vorbestimmten Adresse gleicht, und worin zumindest eines aus der benannten Mehrzahl erster Halbleiterbauelemente einen Strompfad schafft, der genügt, um den benannten gemeinsamen Knoten während der benannten Zeitspanne im wesentlichen entladen zu halten, sofern die festgestellte Adresse der vorbestimmten Adresse nicht gleicht.

22. Computerspeicheradressen-Dekodiersystem mit einem Wortleitungs- Dekodiergatter zum Empfang und Dekodieren einer in Antwort auf die Feststellung eines Taktsignals in einer Mehrzahl von Adressiersignalen festgestellten Adresse, wobei das benannte Wortleitungs-Dekodiergatter wie in irgendeinem der Ansprüche 1 bis 19 definiert ist.

23. Computerspeicheradressen-Dekodiersystem mit einem Wortleitungs- Dekodierer zum Dekodieren einer auf die Feststellung eines Taktsignals hin in N Adressiersignalen festgestellten Adresse und zur Feststellung eines entsprechenden aus 2N Wortleitungssignalen, wobei das benannte System einen wie in Anspruch 20 definierten Wortleitungsdekodierer umfasst.