JPH04184793A - 半導体デコード装置 - Google Patents
半導体デコード装置Info
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- JPH04184793A JPH04184793A JP2315343A JP31534390A JPH04184793A JP H04184793 A JPH04184793 A JP H04184793A JP 2315343 A JP2315343 A JP 2315343A JP 31534390 A JP31534390 A JP 31534390A JP H04184793 A JPH04184793 A JP H04184793A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000009877 rendering Methods 0.000 claims 3
- 230000010354 integration Effects 0.000 abstract description 4
- 230000000052 comparative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に、半導体デコー
ド装置に関する。
ド装置に関する。
従来の半導体デコード装置は、第５図に示す回路図のよ
うになっている。この例では、３本の入力信号Ａ、Ｂ、
Ｃをデコードして出力Ｅを得る構成になっており、論理
を構成するＭＯ８ＦＥＴ１〜３のゲート電極が、それぞ
れＮ０Ｒ５，７゜ｌＯの出力に接続されているため、出
力Ｅは、入力信号Ａ、Ｂ、Ｃがそれぞれハイレベル、ハ
イレベル、ロー、レベルの組合わせの時のみハイレベル
を出力することになる。
うになっている。この例では、３本の入力信号Ａ、Ｂ、
Ｃをデコードして出力Ｅを得る構成になっており、論理
を構成するＭＯ８ＦＥＴ１〜３のゲート電極が、それぞ
れＮ０Ｒ５，７゜ｌＯの出力に接続されているため、出
力Ｅは、入力信号Ａ、Ｂ、Ｃがそれぞれハイレベル、ハ
イレベル、ロー、レベルの組合わせの時のみハイレベル
を出力することになる。
以下、ハイレベルを１、ローレベルを０と表記する。
第６図には、従来例の動作を示すタイミングチャートを
示す。
示す。
このタイミングチャートを用いて従来例の動作を説明す
る。
る。
まず入力信号Ａ、Ｂ、Ｃは、１，１．１の組み合わせが
入力されていると仮定して説明する。
入力されていると仮定して説明する。
ｔｌの時点で制御信号りは、１となりすべてのＮＯＲは
０を出力する。同時に、インバータ１１はＯとなるため
Ｐチャンネル型ＭＯ８ＦＥＴ４はオンし、圧力Ｅは１に
なる。
０を出力する。同時に、インバータ１１はＯとなるため
Ｐチャンネル型ＭＯ８ＦＥＴ４はオンし、圧力Ｅは１に
なる。
ｔ２の時点で、制御信号りが０になると、Ｎ。
Ｒのうち６，８．１０が１に変化する。このうちＮ０Ｒ
１０の出力がＮチャネル型ＭＯ８ＦＥＴ３に入力されて
いるため、このＭＯＳＦＥＴはオンし、出力Ｅは０へと
変化する。
１０の出力がＮチャネル型ＭＯ８ＦＥＴ３に入力されて
いるため、このＭＯＳＦＥＴはオンし、出力Ｅは０へと
変化する。
もし入力信号Ａ、Ｂ、Ｃが１．１．Ｏの組み合わせの場
合には、ｔ２の時点で１になるＮＯＲは６．８．９であ
り、これらはＭＯ８ＦＥＴＩ。
合には、ｔ２の時点で１になるＮＯＲは６．８．９であ
り、これらはＭＯ８ＦＥＴＩ。
２．３の入力となっていないために、出力Ｅはｌのレベ
ルを保持する。
ルを保持する。
本従来例においては、簡単のため出力はＥのみを表記し
ているが、記憶装置用のアドレスデコーダ等として用い
られる場合、入力数が３ｂｉｔであるので、計８つの出
力端が存在し、並列回路の入力はそれぞれ相異なる組み
あわせとなり、ｔ２期間に１のレベルを保持するのはこ
の８出力のうち唯一の出力となる。
ているが、記憶装置用のアドレスデコーダ等として用い
られる場合、入力数が３ｂｉｔであるので、計８つの出
力端が存在し、並列回路の入力はそれぞれ相異なる組み
あわせとなり、ｔ２期間に１のレベルを保持するのはこ
の８出力のうち唯一の出力となる。
この従来の半導体デコード装置においては、まずｔ１期
間に出力端を充電するために、すべての信号線をＯにす
る必要がある。本従来例においては、このためにＮ０Ｒ
５〜１０を設けている。このような回路は、入力ｂｉｔ
数が増加するに従がって、集積度を悪化させる原因とな
っていた。次に、Ｎ０Ｒ５〜１０の出力線は毎周期ごと
に必らず振巾するため、この部分の充放電電流が大きい
という問題点があった。
間に出力端を充電するために、すべての信号線をＯにす
る必要がある。本従来例においては、このためにＮ０Ｒ
５〜１０を設けている。このような回路は、入力ｂｉｔ
数が増加するに従がって、集積度を悪化させる原因とな
っていた。次に、Ｎ０Ｒ５〜１０の出力線は毎周期ごと
に必らず振巾するため、この部分の充放電電流が大きい
という問題点があった。
本発明の半導体デコード装置は、第一導電型の複数のＭ
ＯＳＦＥＴからなる並列回路を、出力端と第一の電圧源
との間に接続し、負荷回路を前記出力端と第２の電圧源
との間に接続し、第一導電型の第一のＭＯＳＦＥＴを出
力端と第一の電圧源との間に接続し、第一の期間に負荷
回路を非導通とし、かつ前記第一のＭＯＳＦＥＴを導通
状態にし、第二の期間に負荷回路を能動状態とし、がっ
第一のＭＯＳＦＥＴを非導通とするための制御回路を備
えている。
ＯＳＦＥＴからなる並列回路を、出力端と第一の電圧源
との間に接続し、負荷回路を前記出力端と第２の電圧源
との間に接続し、第一導電型の第一のＭＯＳＦＥＴを出
力端と第一の電圧源との間に接続し、第一の期間に負荷
回路を非導通とし、かつ前記第一のＭＯＳＦＥＴを導通
状態にし、第二の期間に負荷回路を能動状態とし、がっ
第一のＭＯＳＦＥＴを非導通とするための制御回路を備
えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。Ｎチャンネ
ル型ＭＯ８ＦＥＴ１〜３からなる並列回路が接地と出力
の間に接続されて３人力ＮＯＲの論理を構成している。
ル型ＭＯ８ＦＥＴ１〜３からなる並列回路が接地と出力
の間に接続されて３人力ＮＯＲの論理を構成している。
Ｐチャンネル型ＭＯ８ＦＥＴ４，５からなる負荷回路が
電圧源と出力Ｅとの間に接続され、出力Ｅと接地の間に
Ｎチャンネル型ＭＯ３ＦＥＴ６を接続し、ＭＯＳＦＥＴ
５．６のゲート電極には制御信号りが入力される。
電圧源と出力Ｅとの間に接続され、出力Ｅと接地の間に
Ｎチャンネル型ＭＯ３ＦＥＴ６を接続し、ＭＯＳＦＥＴ
５．６のゲート電極には制御信号りが入力される。
ＭＯ８ＦＥＴＩ Ｏ，１１は、負荷電流を制御すルタめ
ＭＯ８Ｆ’ＥＴ４のゲート電極に入力される信号のレベ
ルを作成する回路である。つまり本例においては、ＭＯ
ＳＦＥＴ １１はＭＯＳＦＥＴ１〜３と、チャンネル長
Ｌ、チャンネル長Ｗ（以下単にり、Ｗと記述する）を同
一に設計しておき、ＭＯＳＦＥＴ４とＭＯＳＦＥＴ１０
は同一り寸法で、ＷはＭＯ８ＦＥＴＩＯはＭＯＳＦＥＴ
４の２倍に設計しておく。ＭＯＳＦＥＴ４．１０はカレ
ントミラー回路を構成するため、ＭＯＳＦＥＴ４の電流
駆動能力はＭＯＳＦＥＴ１〜３の電流駆動能力の１／２
とすることができる。
ＭＯ８Ｆ’ＥＴ４のゲート電極に入力される信号のレベ
ルを作成する回路である。つまり本例においては、ＭＯ
ＳＦＥＴ １１はＭＯＳＦＥＴ１〜３と、チャンネル長
Ｌ、チャンネル長Ｗ（以下単にり、Ｗと記述する）を同
一に設計しておき、ＭＯＳＦＥＴ４とＭＯＳＦＥＴ１０
は同一り寸法で、ＷはＭＯ８ＦＥＴＩＯはＭＯＳＦＥＴ
４の２倍に設計しておく。ＭＯＳＦＥＴ４．１０はカレ
ントミラー回路を構成するため、ＭＯＳＦＥＴ４の電流
駆動能力はＭＯＳＦＥＴ１〜３の電流駆動能力の１／２
とすることができる。
次に制御信号りは１のときにはＭＯＳＦＥＴ５がオフす
るため、負荷は非導通となり同時にＭＯＳＦＥＴ６がオ
ンするため出力Ｅは０となる。制御りがＯのときにはＭ
ＯＳＦＥＴ５がオンし、負荷回路は所定の負荷として働
き、ＭＯＳＦＥＴ６はオフする。
るため、負荷は非導通となり同時にＭＯＳＦＥＴ６がオ
ンするため出力Ｅは０となる。制御りがＯのときにはＭ
ＯＳＦＥＴ５がオンし、負荷回路は所定の負荷として働
き、ＭＯＳＦＥＴ６はオフする。
第２図は本実施例の動作を示すタイミングチャートであ
る。時刻ｔ１において制御信号りは１となり、ＭＯＳＦ
ＥＴ５がオフし、ＭＯＳＦＥＴ６がオンするため、入力
Ａ−Ｃの内容によらず、出力はＯとなる。
る。時刻ｔ１において制御信号りは１となり、ＭＯＳＦ
ＥＴ５がオフし、ＭＯＳＦＥＴ６がオンするため、入力
Ａ−Ｃの内容によらず、出力はＯとなる。
次に時刻ｔ２において制御信号りは、０となりＭＯＳＦ
ＥＴ５がオンし、負荷が働く又ＭＯ３ＦＥＴ６はオフす
る。このときたとえば入力信号Ａ、Ｂ、Ｃが１．１．０
の組み合わせのときは第２図実線のように負荷の働きで
出力Ｅが１になる。
ＥＴ５がオンし、負荷が働く又ＭＯ３ＦＥＴ６はオフす
る。このときたとえば入力信号Ａ、Ｂ、Ｃが１．１．０
の組み合わせのときは第２図実線のように負荷の働きで
出力Ｅが１になる。
又、入力信号Ａ、Ｂ、Ｃが１．１．Ｏ以外の組み合わせ
の場合ＭＯ８ＦＥＴ１〜３のうち少なくともひとつ以上
がオンするため、負荷の電流駆動能力とＭＯＳＦＥＴ１
〜３の電流駆動能力との比によってきまる比較的低レベ
ルを出力する。このようにして、入力信号に対するデコ
ードが実現される。
の場合ＭＯ８ＦＥＴ１〜３のうち少なくともひとつ以上
がオンするため、負荷の電流駆動能力とＭＯＳＦＥＴ１
〜３の電流駆動能力との比によってきまる比較的低レベ
ルを出力する。このようにして、入力信号に対するデコ
ードが実現される。
次に第２の実施例を図面を用いて説明する。
第３図は第２の実施例を示す回路図である。
先述の実施例との構成の違いを説明する。
まず負荷回路は、Ｐチャンネル型ＭＯ３ＦＥＴ４のみで
構成され、この負荷の値を制御するためＭＯＳＦＥＴ６
〜９からなる負荷制御回路をもつ。
構成され、この負荷の値を制御するためＭＯＳＦＥＴ６
〜９からなる負荷制御回路をもつ。
又、制御信号りに加え、Ｄの立下がりから一定時間高レ
ベルとなる制御信号Ｆが追加される。又、ＭＯＳＦＥＴ
８は非常に小さな電流駆動能力となるようなり、Ｗとし
て設計されている。
ベルとなる制御信号Ｆが追加される。又、ＭＯＳＦＥＴ
８は非常に小さな電流駆動能力となるようなり、Ｗとし
て設計されている。
第４図は、第２の実施例の動作を示すタイミングチャー
トである。
トである。
このタイミングチャートを用いて動作を説明する。
ｔｌにおいて制御信号りが１となりＭＯＳＦＥＴ５はオ
ンする。ＭＯＳＦＥＴ６は制御信号りを入力とするイン
バータ１３の出力が入力されるためやはりオンする。又
、この時制御信号Ｆは０でありＭＯＳＦＥＴ９はオフし
ている。Ｆを入力とするインバータの出力が入力される
ＭＯＳＦＥＴ８はオンしているが、その電流能力は小さ
いため、負荷制御信号Ｈは高レベルとなるため負荷用の
ＭＯＳＦＥＴ４はオフする。このようにして、出力Ｅは
ローレベルとなる。
ンする。ＭＯＳＦＥＴ６は制御信号りを入力とするイン
バータ１３の出力が入力されるためやはりオンする。又
、この時制御信号Ｆは０でありＭＯＳＦＥＴ９はオフし
ている。Ｆを入力とするインバータの出力が入力される
ＭＯＳＦＥＴ８はオンしているが、その電流能力は小さ
いため、負荷制御信号Ｈは高レベルとなるため負荷用の
ＭＯＳＦＥＴ４はオフする。このようにして、出力Ｅは
ローレベルとなる。
時刻ｔ２において、制御信号りは０になり同時に制御信
号Ｆはｌになる。ＭＯＳＦＥＴ５．６はオフし、ＭＯＳ
ＦＥＴ９がオンするため負荷制御信号Ｈは所定のレベル
となりＭＯＳＦＥＴ４は所定の負荷として働く。入力信
号Ａ、Ｂ、Ｃが１゜１．０の組み合わせの場合、ＭＯＳ
ＦＥＴ１〜３はすべてオフしているため出力Ｅは１に変
化する。
号Ｆはｌになる。ＭＯＳＦＥＴ５．６はオフし、ＭＯＳ
ＦＥＴ９がオンするため負荷制御信号Ｈは所定のレベル
となりＭＯＳＦＥＴ４は所定の負荷として働く。入力信
号Ａ、Ｂ、Ｃが１゜１．０の組み合わせの場合、ＭＯＳ
ＦＥＴ１〜３はすべてオフしているため出力Ｅは１に変
化する。
入力信号Ａ、Ｂ、Ｃが１．１．０以外の組み合わせの場
合はＭＯＳＦＥＴ１〜３のうちひとつ以上のＭＯＳＦＥ
Ｔがオンするため負荷であるＭＯＳＦＥＴ４の電流駆動
能力と、ＭＯＳＦＥＴ１〜３の電流駆動能力との比で決
まるある一定の低レベルになる。ここで、この状態では
負荷には電流が流れ続ける。しかし、出力Ｅがルベルに
なるまでの時間だけ負荷に電流が流れていれば十分に機
能をはだすため、ｔ３において制御信号ＦをＯにして、
負荷に流れる電流を小さくする。電流を０にしてしまわ
ないのは、出力Ｅのルベルをリークなどにより悪化させ
ないためである。この作用により、むだな電流が流れ続
けるのを防ぐことができる。
合はＭＯＳＦＥＴ１〜３のうちひとつ以上のＭＯＳＦＥ
Ｔがオンするため負荷であるＭＯＳＦＥＴ４の電流駆動
能力と、ＭＯＳＦＥＴ１〜３の電流駆動能力との比で決
まるある一定の低レベルになる。ここで、この状態では
負荷には電流が流れ続ける。しかし、出力Ｅがルベルに
なるまでの時間だけ負荷に電流が流れていれば十分に機
能をはだすため、ｔ３において制御信号ＦをＯにして、
負荷に流れる電流を小さくする。電流を０にしてしまわ
ないのは、出力Ｅのルベルをリークなどにより悪化させ
ないためである。この作用により、むだな電流が流れ続
けるのを防ぐことができる。
以上説明したように本発明においては、まず従来例（第
５図）のＮＯＲ回路は必要なく集積度を向上させる効果
がある。
５図）のＮＯＲ回路は必要なく集積度を向上させる効果
がある。
また第５図の従来例では入力Ａについてのみ考えると、
Ｎ０Ｒ５又は６は必ず１周期に１度、出力を充放電する
。このときの充放電による消費電流工１は周期＝Ｔ、Ｎ
ＯＲの出力につく容量をＣ１電圧振巾を■とすると 一方本発明によるデコーダにおいては入力信号Ａが、倍
周期ごとに変化するならばその消費電流は従来例と同一
になるが、毎周期同−信号が入力されると、消費電流は
０となる。平均的には本発
Ｎ０Ｒ５又は６は必ず１周期に１度、出力を充放電する
。このときの充放電による消費電流工１は周期＝Ｔ、Ｎ
ＯＲの出力につく容量をＣ１電圧振巾を■とすると 一方本発明によるデコーダにおいては入力信号Ａが、倍
周期ごとに変化するならばその消費電流は従来例と同一
になるが、毎周期同−信号が入力されると、消費電流は
０となる。平均的には本発
第１図は、本発明の一実施例の回路図、第２図は、本発
明の一実施例の動作を示すタイミングチャート、第３図
は本発明の第２の実施例の回路図、第４図は本発明の第
２の実施例の動作を示すタイミングチャート、第５図は
従来例の回路図、第６図は従来例の動作を示すタイミン
グチャートである。 代理人 弁理士 内 原 音 ｌ〜３．６ 、 ＩＩ Ｎチマンネル’ｊｌ！ＭＯ
５ＦＥＴ４，５ｐ １０ Ｐｆ＋ンネル型ＭＯ
５ＦＥＴ７〜９ イシハ゛−夕 、４Ａ、Ｃ入力椙号 Ｄ ＃１１ｅｌ）栢号 Ｅ 出力 Ｃ＃尤 Ｖ ＠ｒｉ原 第２ 図 Ｆ Ｉ＾３，５．θ、ｑ Ｎザ瞳シ半１１／型 ＭＯ５Ｆ
ＥＴ４ｐ６ Ｊ７ − Ｆ’ｆｑン４に型ＭＯ５
ＦＥＴ！θ〜Ｉ４ インバニタ Ａ〜Ｃ入力信ぢ り、Ｆ 蜘Ｊ＠椙号 ＧＪｉ賀九 Ｖ 嘔シ阻ηＰ Ｅ 出力 Ｈ１Ｏｆｆｔ＋ノ４１シ）［ν）！！ラド躬４図 ｔｔ Ｌ２ｔｓ 第５図 １〜３ Ｎチｗンネル型ＭＯ５ＦＥＴ ４ とチマンネル型ＭＯ５ＦＥＴ Ｄ 佑り４１！Ｐ（ｆｉ；ジ Ｅ 出力 ｔｌ ｔ２
明の一実施例の動作を示すタイミングチャート、第３図
は本発明の第２の実施例の回路図、第４図は本発明の第
２の実施例の動作を示すタイミングチャート、第５図は
従来例の回路図、第６図は従来例の動作を示すタイミン
グチャートである。 代理人 弁理士 内 原 音 ｌ〜３．６ 、 ＩＩ Ｎチマンネル’ｊｌ！ＭＯ
５ＦＥＴ４，５ｐ １０ Ｐｆ＋ンネル型ＭＯ
５ＦＥＴ７〜９ イシハ゛−夕 、４Ａ、Ｃ入力椙号 Ｄ ＃１１ｅｌ）栢号 Ｅ 出力 Ｃ＃尤 Ｖ ＠ｒｉ原 第２ 図 Ｆ Ｉ＾３，５．θ、ｑ Ｎザ瞳シ半１１／型 ＭＯ５Ｆ
ＥＴ４ｐ６ Ｊ７ − Ｆ’ｆｑン４に型ＭＯ５
ＦＥＴ！θ〜Ｉ４ インバニタ Ａ〜Ｃ入力信ぢ り、Ｆ 蜘Ｊ＠椙号 ＧＪｉ賀九 Ｖ 嘔シ阻ηＰ Ｅ 出力 Ｈ１Ｏｆｆｔ＋ノ４１シ）［ν）！！ラド躬４図 ｔｔ Ｌ２ｔｓ 第５図 １〜３ Ｎチｗンネル型ＭＯ５ＦＥＴ ４ とチマンネル型ＭＯ５ＦＥＴ Ｄ 佑り４１！Ｐ（ｆｉ；ジ Ｅ 出力 ｔｌ ｔ２
Claims (1)
- 【特許請求の範囲】 １、第一導電型の複数のＭＯＳＦＥＴからなる並列回路
を、出力端と第一の電圧源との間に接続し、負荷回路を
前記出力端と第２の電圧源との間に接続し、第一導電型
の第一のＭＯＳＦＥＴを前記出力端と前記第一の電圧源
との間に接続した半導体デコード装置において、第一の
期間に前記負荷回路を、非導通としかつ前記第一のＭＯ
ＳＦＥＴを導通状態にし、第二の期間に前記負荷回路を
能動状態とし、かつ前記第一のＭＯＳＦＥＴを非導通と
するための制御回路を備えることを特徴とする半導体デ
コード装置。 ２、特許請求の範囲第一項記載の半導体デコード装置に
おいて、前記制御回路は、第二の期間中に前記負荷回路
の負荷の値を変化させることを特徴とする半導体デコー
ド装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315343A JPH04184793A (ja) | 1990-11-20 | 1990-11-20 | 半導体デコード装置 |
| US07/794,525 US5233240A (en) | 1990-11-20 | 1991-11-19 | Semiconductor decoding device comprising an mos fet for discharging an output terminal |
| KR1019910020654A KR950009392B1 (ko) | 1990-11-20 | 1991-11-20 | 반도체 디코딩 장치 |
| DE69127426T DE69127426T2 (de) | 1990-11-20 | 1991-11-20 | Halbleiter-Dekodierungsvorrichtung mit einem MOSFET zur Entladung eines Ausgangsanschlusses |
| EP91310703A EP0487328B1 (en) | 1990-11-20 | 1991-11-20 | Semiconductor decoding device comprising a MOS FET for discharging an output terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315343A JPH04184793A (ja) | 1990-11-20 | 1990-11-20 | 半導体デコード装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184793A true JPH04184793A (ja) | 1992-07-01 |
Family
ID=18064270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2315343A Pending JPH04184793A (ja) | 1990-11-20 | 1990-11-20 | 半導体デコード装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5233240A (ja) |
| EP (1) | EP0487328B1 (ja) |
| JP (1) | JPH04184793A (ja) |
| KR (1) | KR950009392B1 (ja) |
| DE (1) | DE69127426T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428566A (en) * | 1993-10-27 | 1995-06-27 | Intel Corporation | Nonvolatile memory card with ready and busy indication and pin count minimization |
| US5596286A (en) * | 1993-11-12 | 1997-01-21 | Texas Instruments Incorporated | Current limiting devices to reduce leakage, photo, or stand-by current in an integrated circuit |
| US5604712A (en) * | 1995-09-13 | 1997-02-18 | Lsi Logic Corporation | Fast word line decoder for memory devices |
| US8847425B2 (en) * | 2012-04-04 | 2014-09-30 | Donnie E. JORDAN, SR. | Hybrid energy harvesting device and fixed threshold power production |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3857046A (en) * | 1970-11-04 | 1974-12-24 | Gen Instrument Corp | Shift register-decoder circuit for addressing permanent storage memory |
| JPS57147196A (en) * | 1981-03-06 | 1982-09-10 | Fujitsu Ltd | Read-only memory |
| US4471240A (en) * | 1982-08-19 | 1984-09-11 | Motorola, Inc. | Power-saving decoder for memories |
| JPS59135690A (ja) * | 1982-12-27 | 1984-08-03 | Fujitsu Ltd | デコ−ダ回路 |
| US4581548A (en) * | 1983-03-15 | 1986-04-08 | Harris Corporation | Address decoder |
| JPS61265794A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体記憶装置のデコ−ダ回路 |
| US4612497A (en) * | 1985-09-13 | 1986-09-16 | Motorola, Inc. | MOS current limiting output circuit |
| US4689494A (en) * | 1986-09-18 | 1987-08-25 | Advanced Micro Devices, Inc. | Redundancy enable/disable circuit |
| US5022010A (en) * | 1989-10-30 | 1991-06-04 | International Business Machines Corporation | Word decoder for a memory array |
-
1990
- 1990-11-20 JP JP2315343A patent/JPH04184793A/ja active Pending
-
1991
- 1991-11-19 US US07/794,525 patent/US5233240A/en not_active Expired - Fee Related
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