JPH03142788A - 半導体メモリ用センスアンプ回路 - Google Patents
半導体メモリ用センスアンプ回路Info
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- JPH03142788A JPH03142788A JP1280240A JP28024089A JPH03142788A JP H03142788 A JPH03142788 A JP H03142788A JP 1280240 A JP1280240 A JP 1280240A JP 28024089 A JP28024089 A JP 28024089A JP H03142788 A JPH03142788 A JP H03142788A
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- 238000005265 energy consumption Methods 0.000 abstract 1
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C11/419—Read-write [R-W] circuits
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体メモリ用センスアンプ回路に関し、特
に、ＣＭＯＳ回路によって構成されたＳＲＡＭ用のセン
スアンプ回路に関する。
に、ＣＭＯＳ回路によって構成されたＳＲＡＭ用のセン
スアンプ回路に関する。
［従来の技術］
従来のこの種の半導体メモリ用センスアンプ回路は、第
５図に示すように、カレントミラー型ＣＭＯ８回路で構
成されている。
５図に示すように、カレントミラー型ＣＭＯ８回路で構
成されている。
第５図に示すように、ｎチャネルＭＯＳトランジスタ（
以下、９ＭＯ３と記す）Ｑｌ、Ｑ２とｎチャネルＭＯＳ
トランジスタ（以下、ｎ Ｍ ＯＳと記す）Ｑ３〜Ｑ５
から構成されるセンスアンプ回路は、その入力信号り、
ＩＴをメモリセルアレイ２から受は取り、その出力信号
Ｄ ｏｕｔをｐＭＯ３Ｑ２のドレインとｎＭＯ３Ｑ４の
ドレインとの接続点から出力する。メモリセルアレイ２
内のワード線は、アドレス入力信号Ａ１、Ａ２、・・・
、Ａｎが入力されるアドレスデコーダ１によって選択さ
れる。
以下、９ＭＯ３と記す）Ｑｌ、Ｑ２とｎチャネルＭＯＳ
トランジスタ（以下、ｎ Ｍ ＯＳと記す）Ｑ３〜Ｑ５
から構成されるセンスアンプ回路は、その入力信号り、
ＩＴをメモリセルアレイ２から受は取り、その出力信号
Ｄ ｏｕｔをｐＭＯ３Ｑ２のドレインとｎＭＯ３Ｑ４の
ドレインとの接続点から出力する。メモリセルアレイ２
内のワード線は、アドレス入力信号Ａ１、Ａ２、・・・
、Ａｎが入力されるアドレスデコーダ１によって選択さ
れる。
［発明が解決しようとする課Ｈ］
上述した従来のセンスアンプ回路では、入力信号り、Ｔ
）−の電位差信号：ΔＶ＝Ｄ−ＩＴに応じて出力信号Ｄ
０ｔｌＴを出力する。したがって、アドレスが変化し
、選択されるメモリセルのデータが直前に選択されてい
たメモリセルのデータと異なる場合、センスアンプの入
力電位差信号は±ΔＶから王ΔＶに変化する。このとき
の入出力特性は第６図に示す曲線になる。すなわち、電
位差信号が−ΔＶからΔＶに変化するのに応じて、出力
信号ＤｏｕｔはほぼＯＶから電源電圧ＶＯＯレベルまで
変化する。この際出力端子に接続された負荷容量をＣＬ
とすると、センスアンプのｐＭＯｓＱ２とｎＭＯ８Ｑ４
とは、Ｑ ＝ Ｖ ｏｏ−ＣＬめ電荷を充放電しなけれ
ばならない、而して、ＭＯＳトランジスタの負荷駆動能
力はそのゲートサイズ（ゲート幅）に依存しており、ゲ
ートサイズが大きくなる程駆動能力が増大するから、ｐ
ＭＯ８Ｑ２とｎＭＯ８Ｑ４のゲートサイズとセンスアン
プ回路の伝播遅延時間ｔｐｄとの関係は、第２図に示す
ように逆比例関係にある。ところが、ｐＭＯ８Ｑ２、ｎ
ＭＯ８Ｑ４のサイズを大きくすると、これらのトランジ
スタを通って電源ＶｏＤからグランドに向かって常時流
れる貫通電流も大きくなり消費電力が増大する。したが
って、従来のセンスアンプ回路では、センスアンプの伝
播遅延時間ｔｐａを小さくするためには消費電力が大き
くなるという欠点があった。
）−の電位差信号：ΔＶ＝Ｄ−ＩＴに応じて出力信号Ｄ
０ｔｌＴを出力する。したがって、アドレスが変化し
、選択されるメモリセルのデータが直前に選択されてい
たメモリセルのデータと異なる場合、センスアンプの入
力電位差信号は±ΔＶから王ΔＶに変化する。このとき
の入出力特性は第６図に示す曲線になる。すなわち、電
位差信号が−ΔＶからΔＶに変化するのに応じて、出力
信号ＤｏｕｔはほぼＯＶから電源電圧ＶＯＯレベルまで
変化する。この際出力端子に接続された負荷容量をＣＬ
とすると、センスアンプのｐＭＯｓＱ２とｎＭＯ８Ｑ４
とは、Ｑ ＝ Ｖ ｏｏ−ＣＬめ電荷を充放電しなけれ
ばならない、而して、ＭＯＳトランジスタの負荷駆動能
力はそのゲートサイズ（ゲート幅）に依存しており、ゲ
ートサイズが大きくなる程駆動能力が増大するから、ｐ
ＭＯ８Ｑ２とｎＭＯ８Ｑ４のゲートサイズとセンスアン
プ回路の伝播遅延時間ｔｐｄとの関係は、第２図に示す
ように逆比例関係にある。ところが、ｐＭＯ８Ｑ２、ｎ
ＭＯ８Ｑ４のサイズを大きくすると、これらのトランジ
スタを通って電源ＶｏＤからグランドに向かって常時流
れる貫通電流も大きくなり消費電力が増大する。したが
って、従来のセンスアンプ回路では、センスアンプの伝
播遅延時間ｔｐａを小さくするためには消費電力が大き
くなるという欠点があった。
［課題を解決するための手段］
本発明の半導体メモリ用センスアンプ回路は、カレント
ミラー型のＣＭＯ３回路によって構成されたものあって
、その負荷駆動用の９ＭＯ３とｎＭＯ３には、通常の常
時動作しているｐＭＯｓとｎＭＯ３の外にアドレス入力
信号が変化した時のみ、すなわちセンスアンプの入力信
号が変化する可能性のある時のみ、動作状態となる９Ｍ
Ｏ３とｎＭＯ３とが設けられており、そしてこれら２組
のＣＭＯ８回路は並列に接続されている。すなわち、本
発明のセンスアンプ回路においては、負荷駆動用のｐＭ
ＯｓとｎＭＯ８との実効的ゲート幅がアドレス入力信号
が変化したときにのみ一時的増大される。
ミラー型のＣＭＯ３回路によって構成されたものあって
、その負荷駆動用の９ＭＯ３とｎＭＯ３には、通常の常
時動作しているｐＭＯｓとｎＭＯ３の外にアドレス入力
信号が変化した時のみ、すなわちセンスアンプの入力信
号が変化する可能性のある時のみ、動作状態となる９Ｍ
Ｏ３とｎＭＯ３とが設けられており、そしてこれら２組
のＣＭＯ８回路は並列に接続されている。すなわち、本
発明のセンスアンプ回路においては、負荷駆動用のｐＭ
ＯｓとｎＭＯ８との実効的ゲート幅がアドレス入力信号
が変化したときにのみ一時的増大される。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路図である。同図
において、第５図の従来例の部分と同等の部分には同一
の符号が付せられている９本実施例のセンスアンプ回路
では、従来例において用いられた、負荷駆動用のｐＭＯ
ｓＱ２とｎＭＯ３Ｑ４との直列回路に、ｐＭＯ３Ｑ６．
Ｑ２ａおよびｎＭＯｓＱ４ａ、Ｑ７からなる直列回路が
並列に接続されている。この直列回路のｐＭＯ３Ｑ６、
ｎＭＯ５Ｑ７は、遅延回路４の出力する制御信号Ｃ５ま
たはそのインバータ回路５による反転信号によって制御
される。この制御信号Ｃ８は、アドレス入力信号の変化
を検知してワンショットのパルスを発生するパルス発生
器３の出力を一定時間遅延させたものである。
において、第５図の従来例の部分と同等の部分には同一
の符号が付せられている９本実施例のセンスアンプ回路
では、従来例において用いられた、負荷駆動用のｐＭＯ
ｓＱ２とｎＭＯ３Ｑ４との直列回路に、ｐＭＯ３Ｑ６．
Ｑ２ａおよびｎＭＯｓＱ４ａ、Ｑ７からなる直列回路が
並列に接続されている。この直列回路のｐＭＯ３Ｑ６、
ｎＭＯ５Ｑ７は、遅延回路４の出力する制御信号Ｃ５ま
たはそのインバータ回路５による反転信号によって制御
される。この制御信号Ｃ８は、アドレス入力信号の変化
を検知してワンショットのパルスを発生するパルス発生
器３の出力を一定時間遅延させたものである。
次に、この実施例の動作について説明する。待機時のア
ドレス入力信号に変化のない状態ではトランジスタＱ６
、Ｑ７がオフしているので、この状態では、負荷駆動部
の貫通電流はトランジスタＱ２、Ｑ４を通って流れる電
流のみである。
ドレス入力信号に変化のない状態ではトランジスタＱ６
、Ｑ７がオフしているので、この状態では、負荷駆動部
の貫通電流はトランジスタＱ２、Ｑ４を通って流れる電
流のみである。
いま、アドレス入力信号ＡＩ、Ａ２、・・・、Ａｎのう
ちいずれかが変化した場合、その変化を検知して、パル
ス発生回路３は、ある一定のパルス幅のワンショットパ
ルスを発生する。このパルスはある適当な遅延を与える
遅延回路４を経てＱ６、Ｑ７をコントロールする制御信
号Ｃ８となり、ある所定の期間のみＱ６、Ｑ７を導通さ
せる。したがって、このパルスの存続期間には、出力負
荷をトランジスタＱ２、Ｑ２ａ、およびＱ４、Ｑ４ａで
駆動することができる。
ちいずれかが変化した場合、その変化を検知して、パル
ス発生回路３は、ある一定のパルス幅のワンショットパ
ルスを発生する。このパルスはある適当な遅延を与える
遅延回路４を経てＱ６、Ｑ７をコントロールする制御信
号Ｃ８となり、ある所定の期間のみＱ６、Ｑ７を導通さ
せる。したがって、このパルスの存続期間には、出力負
荷をトランジスタＱ２、Ｑ２ａ、およびＱ４、Ｑ４ａで
駆動することができる。
ここで、トランジスタＱ２（Ｑ４）のゲートサイズをＢ
とし、Ｑ２とＱ２ａ（Ｑ４とＱ４ａ＞との合計ゲートサ
イズをＡとすれば、Ｑ６、Ｑ７が導通しているときには
、負荷駆動トランジスタの実効的ゲートサイズはＡとな
るから、本実施例によれば、センスアンプ回路の伝播遅
延時間ｔＰｄを第２図に示すように、ｔＢからｔＡに短
縮することができる。また、入力信号り、ＩＴに対する
出力信号Ｄ ＯＵＴの波形は第３図に示すようになる。
とし、Ｑ２とＱ２ａ（Ｑ４とＱ４ａ＞との合計ゲートサ
イズをＡとすれば、Ｑ６、Ｑ７が導通しているときには
、負荷駆動トランジスタの実効的ゲートサイズはＡとな
るから、本実施例によれば、センスアンプ回路の伝播遅
延時間ｔＰｄを第２図に示すように、ｔＢからｔＡに短
縮することができる。また、入力信号り、ＩＴに対する
出力信号Ｄ ＯＵＴの波形は第３図に示すようになる。
ここで、Ｄｏｕｒ （Ａｒ） 、ＤｏｏＴ（Ａｆ ）
は本実施例回路による立上がり、立下がり波形、Ｄ ０
ＵＴ（Ｂｒ）−Ｄｏｕｒ （Ｂｆ）は従来回路により
立上がり、立下がり波形を示している。
は本実施例回路による立上がり、立下がり波形、Ｄ ０
ＵＴ（Ｂｒ）−Ｄｏｕｒ （Ｂｆ）は従来回路により
立上がり、立下がり波形を示している。
一方、消費電力に関しては、アドレス入力信号が変化し
たときにのみ所定の期間トランジスタＱ６、Ｑ２ａ、Ｑ
４ａ、Ｑ７を通る貫通電流が流れるだけであり、それ以
外の期間に流れる電流は従来回路とかわらないので、消
費電力が大きく増加することはない。
たときにのみ所定の期間トランジスタＱ６、Ｑ２ａ、Ｑ
４ａ、Ｑ７を通る貫通電流が流れるだけであり、それ以
外の期間に流れる電流は従来回路とかわらないので、消
費電力が大きく増加することはない。
第４図は本発明の他の実施例を示す回路図である。本実
施例では、ｐＭＯ３Ｑ１、Ｑ２、およびｎＭＯ５Ｑ３〜
Ｑ５からなる従来のセンスアンプに、これと同様の構成
を有するｐＭＯ３Ｑ１ｂ、Ｑ２ｂおよびｎＭＯ８Ｑ３ｂ
〜Ｑ５ｂからなるセンスアンプが並列に接続されてい
る。この回路では、ｎＭＯｓＱ５ｂが、遅延回路４から
出力される制御信号Ｃ８によってコントロールされる。
施例では、ｐＭＯ３Ｑ１、Ｑ２、およびｎＭＯ５Ｑ３〜
Ｑ５からなる従来のセンスアンプに、これと同様の構成
を有するｐＭＯ３Ｑ１ｂ、Ｑ２ｂおよびｎＭＯ８Ｑ３ｂ
〜Ｑ５ｂからなるセンスアンプが並列に接続されてい
る。この回路では、ｎＭＯｓＱ５ｂが、遅延回路４から
出力される制御信号Ｃ８によってコントロールされる。
したがって、この実施例では待機状態においては上側の
センスアンプに電流が流れるのみであるが、アドレス入
力信号が変化した後の一定期間には、下側のセンスアン
プにも電流が流れ、２つのセンスアンプにより負荷を駆
動することになる。
センスアンプに電流が流れるのみであるが、アドレス入
力信号が変化した後の一定期間には、下側のセンスアン
プにも電流が流れ、２つのセンスアンプにより負荷を駆
動することになる。
［発明の効果］
以上説明したように、本発明によれば、アドレス入力信
号が変化した際にのみ、ある所定の期間だけセンスアン
プの駆動能力を増加させることができるので、消費電力
をほとんど増加させることなく、センスアンプ回路の伝
播遅延時間ｔｐａを小さくすることができる。
号が変化した際にのみ、ある所定の期間だけセンスアン
プの駆動能力を増加させることができるので、消費電力
をほとんど増加させることなく、センスアンプ回路の伝
播遅延時間ｔｐａを小さくすることができる。
第１図は、本発明の一実施例を示す回路図、第２図およ
び第３図は、それぞれその動作説明図、第４図は、本発
明の他の実施例を示す回路図、第５図は、従来例を示す
回路図、第６図は、その動作説明図である。 １・・・アドレスデコーダ、 ２・・・メモリセルアレ
イ、 ３・・・パルス発生回路、 ４・・・遅延回路、
５・・・インバータ回路、 Ａ１＝Ａ２、・・・、Ａｎ
・・・アドレス入力信号、 Ｃ８・・・制御信号、 Ｄ
、ＩＩｆ・・・センスアンプ入力信号、 Ｄ ＯＵＴ・
・・センスアンプ出力信号。
び第３図は、それぞれその動作説明図、第４図は、本発
明の他の実施例を示す回路図、第５図は、従来例を示す
回路図、第６図は、その動作説明図である。 １・・・アドレスデコーダ、 ２・・・メモリセルアレ
イ、 ３・・・パルス発生回路、 ４・・・遅延回路、
５・・・インバータ回路、 Ａ１＝Ａ２、・・・、Ａｎ
・・・アドレス入力信号、 Ｃ８・・・制御信号、 Ｄ
、ＩＩｆ・・・センスアンプ入力信号、 Ｄ ＯＵＴ・
・・センスアンプ出力信号。
Claims (1)
- ＣＭＯＳ回路で構成される半導体メモリ用センスアン
プ回路であって、負荷を駆動するトランジスタとして、
第１のｐチャネルＭＯＳトランジスタと第１のｎチャネ
ルＭＯＳトランジスタとからなる第１の直列回路と、該
第１の直列回路に並列に接続された第２のｐチャネルＭ
ＯＳトランジスタと第２のｎチャネルＭＯＳトランジス
タとからなる第２の直列回路とが備えられており、かつ
、前記第２の直列回路は、アドレス入力信号が変化した
あとのセンスアンプへの入力信号がスイッチする時点を
含む一定期間のみ動作せしめられるものであることを特
徴とする半導体メモリ用センスアンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280240A JP2527050B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体メモリ用センスアンプ回路 |
| US07/604,301 US5157632A (en) | 1989-10-27 | 1990-10-29 | High-speed low-power consumption sense amplifier circuit incorporated in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280240A JP2527050B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体メモリ用センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142788A true JPH03142788A (ja) | 1991-06-18 |
| JP2527050B2 JP2527050B2 (ja) | 1996-08-21 |
Family
ID=17622253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280240A Expired - Lifetime JP2527050B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体メモリ用センスアンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5157632A (ja) |
| JP (1) | JP2527050B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179681A (ja) * | 2005-12-28 | 2007-07-12 | Hitachi Ltd | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100250977B1 (ko) * | 1997-10-16 | 2000-04-15 | 이계철 | 신경망 칩을 이용한 고속 패킷 스위치 제어기와이를 이용한 교환기 |
| US7632803B2 (en) | 1999-10-01 | 2009-12-15 | Dmi Life Sciences, Inc. | Metal-binding compounds and uses therefor |
| US7592304B2 (en) | 1999-10-01 | 2009-09-22 | Dmi Life Sciences, Inc. | Metal-binding compounds and uses therefor |
| JP4639030B2 (ja) * | 2002-11-18 | 2011-02-23 | パナソニック株式会社 | 半導体記憶装置 |
| EP1620066A4 (en) * | 2003-05-07 | 2010-11-03 | Dmi Biosciences Inc | ORAL CARE PROCESSES AND PRODUCTS |
| JP5759091B2 (ja) * | 2009-01-30 | 2015-08-05 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置及び半導体記憶装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150227A (en) * | 1981-03-12 | 1982-09-17 | Nec Corp | Buffer circuit |
| JPS62140292A (ja) * | 1985-12-13 | 1987-06-23 | Toshiba Corp | 半導体メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121688A (ja) * | 1982-12-28 | 1984-07-13 | Toshiba Corp | スタテイツクランダムアクセスメモリ− |
| JPH0812756B2 (ja) * | 1987-06-22 | 1996-02-07 | 松下電子工業株式会社 | スタチックｒａｍ回路 |
-
1989
- 1989-10-27 JP JP1280240A patent/JP2527050B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-29 US US07/604,301 patent/US5157632A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150227A (en) * | 1981-03-12 | 1982-09-17 | Nec Corp | Buffer circuit |
| JPS62140292A (ja) * | 1985-12-13 | 1987-06-23 | Toshiba Corp | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179681A (ja) * | 2005-12-28 | 2007-07-12 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5157632A (en) | 1992-10-20 |
| JP2527050B2 (ja) | 1996-08-21 |
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