JPS5931253B2 - デプレツシヨン型負荷トランジスタを有するｍｉｓｆｅｔ論理回路 - Google Patents
デプレツシヨン型負荷トランジスタを有するｍｉｓｆｅｔ論理回路Info
- Publication number
- JPS5931253B2 JPS5931253B2 JP47084565A JP8456572A JPS5931253B2 JP S5931253 B2 JPS5931253 B2 JP S5931253B2 JP 47084565 A JP47084565 A JP 47084565A JP 8456572 A JP8456572 A JP 8456572A JP S5931253 B2 JPS5931253 B2 JP S5931253B2
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- logic
- load
- logic circuit
- depletion type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ（以下ＭＩ
ＳＦＥＴと称す）で構成された論理回路、特にデプレッ
ション型負荷トランジスタを有するＭＩＳＦＥＴ論理回
路に関する。
ＳＦＥＴと称す）で構成された論理回路、特にデプレッ
ション型負荷トランジスタを有するＭＩＳＦＥＴ論理回
路に関する。
ＭＩＳＦＥＴを用いた一般的な論理回路としては負荷お
よび駆動用のＭＩＳＦＥＴとしていずれもエンハンスメ
ント（ｅｎｈａｎｃｅｍｅｎｔ ）型のＭＩＳＦＥＴを
用いたいわゆるＥＥ方式が知られており、さらにその消
費電力を少なくさせる一手段として、負荷トランジスタ
をクロックパルスで駆動するというクロックドライブ方
式がある。
よび駆動用のＭＩＳＦＥＴとしていずれもエンハンスメ
ント（ｅｎｈａｎｃｅｍｅｎｔ ）型のＭＩＳＦＥＴを
用いたいわゆるＥＥ方式が知られており、さらにその消
費電力を少なくさせる一手段として、負荷トランジスタ
をクロックパルスで駆動するというクロックドライブ方
式がある。
一方、負荷トランジスタとしてデプレッション（ｄｅｐ
ｌｅｔｉｏｎ ）型のＭＩＳＦＥＴを用いたＥＤ方式で
はＥＥ方式と同じようなりロックドライブ方式を採用す
ることは難しいが、それでも電源電圧を低くできること
およびデプレッション型ＭＩＳＦ、ＥＴの定電流特性に
より低消費電力、高スピード、および高集積度などの優
れた特性が得られる。
ｌｅｔｉｏｎ ）型のＭＩＳＦＥＴを用いたＥＤ方式で
はＥＥ方式と同じようなりロックドライブ方式を採用す
ることは難しいが、それでも電源電圧を低くできること
およびデプレッション型ＭＩＳＦ、ＥＴの定電流特性に
より低消費電力、高スピード、および高集積度などの優
れた特性が得られる。
第５図にこのＥＤ方式による論理回路の基本回路を示す
。
。
ここで同図の基本回路で注意すべきこととしては、駆動
用のトランジスタＱｄが導通しているとき常にこの直列
回路に電流が流れるということが挙′げられよう。
用のトランジスタＱｄが導通しているとき常にこの直列
回路に電流が流れるということが挙′げられよう。
従って、本発明の目的はこの直列回路に流れる平均的電
流量を少なくして、ＥＤ方式による論理回路の消費電力
を更に低くすることである。
流量を少なくして、ＥＤ方式による論理回路の消費電力
を更に低くすることである。
本発明の他の目的はトランジスタの数をそれほど増やす
ことなく低消費電力化をはかることができるデプレッシ
ョン型負荷トランジスタを有するＭＩＳＦＥＴ論理回路
を提供することである。
ことなく低消費電力化をはかることができるデプレッシ
ョン型負荷トランジスタを有するＭＩＳＦＥＴ論理回路
を提供することである。
本発明および本発明の他の目的は図面を参照して以下の
説明から明らかとなるであろう。
説明から明らかとなるであろう。
第１図は本発明によるＭＩＳＦＥＴ論理回路を示してい
る。
る。
同図において、Ｑ１□ はゲート・ソース間にバイアス
電圧が加わらなくともソース・ドレイン間に電流が流れ
るデプレッション型のＭＩＳＦＥＴであり、負荷トラン
ジスタとして使用されている。
電圧が加わらなくともソース・ドレイン間に電流が流れ
るデプレッション型のＭＩＳＦＥＴであり、負荷トラン
ジスタとして使用されている。
一方Ｑｄｔ〜Ｑｄａはゲート・ソース間にあるバイアス
電圧力珈わって初めてソース・ドレイン間に電流が流れ
るエンハンスメント型のＭＩＳＦＥＴであり、駆動用の
トランジスタとして使用されている。
電圧力珈わって初めてソース・ドレイン間に電流が流れ
るエンハンスメント型のＭＩＳＦＥＴであり、駆動用の
トランジスタとして使用されている。
ＭＩＳＦＥＴＱｌｌ のゲート電極は定電流特性を良好
にするためにそのソース電極に即ち論理回路の出力端子
に接続されている。
にするためにそのソース電極に即ち論理回路の出力端子
に接続されている。
ＭＩ ５ＦＥＴＱｄ１〜Ｑｄ３ は、Ｖｏｕｔ−（ｖＡ
＋ＶＢ）・ｖｃ（ＭＩＳＦＥＴのチャンネルの導電型を
Ｐ型とし、正論理を採用した場合）なる論理式を満足す
る論理ブロックＬＢを構成している。
＋ＶＢ）・ｖｃ（ＭＩＳＦＥＴのチャンネルの導電型を
Ｐ型とし、正論理を採用した場合）なる論理式を満足す
る論理ブロックＬＢを構成している。
ＭＩＳＦＥＴＱｄ４ は本発明によって特別に設けられ
たもので、そのゲート電極にクロックパルスφが加えら
れてクロック駆動されるようになっている。
たもので、そのゲート電極にクロックパルスφが加えら
れてクロック駆動されるようになっている。
このクロックパルスφのパルス幅は入力信号ＶＡ−ＶＣ
のパルス幅よりも短かくされている。
のパルス幅よりも短かくされている。
ＭＩＳＦＥＴ・Ｑ １１ とＱａ＋ および論理ブ
ロックＬＢは直列に接続されており、論理ブロックＬＢ
と負荷ＭＩＳＦＥＴＱ１１ の接続点から出力信号Ｖｏ
ｕｔが取り出されるようになっている。
ロックＬＢは直列に接続されており、論理ブロックＬＢ
と負荷ＭＩＳＦＥＴＱ１１ の接続点から出力信号Ｖｏ
ｕｔが取り出されるようになっている。
しかしながら、本発明によればトランジスタＱａ＋を負
荷ＭＩＳＦＥＴＱ１１ と論理ブロックＬＢとの間に接
続し、トランジスタＱａ＋ のドレイン電極から出力
信号を取り出すようにすることもできる。
荷ＭＩＳＦＥＴＱ１１ と論理ブロックＬＢとの間に接
続し、トランジスタＱａ＋ のドレイン電極から出力
信号を取り出すようにすることもできる。
このように構成されたＭＩＳＦＥＴ論理回路によれば、
クロックパルスφによってＭＩＳＦＥＴＱｄ４ が導通
したときだげしかＭＩ ＳＦ’ＥＴＱ１１ 、Ｑｄ＋
および論理ブロックＬＢからなる直列閉回路に電流が
流れないので消費電力を少な（することができる。
クロックパルスφによってＭＩＳＦＥＴＱｄ４ が導通
したときだげしかＭＩ ＳＦ’ＥＴＱ１１ 、Ｑｄ＋
および論理ブロックＬＢからなる直列閉回路に電流が
流れないので消費電力を少な（することができる。
なお、出力信号Ｖ ｏｕｔＯ値はこの期間において入力
信号ＶＡ−ｖｃＯ値によって決定され、つまりこの期間
においてＶｏｕｔ −（ｖＡ＋ＶＢ）・Ｖｃなる関係が
成立する。
信号ＶＡ−ｖｃＯ値によって決定され、つまりこの期間
においてＶｏｕｔ −（ｖＡ＋ＶＢ）・Ｖｃなる関係が
成立する。
また本発明によるＭＩ ５ＦＥＴ論理回路においては、
出力端子と接地端子の間に直列に接続されるトランジス
′りの数がエンハンスメント型負荷ＭＩＳＦＥＴクロッ
クドライブした従来の回路に比較して１個多くなるが、
これらの素子が占める面積は大きくならず、条件によっ
てはそれよりも小さくなる。
出力端子と接地端子の間に直列に接続されるトランジス
′りの数がエンハンスメント型負荷ＭＩＳＦＥＴクロッ
クドライブした従来の回路に比較して１個多くなるが、
これらの素子が占める面積は大きくならず、条件によっ
てはそれよりも小さくなる。
すなわち、ＥＥ方式においては出力端子から直列に接続
されるトランジスタの数が多くとも２個に限定されてし
まうが、ＥＤ方式においては、同じ動作速度で同じ出力
レベルを得るという条件の基では、およそ４個のトラン
ジスタを出力端子から直列に接続することができるから
である。
されるトランジスタの数が多くとも２個に限定されてし
まうが、ＥＤ方式においては、同じ動作速度で同じ出力
レベルを得るという条件の基では、およそ４個のトラン
ジスタを出力端子から直列に接続することができるから
である。
この定量的な説明は割愛するが、要するに電流制限用の
ＭＩＳＦＥＴを論理ブロックＬＢに直列に接続するとい
うことはＥＤ方式なればこそ容易に達成され得るのであ
る。
ＭＩＳＦＥＴを論理ブロックＬＢに直列に接続するとい
うことはＥＤ方式なればこそ容易に達成され得るのであ
る。
第２図は本発明による他の実施例であり、ディジタル制
御回路などで多く必要とされるＡＮＤ−ＯＲ回路を示し
ている。
御回路などで多く必要とされるＡＮＤ−ＯＲ回路を示し
ている。
同図において、Ｑ ａ ５〜Ｑｄ １ｏはエンハンスメ
ント型のＭＩ ５ＦＥＴであり、それぞれ２個のトラン
ジスタが１組になって論理ブロックＬＢ１〜ＬＢ３を構
成しており、それぞれの論理ブロックにはデプレッショ
ン型負荷ＭＩｓＦＥＴＱ１２〜Ｑ１４ が接続されて
いる。
ント型のＭＩ ５ＦＥＴであり、それぞれ２個のトラン
ジスタが１組になって論理ブロックＬＢ１〜ＬＢ３を構
成しており、それぞれの論理ブロックにはデプレッショ
ン型負荷ＭＩｓＦＥＴＱ１２〜Ｑ１４ が接続されて
いる。
論理ブロックＬＢ１〜ＬＢ３はそれぞれ２人力ＮＡＮＤ
回路の機構をもつように構成されており、論理ブロック
しＢ１とＬＢ２から取り出された出力信号が論理ブロッ
クＬＢ３の入力信号として利用されている。
回路の機構をもつように構成されており、論理ブロック
しＢ１とＬＢ２から取り出された出力信号が論理ブロッ
クＬＢ３の入力信号として利用されている。
従って出力信号ＶｏｕｔはＶｏｕｔ−
（ＶＤ −ｖＥ）・（ｖＦ−ｖＧ）＝ＶＤ°ｖＥ＋ｖＦ
−ｖＧなる論理式で表わされることが理解できよう。
−ｖＧなる論理式で表わされることが理解できよう。
このＡＮＤ−ＯＲ回路の特徴は１つの
Ｍ Ｉ ＳＦ ＥＴ Ｑｄ１ｔをそれぞれの論理ブロッ
クに共通に直列接続して、１つのトランジスタで３つの
論理ブロックに流れる電流を制限するようにしたところ
にある。
クに共通に直列接続して、１つのトランジスタで３つの
論理ブロックに流れる電流を制限するようにしたところ
にある。
このようにしても、実際の論理はトランジスタＱｄ１□
に印加されるクロックパルスの巾の間に決定されること
ばは変りはない。
に印加されるクロックパルスの巾の間に決定されること
ばは変りはない。
このように本実施例によればいくつかの論理ブロックの
集合に対して１個のＭＩＳＦＥＴを設ければよいので、
消費電力を低減する目的を達してかつ集積度をあげられ
る利点がある。
集合に対して１個のＭＩＳＦＥＴを設ければよいので、
消費電力を低減する目的を達してかつ集積度をあげられ
る利点がある。
上記の１個のＭＩＳＦＥＴは通常そのＭＩＳＦＥＴの接
続される論理ブロックの集合に属する論理ブロックのい
くつかを流れる電流の和を吸収しなければならないため
に論理ブロックを構成するトランジスタより大きい（抵
抗の小さい）ＭＩＳＦＥＴとする必要があるが、これは
もちろん１個のＭＩＳＦＥＴとして構成してもよいが複
数個のＭＩＳＦＥＴを並列接続としてもよい。
続される論理ブロックの集合に属する論理ブロックのい
くつかを流れる電流の和を吸収しなければならないため
に論理ブロックを構成するトランジスタより大きい（抵
抗の小さい）ＭＩＳＦＥＴとする必要があるが、これは
もちろん１個のＭＩＳＦＥＴとして構成してもよいが複
数個のＭＩＳＦＥＴを並列接続としてもよい。
また、４相クロツクによるダイナミック論理ではないた
め、この ＭＩＳＦＥＴはレイアウト上部台のよい場所に配置して
もよい特徴もある。
め、この ＭＩＳＦＥＴはレイアウト上部台のよい場所に配置して
もよい特徴もある。
第３図は本発明の他の実施例であり、２ビツトの２相ダ
イナミツクシフトレジスタを示している。
イナミツクシフトレジスタを示している。
同図においてエンハンスメント型ＭＩＳＦＥＴＱｄ１２
〜Ｑｄ１５ばそれぞれデプレッション型負荷ＭＩＳＦＥ
ＴＱＩ５〜ＱＬａに接続されている。
〜Ｑｄ１５ばそれぞれデプレッション型負荷ＭＩＳＦＥ
ＴＱＩ５〜ＱＬａに接続されている。
電流制限用のエンハンスメント型ＭＩｓＦＥＴＱ ｄ
１ ａはＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑｄｔ２とＱｄ１４
に共通に直列接続されており、そのゲート電極には第４
図に示すようなりロックパルスφ□が加えられている。
１ ａはＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑｄｔ２とＱｄ１４
に共通に直列接続されており、そのゲート電極には第４
図に示すようなりロックパルスφ□が加えられている。
またＭＩＳＦＥＴＱｄ１７はＭＩＳＦＥＴＱｄ１８とＱ
ｄ１５に共通に直列接続されており、そのゲート電極に
はクロックパルスφ１ とは位相の異なるクロックパル
スφ２が加えられている。
ｄ１５に共通に直列接続されており、そのゲート電極に
はクロックパルスφ１ とは位相の異なるクロックパル
スφ２が加えられている。
ＭＩＳＦＥＴＱｄ５ 、Ｑｄ１２およびＱｄｔａは反
転回路を構成し、同様に他のＭＩＳＦＥＴも３つの反転
回路を構成している。
転回路を構成し、同様に他のＭＩＳＦＥＴも３つの反転
回路を構成している。
各反転回路は移送用のエンハンスメント型ＭＩＳＦＥＴ
Ｑｔ１〜Ｑｔ３を介して縦続接続されており、最終段の
反転回路からはＭＩＳＦＥＴＱｄ４ を介して出力信
号が取り出されるようになっている。
Ｑｔ１〜Ｑｔ３を介して縦続接続されており、最終段の
反転回路からはＭＩＳＦＥＴＱｄ４ を介して出力信
号が取り出されるようになっている。
ＭＩＳＦＥＴＱ ｔ １ とＱｔａ のゲート電極
にはクロックパルスφ１が加えられ、ＭＩＳＦＥＴＱｄ
２ とＱｔ４ のゲート電極にはクロックパルスφ２
が加えられている。
にはクロックパルスφ１が加えられ、ＭＩＳＦＥＴＱｄ
２ とＱｔ４ のゲート電極にはクロックパルスφ２
が加えられている。
またＭＩＳＦＥＴＱｄ１□のゲート電極にはクロックパ
ルスφ２に同期した入力信号Ｖｉｎが加えられている。
ルスφ２に同期した入力信号Ｖｉｎが加えられている。
次にこのように構成されたシフトレジスタの動作を第４
図のタイムチャートを参照して説明する。
図のタイムチャートを参照して説明する。
なお同図において各信号の上位レベルは論理ＩＩ Ｉ
Ｉ＋（接地電位）を示し、下位レベルは論理ｆｌ ０１
１（負電位）を示している。
Ｉ＋（接地電位）を示し、下位レベルは論理ｆｌ ０１
１（負電位）を示している。
クロックパルスφ１がＯ”Ｋなって
ＭＩＳＦＥＴＱｄ１６が導通したとき、第１番目の反転
回路の出力信号すなわちＭ、Ｉ ＳＦ ＥＴＱ１５のソ
ース電位ｖ１ は入力信号Ｖｉｎの反転信号Ｖｉｎとな
る。
回路の出力信号すなわちＭ、Ｉ ＳＦ ＥＴＱ１５のソ
ース電位ｖ１ は入力信号Ｖｉｎの反転信号Ｖｉｎとな
る。
このとき移送用のＭＩＳＦＥＴＱｔｔ も導通してい
るので、この出力信号ｖ１ はＭＩＳＦＥＴＱｔｌ を
介してＭＩＳＦＥＴＱｄ。
るので、この出力信号ｖ１ はＭＩＳＦＥＴＱｔｌ を
介してＭＩＳＦＥＴＱｄ。
に送られ、ＭＩＳＦＥＴＱｄ、３のゲート容量に記憶さ
れる。
れる。
同様にして、クロックパルスφ２が′０”になってＭＩ
５ＦＥＴＱｄ１□とＱｊ２ が導通したとき、ＭＩ
５ＦＥＴＱｄ１３に記憶された信号の反転信号がＭＩ
ＳＦＥＴＱｄ１．のゲート容量に書き込まれる。
５ＦＥＴＱｄ１□とＱｊ２ が導通したとき、ＭＩ
５ＦＥＴＱｄ１３に記憶された信号の反転信号がＭＩ
ＳＦＥＴＱｄ１．のゲート容量に書き込まれる。
従って、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑｄ １ａのゲート
電位ｖ２はクロックパルスφ１ に同期し、入力信号Ｖ
ｉｎがクロックパルスφ２に同期していることもあって
、ゲート電位ｖ２は入力信号Ｖｉｎの反転信号をクロッ
クパルスφ１とφ２の位相差だけ遅らせた信号に等しく
なる。
電位ｖ２はクロックパルスφ１ に同期し、入力信号Ｖ
ｉｎがクロックパルスφ２に同期していることもあって
、ゲート電位ｖ２は入力信号Ｖｉｎの反転信号をクロッ
クパルスφ１とφ２の位相差だけ遅らせた信号に等しく
なる。
またクロックパルスφ１とφ２の周期は等しいので、結
局ＭＩＳＦＥＴＱｄ １４のゲート電位ｖ４ は入力信
号Ｖｉｎをクロックパルスφ１或はφ２の１周期（１ビ
ツト）だけ遅らせた信号に等しくなる。
局ＭＩＳＦＥＴＱｄ １４のゲート電位ｖ４ は入力信
号Ｖｉｎをクロックパルスφ１或はφ２の１周期（１ビ
ツト）だけ遅らせた信号に等しくなる。
これは第４図のタイムチャートからも明らかであろう。
なお、第１の反転回路ｖ１の出力電位は、第４図に示す
ように、クロックパルスφ１が’１”Ｋなっているとき
には入力信号に関係なく”ｏ”の値に強いられるが、こ
の出力電位Ｖ１はクロックパルスφ１が゛１パになった
ときのみＭＩＳＦＥＴＱｔｔ を通じてＭＩ ５ＦＥ
ＴＱｔ１ に移送されて書き込まれるので、ゲート電位
Ｖ２は出力電位ｖ１の正しい値のみを次にクロックパル
スφ１がｅ＋ Ｉ Ｉ＋になるまで維持する。
ように、クロックパルスφ１が’１”Ｋなっているとき
には入力信号に関係なく”ｏ”の値に強いられるが、こ
の出力電位Ｖ１はクロックパルスφ１が゛１パになった
ときのみＭＩＳＦＥＴＱｔｔ を通じてＭＩ ５ＦＥ
ＴＱｔ１ に移送されて書き込まれるので、ゲート電位
Ｖ２は出力電位ｖ１の正しい値のみを次にクロックパル
スφ１がｅ＋ Ｉ Ｉ＋になるまで維持する。
また同様な理由で、出力電位ｖ１が正しい値を示す期間
はクロックパルスφ１のパルス幅に等しくなって入力信
号Ｖｉｎのそれに対して短かくされているが、ゲート電
位ｖ２が正しい値を示す期間がクロックパルスφ１の周
期に等しくなるのでさしつかえない。
はクロックパルスφ１のパルス幅に等しくなって入力信
号Ｖｉｎのそれに対して短かくされているが、ゲート電
位ｖ２が正しい値を示す期間がクロックパルスφ１の周
期に等しくなるのでさしつかえない。
このように各論理ブロックから取り出された出力信号が
正しい値を示す期間はクロックパルスのパルス幅まで短
かくされ、これを補正する必要がある場合には、例えば
第１図の論理回路においてはクロックパルスφでトリガ
される移送用のＭＩ ５ＦＥＴを介して、論理ブロック
ＬＢから次段の回路に信号を送るようにすれば良い。
正しい値を示す期間はクロックパルスのパルス幅まで短
かくされ、これを補正する必要がある場合には、例えば
第１図の論理回路においてはクロックパルスφでトリガ
される移送用のＭＩ ５ＦＥＴを介して、論理ブロック
ＬＢから次段の回路に信号を送るようにすれば良い。
以上説明したシフトレジスタは次の特長を持っている。
これは第１図および第２図の実施例で説明したことから
も容易に理解されよう。
も容易に理解されよう。
１、消費電力が小さくなる。
２、消費電力を小さくさせるためのトランジスタの数を
論理ブロックの数に対して少なくさせることができる。
論理ブロックの数に対して少なくさせることができる。
第１図〜第３図は本発明によるデプレッション型負荷ト
ランジスタを用いたＭＩＳＦＥＴ論理回路である。 第４図は第３図のシフトレジスタの動作を説明するタイ
ムチャートである。 第５図は従来のデプレッション型負荷トランジスタを用
いたＭＩ ５ＦＥＴ論理回路を示している。 φ、φ１ 、φ２・・・・・・クロックパルス、ＬＢ・
・・・・・論理ブロック。
ランジスタを用いたＭＩＳＦＥＴ論理回路である。 第４図は第３図のシフトレジスタの動作を説明するタイ
ムチャートである。 第５図は従来のデプレッション型負荷トランジスタを用
いたＭＩ ５ＦＥＴ論理回路を示している。 φ、φ１ 、φ２・・・・・・クロックパルス、ＬＢ・
・・・・・論理ブロック。
Claims (1)
- １ ゲート電極とソース電極とが結合されたデプレッシ
ョン型の負荷ＭＩＳＦＥＴと、上記負荷ＭＩＳＦＥＴに
直列接続されかつ所定の論理式を満足するように構成さ
れそのゲートに入力信号が供給されるエンハンスメント
型の論理入力用ＭＩＳＦＥＴと、上記負荷ＭＩＳＦＥＴ
と上記論理入力用ＭＩＳＦＥＴとの直列系路に直列接続
されるエンハンスメント型の電力制御用ＭＩＳＦＥＴと
を備え、上記電力制御用ＭＩＳＦＥＴをパルス駆動する
ようになし、かつ上記電力制御用ＭＩＳＦＥＴがオン状
態にされたときに上記論理入力用ＭＩＳＦＥＴのスイッ
チ状態のみによって決定されるレベルの信号を上記負荷
ＭＩ ５ＦＥＴのソース電極を出力せしめるようにして
なることを特徴とするデプレッション型負荷トランジス
タを有するＭＩＳＦＥＴ論理回路。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP47084565A JPS5931253B2 (ja) | 1972-08-25 | 1972-08-25 | デプレツシヨン型負荷トランジスタを有するｍｉｓｆｅｔ論理回路 |
| FR7317163A FR2197281B1 (ja) | 1972-08-25 | 1973-05-11 | |
| DE2336143A DE2336143C2 (de) | 1972-08-25 | 1973-07-16 | Logische Schaltung |
| US381485A US3917958A (en) | 1972-08-25 | 1973-07-23 | Misfet (Metal -insulator-semiconductor field-effect transistor) logical circuit having depletion type load transistor |
| NL7310304A NL7310304A (ja) | 1972-08-25 | 1973-07-24 | |
| CH1082773A CH580363A5 (ja) | 1972-08-25 | 1973-07-25 | |
| IT27957/73A IT993005B (it) | 1972-08-25 | 1973-08-17 | Circuito logico composto da transistori ad effetto di campo a porta isolata misfet a comando temporizzato |
| GB4023673A GB1434771A (en) | 1972-08-25 | 1973-08-24 | Logical circuits |
| US05/581,775 US3965369A (en) | 1972-08-25 | 1975-05-29 | MISFET (Metal-insulator-semiconductor field-effect transistor) logical circuit having depletion type load transistor |
| HK302/79A HK30279A (en) | 1972-08-25 | 1979-05-10 | Improvements in logical circuits |
| MY35/79A MY7900035A (en) | 1972-08-25 | 1979-12-30 | Improvements in logical circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP47084565A JPS5931253B2 (ja) | 1972-08-25 | 1972-08-25 | デプレツシヨン型負荷トランジスタを有するｍｉｓｆｅｔ論理回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189342A Division JPS57141132A (en) | 1981-11-27 | 1981-11-27 | Misfet logical circuit with depletion type load transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS4940850A JPS4940850A (ja) | 1974-04-17 |
| JPS5931253B2 true JPS5931253B2 (ja) | 1984-08-01 |
Family
ID=13834165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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