CN101317230B - 单级延迟臆测地址解码器 - Google Patents

Abstract

一种地址解码器。该地址解码器包括多个解码器电路。每个解码器电路包括第一级(first stage)，该第一级包括具有n-1个输入端的第一逻辑电路，这些n-1个输入端为传送至每个解码器电路的n个输入端的子集(subset)。每个解码器电路进一步包括具有第二及第三逻辑电路的第二级。该第二与第三逻辑电路两者接收由该第一逻辑电路提供的输出。该第二逻辑电路也接收这些n位的其中另一位，同时该第三逻辑电路接收其补码(complement)。该第二与第三逻辑电路分别提供第二与第三输出。配置该地址解码器以通过声明(asserting)这些解码器电路的其中一个的第二或第三输出的其中一个来声明多个地址选择输出的其中一个，同时解除声明(de-asserting)其他解码器电路的第二或第三输出两者。

Description

单级延迟臆测地址解码器

技术领域

本发明关于逻辑电路，且尤有关解码器电路。

背景技术

存储器阵列通过提供地址而在特定位置被访问。每个地址具有一定数量的位。具有较多数量的位置的较大的存储器阵列需要较多数量的地址位。因此，具有较大的地址空间的较大的存储器阵列需要更多逻辑来解码该地址。随着技术进步对存储器空间的需求增加，地址空间且因此地址解码器逻辑的需求量也增加。常常由于较大的地址解码器，使大的逻辑量造成对存储器访问速度的瓶颈。再者，对较大地址空间所需的额外的逻辑能消耗掉极大量的电路面积、电力及其他资源。由于对于增加速度的需求及更多的计算资源(包括较大的存储器)对电路面积及电力的竞争，恶化了与由解码大地址空间的需求所产生的电路面积、电力和速度的增加需求相关联的问题。

发明内容

本发明揭露一种地址解码器及一种解码地址的方法。在一个实施例中，地址解码器包括多个解码器电路，每个该解码器电路代表地址片(address slice)。每个解码器电路包括第一级，该第一级包括具有n-1个输入端的第一逻辑电路，该n-1个输入端为传送至每个解码器电路的n个输入端的子集。每个解码器电路进一步包括第二级，该第二级具有第二逻辑电路及第三逻辑电路。该第二与第三逻辑电路两者接收由该第一逻辑电路所提供的输出信号。该第二逻辑电路也接收未包括于该n-1位中的n位的其中另一位，同时该第三逻辑电路接收其补码(complement)。该第二与第三逻辑电路分别提供第二与第三输出信号。配置该地址解码器以通过声明(asserting)这些解码器电路的其中一个的该第二或第三输出信号的其中一个来声明多个地址选择输出的其中一个。

一种用于解码地址的方法，包括传送2n位至地址解码器，其中该2n位的半数代表n-位地址的地址信号，另外半数代表该n个地址信号的补码。对用于多个位片(bit slice)的每一个的n-1位的组合执行第一逻辑功能，其中相对于其他位片而言，该组合对每个位片是唯一的。该第一逻辑功能产生第一输出信号。对该第一输出信号及未包括于该n-1位中的该一个位执行第二逻辑功能，同时对该第一输出及该一个位的补码执行第三逻辑功能。在一个实施例中，该一个位可以是最小有效地址位(least significant address bit)，同时该n-1位为信号组合的剩余的最大有效位(most significant bit)，该信号组合包括地址信号及/或其补码。该第二与第三逻辑功能分别产生第二与第三输出信号。该地址解码器提供地址选择输出作为用于该多个位片的其中一个的该第二或第三输出信号的所声明的其中一个，同时对于每个所述剩余位片，该第二与第三输出信号两者被解除声明(de-asserted)。

附图说明

在阅读上面详细叙述并参考附图后，本发明的其他态样将变得明显，其中：

图1为说明地址解码器的一个实施例的逻辑图；

图2为在地址解码器中所使用的电路的一个实施例的示意图；

图3为说明在用于真解码的地址解码器中使用的电路的一个实施例的真解码操作的时序图；以及

图4为说明在地址解码器中所使用的电路的一个实施例的假解码操作的时序图。

虽然本发明容许各种修改及替代形式，但已经由附图中的范例显示其特定实施例并将在此详细描述。然而，应了解到附图及其叙述并非意欲限制本发明至所揭露的特定形式，相反地，本发明意欲涵盖落在由附加的权利要求书所定义的本发明的精神与范围内所有的修改、等效及替代者。

具体实施方式

图1为说明地址解码器的一个实施例的逻辑图。在显示的该实施例中，地址解码器100包括多个解码器电路200。该多个解码器电路的每一个为2-级解码器且与地址位片相关联。在此特定实施例中，将被解码的地址包括四个地址位。然而，该2-级解码器能扩展用于任何大小的地址空间而不需额外的级。

将被解码的地址为n-位地址。连接地址解码器以接收2n位的输入信号，其中该2n位包括n个地址位及该n个地址位的每一个的补码。连接每个所述解码器电路200以接收在对应至该地址位片的组合中的2n个输入位。因此，由这些解码器电路200的每个特定的其中一个所接收的位的组合相对于由其他解码器电路所接收的位的组合为唯一的。由每个解码器电路200所接收的位包括地址信号与这些地址信号的补码的组合。连接每个解码器电路以接收至少一个真地址信号(trueaddress signal)及至少一个补码地址信号(complementary address signal)。

由每个所述解码器电路200所接收的位分割成群。第一群的n-1位被接收作为输入端至各解码器电路200的第一级的群。所接收的每个所述位对应至在该地址中的位位置，不管是否该位为真地址信号或为其补码。各解码器电路200的第一级实施逻辑功能，在此例中由显示的栅实施反或(NOR)功能。用于连接每个解码器电路200的显示的该NOR栅以接收n-1个输入信号并执行第一逻辑功能，亦即在此实施例中的逻辑NOR。由该第一逻辑栅执行的逻辑功能产生在节点N1上传播的第一输出。

由每个所述解码器电路200所接收的已分割位的第二群包括真地址信号及其补码，并对应至未包括于该第一群位中的位位置。在显示的该实施例中，最小有效地址位及其补码提供至第二级。然而，提供至该第二级的该地址信号及其补码的特定位位置能对应至该地址中的任何位位置，从最大有效位位置至最小有效位位置。广而言之，由地址解码器100的该第一及第二级所接收的那些位可被分割成任何组合以适合特定设计，而由该第二级所接收的该特定位及其补码不需对应至最小有效地址位。

每个解码器电路200的第二级包括配置以平行操作并以此特定范例操作的第二及第三逻辑栅，也包括连接至每个所述第二及第三逻辑栅的输出的反码器。在此实施例中的逻辑栅为反及(NAND)栅。以此特定实施例执行的第二及第三逻辑功能包含由这些NAND栅与其分别连接的反码器的组合所执行的AND功能。连接每个所述NAND栅以接收在节点N1上传播的第一输出。也连接这些NAND栅的其中一个以接收真地址信号(在此实施例中的AO)，同时连接这些NAND栅的另一个以接收该地址信号的补码(在此实施例中的AOX)。这些NAND栅的其中一个的输出被传播至节点N3，同时另一NAND栅的输出被传播至节点N4。每个解码器电路200包括一对输出，通过将节点N3或节点N4上的信号反码所提供的该输出对为对应至所选择的地址片的特定解码器电路。

地址解码器100的功能范例按此处顺序。假设所选择的地址对应至输出05，该输出05为与片2相关联的解码器电路的这些输出的其中一个。此地址(在显示的范例中的十六个地址的第五地址)会有以按位(bitwise)形式如0101来表示的地址。此地址，连同其补码(1010)被传送至地址解码器100。连接对应至片2的该解码器电路200的第一级NOR栅以接收如A3、A2X和A1。根据0101的输入地址，A3、A2X和A1的值皆为逻辑0(例如，A3＝0、A2＝1因此A2X＝0、和A1＝0)，而因此节点N1被声明为逻辑高(logic high)。对与其他片相关联的每个所述解码器电路200而言，由于输入信号的组合不同于由与片2相关联的解码器电路所接收者，所以节点N1为逻辑0。

连接与输出05相关联的NAND栅以接收在节点N1上的信号及对应至A0的地址信号作为输入端。也连接与输出04相关联的NAND栅以接收在节点N1上的信号及地址信号A0的补码，A0X。提供至与节点输出05相关联的NAND栅的输入信号的组合将在节点N3上产生逻辑0。提供至与输出04相关联的NAND栅的输入信号的组合将在节点N4上产生逻辑1。由于连接至节点N4的反码器，在该节点N4上的逻辑1将导致在输出04上的逻辑0。然而，由于节点N3分别连接的反码器，在该节点N3上的逻辑0将导致在输出05上的逻辑1，而因此输出05为所选择的地址输出，对应至0101的输入地址。

一般而言与在此实施例中的任何给定片相关联的解码器电路200的输出能通过下列逻辑方程式来快速决定。就任何解码器电路的奇数输出而言，节点N3的值＝N1 NAND A0，而因此其对应的输出等于N3的补码，N3X。同样情况，就任何解码器电路的偶数输出而言，节点N4的值＝N1 NAND A0X，而因此其对应的输出等于N4的补码，N4X。因为节点N1对用于任何给定地址的仅一个位片而言为逻辑高，通过决定所选择的片及值A0能够快速决定该地址。

使用例如图1所示的电路配置，其中每个地址片以不超过两个级的解码为条件，导致不管地址空间的大小而快速的解码。所示的该实施例可通过仅添加额外的地址片及额外数量的地址位输入端至NOR栅(或其他可实施于其他实施例中的逻辑功能)而被扩展至任何大小的地址空间，其中N1输出由该NOR栅提供。因此，即使对于非常大的地址空间，在此讨论的基本电路配置的使用允许解码操作执行在两个级中。再者，该电路配置使得仅有单级的延迟(亦即，第二级)，而因此不管地址空间的大小，延迟量为相同的。因此，与延迟随着地址空间变得更大而增加的其他类型的地址解码器对照之下，不管地址空间的大小，解码该地址的延迟实质上是相同的。

图2为在地址解码器中所使用的电路的一个实施例的示意图。解码器电路200为可使用在如上所述的地址解码器100中的电路的一个实施例。在显示的该实施例中，解码器电路包括多个输入晶体管A1至AN。在每个所述晶体管的栅极端上所接收的输入端对应至图1中所示的每个解码器电路的第一级所接收的n-1个输入端的其中一个。这些输入晶体管配置在接线-NOR(wired-NOR)配置中，而因此在这些晶体管的任何一个的栅极端上的逻辑高电压将导致节点N1上的逻辑低电压。

解码器电路200也包括连接在通过栅(passgate)配置中的输入晶体管对。晶体管Q0的沟道连接于节点N2(由于反码器I1，其互补于节点N1)与节点N3之间，同时晶体管Q0X的沟道连接于节点N1与节点N4之间。在这些晶体管的任一个的栅极端上的逻辑高将允许节点N2上的逻辑值传播至该栅极端所连接的其他节点。因为这些两晶体管上的输入值彼此互补，仅有这些晶体管的其中一个将在任何给定时间被启动(activated)。

输出节点两者连接至保持器(keeper)电路，配置该保持器电路以保持在节点N3与N4上的逻辑高。该保持器可以是弱保持器电路使得节点N3与N4能被充分拉低(pulled down)以改变反码器的输出并因而将开路电流(crowbar current)减到最小。

在接收地址之前，配置解码器电路200用于预先充电操作(precharge operation)。在此特定实施例中，节点N1、N3和N4被预先充电。此预先充电操作导致每个所述节点上的逻辑高电压，并且除此之外，导致该电路的输出O1和O2两者落至逻辑低电压。因此，当接收地址时，出现在地址解码器中用于每个解码器电路200的N1节点为逻辑高(且因此N2为逻辑低)。回应接收该地址，通过为逻辑高的输入端A1至AN的至少其中一个的效能(virtue)，该N1节点对于除了与所选择的片相关联以外的所有解码器电路200被放电至逻辑低。然而，因为N1对与所选择的位片相关联的解码器电路200保持高，N2保持低，而因此收到的地址可允许节点N2上的低快速传播至节点N3或N4的其中一个，而因此，有较快的解码操作。在效果上，预先充电操作对每个解码器电路200拉高(pull high)节点N1，其中提供至第一级的后续收到的n-1位将导致N1对于除了与所选择的片相关联以外的所有解码器电路200降低。

在第一级有效地接收n-1位之前，通过对每个解码器电路200将N1节点拉高来导致臆测解码(speculative decode)。也就是说，用于每个所述地址片(包括与将被选择的地址相关联的地址片)的节点N1上的电压，在地址解码器100的任何解码器电路200接收任何地址位之前，将已经是在逻辑高的状态中。因为用于每个地址片的节点N1上的电压在操作中此时是在逻辑高的状态因此节点N2上的电压将是在逻辑低的状态中，同时(由于预先充电的操作)，节点N3和N4将是在逻辑高的状态。如前所述，收到的n-1个地址位将导致于N1节点对于除了与所选择的地址片相关联者以外的所有解码器电路降至逻辑低的状态。因为N1对于与所选择的地址片相关联的解码器电路200保持高，节点N2将是低，而因此收到的已分割地址位的第二群(亦即，在此特定实施例中的A0和A0X)允许节点N2上的低传播至所选择的地址片的N3或N4任一个，且因而导致与提供至地址解码器100的地址相关联的输出的声明。

现在结合图3将电路的操作描述如下，图3为说明解码器电路200的真解码操作的时序图。在此所示的时序图假设位A0具有逻辑1的值，并进一步假设该解码器电路对应至所选择的位片。接收到时钟频率信号的上升边缘(rising edge)，并且在少量的延迟后，在解码器电路200上开始预先充电操作。预先充电操作通过驱动低电压至预先充电输入端(PCH)而开始，因而导通它们分别连接的晶体管并将节点N1、N3和N4拉至逻辑高的状态(亦即，逻辑高电压)。应注意到在预先充电操作之前，N1可已经是在逻辑高的状态中，但对此特定范例在此所显示为在逻辑低的状态中开始。

在预先充电操作后接在短暂延迟之后，地址位连同其补码被传送至地址解码器。解码器电路200接收其分别的位A1至AN，这些位A1至AN对应至传送至第一级的n-1位，且因为该解码器电路与所选择的位片相关联，这些位A1至AN皆为低。因为输入端A1至AN的每一个为低因此节点N1保持在逻辑高的电压(且因此N2保持在逻辑低的电压)。在晶体管Q0的输入端上接收位A0之前产生另一少量的延迟，因而导通该晶体管。当晶体管Q0导通时，出现在节点N2上的逻辑低被允许传播，因而拉低节点N3(同时N4由于预先充电和图2中所示的保持器电路而保持高)。因为N3为低且N4为高，因此输出O1被声明同时输出O2保持解除声明。

电路的操作进一步由图4说明，图4为说明在解码器电路200的假解码操作的时序图。在时钟频率的上升边缘及预先充电操作后，解码器电路200接收位A1至AN。在此情况，电路没有与所选择的位片相关联，而因此位A1至AN的至少其中一个为逻辑高。这些位的至少其中一位上的逻辑高导致晶体管Q1至QN的至少其中一个导通。导通这些晶体管的其中一个导致节点N1被拉低而因此节点N2被反码器I1驱动为高。有了节点N2为高，节点N3和N4两者也将保持高而不管Q0或Q0X是否被导通。在此范例中，因为A0为高，对某些实施例而言在节点N3上会产生少量的干扰(glitch)。然而，此干扰在输出路径中通过反码器轻易地过滤掉。

虽然已参照特定实施例来描述本发明，但应了解到这些实施例为例示的且本发明范畴不以此为限。任何对所述的这些实施例的改变、修改、添加及改进为可能的。这些改变、修改、添加及改进可落在如附加的权利要求书所详述的本发明的范畴内。

Claims (9)

1.一种地址解码器(100)，配置以对n位地址解码，所述地址解码器包括：

多个解码器电路(200)，每个所述解码器电路代表地址片，其中每个所述解码器电路包括：

第一级，其中所述第一级包括具有n-1个输入端的第一逻辑电路，其中配置所述第一逻辑电路以提供第一输出信号；以及

第二级，其中所述第二级包括具有连接以接收所述第一输出信号的输入端的第二逻辑电路及具有连接以接收所述第一输出信号的输入端的第三逻辑电路，其中进一步连接所述第二逻辑电路以接收未包含于n-1位的n位的其中另一位，且其中进一步连接所述第三逻辑电路以接收所述n位的其中另一位的补码，其中所述第二逻辑电路配置以提供第二输出信号并且所述第三逻辑电路配置以提供第三输出信号；

其中连接所述地址解码器以接收2n个输入信号，其中所述2n个输入信号的半数为地址信号，且其中所述2n个输入的半数为所述地址信号的补码；

其中所述地址解码器配置以通过声明所述多个解码器电路的其中一个的所述第二或第三输出信号的其中一个，来声明多个地址选择输出的其中一个，其中所述地址选择输出对应于所述n位地址。

2.如权利要求1所述的地址解码器，其中，连接所述多个解码器电路的每一个以接收地址信号和补码地址信号的组合。

3.如权利要求2所述的地址解码器，其中，由所述多个解码器电路的给定的其中一个所接收的所述地址信号和补码地址信号的组合取决于所述给定的其中一个解码器电路代表的地址片。

4.如权利要求1所述的地址解码器，其中，配置所述地址解码器以在所述地址解码器接收所述n位地址之前，通过对第一节点(N1)执行预先充电操作来声明用于所述多个解码器电路的每一个的所述第一输出信号。

5.一种用于地址解码的方法，所述方法包括下列步骤：

传送2n位至地址解码器(100)，其中所述2n位的半数代表n位地址的地址信号，且其中所述2n位的半数代表所述地址信号的补码；

对多个位片的每一个的n位的组合的n-1位执行第一逻辑功能，其中相对于所述多个位片的其他位片而言，所述n位的组合对所述多个位片的每一个是唯一的，且其中所述第一逻辑功能提供第一输出信号；

执行用于所述多个位片的每一个的第二逻辑功能，其中对所述第一输出信号及未包含于n-1位的一位执行所述第二逻辑功能，其中所述第二逻辑功能产生第二输出信号；

执行用于所述多个位片的每一个的第三逻辑功能，其中对所述第一输出信号及所述一位的补码执行所述第三逻辑功能，其中所述第三逻辑功能产生第三输出信号；以及

通过声明用于所述多个位片的其中一个的所述第二或第三输出信号的其中一个来提供地址选择输出，其中所述地址选择输出对应于所述n位地址。

6.如权利要求5所述的方法，其中，在第一节点(N1)上传送来自所述第一逻辑功能的输出，其中在第二节点(N2)上传送所述第一输出的反码，且其中将所述第一输出的所述反码传送至第三节点(N3)或第四节点(N4)的其中一个。

7.如权利要求6所述的方法，进一步包括在传送所述2n位至所述地址解码器之前，通过对所述第一节点(N1)执行预先充电操作来声明用于所述多个位片的每一个的所述第一输出信号。

8.如权利要求7所述的方法，进一步包括将用于除了回应所述地址解码器接收所述2n位的所述一个解码器电路以外的所有解码器电路的所述第一输出信号解除声明。

9.如权利要求6所述的方法，进一步包括在传送所述2n位至所述地址解码器之前，对用于所述多个位片的每一个的每个所述第三及第四节点执行预先充电功能。

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